CN114512476A - 半导体装置及其形成方法 - Google Patents
半导体装置及其形成方法 Download PDFInfo
- Publication number
- CN114512476A CN114512476A CN202210146892.0A CN202210146892A CN114512476A CN 114512476 A CN114512476 A CN 114512476A CN 202210146892 A CN202210146892 A CN 202210146892A CN 114512476 A CN114512476 A CN 114512476A
- Authority
- CN
- China
- Prior art keywords
- pattern
- patterns
- sacrificial
- extension
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims description 26
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 230000009286 beneficial effect Effects 0.000 abstract description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种半导体装置及其形成方法，包括一基底，多个第一图案与多个第二图案设置在该基底上，各该第一图案包含有一第一主体部分以及一第一延伸部分相互连接，各该第二图案包含有一第二主体部分以及一第二延伸部分相互连接，其中，该第一主体部分与该第二主体部分均包含有至少一弧状图案，以及至少一接触结构，与该第一图案或与该第二图案重叠。藉此，本发明即可利用自对准双重图案化制作工艺配合图案化掩膜层来形成布局相对密集且尺寸相对微小的特定图案，以利于后续组件制作工艺的进行。
Description
技术领域
本发明涉及一种半导体装置及其形成方法，尤其是涉及一种半导体存储装置及其形成方法。
背景技术
在半导体制作工艺中，一些微结构的制造，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，在目标材料层之上形成掩模层(masklayer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。
随着集成电路的复杂化，这些微小图案的尺寸不断地减小，结构亦不断地变化，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlayaccuracy)的严格要求，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，如何改良该些微结构的现有制作工艺即为本领域现今的重要课题之一。
发明内容
在本发明的其中一方面，提供一种半导体装置，其包括一基底，以及多个第一图案与多个第二图案设置在该基底上，各该第一图案包含有一第一主体部分以及一第一延伸部分相互连接，各该第二图案包含有一第二主体部分以及一第二延伸部分相互连接，其中，该第一主体部分与该第二主体部分均包含有至少一弧状图案，以及至少一接触结构，与该第一图案或与该第二图案重叠。
本发明的另一方面提供一种半导体装置的形成方法，其包含提供一基底，于该基底上形成一材料层，以及图案化该材料层，形成多个第一图案与多个第二图案在该基底上，各该第一图案包含有一第一主体部分以及一第一延伸部分相互连接，各该第二图案包含有一第二主体部分以及一第二延伸部分相互连接，其中，该第一主体部分与该第二主体部分均包含有至少一弧状图案。
本发明提供一种半导体存储装置及其形成方法。本发明的特征在于借助自对准双重图案化(self-aligned double patterning，SADP)制作工艺形成多个间隙壁，利用图案化掩膜层进一步修整该些间隙壁后，再进行材料层的图案化制作工艺。藉此，所形成的第一图案以及第二图案的两相对侧可分别形成朝向相对方向延伸的两具有较大面积的延伸部，以利后续组件制作工艺的进行。
附图说明
图1至图6绘示本发明第一优选实施例中，半导体装置的形成方法的上视示意图。
图7绘示本发明另一优选实施例中，第一图案、第二图案与接触结构的的上视分布示意图。
图8绘示本发明另一优选实施例中，第一图案、第二图案与接触结构的上视分布示意图。
图9与图10分别绘示本发明另两优选实施例中，第一图案、第二图案与接触结构的上视分布示意图。
其中，附图标记说明如下：
10 基底
11 材料层
12 第一牺牲图案
14 第二牺牲图案
16 间隙壁
18 图案
20 第一图案
22 第一主体部分
24 第一延伸部分
26 第一钩状部分
30 第二图案
32 第二主体部分
34 第二延伸部分
36 第二钩状部分
40 接触结构
A 连接部分
W1 宽度
W2 宽度
X 方向
Y 方向
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请先参照图1至图6，图1至图6绘示本发明第一优选实施例中，半导体装置的形成方法的上视示意图。首先，请参照图1所示，提供一基底10，接着，在基底10上形成一材料层11。材料层11例如包含一导电材料，如钨(tungsten，W)、铝(aluminum，Al)或铜(copper，Cu)等低阻值金属材质，或是皆包含一介电材料，如氧化硅、氮化硅(SiN)、氮氧化硅(SiON)或碳氮化硅(SiCN)等，但不以此为限。
然后，进行材料层11的图案化制作工艺。在本实施例中，该图案化制作工艺例如透过一自对准双重图案化制作工艺，但并不限于此。详细来说，先透过一光刻工艺在材料层11上形成多个第一牺牲图案12以及两条第二牺牲图案14。其中，第一牺牲图案12包含有椭圆形，沿着一垂直方向(例如Y轴方向)平行排列，而两条第二牺牲图案分别位于第一牺牲图案12的两侧(例如上下两侧)，沿着一水平方向排列，但不与各第一牺牲图案12接触。
如图2所示，依序进行沉积及回蚀刻工艺，以在各该第一牺牲图案12以及各第二牺牲图案14的周围侧壁上形成一间隙壁16。值得注意的是，设计各第一牺牲图案12以及各第二牺牲图案14之间的距离，使得间隙壁16形成后，环绕于各第一牺牲图案12周围的间隙壁16与部分环绕于第二牺牲图案14周围的间隙壁16相连(例如图2所圈出的连接部分A)。
接下来，如图3所示，完全移除各第一牺牲图案12以及两条第二牺牲图案14后，再如图4所示，以剩余的间隙壁16为掩膜，将间隙壁16的图案转移到下方的材料层11中。以在基底10上形成由材料层11所构成的图案18。也就是说，图案18的材质与材料层11的材质相同。
如图5所示，进行一蚀刻修整工艺，将移除一部分的图案18。此处所述的蚀刻修整工艺例如为覆盖一图案化掩膜(图未示出)遮蔽部分的图案18同时曝露一部分的图案18，接着再利用一蚀刻步骤或其他合适步骤移除部分被曝露的图案18，后续再将图案化掩膜移除。在蚀刻修整工艺后，将剩余的图案18定义为第一图案20以及第二图案30，其中第一图案20包含有一弧线状的第一主体部分22以及一线状的第一延伸部分24相互连接，第二图案30包含有一弧线状的第二主体部分32以及一线状的第二延伸部分34相互连接。其中第一延伸部分24与第二延伸部分34沿着一水平方向(例如X方向)排列，此外，多个第一图案20彼此间相同，多个第二图案30彼此之间相同，且从水平方向(X方向)来看，第一图案20与第二图案30交互排列。也就是说，除了最末端的图案之外，任两个第一图案20包夹一第二图案30，同样地任两个第二图案30包夹一个第一图案20。
在本实施例中，各第一主体部分22朝向一正X方向外凸，各第二主体部分32朝向一负X方向外凸。其中该正X方向与该负X方向相反。另外，本实施例中，第一延伸部分24连接第一主体部分22的一顶端(也就是朝向+Y方向最上方的末端)，同样地第二延伸部分32连接第二主体部分34的一底端(也就是朝向-Y方向最下方的末端)。
最后，如图6所示，形成至少一个接触结构40，接触结构40例如为电性连接其他组件的接触插塞，接触结构40与部分的第一图案20以及/或第二图案30重叠并电性连接。举例来说，接触结构40可能接触到第一图案20的弧状的第一主体部分22与第一延伸部分24之间的交界，或是接触到第二图案30的弧状的第二主体部分32与第二延伸部分34之间的交界。本实施例中，由于第一图案20与第二图案30分别具有位于末端的第一延伸部分24与第二延伸部分34，因此第一图案20与第二图案30的末端的面积增大，当接触结构40需要与第一图案20与第二图案30接触末端并电性连接时，将会有更充裕的空间利于接触结构40的对准以确实接触到第一图案20与第二图案30。此外，由于接触结构40与第一图案20及/或第二图案30的之间接触面积增大，也可以一并降低接口电阻，提高半导体装置的质量。
上述第一图案20与第二图案30可以应用于不同的半导体组件，例如当作内存组件中的位线(BL)或是字线(WL)的图案，皆属于本发明的涵盖范围内。
在本发明的其他实施例中，可以藉由调整牺牲图案的位置，来形成不同形状的第一图案20与第二图案30。以下图式绘示出本发明不同的实施态样，主要的差别在于第一图案20、第二图案30与接触结构40的形状或排列位置与上述第一优选实施例有部分不同。然而可理解的是，各组件所用的材料或是制作过程可以相同，因此不重复赘述。以下将针对图案的不同处进行说明，相同的组件或是作用类似的组件将以相同的标号表示。
图7绘示本发明另一优选实施例中，第一图案、第二图案与接触结构的分布示意图。如图7所示，调整牺牲图案的排列位置，以类似上述实施例所述的步骤形成第一图案20与第二图案30，其中与上述实施例不同之处在于，本实施例的第一延伸部分24并非连接在第一主体部分22的最末端，而是连接第一主体部分22的侧边靠近末端但非最末端的位置，同样地，第二延伸部分34并非连接在第二主体部分32的最末端，而是连接第二主体部分32的侧边靠近末端但非最末端的位置。本实施例也属于本发明的涵盖范围内。
此外，本实施例中，将第一主体部分22的末端定义为一第一钩状部分26，第二主体部分32的末端定义为一第二钩状部分36。由于第一钩状部分26与第二钩状部分36具有相对更大的面积，例如第一钩状部分26在Y方向的最大宽度W1大于第一延伸部分24的宽度W2，因此接触结构40也可以与第一钩状部分26与第二钩状部分36重叠并电性连接。本发明中，并不限定接触结构40连接第一图案20或第二图案30的位置，接触结构40可以与弧状的第一/第二主体部分、线状的第一/第二延伸部分以及上述第一/第二钩状部分重叠并电性连接。
图8绘示本发明另一优选实施例中，第一图案、第二图案与接触结构的分布示意图。如图8所示，可以调整牺牲图案的排列位置，以类似上述实施例所述的步骤形成第一图案20与第二图案30，其中第一图案20与第二图案30可以在垂直方向(例如Y方向)上交错一段距离。也就是说，各个第一图案20的第一延伸部分24均沿着X方向彼此相互对齐，而各第一图案20的第一主体部分22却在X方向上不相互对齐而有上下交错。同样地，各个第二图案30的第二延伸部分34均沿着X方向彼此相互对齐，而各第二图案30的第二主体部分32却在X方向上不相互对齐而上下交错。如此一来，接触结构40形成时，较不容易接触到隔壁接触结构40，因此可以降低短路发生的机率。
图9与图10分别绘示本发明另两优选实施例中，第一图案、第二图案与接触结构的上视分布示意图。在本实施例中，可以调整一开始所形成的第一牺牲图案12或第二牺牲图案14的形状，进而改变第一图案20与第二图案30的形状。例如前述各实施例中，第一图案20与第二图案30具有弧形的主体部分(包含第一主体部分22与第二主体部分32)，但在图9与图10的实施例中，第一图案20与第二图案30包含有直条形状的第一主体部分22与第二主体部分32。这种实施例也属于本发明的涵盖范围。
综合以上段落，本发明提供一种半导体装置，其特征在于包括一基底，以及多个第一图案与多个第二图案设置在该基底上，各该第一图案包含有一第一主体部分以及一第一延伸部分相互连接，各该第二图案包含有一第二主体部分以及一第二延伸部分相互连接，其中该第一主体部分与该第二主体部分均包含有至少一弧状图案，以及至少一接触结构，与该第一图案或与该第二图案重叠。
本发明另提供一种半导体装置的形成方法，其特征在于包含提供一基底，于该基底上形成一材料层，以及图案化该材料层，形成多个第一图案与多个第二图案在该基底上，各该第一图案包含有一第一主体部分以及一第一延伸部分相互连接，各该第二图案包含有一第二主体部分以及一第二延伸部分相互连接，其中该第一主体部分与该第二主体部分均包含有至少一弧状图案。在一些实施例中，其中该第一延伸部分与该第二延伸部分包含有一横线图案。
在一些实施例中，其中该第一延伸部分与该第二延伸部分均朝向一X方向排列。
在一些实施例中，其中该第一图案与该第二图案沿着一X方向交互排列。
在一些实施例中，其中各该第一主体部分朝向一正X方向外凸，其中各该第二主体部分朝向一负X方向外凸，其中该正X方向与该负X方向相反。
在一些实施例中，其中该第一延伸部分连接该第一主体部分的一顶端，其中该第二延伸部分连接该第二主体部分的一底端。
在一些实施例中，其中该第一延伸部分连接该第一主体部分的一侧边，其中该第二延伸部分连接该第二主体部分的一侧边。
在一些实施例中，其中沿着一X方向，各该第一图案的该第一延伸部分彼此相互对齐，而各该第一图案的各该第一主体部分不相互对齐。
在一些实施例中，该第一主体部分的一末端包含有一钩状部分，且该钩状部分的一宽度大于该第一延伸部分的一宽度。
在一些实施例中，其中形成该第一图案与该第二图案的方法还包含在该材料层上形成一牺牲图案，该牺牲图案包含有多个朝向一Y方向相互平行排列的第一牺牲图案，以及两朝向一X方向排列的第二牺牲图案，其中该第二牺牲图案不接触该第一牺牲图案，且该Y方向与该X方向相互垂直。
在一些实施例中，其中各该第一牺牲图案为长椭圆形。
在一些实施例中，更包含形成一间隙壁，围绕该第一牺牲图案与该第二牺牲图案的外围。
在一些实施例中，其中部分围绕该第一牺牲图案外围的该间隙壁，直接接触部分围绕该第二牺牲图案外围的该间隙壁。
在一些实施例中，更包含移除该间隙壁，以该牺牲图案与该牺牲材料层为掩膜，蚀刻该材料层，以形成该第一图案与该第二图案。
在一些实施例中，更包含形成一接触结构，其中该接触结构接触该第一图案的该第一主体部分。
在一些实施例中，更包含形成一接触结构，其中该接触结构接触该第一图案的该第一延伸部分。
在一些实施例中，更包含形成一接触结构，其中该第一主体部分的一末端包含有一钩状部分，且该接触结构接触该第一图案的该第一主体部分的该钩状部分。
综上所述，本发明提供一种半导体存储装置及其形成方法。本发明的特征在于借助自对准双重图案化(self-aligned double patterning，SADP)制作工艺形成多个间隙壁，利用图案化掩膜层进一步修整该些间隙壁后，再进行材料层的图案化制作工艺。藉此，所形成的第一图案以及第二图案的两相对侧可分别形成朝向相对方向延伸的两具有较大面积的延伸部，以利后续组件制作工艺的进行。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (20)
1.一种半导体装置，其特征在于，包括：
一基底；
多个第一图案与多个第二图案设置在该基底上，各该第一图案包含有一第一主体部分以及一第一延伸部分相互连接，各该第二图案包含有一第二主体部分以及一第二延伸部分相互连接，其中，该第一主体部分与该第二主体部分均包含有至少一弧状图案；以及
至少一接触结构，与该第一图案或与该第二图案重叠。
2.依据权利要求第1项所述之半导体装置，其特征在于，该第一延伸部分与该第二延伸部分包含有一横线图案。
3.依据权利要求第2项所述之半导体装置，其特征在于，该第一延伸部分与该第二延伸部分均朝向一X方向排列。
4.依据权利要求第1项所述之半导体装置，其特征在于，该第一图案与该第二图案沿着一X方向交互排列。
5.依据权利要求第1项所述之半导体装置，其特征在于，各该第一主体部分朝向一正X方向外凸，其中各该第二主体部分朝向一负X方向外凸，其中该正X方向与该负X方向相反。
6.依据权利要求第1项所述之半导体装置，其特征在于，该第一延伸部分连接该第一主体部分的一顶端，其中该第二延伸部分连接该第二主体部分的一底端。
7.依据权利要求第1项所述之半导体装置，其特征在于，该第一延伸部分连接该第一主体部分的一侧边，其中该第二延伸部分连接该第二主体部分的一侧边。
8.依据权利要求第7项所述之半导体装置，其特征在于，该第一主体部分的一末端包含有一钩状部分，且该钩状部分的一宽度大于该第一延伸部分的一宽度。
9.依据权利要求第1项所述之半导体装置，其特征在于，沿着一X方向，各该第一图案的该第一延伸部分彼此相互对齐，而各该第一图案的各该第一主体部分不相互对齐。
10.一种半导体装置的形成方法，其特征在于，包含：
提供一基底；
于该基底上形成一材料层；以及
图案化该材料层，形成多个第一图案与多个第二图案在该基底上，各该第一图案包含有一第一主体部分以及一第一延伸部分相互连接，各该第二图案包含有一第二主体部分以及一第二延伸部分相互连接，其中，该第一主体部分与该第二主体部分均包含有至少一弧状图案。
11.依据权利要求第10项所述之方法，其特征在于，该第一延伸部分与该第二延伸部分包含有一横线图案。
12.依据权利要求第10项所述之方法，其特征在于，形成该第一图案与该第二图案的方法更包含：
在该材料层上形成一牺牲图案，该牺牲图案包含有多个朝向一Y方向相互平行排列的第一牺牲图案，以及两朝向一X方向排列的第二牺牲图案，其中该第二牺牲图案不接触该第一牺牲图案，且该Y方向与该X方向相互垂直。
13.依据权利要求第12项所述之方法，其特征在于，各该第一牺牲图案为长椭圆形。
14.依据权利要求第12项所述之方法，其特征在于，更包含形成一间隙壁，围绕该第一牺牲图案与该第二牺牲图案的外围。
15.依据权利要求第14项所述之方法，其特征在于，部分围绕该第一牺牲图案外围的该间隙壁，直接接触部分围绕该第二牺牲图案外围的该间隙壁。
16.依据权利要求第15项所述之方法，其特征在于，更包含移除该间隙壁，以该牺牲图案与该牺牲材料层为掩膜，蚀刻该材料层，以形成该第一图案与该第二图案。
17.依据权利要求第10项所述之方法，其特征在于，更包含形成一接触结构，其中该接触结构接触该第一图案的该第一主体部分。
18.依据权利要求第10项所述之方法，其特征在于，更包含形成一接触结构，其中该接触结构接触该第一图案的该第一延伸部分。
19.依据权利要求第10项所述之方法，其特征在于，更包含形成一接触结构，其中该第一主体部分的一末端包含有一钩状部分，且该接触结构接触该第一图案的该第一主体部分的该钩状部分。
20.依据权利要求第10项所述之方法，其特征在于，沿着一X方向，各该第一图案的该第一延伸部分彼此相互对齐，而各该第一图案的各该第一主体部分不相互对齐。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210146892.0A CN114512476A (zh) | 2022-02-17 | 2022-02-17 | 半导体装置及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210146892.0A CN114512476A (zh) | 2022-02-17 | 2022-02-17 | 半导体装置及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114512476A true CN114512476A (zh) | 2022-05-17 |
Family
ID=81552220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210146892.0A Pending CN114512476A (zh) | 2022-02-17 | 2022-02-17 | 半导体装置及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114512476A (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104051345A (zh) * | 2013-03-17 | 2014-09-17 | 南亚科技股份有限公司 | 间距减半集成电路工艺及通过该工艺制成的集成电路结构 |
| KR20160123550A (ko) * | 2015-04-16 | 2016-10-26 | 에스케이하이닉스 주식회사 | 라인부와 패드부를 구비하는 패턴의 형성 방법 |
| CN107104043A (zh) * | 2016-02-22 | 2017-08-29 | 爱思开海力士有限公司 | 图案形成方法以及使用其的半导体器件制造方法 |
| US9786647B1 (en) * | 2016-04-07 | 2017-10-10 | United Microelectronics Corp. | Semiconductor layout structure |
| CN109994464A (zh) * | 2017-12-29 | 2019-07-09 | 长鑫存储技术有限公司 | 具有双倍间距的布局图形及其形成方法 |
| CN111863815A (zh) * | 2020-06-05 | 2020-10-30 | 福建省晋华集成电路有限公司 | 半导体装置及其形成方法 |
| TWI744933B (zh) * | 2020-06-04 | 2021-11-01 | 華邦電子股份有限公司 | 導線結構及其製造方法 |
| US20220005703A1 (en) * | 2020-07-03 | 2022-01-06 | Winbond Electronics Corp. | Dynamic random access memory and method for manufacturing the same |
-
2022
- 2022-02-17 CN CN202210146892.0A patent/CN114512476A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104051345A (zh) * | 2013-03-17 | 2014-09-17 | 南亚科技股份有限公司 | 间距减半集成电路工艺及通过该工艺制成的集成电路结构 |
| KR20160123550A (ko) * | 2015-04-16 | 2016-10-26 | 에스케이하이닉스 주식회사 | 라인부와 패드부를 구비하는 패턴의 형성 방법 |
| CN107104043A (zh) * | 2016-02-22 | 2017-08-29 | 爱思开海力士有限公司 | 图案形成方法以及使用其的半导体器件制造方法 |
| US9786647B1 (en) * | 2016-04-07 | 2017-10-10 | United Microelectronics Corp. | Semiconductor layout structure |
| CN109994464A (zh) * | 2017-12-29 | 2019-07-09 | 长鑫存储技术有限公司 | 具有双倍间距的布局图形及其形成方法 |
| TWI744933B (zh) * | 2020-06-04 | 2021-11-01 | 華邦電子股份有限公司 | 導線結構及其製造方法 |
| CN111863815A (zh) * | 2020-06-05 | 2020-10-30 | 福建省晋华集成电路有限公司 | 半导体装置及其形成方法 |
| US20220005703A1 (en) * | 2020-07-03 | 2022-01-06 | Winbond Electronics Corp. | Dynamic random access memory and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9966302B2 (en) | Device manufacture and packaging method thereof | |
| CN109148269B (zh) | 半导体装置的形成方法 | |
| JP2008004724A (ja) | 半導体装置及びその製造方法 | |
| US20140042626A1 (en) | Method of fabricating semiconductor device and the semiconductor device | |
| US11037821B2 (en) | Multiple patterning with self-alignment provided by spacers | |
| US20060276019A1 (en) | Method for production of contacts on a wafer | |
| US10998193B1 (en) | Spacer-assisted lithographic double patterning | |
| CN217334088U (zh) | 半导体装置 | |
| CN114512476A (zh) | 半导体装置及其形成方法 | |
| CN215955280U (zh) | 半导体存储装置 | |
| US7160799B2 (en) | Define via in dual damascene process | |
| KR20040011251A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR0121106B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US20220028692A1 (en) | Semiconductor structure and fabrication method thereof | |
| CN117080054B (zh) | 半导体结构的制备方法 | |
| US11581278B2 (en) | Semiconductor device and method of forming the same | |
| US20010010958A1 (en) | Fabrication method to approach the conducting structure of a dram cell with straight forward bit line | |
| US20240222317A1 (en) | Method of manufacturing semiconductor device having air cavity | |
| CN113611702B (zh) | 半导体存储装置及半导体装置的形成方法 | |
| US20230326904A1 (en) | Method of manufacturing semiconductor device having air cavity | |
| US20230136674A1 (en) | Self-aligned double patterning (sadp) integration with wide line spacing | |
| KR20100042925A (ko) | 다마신 공정을 이용한 반도체 장치의 제조방법 | |
| US7514356B2 (en) | Ribs for line collapse prevention in damascene structures | |
| CN1280389A (zh) | 千兆级无边界接触的新接触形状及其制造方法 | |
| KR20000053479A (ko) | 이중 다마신 공정에서 비아 규정 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |