CN1280389A - 千兆级无边界接触的新接触形状及其制造方法 - Google Patents
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Abstract
垂直于字线方向(平行于M0金属线),千兆级基本规则的无边界接触被加宽,导致所有工艺步骤的改善。借助于在矩形结构中制作另一个矩形无边界接触结构而实现这一点。缓和了工艺不对准,并降低了接触电阻且使接触电阻保持均匀。即使在不对准结构的情况下,也可得到最大允许接触面积。
Description
本发明涉及到集成电路器件的制造，更确切地说是涉及到无边界接触结构及其制造方法。
电接触的制作必须提供光刻覆盖容差，从而会引起接触与相邻结构之间的短路。为了补偿接触掩模与器件区域的无法做到的准确对准，引入一些边界以便开出通过绝缘层的接触孔。这些边界确保了接触窗口决不会延伸到制作接触的结构或区域之外。但这些边界减小了衬底上的可用空间，因而限制了单元或集成电路的数目。于是，为了在单个芯片上能够有更多的单元，采用了无边界接触结构。
无边界接触在接触周围不需要边界。无边界接触是一种通常为了形成制作在衬底中的扩散区的接触而覆盖并暴露半导体器件的有源区和隔离区以及栅的接触。此接触对栅总是无边界，但对有源区，在不对准的条件下，可以仅仅局部地无边界。通常以避免扩散结与相邻结构短路而不受光刻覆盖容差限制的方式，来制作这种接触。
本技术的目前状态集中在制造无边界接触使仅仅暴露所希望的区域而其它区域仍然被覆盖或保护的方法上。在1990年7月31日授予Cronin等人的题为“制作无边界接触的方法”的美国专利No．4944682中，制作了半导体器件元件，其中至少有二个其上覆盖有钝化材料的暴露的导电区域。然后用导电材料覆盖此区域，并使其整个置于给定的腐蚀剂中。只有不被抗腐蚀材料覆盖的具有钝化材料的那些区域才被清除。
制造微电子器件的以前的方法都强调通过在半导体晶体管的结之间制作不同的接触来减小寄生电容和寄生电阻。借助于减小源区和漏区的面积，可以减小结电容。借助于更好地对准各个接触，使之靠近沟道区延伸，可以减小结电阻。
对于千兆位基本规则器件的无边界阵列接触，光刻和腐蚀技术的工艺窗口对集成电路的制造是很关键的。涉及到覆盖要求、区域图象改进、更小的腐蚀停止层、更小的形状比、改进的接触电阻以及更大的工艺窗口的制造过程，仍然是对千兆位基本规则工艺的技术挑战。
考虑到现有技术的问题和不足，因此，本发明的目的是提供一种半导体器件，它具有由更稳定的接触电阻来适应缩小的基本规则尺寸的更一致的最大允许接触面积。
本发明的另一目的是提供一种改进了的千兆级无边界接触的接触形状。
本发明的又一目的是提供一种用来增大光刻工艺窗口的无边界接触阵列。
本发明的再一目的是提供一种能够补偿工艺变化引起的不对准的无边界接触。
从本说明书可以部分地看清本发明的其它优点。
本发明获得了本技术领域熟练人员显而易见的上述和其它的目的和优点，其第一情况的目的是一种半导体器件，它包含：衬底；衬底上的至少一个导体和至少一个隔离区；覆盖至少一个导体的至少一个有源区；以及接触此有源区的无边界接触结构，此无边界接触结构包含：与有源区接触的下部，此下部由至少一个导体之间的间隔和至少一个隔离区确定；以及排列在导体上的具有长度和宽度的上部，此长度对宽度尺寸的比率大于大约1，其中的长度沿基本上垂直于至少一个导体的方向。
在第二情况中，本发明的目的是一种半导体器件，它包含：衬底；衬底上的具有延长方向的有源区和位线导体；至少二个栅结构；以及接触有源区的无边界接触结构，此无边界接触具有与有源区形成接触的下部以及平行于有源区的上部，其中的上部具有基本上正交的长轴和短轴，长轴基本上与位线导体的延长方向对准，且长轴对短轴的比率大于大约1。
在第三情况中，本发明的目的是一种在具有多个以最小基本规则尺寸排列在半导体衬底上的栅结构和位线的半导体器件中制作接触的方法，它包含下列步骤：在多个栅结构的垂直表面上制作隔层；在衬底和多个栅结构上淀积共形介质层；在介质中对准并腐蚀多个沟槽，暴露多个栅结构之间的衬底；以及借助于在沟槽中淀积导电材料而制作接触，此接触具有与衬底接触的下部以及与介质接触的上部，此上部具有第一侧和第二侧，沿平行于位线的方向，第一侧大于第二侧。
在第四情况中，本发明的目的是一种制造具有一致的最大允许接触区的半导体器件的方法，它包含下列步骤：提供具有多个栅和位线的衬底；此栅形成至少二个字线；在至少二个字线的垂直壁上制作隔层；在衬底上淀积共形介质层；在介质中腐蚀与至少二个字线对准的接触区，使至少二个字线之间的部分衬底暴露，此接触区具有下部和上部，此下部与衬底接触，上部与至少二个字线和介质的顶表面接触并具有宽度和长度，此长度沿平行于位线的方向比宽度大，比率大于1；在接触区中淀积导电材料，以形成具有下部和上部的接触。
在第五情况中，本发明的目的是一种半导体器件，它包含：衬底；衬底上的至少一个导体，至少一个位线和至少一个隔离区；覆盖至少一个导体的至少一个有源区；以及接触有源区的自对准无边界接触结构，此无边界接触结构包含：与有源区接触的下部，此下部由至少一个导体之间的间隔和至少一个隔离区确定；以及排列在导体上的具有长度和宽度尺寸的上部，此长度对宽度尺寸的比率大于大约1，其中的长度沿基本上平行于至少一个位线的方向。
在所附权利要求中描述了本发明的新颖部件和本发明的各个元件特性。各个附图仅仅是为了示例的目的，未按比例绘出。但参照结合附图的详细描述，可以最好地理解本发明本身在组织和操作方法二方面的情况，在这些附图中：
图1A是具有常规接触阵列的半导体器件的俯视图。
图1B是具有矩形无边界接触结构的半导体器件的俯视图。
图2示出了具有栅结构和深沟槽电容器的半导体器件的剖面图。
图3示出了表面上具有氧化物介质淀积物的图2的半导体器件的剖面图。
图4A示出了具有涂敷的光刻胶和腐蚀列以便恰当地使接触对准于栅的图3的半导体器件的剖面图。
图4B是具有二个栅结构之间不对准的腐蚀列的半导体器件的剖面图。
图5是具有图4B所示的不对准但具有允许最大接触面积的矩形无边界接触的半导体器件的剖面图。
图6是在二个栅结构之间恰当地对准了的矩形接触的腐蚀列的图5的半导体器件的剖面图。
图7是在腐蚀沟槽和腐蚀列中淀积有金属线的图6的半导体器件的剖面图。
在本发明最佳实施例的描述中，此处将参照附图1—7，其中相同的参考号表示本发明的相同的部件。本发明的各个部件不一定要在各个图中按比例绘出。
垂直于字线方向(平行于M0金属线)加宽接触，导致所有工艺步骤的改善。借助于在矩形结构中制作另一个矩形无边界接触结构而实现这一点。图1A示出了具有接触区12的矩形无边界接触10的常规接触阵列。此接触将扩散区(场效应晶体管的漏区和源区)连接到金属位线16。矩形接触的覆盖区具有长度(l)和宽度(w)，通常约为0．225微米的量级(对于0．175微米最小尺寸而言)。这就造成了通常与这些小尺寸相关的光刻问题和对准问题。在无边界接触结构的布局中，采用有源区与字线以及字线对第一金属线大致垂直的结构。图1B示出了本发明的矩形无边界接触结构11。接触结构的一个尺寸(1)已经被增大。最好将此尺寸增大到大约0．350微米(对于0．175微米最小尺寸而言)。此接触沿垂直于字线14或平行于位线16的一个方向被加宽。在现有技术中，由于增大接触尺寸会导致位线间短路而不尝试这一方法。重要的是，接触尺寸的简单加宽，亦即更大的矩形接触，不足以引起可能的短路。
然后使用目前无边界接触的实际集成方法。借助于改变一个掩模，能够容易地实现尺寸的改变。这些改变不会导致位线到位线间的短路。对于光刻工艺，一个尺寸中的更宽的接触区和更大的无边界接触尺寸，导致更好的表面图象，而重要的是导致更宽的光刻工艺窗口。新的接触区(对于0．175微米最小尺寸而言)约为0．0788平方微米(0．350微米×0．225微米)，而具有矩形接触形状的现有技术接触的覆盖区约为0．0506平方微米(0．225微米×0．225微米)。于是，制作具有长轴和短轴的无边界接触，使长轴对短轴的比率大于1，亦即矩形或椭圆形接触，就导致接触面积在正常工艺改变下增大大约56％。
随设计规则缩小的覆盖指标的缩小，也仍然是对目前光刻工具的一种挑战。覆盖指标通常约为设计规则的十分之三到四。这一覆盖指标的满足对于接触电阻和腐蚀是极为关键的。为了满足覆盖指标，特别是沿垂直于栅或字线的方向或平行于位线的方向，采用了沿位线方向增大接触尺寸。这确保了字线之间整个可用有源区得到利用，并确保了接触在二侧被栅加宽。
对于无边界接触，选择性腐蚀是这样一种工艺，最好用它来确保接触真正被接触的二个相反侧上的栅以及其它相邻侧上的隔离区加宽。这些栅通常用氮化硅帽和间隔来隔离。此工艺重要的是，在栅的中部比在各个栅的边沿，RIE腐蚀必须向下进行得更多。在间隔与栅之间的边界处即栅边沿处，或间隔的边沿处的腐蚀，非常容易造成字线与位线短路的危险，亦即，存在降低的角部选择性。若腐蚀工艺导致间隔顶部或外面的列被腐蚀，则引起更高的腐蚀速率，要求清除更多的间隔和到字线电容的更高的接线柱。于是，由于接触与栅的覆盖被优化且不随缩小的最小尺寸和接触尺寸而减小，故能够用更宽的接触来获得接触与字线的所需的覆盖。同样，以增大的接触尺寸和减小的形状比，将大大方便接触的填充。而且，由于金属线与接线柱之间的接触尺寸的增大而明显地降低了金属线与接线柱之间的接触电阻。由于利用了100％的固有的可用有源区而实现了更稳定的接触电阻。
图2示出了半导体器件20的剖面图，它具有包括栅结构24、氮化硅间隔23和深沟槽电容器26的硅衬底22。深沟槽电容器被氧化物颈圈27隔离。最大可用接触区12示于二个氮化硅栅结构(字线)之间。二个栅结构被示于浅沟槽隔离势垒28上。然后如图3所示，在半导体器件20上淀积氧化物介质30。图4A示出了这一氧化物介质层30，它具有涂敷的光刻胶32并经受光刻和腐蚀工艺。介质层的清除形成一个按需要集中在二个栅结构24之间的腐蚀的列34，从而暴露最大允许的接触区12。但在许多情况下，由于小的接触容差和固有的工艺限制，各个列的不对准仍然是本技术的一个问题。这使得在现有工艺限制下很难得到被腐蚀的列的对中。图4B示出了本工艺中的腐蚀列的典型不对准。
如图5所示，在不对准结构下，更宽的腐蚀列36将仍然暴露无边界接触的最大允许接触区12。于是，具有矩形无边界接触就确保了即使在不对准的条件下也能够在工艺过程中暴露最大的接触区。
再者，由于可能发生位线与字线短路，故对更大的矩形无边界接触结构采用现有技术不是可接受的解决办法。
当对矩形无边界接触(其中的接触沿一个尺寸较宽)实现此工艺时，更适合结构容差和工艺偏离。如图6所示，更宽的腐蚀列36被用来为接触淀积层扫清道路。这一更宽的列补偿了现有技术中普遍存在的棘手的容差不对准。此外，为金属线的淀积创造了沟槽40。
一旦清除了位线的光刻胶，就如图7所示用镶嵌工艺淀积金属线42和接触44。这一淀积的金属结构最好是钨材料。重要的是，整个接触区12现在能够被固定到不对准结构中的接触44。
矩形无边界接触被如上用对氮化物有选择性的氧化物腐蚀确定。但也可以使用互补腐蚀工艺或其它的选择性腐蚀工艺，亦即腐蚀氮化物而不是氧化物。
至此，已一起介绍了能够在工艺不对准的过程中保持一致的最大允许接触区的矩形无边界接触结构及其制作方法。
虽然结合具体的实施例已经具体地描述了本发明，但显然，根据上述描述，对于本技术领域的熟练人员来说，许多变通、修正和改变是显而易见的。因此，设想所附权利要求包括了本发明实际范围与构思内的任何这种变通、修正和改变。
Claims (22)
1．一种半导体器件，它包含：
衬底；
所述衬底上的至少一个导体和至少一个隔离区；
覆盖所述至少一个导体的至少一个有源区；以及
接触所述有源区的无边界接触结构，所述无边界接触结构包含：
(ⅰ)与所述有源区接触的下部，所述下部由所述至少一个导体之间的间隔和所述至少一个隔离区确定；以及
(ⅱ)排列在所述导体上的具有长度和宽度尺寸的上部，此长度对宽度尺寸的比率大于大约1，其中的长度沿基本上垂直于所述至少一个导体的方向。
2．权利要求1的半导体器件，还包括与所述接触结构电连接的导线。
3．权利要求1的半导体器件，其中所述至少二个导体包含字线。
4．权利要求3的半导体器件，其中所述字线包含栅结构。
5．权利要求1的半导体器件，其中所述至少二个导体包含位线。
6．权利要求1的半导体器件，其中所述接触结构包含钨。
7．权利要求1的半导体器件，其中所述接触结构包含多晶硅。
8．权利要求1的半导体器体，还包括所述至少二个导体之间的所 述间隔中的介质隔层。
9．权利要求8的半导体器件，其中所述隔层包含氮化硅。
10．权利要求1的半导体器件，其中所述接触结构将所述器件的衬底电连接到金属线。
11．一种半导体器件，它包含：
衬底；
所述衬底上的具有延长方向的有源区和位线导体；
至少二个栅结构；以及
接触所述有源区的无边界接触结构，所述无边界接触具有与所述有源区形成接触的下部以及平行于所述有源区的上部，其中所述上部具有基本上正交的长轴和短轴，所述长轴基本上与所述位线导体的延长方向对准，且所述长轴对短轴的比率大于大约1。
12．权利要求11的半导体器件，其中所述接触结构的所述上部沿所述至少二个器件结构之间的所述长轴可以不对准，而所述下部与所述有源区的整个表面接触。
13．一种在具有多个以最小基本规则尺寸排列在所述半导体衬底上的栅结构和位线的半导体器件中制作接触的方法，它包含下列步骤：
(a)在多个栅结构的垂直表面上制作隔层；
(b)在衬底和多个栅结构上淀积共形介质层；
(c)在所述介质中，对准并腐蚀多个沟槽，暴露多个栅结构之间的衬底；以及
(d)借助于在所述沟槽中淀积导电材料而形成接触，所述接触具有与衬底接触的下部以及与所述介质接触的上部，所述上部具有第一侧和第二侧，沿平行于所述位线的方向，所述第一侧大于所述第二侧。
14．权利要求13的方法，还包括在步骤(d)之前，在所述沟槽中淀积金属衬里的步骤。
15．权利要求13的方法，其中所述第一侧的尺寸对所述第二侧的尺寸的比率大于大约1。
16．一种制造具有一致的最大允许接触区的半导体器件的方法，它包含下列步骤：
(a)提供具有多个栅和位线的衬底；所述栅形成至少二个字线；
(b)在所述至少二个字线的垂直壁上制作隔层；
(c)在所述衬底上淀积共形介质层；
(d)在所述介质中腐蚀与所述至少二个字线对准的接触区，使所述至少二个字线之间的部分所述衬底暴露，所述接触区具有下部和上部，此下部与所述衬底接触，而
上部与所述至少二个字线的顶表面和所述介质接触并具有宽度和长度，所述长度沿平行于所述位线的方向比所述宽度大，比率大于1；
(e)在所述接触区中淀积导电材料，以形成具有下部和上部的接触。
17．权利要求16的方法，其中在步骤(d)中，所述接触的上部能够基本上修正所述接触区沿垂直于所述字线方向的不对准，致使所述至少二个字线之间的所述衬底的整个区域形成所述接触的下部。
18．权利要求16的方法，其中在步骤(b)中，所述隔层包含氮化硅。
19．权利要求16的方法，其中的步骤(e)还包括，在所述接触区中淀积衬里金属之后，在所述接触区中淀积钨以形成所述接触的步骤。
20．权利要求16的方法，其中的步骤(e)还包括，在所述接触区中淀积衬里金属之后，在所述接触区中淀积多晶硅以形成所述接触的步骤。
21．权利要求16的方法，其中在步骤(c)中，所述介质包含氧化硅。
22．一种半导体器件，它包含：
衬底；
所述衬底上的至少一个导体、至少一个位线和至少一个隔离区；
所述至少一个导体之间的至少一个有源区；以及
接触所述有源区的自对准无边界接触结构，所述无边界接触结构包含：
(ⅰ)与所述有源区接触的下部，所述下部由所述至少一个导体之间的间隔和所述至少一个隔离区确定；以及
(ⅱ)排列在所述导体上的具有长度和宽度尺寸的上部，此长度对宽度尺寸的比率大于大约1，其中的长度沿基本上平行于所述至少一个位线的方向。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108336022A (zh) * | 2013-01-29 | 2018-07-27 | 三星电子株式会社 | 半导体器件的互连结构 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10255626A1 (de) * | 2002-11-28 | 2004-06-17 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Anordnen von Kontaktierungselementen von Bauelementen eines integrierten Schaltkreises, Computerlesbares Speichermedium und Programm-Element |
| KR100796644B1 (ko) * | 2007-02-22 | 2008-01-22 | 삼성전자주식회사 | 디램 소자 및 그 형성 방법 |
| US8533639B2 (en) | 2011-09-15 | 2013-09-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Optical proximity correction for active region design layout |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053085A (ja) * | 1983-09-02 | 1985-03-26 | Hitachi Ltd | 接合形電界効果トランジスタ |
| JPH01146356A (ja) * | 1987-12-03 | 1989-06-08 | Matsushita Electron Corp | 半導体記憶装置 |
| US4944682A (en) * | 1988-10-07 | 1990-07-31 | International Business Machines Corporation | Method of forming borderless contacts |
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| JPH08203998A (ja) * | 1995-01-20 | 1996-08-09 | Sony Corp | 多層配線の形成方法 |
| US5671175A (en) * | 1996-06-26 | 1997-09-23 | Texas Instruments Incorporated | Capacitor over bitline DRAM cell |
-
2000
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108336022A (zh) * | 2013-01-29 | 2018-07-27 | 三星电子株式会社 | 半导体器件的互连结构 |
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