CN117080054B - 半导体结构的制备方法 - Google Patents

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Abstract

本申请提供一种半导体结构的制备方法，包括提供基体层；在基体层上形成第一芯轴；形成第一掩膜层和第一辅助层，第一掩膜层中具有第一沟槽，第一沟槽暴露部分第一芯轴，第一辅助层位于第一沟槽的至少部分槽侧壁，在第一辅助层中形成第二沟槽；去除与第二沟槽对应的第一芯轴并形成第三沟槽；去除第一辅助层和第一掩膜层；形成第一侧墙材料层，位于第三沟槽处的第一侧墙材料层的厚度比其余部分的第一侧墙材料层的厚度大；去除部分第一侧墙材料层，保留位于第一芯轴的侧壁的第一侧墙材料层并形成第一侧墙，保留位于第三沟槽处的部分厚度的第一侧墙材料层并形成第一截断图形。因此，本申请提供的半导体结构的制备方法，可降低半导体结构的制备成本。

Description

半导体结构的制备方法
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种半导体结构的制备方法。
背景技术
随着半导体器件的特征尺寸不断微缩，使得半导体制造的光刻和蚀刻的多步相互对准步骤精度要求越来越高，从而对于光刻设备的要求也越来越高，增大了半导体器件的制备成本和制备难度。
相关技术中，可以采用极紫外线（Extreme Ultra-violet，简称为，EUV）光刻技术，以完成后道亚40nm节距（pitch）的图形的曝光。
然而，EUV光刻技术的成本较高，导致半导体结构的制备成本较高。
发明内容
鉴于上述至少一个技术问题，本申请实施例提供一种半导体结构的制备方法，可以降低半导体结构的制备成本。
本申请实施例提供如下技术方案：
本申请实施例提供一种半导体结构的制备方法，包括：
提供基体层；
形成多个第一芯轴，第一芯轴位于基体层上，多个第一芯轴沿第一方向延伸、且沿第二方向间隔设置，第一方向和第二方向不同；
形成第一掩膜层和第一辅助层，第一掩膜层覆盖第一芯轴和基体层的顶面，第一掩膜层中具有第一沟槽，第一沟槽暴露部分第一芯轴，第一辅助层位于第一沟槽的至少部分槽侧壁，位于第一沟槽内的第一辅助层中形成有第二沟槽；
去除与第二沟槽对应的第一芯轴，以在第一芯轴中形成第三沟槽；
去除第一辅助层和第一掩膜层；
形成第一侧墙材料层，第一侧墙材料层覆盖第一芯轴和基体层的顶面，位于第三沟槽处的第一侧墙材料层的厚度大于其余部分的第一侧墙材料层的厚度；
去除位于第一芯轴的顶面、基体层的顶面的至少部分和第三沟槽处的部分厚度的第一侧墙材料层，保留位于第一芯轴的侧壁的第一侧墙材料层，并形成第一侧墙，保留位于第三沟槽处的另一部分厚度的第一侧墙材料层，并形成第一截断图形。
本申请实施例提供的半导体结构的制备方法，包括提供基体层；形成多个第一芯轴，第一芯轴位于基体层上，多个第一芯轴沿第一方向延伸、且沿第二方向间隔设置，第一方向和第二方向不同；形成第一掩膜层和第一辅助层，第一掩膜层覆盖第一芯轴和基体层的顶面，第一掩膜层中具有第一沟槽，第一沟槽暴露部分第一芯轴，第一辅助层位于第一沟槽的至少部分槽侧壁，位于第一沟槽内的第一辅助层中形成有第二沟槽；去除与第二沟槽对应的第一芯轴，以在第一芯轴中形成第三沟槽；去除第一辅助层和第一掩膜层；形成第一侧墙材料层，第一侧墙材料层覆盖第一芯轴和基体层的顶面，位于第三沟槽处的第一侧墙材料层的厚度大于其余部分的第一侧墙材料层的厚度；去除位于第一芯轴的顶面、基体层的顶面的至少部分和第三沟槽处的部分厚度的第一侧墙材料层，保留位于第一芯轴的侧壁的第一侧墙材料层，并形成第一侧墙，保留位于第三沟槽处的另一部分厚度的第一侧墙材料层，并形成第一截断图形。如此设置，可以将至少部分的第一沟槽的尺寸设置得较大，从而无需采用EUV光刻技术来形成该部分第一沟槽。通过在第一沟槽的至少部分槽侧壁形成第一辅助层，可以在第一沟槽内形成尺寸较小的第二沟槽，使得去除与第二沟槽对应的第一芯轴后，可以形成尺寸较小的第三沟槽。由于第三沟槽的尺寸较小，可以使得第三沟槽沿第一方向的宽度较小。在沉积第一侧墙材料层时，可以使得位于第三沟槽处的第一侧墙材料层的厚度大于其余部分的第一侧墙材料层的厚度，在图案化第一侧墙材料层时，可以沿基体层的厚度方向对第一侧墙材料层整层进行刻蚀，从而使得图案化第一侧墙材料层时无需采用光刻技术。通过保留位于第三沟槽处的另一部分厚度的第一侧墙材料层并形成第一截断图形，以截断后续工艺形成的目标图形。综上可知，在形成第一截断图形时，可以避免EUV光刻技术的使用，从而可以降低第一截断图形和半导体结构的制备成本，另外，还可以减少光刻工艺的使用，从而减少对光刻设备的依赖，降低制备成本和工艺难度，还可以有效避免光刻套刻误差。
在一种可能的实施方式中，第一掩膜层包括第一子掩膜层和第二子掩膜层，第一沟槽包括第一子沟槽和第二子沟槽；
形成第一掩膜层和第一辅助层包括：
形成第二子掩膜层，第二子掩膜层覆盖第一芯轴和基体层的顶面；
形成第一子掩膜层，第一子掩膜层位于第二子掩膜层上；
形成第一子沟槽，第一子沟槽位于第一子掩膜层中；
形成第一辅助材料层，第一辅助材料层覆盖第一子沟槽的槽壁和第一子掩膜层的顶面；
去除位于第一子沟槽的槽底壁和第一子掩膜层的顶面的第一辅助材料层，保留位于第一子沟槽的槽侧壁的第一辅助材料层，以形成第一辅助层，位于第一子沟槽中第一辅助层中形成有第二沟槽；
去除与第二沟槽对应的第二子掩膜层，以在第二子掩膜层中形成第二子沟槽，第二子沟槽暴露部分第一芯轴。
在一种可能的实施方式中，形成第一截断图形之后，包括：
以第一侧墙和第一截断图形为掩膜，图案化基体层。
在一种可能的实施方式中，形成第一侧墙材料层的过程中，还包括：位于相邻两个第一芯轴之间的第一侧墙材料层中形成有第四沟槽；
形成第一侧墙材料层之后，去除第一侧墙材料层之前，还包括：
形成第二掩膜层，第二掩膜层位于第一侧墙材料层上，第二掩膜层中具有第五沟槽，第五沟槽与部分第四沟槽连通；
形成第三掩膜层，第三掩膜层位于第二掩膜层的顶面，且填充第四沟槽和第五沟槽；
沿第一侧墙材料层的顶面，去除第三掩膜层，保留与第五沟槽连通的第四沟槽中的第三掩膜层；
去除第二掩膜层；
去除基体层的顶面的至少部分第一侧墙材料层，包括：以第三掩膜层为掩膜，去除未被第三掩膜层覆盖的第一侧墙材料层，保留被第三掩膜层覆盖的第一侧墙材料层，并形成第二截断图形。
在一种可能的实施方式中，第二掩膜层包括第三子掩膜层、第四子掩膜层和第二辅助层，第五沟槽包括第三子沟槽和第四子沟槽
形成第二掩膜层的过程中，包括：
形成第四子掩膜层，第四子掩膜层位于第一侧墙材料层上；
形成第三子掩膜层，第三子掩膜层位于第四子掩膜层上；
形成初始沟槽，初始沟槽位于第三子掩膜层中；
形成第二辅助材料层，第二辅助材料层覆盖初始沟槽的槽壁和第三子掩膜层的顶面；
去除位于初始沟槽的槽底壁和第三子掩膜层的顶面的第二辅助材料层，保留位于初始沟槽的槽侧壁的第二辅助材料层，以形成第二辅助层，位于初始沟槽中第二辅助层中形成有第三子沟槽；
去除与第三子沟槽对应的第四子掩膜层，以在第四子掩膜层中形成第四子沟槽，第四子沟槽与部分第四沟槽连通。
在一种可能的实施方式中，图案化基体层的过程中，还包括：以第二截断图形为掩膜，图案化基体层。
在一种可能的实施方式中，形成第一截断图形之后，图案化基体层之前，包括：去除第一芯轴。
在一种可能的实施方式中，第三沟槽的沿第一方向的宽度小于2倍的第一侧墙材料层的厚度。
在一种可能的实施方式中，提供基体层之后，形成第一芯轴之前，包括：形成第一芯轴材料层和第二芯轴材料层，第一芯轴材料层位于基体层上，第二芯轴材料层位于第一芯轴材料层上；
去除部分第二芯轴材料层，保留另一部分第二芯轴材料层，以形成多个第二芯轴，多个第二芯轴沿第一方向延伸，且沿第二方向间隔设置；
形成第二侧墙材料层，第二侧墙材料层覆盖第二芯轴和第一芯轴材料层的顶部；
去除位于第二芯轴的顶面和第一芯轴材料层的顶部的第二侧墙材料层，保留位于第二芯轴的侧壁的第二侧墙材料层，并形成第二侧墙；
去除第二芯轴；
以第二侧墙为掩膜，图案化第一芯轴材料层，以形成第一芯轴。
在一种可能的实施方式中，第一侧墙的厚度等于第二侧墙的厚度；
和/或，相邻两个第二芯轴的距离大于或等于4倍的第一侧墙的厚度；
和/或，第二芯轴的宽度大于或等于3倍的第一侧墙的厚度。
在一种可能的实施方式中，第一子沟槽的沿第一方向的宽度的范围为30nm-50nm；
和/或，第一子沟槽的沿第二方向的长度的范围为40nm-1000nm；
和/或，第二沟槽的沿第一方向的宽度的范围为10nm-40nm；
和/或，第二沟槽的沿第二方向的长度的范围为20nm-990nm。
本申请的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的半导体结构的制备方法的流程示意图；
图2为本申请实施例提供的形成基体层和第一芯轴后的俯视图；
图3为本申请实施例提供的形成基体层和第一芯轴后的另一俯视图；
图4a为图2中A-A向的剖视图；
图4b为本申请实施例提供的形成第二芯轴后的结构示意图；
图4c为本申请实施例提供的形成第二侧墙材料层后的结构示意图；
图4d为本申请实施例提供的形成第二侧墙后的结构示意图；
图5为本申请实施例提供的形成第一掩膜层和第一子沟槽后的俯视图；
图6a为图5中A-A向的剖视图；
图6b为本申请实施例提供的形成第二沟槽后的结构示意图；
图7为本申请实施例提供的形成第二子沟槽后的结构示意图；
图8为本申请实施例提供的去除位于第一沟槽内的第一芯轴、第一子掩膜层和第一辅助层后的俯视图；
图9为图8中A-A向的剖视图；
图10为本申请实施例提供的去除第二子掩膜层后的俯视图；
图11为本申请实施例提供的去除第二子掩膜层后的另一俯视图；
图12为图11中A-A向的剖视图；
图13为本申请实施例提供的形成第一侧墙材料层后的俯视图；
图14为图13中A-A向的剖视图；
图15为图13中B-B向的剖视图；
图16为本申请实施例提供的形成第二掩膜层和第五沟槽后的俯视图；
图17为图16中B-B向的剖视图；
图18为本申请实施例提供的形成第三掩膜层后的俯视图；
图19为图18中B-B向的剖视图；
图20为本申请实施例提供的保留位于部分第四沟槽内的第三掩膜层后的俯视图；
图21为图20中B-B向的剖视图；
图22为本申请实施例提供的形成第六掩膜层后的俯视图；
图23为图22中B-B向的剖视图；
图24为本申请实施例提供的去除部分第一侧墙材料层后的俯视图；
图25为图24中B-B向的剖视图；
图26为本申请实施例提供的去除第一芯轴和第六掩膜层后的俯视图；
图27为图26中B-B向的剖视图；
图28为本申请实施例提供的图案化第四掩膜层且去除保留的第一侧墙材料层的俯视图；
图29为图28中B-B向的剖视图；
图30为本申请实施例提供的再次图案化处理第四掩膜层的俯视图；
图31为本申请实施例提供的图案化第五掩膜层和介质层、去除保留的第四掩膜层后的结构示意图；
图32为图31中B-B向的剖视图；
图33为本申请实施例提供的去除第五掩膜层，在凹槽中形成填充材料后的结构示意图；
图34为本申请实施例提供的第二芯轴、第一侧墙和第二侧墙的位置关系图；
图35为本申请实施例提供的第二芯轴、第一侧墙和第二侧墙的另一位置关系图；
图36为本申请实施例提供的第二芯轴、第一侧墙和第二侧墙的另一位置关系图；
图37为本申请实施例提供的第二芯轴、第一侧墙和第二侧墙的另一位置关系图。
附图标记说明：
110：基体层； 111：介质层；
1111：凹槽； 1112：第二凸起部；
121：第一芯轴； 121a：第一芯轴材料层；
122：第二芯轴； 122a：第二芯轴材料层；
123：辅助芯轴； 131：第一掩膜层；
1311：第一子掩膜层； 1312：第二子掩膜层；
132：第二掩膜层； 133：第三掩膜层；
134：第四掩膜层； 135：第五掩膜层；
136：第六掩膜层； 141：第一沟槽；
1411：第一子沟槽； 1412：第二子沟槽；
142：第二沟槽； 143：第三沟槽；
144：第四沟槽； 145：第五沟槽；
146：第六沟槽； 151a：第一侧墙材料层；
151：第一侧墙； 1511：第一凸起部；
152a：第二侧墙材料层； 152：第二侧墙；
160：互连图形； 171：第一辅助层；
181：第一截断图形； 182：第二截断图形。
具体实施方式
相关技术中，在后道亚40nm pitch（例如28nm pitch）图形的形成过程中，可以先在基体层上形成芯轴材料层，对芯轴材料层进行图案化以形成芯轴，然后在芯轴的侧壁上形成侧墙（spacer），去除芯轴后，以侧墙为掩膜，图案化基体层。被侧墙遮挡的基体层将无法被刻蚀，暴露于侧墙外的基体层可以被刻蚀，以在基体层上形成凹槽。然后，通过在凹槽中填充金属材料，以形成后道互连图案。
另外，在形成凹槽之前，还需要通过EUV光刻技术在相邻两个侧墙之间形成截断图形，在刻蚀基体层时，将侧墙和截断图形同时作为掩膜，使得被侧墙和截断图形遮挡的基体层均无法被刻蚀，基体层对应于侧墙和截断图形的区域均可以形成凸起结构，基体层的其余区域可以形成凹槽。截断图形对应的凸起结构可以将互连图形截断。由于可以通过EUV光刻技术形成尺寸较小的截断图形，可以使得互连图形被截断的区域的尺寸较小，从而有利于提高互连图形的密度，进而提高半导体结构的集成密度。
然而，EUV光刻技术的成本较高，导致截断图形的制备成本较高，进而导致半导体结构的制备成本较高。
基于上述的至少一个技术问题，本申请实施例提供一种半导体结构的制备方法，包括：提供基体层；形成多个第一芯轴，第一芯轴位于基体层上，多个第一芯轴沿第一方向延伸、且沿第二方向间隔设置，第一方向和第二方向不同；形成第一掩膜层和第一辅助层，第一掩膜层覆盖第一芯轴和基体层的顶面，第一掩膜层中具有第一沟槽，第一沟槽暴露部分第一芯轴，第一辅助层位于第一沟槽的至少部分槽侧壁，位于第一沟槽内的第一辅助层中形成有第二沟槽；去除与第二沟槽对应的第一芯轴，以在第一芯轴中形成第三沟槽；去除第一辅助层和第一掩膜层；形成第一侧墙材料层，第一侧墙材料层覆盖第一芯轴和基体层的顶面，位于第三沟槽处的第一侧墙材料层的厚度大于其余部分的第一侧墙材料层的厚度；去除位于第一芯轴的顶面、基体层的顶面的至少部分和第三沟槽处的部分厚度的第一侧墙材料层，保留位于第一芯轴的侧壁的第一侧墙材料层，并形成第一侧墙，保留位于第三沟槽处的另一部分厚度的第一侧墙材料层，并形成第一截断图形。如此设置，可以将至少部分的第一沟槽的尺寸设置得较大，从而无需采用EUV光刻技术来形成该部分第一沟槽。通过在第一沟槽的至少部分槽侧壁形成第一辅助层，可以在第一沟槽内形成尺寸较小的第二沟槽，使得去除与第二沟槽对应的第一芯轴后，可以形成尺寸较小的第三沟槽。由于第三沟槽的尺寸较小，可以使得第三沟槽沿第一方向的宽度较小。在沉积第一侧墙材料层时，可以使得位于第三沟槽处的第一侧墙材料层的厚度大于其余部分的第一侧墙材料层的厚度，在图案化第一侧墙材料层时，可以沿基体层的厚度方向对第一侧墙材料层整层进行刻蚀，从而使得图案化第一侧墙材料层时无需采用光刻技术。通过保留位于第三沟槽处的另一部分厚度的第一侧墙材料层并形成第一截断图形，以截断后续工艺形成的目标图形。综上可知，在形成第一截断图形时，可以避免EUV光刻技术的使用，从而可以降低第一截断图形和半导体结构的制备成本，另外，还可以减少光刻工艺的使用，从而减少对光刻设备的依赖，降低制备成本和工艺难度，还可以有效避免光刻套刻误差。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
以下将结合图1-图37对本申请实施例提供的半导体结构的制备方法进行说明。
该半导体结构的制备方法，可以用于制备半导体结构，半导体结构可以应用于芯片，例如存储芯片、逻辑芯片等。参见图1，该半导体结构的制备方法可以包括：
S101：提供基体层。
提供基体层110（图4a）。其中，基体层110可以是衬底。或者，基体层110可以是形成在衬底上的其他结构层，如，该其他结构层可以包括介质层111（图4a）、半导体层和导电层等中的至少一者。或者，基体层110也可以不设置于衬底上。或者，基体层110可以包括衬底和形成于衬底上的该其他结构层。
示例性的，衬底可以包括半导体材料。该衬底的材料可以包括但不限于单晶硅、多晶硅、无定型硅、硅锗化合物、镓砷化合物、镓磷化合物、镓硫化合物等中的任意一者或多者。衬底可以为体硅（Bulk Silicon）衬底，也可以是绝缘体上硅(Silicon On Insulator，简称SOI)衬底。衬底可以为衬底上的其他结构层提供支撑基础。
示例性的，参见图4a，基体层110可以包括介质层111，例如，介质层111可以由低介电常数的材料形成。基体层110还可以包括第四掩膜层134和第五掩膜层135，第五掩膜层135可以位于介质层111上，第四掩膜层134可以位于第五掩膜层135上。例如，第四掩膜层134的材料可以包括氧化物或其他材料，第五掩膜层135的材料可以包括金属材料，如，氮化钛（TiN）或其他材料。其中，基体层110可以包括介质层111、第四掩膜层134和第五掩膜层135中的任意一者或多者。
示例性的，介质层111可以采用沉积、旋涂等方式形成。沉积可以包括原子层沉积（atomic layer deposition，简称ALD）、物理气相沉积（physical vapor deposition，简称PVD）或化学气相沉积（chemical vapor deposition，简称CVD）等。本公开实施例中的其他结构层也可以采用沉积、旋涂等方式形成，不再赘述。
S102：形成多个第一芯轴，第一芯轴位于基体层上，多个第一芯轴沿第一方向延伸、且沿第二方向间隔设置，第一方向和第二方向不同。
参见图2-图4a，提供基体层110之后，可以包括，在基体层110上形成多个第一芯轴121，例如，第一芯轴121的材料可以包括硅（如，多晶硅）或其他材料。多个第一芯轴121可以沿第一方向C1延伸、且沿第二方向C2间隔设置，第一方向C1和第二方向C2可以不同。其中，第一方向C1和第二方向C2可以为平行于基体层110的所在平面的任意两个方向，例如，第一方向C1和第二方向C2可以相互垂直。基体层110的厚度方向可以为第三方向C3(图6a)。
示例性的，第一芯轴121可以采用自对准式多重图形化方法形成，可以通过自对准式多重图形化方法，采用至少一次侧墙材料沉积工艺,在不改变目前光刻技术的前提下(即光刻窗口大小不变),可以获得更小关键尺寸（critical dimension，简称CD）的第一芯轴121，从而可以提高后续形成的目标图形的密度，以提高半导体结构的集成密度。
例如，自对准式多重图形化方法可以包括自对准式双重图形化技术（selfaligneddouble patterning，简称SADP）、自对准式四重图形化技术（self-aligned quardruplepatterning，简称SAQP）或自对准式八重或更多重图形化技术等。
以下对本申请实施例采用SAQP形成第一芯轴121为例进行说明。
参见图4b、图4c和图4d，提供基体层110之后，形成第一芯轴121之前可以包括，在基体层110上依次形成第一芯轴材料层121a和第二芯轴材料层122a。去除部分第二芯轴材料层122a，保留的部分第二芯轴材料层122a可以形成多个第二芯轴122，多个第二芯轴122可以沿第一方向C1（图5）延伸、且沿第二方向C2间隔设置。形成第二侧墙材料层152a，第二侧墙材料层152a覆盖第二芯轴122和第一芯轴材料层121a的顶部。去除位于第二芯轴122的顶面和位于第一芯轴材料层121a的顶部的第二侧墙材料层152a，保留位于第二芯轴122的侧壁的第二侧墙材料层152a并形成第二侧墙152。去除第二芯轴122。参见图4a和图4d，以第二侧墙152为掩膜，图案化第一芯轴材料层121a，保留的第一芯轴材料层121a与第二侧墙152对应，且至少部分保留的第一芯轴材料层121a可以形成第一芯轴121。
示例性的，保留的各第一芯轴材料层121a均可以为环形，在同一环形的第一芯轴材料层121a中，参见图2和图3，环形的第一芯轴材料层121a可以包括沿第一方向C1延伸的第一芯轴121，以及沿第二方向C2延伸的辅助芯轴123，辅助芯轴123可以位于第一芯轴121的第一方向C1的两端。辅助芯轴123可以在后续工艺中去除。第一芯轴121可以是通过SAQP的方式形成的最靠近基体层110的一层芯轴。
在SAQP的过程中，参见图4b，形成第二芯轴122时，第二芯轴122的线宽可以设置的较大，从而无需采用EUV光刻技术，另外，参见图4a，形成的第一芯轴121的线宽较窄，从而便于后续工艺实现亚40nm pitch后道互连图形。如此设置，可以降低第一芯轴121的制备成本，以降低半导体结构的制备成本。
S103：形成第一掩膜层和第一辅助层，第一掩膜层覆盖第一芯轴和基体层的顶面，第一掩膜层中具有第一沟槽，第一沟槽暴露部分第一芯轴，第一辅助层位于第一沟槽的至少部分槽侧壁，位于第一沟槽内的第一辅助层中形成有第二沟槽。
参见图5和图6a，形成第一芯轴121之后可以包括，形成第一掩膜层131和第一辅助层171。在第一芯轴121的表面和基体层110的顶面形成第一掩膜层131。第一掩膜层131可以包括第一子掩膜层1311和第二子掩膜层1312的至少一者，第一子掩膜层1311可以为旋涂碳硬掩膜（spin on carbon，简称SOC）,第二子掩膜层1312的材料可以包括氧化物，如，氧化硅、氮氧化硅、碳氧化硅或其他材料。其中，在同时设置有第一子掩膜层1311和第二子掩膜层1312的实施方式中，第一子掩膜层1311可以位于第二子掩膜层1312上，形成第一掩膜层131可以包括，在第一芯轴121和基体层110的顶面形成第二子掩膜层1312，在第二子掩膜层1312上形成第一子掩膜层1311。
参见图6a、图6b和图7，形成第一掩膜层131之后可以包括，在第一掩膜层131中形成第一沟槽141，第一沟槽141可以沿基体层110的厚度方向贯穿第一掩膜层131。第一沟槽141暴露部分第一芯轴121的沿第二方向C2的两侧。第一沟槽141包括第一子沟槽1411和第二子沟槽1412。形成第一掩膜层131和第一辅助层171可以包括，在第一子掩膜层1311中形成第一子沟槽1411，在第一子沟槽1411的槽壁和第一子掩膜层1311的顶面形成第一辅助材料层，去除位于第一子沟槽1411的槽底壁和第一子掩膜层1311的顶面的第一辅助材料层，保留位于第一子沟槽1411的槽侧壁的第一辅助材料层，以形成第一辅助层171，位于第一子沟槽1411中第一辅助层171中形成有第二沟槽142。去除与第二沟槽142对应的第二子掩膜层1312，以在第二子掩膜层1312中形成第二子沟槽1412，第二子沟槽1412暴露部分第一芯轴121。如此设置，可以通过在第一子沟槽1411中设置第一辅助层171来形成尺寸更小的第二沟槽142，即通过第一辅助层171可以缩小第一子沟槽1411的尺寸。并通过第一辅助层171和第一子掩膜层1311为掩膜来形成尺寸较小的第二子沟槽1412，通过第二子沟槽1412来减小暴露出的第一芯轴121的尺寸，以减小后续形成第三沟槽143的尺寸。另外，将第一子沟槽1411形成于第一子掩膜层1311中，使得第一子沟槽1411的槽底壁由第二子掩膜层1312形成，其平坦性较好，可以降低去除位于第一子沟槽1411的槽底壁的第一辅助材料层的难度。
其中，可以将第一子沟槽1411的尺寸设置的较大，从而无需采用EUV光刻技术来形成第一子沟槽1411，以降低第一子沟槽1411的制备成本和难度，另外，还可以增加光刻套刻窗口和刻蚀工艺窗口。例如，可以采用深紫外线（deep ultraviolet，简称为DUV）光刻技术来形成第一子沟槽1411。
示例性的，第一子沟槽1411的沿第一方向C1的宽度的范围为可以为30nm-50nm，从而可以避免第一子沟槽1411的宽度过小，以避免采用EUV光刻技术来形成第一子沟槽1411，从而可以降低第一子沟槽1411的制备成本和难度，另外，还可以避免第一子沟槽1411的宽度过大，从而避免在后续工艺中需要形成较厚的第一辅助层171以使第二沟槽142（图7）的尺寸较小，以避免第一辅助层171的厚度过大导致第一辅助层171的成本较高。例如，第一子沟槽1411的沿第一方向C1的宽度可以为30nm、40nm、50nm或者介于30nm-50nm之间的任意数值。
示例性的，第一子沟槽1411的沿第二方向C2的长度的范围可以为40nm-1000nm，从而可以避免第一子沟槽1411的长度过小，以避免采用EUV光刻技术来形成第一子沟槽1411，从而可以降低第一子沟槽1411的制备成本和难度，另外，还可以避免第一子沟槽1411的长度过大，避免第一子沟槽1411的制备难度较高。
示例性的，第一沟槽141的数量可以为至少一个。一个第一沟槽141可以暴露至少一个第一芯轴121的部分。
参见图6b，在第一子沟槽1411的槽侧壁形成第一辅助层171，第一辅助层171具有一定厚度，使得可以在第一子沟槽1411中形成尺寸较小的第二沟槽142。形成第一子沟槽1411之后可以包括，在第一子沟槽1411的槽壁和第一子掩膜层1311的顶面形成第一辅助材料层，位于第一子沟槽1411的槽底壁和位于第一子掩膜层1311的顶面的第一辅助材料层的厚度均小于位于第一子沟槽1411的槽侧壁的第一辅助材料层的高度（沿第三方向C3）。在形成第一辅助材料层之后可以包括，沿基体层110的厚度方向（即第三方向C3）刻蚀第一辅助材料层，可以先将厚度较薄的且位于第一子沟槽1411的槽底壁和第一子掩膜层1311的顶面的第一辅助材料层去除，并保留位于第一子沟槽1411的槽侧壁的第一辅助材料层以形成第一辅助层171。可以沿基体层110的厚度方向对第一辅助材料层的整层进行刻蚀，即对第一辅助材料层进行图案化处理时，无需采用光刻工艺，从而可以避免光刻设备的使用，减少了对光刻设备的依赖，可以降低制备成本和工艺难度，还可以有效避免光刻套刻误差。本申请实施例对其他结构层的整层进行刻蚀时，其原理类似，不再赘述。
参见图7，位于第一子沟槽1411内的第一辅助层171中形成有第二沟槽142，第二沟槽142的尺寸小于第一子沟槽1411。去除与第二沟槽142对应的第二子掩膜层1312，以在第二子掩膜层1312中形成第二子沟槽1412。第二子沟槽1412暴露部分第一芯轴121。可以通过调整第一辅助层171的厚度来调整第二沟槽142的尺寸，进而调整第二子沟槽1412的尺寸。例如，可以将第二沟槽142的尺寸设置的较小，从而有利于缩小后续形成的第一截断图形181（图24）的尺寸，使得后续形成互连图形160（图33）的被截断区域的尺寸较小，有利于提高互连图形160的密度，从而提高半导体结构的集成密度。
例如，可以采用各向异性刻蚀的方式来去除部分第一辅助材料层，各向异性刻蚀的方式可以包括干法刻蚀。
示例性的，第二沟槽142的沿第一方向C1的宽度的范围可以为10nm-40nm，从而可以避免第二沟槽142的宽度过小，可以降低第二沟槽142的制备难度，另外，还可以避免第二沟槽142的宽度过大，避免后续形成第一截断图形181的沿第一方向C1的尺寸过大，有利提高互连图形160（图33）的密度，从而提高半导体结构的集成密度。例如，第二沟槽142的沿第一方向C1的宽度可以为10nm、20nm、30nm、40nm或者介于10nm-40nm之间的任意数值。
示例性的，第二沟槽142的沿第二方向C2的长度的范围为20nm-990nm，从而可以避免第二沟槽142的长度过小而不易暴露出第一芯轴121，另外，还可以避免第二沟槽142的长度过大，避免第二沟槽142的制备难度较高。
其他一些示例中，可以同时在第一子掩膜层1311中形成第一子沟槽1411，第二子掩膜层1312中形成第二子沟槽1412，并在第一子沟槽1411和第二子沟槽1412的槽侧壁上均形成第一辅助层171。本申请实施例对第一辅助层171覆盖的第一沟槽141的槽侧壁的范围不做限制。
S104：去除与第二沟槽对应的第一芯轴，以在第一芯轴中形成第三沟槽。
参见图8和图9，在形成第二子沟槽1412之后可以包括，去除与第二沟槽142对应的第一芯轴121，即去除位于第二子沟槽1412中的第一芯轴121，并在第一芯轴121中形成第三沟槽143（图10）。其中，第三沟槽143沿第一方向C1的宽度可以等于第二沟槽142的沿第一方向C1的宽度，第三沟槽143沿第二方向C2的长度可以等于第一芯轴121沿第二方向C2的宽度。可以通过将第二沟槽142沿第一方向C1的宽度设置的较小，以使第三沟槽143的沿第一方向C1的宽度较小，可以定义出较小尺寸的第一截断图形181（图24），即从而有利于缩小后续形成的第一截断图形181的尺寸，使得后续形成互连图形160（图33）的被截断区域的尺寸较小，有利于提高互连图形160的密度，从而提高半导体结构的集成密度。
S105：去除第一辅助层和第一掩膜层。
一些示例中，去除位于第二子沟槽1412中的第一芯轴121的过程中，还可以去除部分第一辅助层171和/或第一掩膜层131，例如，可以去除第一子掩膜层1311。在去除位于第二沟槽142中的第一芯轴121之后可以包括，去除剩余的部分第一辅助层171和/或第一掩膜层131，例如，可以去除第二子掩膜层1312。另一些示例中，去除位于第二沟槽142中的第一芯轴121之后（即形成第三沟槽143之后）可以包括，去除全部的第一辅助层171和/或全部的第一掩膜层131。参见图10-图12，去除第一辅助层171和第一掩膜层131之后，可以暴露出基体层110的顶面和第一芯轴121的表面。本申请实施例对第一辅助层171和第一掩膜层131的去除顺序不作限制。
S106：形成第一侧墙材料层，第一侧墙材料层覆盖第一芯轴和基体层的顶面，位于第三沟槽处的第一侧墙材料层的厚度大于其余部分的第一侧墙材料层的厚度。
参见图13-图15，去除第一辅助层171和第一掩膜层131之后可以包括，在第一芯轴121的表面和基体层110的顶面形成第一侧墙材料层151a。参见图13和图14，由于第三沟槽143沿第一方向C1的宽度可以设置的较小，使得第三沟槽143无法容纳较多的第一侧墙材料层151a，从而使得位于第三沟槽143处的第一侧墙材料层151a的厚度大于其余部分的第一侧墙材料层151a的厚度，即可以在第三沟槽143处形成第一凸起部1511。在后续工艺中，沿基体层110的厚度方向刻蚀第一侧墙材料层151a时，第一凸起部1511将会阻挡下方的基体层110被刻蚀。例如，第一侧墙材料层151a的材料可以包括氧化钛、氮化硅或其他材料。
示例性的，第三沟槽143的沿第一方向C1的宽度可以小于2倍的第一侧墙材料层151a的厚度，从而便于在第三沟槽143处形成第一凸起部1511。
示例性的，参见图15，位于相邻两个第一芯轴121之间的第一侧墙材料层151a中形成有第四沟槽144。第四沟槽144的槽底壁处的第一侧墙材料层151a和位于第一芯轴121的顶面的第一侧墙材料层151a的厚度均小于位于第一芯轴121的侧壁的第一侧墙材料层151a的高度。在后续工艺中，沿基体层110的厚度方向刻蚀第一侧墙材料层151a时，便于保留位于第一芯轴121的侧壁的第一侧墙材料层151a。
S211：形成第二掩膜层，第二掩膜层位于第一侧墙材料层上，第二掩膜层中具有第五沟槽，第五沟槽与部分第四沟槽连通。
参见图16和图17，形成第一侧墙材料层151a之后可以包括，在第一侧墙材料层151a上形成第二掩膜层132。例如，第二掩膜层132可以位于第一侧墙材料层151a的顶面、且填充第四沟槽144。形成第二掩膜层132之后,可以包括，在第二掩膜层132中形成第五沟槽145，第五沟槽145位于第二掩膜层132中，部分第四沟槽144可以与第五沟槽145连通，且第五沟槽145覆盖该部分第四沟槽144的沿第二方向C2的两侧。
一些示例中，第二掩膜层132可以包括第三子掩膜层、第四子掩膜层和第二辅助层，第五沟槽可以包括第三子沟槽和第四子沟槽。形成第二掩膜层132的过程中可以包括，在第一侧墙材料层151a上形成第四子掩膜层，在第四子掩膜层上形成第三子掩膜层，在第三子掩膜层中形成初始沟槽，在初始沟槽的槽壁和第三子掩膜层的顶面形成第二辅助材料层。去除位于初始沟槽的槽底壁和第三子掩膜层的顶面的第二辅助材料层，保留位于初始沟槽的槽侧壁的第二辅助材料层，以形成第二辅助层，位于初始沟槽内的第二辅助层中形成有第三子沟槽。去除与第三子沟槽对应的第四子掩膜层，以在第四子掩膜层中形成第四子沟槽，第四子沟槽可以与部分第四沟槽144连通。通过在初始沟槽的槽侧壁形成第二辅助层，可以缩小初始沟槽的尺寸，以获得尺寸较小的第五沟槽145。如此设置，可以将初始沟槽的尺寸设置的较大，从而无需采用EUV光刻技术来形成初始沟槽，以降低初始沟槽的制备成本和难度，例如，可以采用DUV光刻技术形成初始沟槽。另外，可以通过调整第二辅助层的厚度来调整第五沟槽的尺寸，以将第五沟槽的尺寸设置的较小，从而有利于缩小后续形成的第二截断图形182（图24）的尺寸，其原理与第一截断图形181类似，不再赘述。当然的，另一些示例中，也可以直接在第二掩膜层132中设置第五沟槽145，从而可以简化第五沟槽145的制备工艺。
示例性的，沿第二方向C2，最外侧的第一芯轴121和部分第五沟槽145的槽侧壁之间也可以形成第四沟槽144，其与位于相邻两个第一芯轴121之间的第四沟槽144的作用相同，均可以用于定义第二截断图形182（图24），其原理类似，不再赘述。
S212：形成第三掩膜层，第三掩膜层位于第二掩膜层的顶面，且填充第四沟槽和第五沟槽。
参见图18和图19，形成第五沟槽145之后可以包括：在第二掩膜层132的顶面形成第三掩膜层133，且第三掩膜层133可以填充第四沟槽144和第五沟槽145，使得与第五沟槽145连通的第四沟槽144处的第三掩膜层133的厚度相比于其余部分的第三掩膜层133的厚度大，与第五沟槽145连通的第四沟槽144处的第三掩膜层133可以阻挡下方的基体层110被刻蚀。例如，第三掩膜层133的材料可以包括氧化物或其他材料。
S213：沿第一侧墙材料层的顶面，去除第三掩膜层，保留与第五沟槽连通的第四沟槽中的第三掩膜层。
参见图20和图21，形成第三掩膜层133之后可以包括，沿第一侧墙材料层151a的顶面，去除部分第三掩膜层133，保留与第五沟槽145连通的第四沟槽144中的第三掩膜层133。例如，沿基体层110的厚度方向，对第三掩膜层133的整层进行刻蚀。与第五沟槽145连通的第四沟槽144处的第三掩膜层133的厚度大于其余部分的第三掩膜层133的厚度，从而可以保留位于与第五沟槽145连通的第四沟槽144中的第三掩膜层133，并去除其余部分的第三掩膜层133。
S214：去除第二掩膜层。
参见图20和图21，去除位于第四沟槽144外的第三掩膜层133之后可以包括，去除第二掩膜层132，以暴露出位于第二掩膜层132下的第一侧墙材料层151a。
在第五沟槽145位于初始沟槽的实施方式中，去除第二掩膜层132的过程中，还可以包括，去除第二辅助层。
示例性的，在去除第二掩膜层132之后可以包括，参见图22和图23，在第一侧墙材料层151a和保留的第三掩膜层133上形成第六掩膜层136，第六掩膜层136中可以具有第六沟槽146。第六掩膜层136可以保护被其覆盖的结构层，被第六沟槽146暴露的第一侧墙材料层151a和第三掩膜层133可以在后续工艺中去除。第六沟槽146可以定义最终形成的目标图形的所在区域。例如，第六掩膜层136可以覆盖辅助芯轴123（图2），第六沟槽146可以暴露出多个第一芯轴121的至少部分。其中，第六沟槽146的数量为至少一个，当第六沟槽146为多个时，部分第六沟槽146可以暴露多个第一芯轴121，另一部分第六沟槽146还可以暴露其余部分。
S107：去除位于第一芯轴的顶面、基体层的顶面的至少部分和第三沟槽处的部分厚度的第一侧墙材料层，保留位于第一芯轴的侧壁的第一侧墙材料层，并形成第一侧墙，保留位于第三沟槽处的另一部分厚度的第一侧墙材料层，并形成第一截断图形。
参见图14、图24和图25，形成第六掩膜层136之后可以包括，沿基体层110的厚度方向，对第一侧墙材料层151a整层进行刻蚀，可以先将厚度较薄的位于第一芯轴121的顶面的第一侧墙材料层151a和位于基体层110的顶面的至少部分的第一侧墙材料层151a去除，并去除位于第三沟槽143处的部分厚度的第一侧墙材料层151a，保留位于第三沟槽143处的另一部分厚度的第一侧墙材料层151a以形成第一截断图形181，另外，保留位于第一芯轴121的侧壁的第一侧墙材料层151a并形成第一侧墙151。综上可知，在形成第一截断图形181时，可以避免EUV光刻技术的使用，从而可以降低第一截断图形181和半导体结构的制备成本，另外，还可以减少光刻工艺的使用，从而减少对光刻设备的依赖，降低制备成本和工艺难度，还可以有效避免光刻套刻误差。
示例性的，在形成第一截断图形181的过程中，可以同时形成第二截断图形182和第一侧墙151，从而可以简化第一截断图形181、第二截断图形182和第一侧墙151的制备工艺。其中，形成第二截断图形182可以包括，S215：去除基体层的顶面的至少部分第一侧墙材料层包括：以第三掩膜层为掩膜，去除未被第三掩膜层覆盖的第一侧墙材料层，保留被第三掩膜层覆盖的第一侧墙材料层，并形成第二截断图形。综上可知，在形成第二截断图形182时，可以避免EUV光刻技术的使用，从而可以降低第二截断图形182和半导体结构的制备成本，另外，还可以减少光刻工艺的使用，从而减少对光刻设备的依赖，降低制备成本和工艺难度，还可以有效避免光刻套刻误差。本申请实施例提供的半导体结构的制备方法，可以通过193i DUV+SAQP做出28nm-40nm pitch的后道图形。同时，利用第一芯轴121自动对准截断和第一侧墙151中的第四沟槽144自对准截断对互连图形160进行截断处理。其通过DUV大尺寸图形曝光刻蚀，形成一整套适配5nm后道工艺技术节点的图形解决方案。
参见图24和图25，在去除基体层110的顶面的至少部分第一侧墙材料层151a的过程中，可以将暴露于第三掩膜层133外、且位于基体层110的顶面的第一侧墙材料层151a去除，以暴露出部分基体层110的顶面。即第三掩膜层133可以阻止其下方的第一侧墙材料层151a被刻蚀，从而可以保留位于第三掩膜层133底部的第一侧墙材料层151a并形成第二截断图形182。其中，在设置有第六掩膜层136的实施方式中，在去除基体层110的顶面的至少部分第一侧墙材料层151a后，暴露出的基体层110（即第四掩膜层134）可以与第六沟槽146对应。
示例性的，保留的位于第四沟槽144中的第三掩膜层133可以在去除第一侧墙材料层151a之后单独去除，或者，也可以和第一侧墙材料层151a同时去除。
示例性的，参见图26和图27，形成第一截断图形181之后，刻蚀基体层110之前可以包括，去除第一芯轴121，以暴露出位于第一芯轴121下方的基体层110。在设置有第六掩膜层136的实施方式中，可以去除对应于第六沟槽146的第一芯轴121，在去除第一芯轴121之后可以包括，去除第六掩膜层136。
示例性的，参见图28和图29，去除第一芯轴121之后可以包括，以第一侧墙151和第一截断图形181为掩膜，图案化基体层110，以在基体层110上形成目标图形。在同时设置有第一截断图形181和第二截断图形182的实施方式中，图案化基体层110的过程中可以包括，以第一侧墙151、第一截断图形181和第二截断图形182为掩膜，图案化基体层110。在形成有第六掩膜层136的实施方式中，被第六掩膜层136覆盖的部分第一侧墙材料层151a和/或辅助芯轴123均可以作为图案化基体层110的过程中的掩膜。其中，辅助芯轴123可以在形成第一侧墙材料层151a之前被去除，或者，可以在去除第一侧墙151的过程中同时去除，或在其他过程中去除。本申请实施例以第一侧墙151、第一截断图形181和第二截断图形182为掩膜为例进行说明。
示例性的，参见图28和图29，图案化基体层110的过程可以包括，以第一侧墙151、第一截断图形181和第二截断图形182为掩膜，图案化第四掩膜层134，去除被暴露的第四掩膜层134，保留的第四掩膜层134与上述掩膜（即第一侧墙151、第一截断图形181和第二截断图形182）对应。去除上述掩膜。例如，参见图30，可以对保留的第四掩膜层134再次进行图案化处理（即第二次图案化处理），如，可以对保留的第四掩膜层134的边缘进行刻蚀，以在保留的第四掩膜层134的边缘形成其他图形。然后，参见图31和图32，以最终保留的第四掩膜层134为掩膜，图案化第五掩膜层135和介质层111，保留的第五掩膜层135和介质层111均与最终保留的第四掩膜层134对应。去除该保留的第四掩膜层134和该保留的第五掩膜层135。
或者，示例性的，图案化基体层110的过程可以包括，以第一侧墙151、第一截断图形181和第二截断图形182为掩膜，图案化第四掩膜层134，去除被暴露的第四掩膜层134，保留的第四掩膜层134与上述掩膜对应。去除上述掩膜。以保留的第四掩膜层134为掩膜，图案化第五掩膜层135，保留的第五掩膜层135与保留的第四掩膜层134对应。去除该保留的第四掩膜层134。然后，以保留的第五掩膜层135为掩膜，图案化介质层111，保留的介质层111与保留的第五掩膜层135对应。去除该保留的第五掩膜层135。
其中，参见图31和图32，图案化后的介质层111上可以包括第二凸起部1112，第二凸起部1112对应于第一侧墙151、第一截断图形181和第二截断图形182等掩膜，介质层111上还可以包括凹槽1111，凹槽1111暴露于上述掩膜外。目标图形可以为第二凸起部1112和凹槽1111中的至少一者，或者，参见图33，目标图形可以为形成于凹槽1111中的填充材料，例如，填充材料可以包括金属材料，目标图形可以为互连图形160（例如，后段金属互连图形），互连图形160可以被第一截断图形181和第二截断图形182所对应的第二凸起部1112截断。例如，D1和D2可以被第一截断图形181所对应的第二凸起部1112截断，D3和D4可以被第二截断图形182所对应的第二凸起部1112截断。
可以理解的是，可以形成第一截断图形181或第二截断图形182，或者，同时形成第一截断图形181和第二截断图形182。本申请以同时形成第一截断图形181和第二截断图形182为例进行说明。
以下对本申请实施例提供的线宽和间距进行说明。
示例性的，第一侧墙151的厚度和第二侧墙152的厚度可以相同，或者，可以不同。参见图34-图37，本申请以第一侧墙151的厚度和第二侧墙152的厚度相同为例进行说明。例如，该厚度可以为14nm。
示例性的，相邻两个第二芯轴122的距离大于或等于4倍的第一侧墙151的厚度，从而可以得到更多的pitch，或更多不同的间距，设计自由度更大。例如，相邻两个第二芯轴122的距离可以为56nm，70nm或大于70nm。
示例性的，第二芯轴122的宽度大于或等于3倍的第一侧墙151的厚度，从而可以得到更多的pitch，或更多不同的间距，设计自由度更大。例如，第二芯轴122的宽度可以为42nm或大于42nm。
示例性的，参见图34，第二芯轴122的宽度为42nm，相邻两个第二芯轴122的距离为70nm，线宽/间距=14nm/14nm。参见图35，至少部分的第二芯轴122的宽度（即X）＞42nm，相邻两个第二芯轴122的距离为70nm，部分的线宽/间距=（X-28）nm/14nm,部分的线宽/间距=14nm/14nm。参见图36，第二芯轴122的宽度为42nm，相邻两个第二芯轴122的距离为56nm，部分的线宽/间距=14nm/28nm，部分的线宽/间距=14nm/14nm。参见图37，第二芯轴122的宽度为42nm，相邻两个第二芯轴122的距离（即Y）＞70nm，部分的线宽/间距=14nm/（Y-56）nm，部分的线宽/间距=14nm/14nm。综上可知，可以通过调整第二芯轴122的宽度，以及相邻两个第二芯轴122的距离，以获取更多的pitch，或更多不同的间距，可以增加获得线宽/间距的灵活性，设计自由度更大。
这里需要说明的是，本申请实施例涉及的数值和数值范围为近似值，受制造工艺的影响，可能会存在一定范围的误差，这部分误差本领域技术人员可以认为忽略不计。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (11)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基体层；
形成多个第一芯轴，所述第一芯轴位于所述基体层上，多个所述第一芯轴沿第一方向延伸、且沿第二方向间隔设置，所述第一方向和所述第二方向不同；
形成第一掩膜层和第一辅助层，所述第一掩膜层覆盖所述第一芯轴和所述基体层的顶面，所述第一掩膜层中具有第一沟槽，所述第一沟槽暴露部分所述第一芯轴，所述第一辅助层位于所述第一沟槽的至少部分槽侧壁，位于所述第一沟槽内的所述第一辅助层中形成有第二沟槽；
去除与所述第二沟槽对应的所述第一芯轴，以在所述第一芯轴中形成第三沟槽；
去除所述第一辅助层和所述第一掩膜层；
形成第一侧墙材料层，所述第一侧墙材料层覆盖所述第一芯轴和所述基体层的顶面，位于所述第三沟槽处的所述第一侧墙材料层的厚度大于其余部分的所述第一侧墙材料层的厚度；
去除位于所述第一芯轴的顶面、所述基体层的顶面的至少部分和所述第三沟槽处的部分厚度的所述第一侧墙材料层，保留位于所述第一芯轴的侧壁的所述第一侧墙材料层，并形成第一侧墙，保留位于所述第三沟槽处的另一部分厚度的所述第一侧墙材料层，并形成第一截断图形。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一掩膜层包括第一子掩膜层和第二子掩膜层，所述第一沟槽包括第一子沟槽和第二子沟槽；
形成所述第一掩膜层和所述第一辅助层包括：
形成所述第二子掩膜层，所述第二子掩膜层覆盖所述第一芯轴和所述基体层的顶面；
形成所述第一子掩膜层，所述第一子掩膜层位于所述第二子掩膜层上；
形成所述第一子沟槽，所述第一子沟槽位于所述第一子掩膜层中；
形成第一辅助材料层，所述第一辅助材料层覆盖所述第一子沟槽的槽壁和所述第一子掩膜层的顶面；
去除位于所述第一子沟槽的槽底壁和所述第一子掩膜层的顶面的所述第一辅助材料层，保留位于所述第一子沟槽的槽侧壁的所述第一辅助材料层，以形成所述第一辅助层，位于所述第一子沟槽中所述第一辅助层中形成有所述第二沟槽；
去除与所述第二沟槽对应的所述第二子掩膜层，以在所述第二子掩膜层中形成所述第二子沟槽，所述第二子沟槽暴露部分所述第一芯轴。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，形成所述第一截断图形之后，包括：
以所述第一侧墙和所述第一截断图形为掩膜，图案化所述基体层。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，形成所述第一侧墙材料层的过程中，还包括：位于相邻两个所述第一芯轴之间的所述第一侧墙材料层中形成有第四沟槽；
形成所述第一侧墙材料层之后，去除所述第一侧墙材料层之前，还包括：
形成第二掩膜层，所述第二掩膜层位于所述第一侧墙材料层上，所述第二掩膜层中具有第五沟槽，所述第五沟槽与部分所述第四沟槽连通；
形成第三掩膜层，所述第三掩膜层位于所述第二掩膜层的顶面，且填充所述第四沟槽和所述第五沟槽；
沿所述第一侧墙材料层的顶面，去除部分所述第三掩膜层，保留与所述第五沟槽连通的所述第四沟槽中的所述第三掩膜层；
去除所述第二掩膜层；
去除所述基体层的顶面的至少部分所述第一侧墙材料层，包括：以所述第三掩膜层为掩膜，去除未被所述第三掩膜层覆盖的所述第一侧墙材料层，保留被所述第三掩膜层覆盖的所述第一侧墙材料层，并形成第二截断图形。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述第二掩膜层包括第三子掩膜层、第四子掩膜层和第二辅助层，所述第五沟槽包括第三子沟槽和第四子沟槽
形成所述第二掩膜层的过程中，包括：
形成所述第四子掩膜层，所述第四子掩膜层位于所述第一侧墙材料层上；
形成所述第三子掩膜层，所述第三子掩膜层位于所述第四子掩膜层上；
形成初始沟槽，所述初始沟槽位于所述第三子掩膜层中；
形成第二辅助材料层，所述第二辅助材料层覆盖所述初始沟槽的槽壁和所述第三子掩膜层的顶面；
去除位于所述初始沟槽的槽底壁和所述第三子掩膜层的顶面的所述第二辅助材料层，保留位于所述初始沟槽的槽侧壁的所述第二辅助材料层，以形成所述第二辅助层，位于所述初始沟槽中所述第二辅助层中形成有第三子沟槽；
去除与所述第三子沟槽对应的所述第四子掩膜层，以在所述第四子掩膜层中形成所述第四子沟槽，所述第四子沟槽与部分所述第四沟槽连通。
6.根据权利要求4所述的半导体结构的制备方法，其特征在于，图案化所述基体层的过程中，还包括：以所述第二截断图形为掩膜，图案化所述基体层。
7.根据权利要求3-6任一所述的半导体结构的制备方法，其特征在于，形成所述第一截断图形之后，图案化所述基体层之前，包括：去除所述第一芯轴。
8.根据权利要求1-6任一所述的半导体结构的制备方法，其特征在于，所述第三沟槽的沿所述第一方向的宽度小于2倍的所述第一侧墙材料层的厚度。
9.根据权利要求1-6任一所述的半导体结构的制备方法，其特征在于，提供所述基体层之后，形成所述第一芯轴之前，包括：形成第一芯轴材料层和第二芯轴材料层，所述第一芯轴材料层位于所述基体层上，所述第二芯轴材料层位于所述第一芯轴材料层上；
去除部分所述第二芯轴材料层，保留另一部分所述第二芯轴材料层，以形成多个第二芯轴，多个所述第二芯轴沿所述第一方向延伸，且沿所述第二方向间隔设置；
形成第二侧墙材料层，所述第二侧墙材料层覆盖所述第二芯轴和所述第一芯轴材料层的顶部；
去除位于所述第二芯轴的顶面和所述第一芯轴材料层的顶部的所述第二侧墙材料层，保留位于所述第二芯轴的侧壁的所述第二侧墙材料层，并形成第二侧墙；
去除所述第二芯轴；
以所述第二侧墙为掩膜，图案化所述第一芯轴材料层，以形成所述第一芯轴。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述第一侧墙的厚度等于所述第二侧墙的厚度；
和/或，相邻两个所述第二芯轴的距离大于或等于4倍的所述第一侧墙的厚度；
和/或，所述第二芯轴的宽度大于或等于3倍的所述第一侧墙的厚度。
11.根据权利要求2-6任一所述的半导体结构的制备方法，其特征在于，所述第一子沟槽的沿所述第一方向的宽度的范围为30nm-50nm；
和/或，所述第一子沟槽的沿所述第二方向的长度的范围为40nm-1000nm；
和/或，所述第二沟槽的沿所述第一方向的宽度的范围为10nm-40nm；
和/或，所述第二沟槽的沿所述第二方向的长度的范围为20nm-990nm。
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