CN114823339A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN114823339A
CN114823339A CN202110120643.XA CN202110120643A CN114823339A CN 114823339 A CN114823339 A CN 114823339A CN 202110120643 A CN202110120643 A CN 202110120643A CN 114823339 A CN114823339 A CN 114823339A
Authority
CN
China
Prior art keywords
layer
forming
side wall
fin
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110120643.XA
Other languages
English (en)
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202110120643.XA priority Critical patent/CN114823339A/zh
Publication of CN114823339A publication Critical patent/CN114823339A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构的形成方法，包括：在所述基底上形成第一介质材料层，所述第一介质材料层位于所述初始第一鳍部侧壁；去除所述第一轴心层；去除所述第一轴心层后，以所述第一侧墙为掩膜刻蚀所述初始第一鳍部，形成两个相互分立的第一鳍部，以及位于两个所述第一鳍部之间的第一开口；形成所述第一隔离结构后，回刻蚀所述第一介质材料层，形成第二隔离结构，所述第二隔离结构的顶部表面低于所述第一鳍部顶部表面。所述第一鳍部和所述第一开口以所述第一侧墙为掩膜，采用一次刻蚀同步形成，简化了生产工序，同时，所述第一介质材料层用于形成第二隔离结构，且保护了所述基底、所述第二鳍部以及所述初始第一鳍部侧壁不受刻蚀损伤。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构的形成方法。
背景技术
在现有的半导体领域中，鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(MOSFET)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。但随着半导体工艺的进一步发展，晶体管尺度缩小到几纳米以下，FinFET本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。
环绕式栅极(gate-all-around，GAA)器件成为行业内研究和发展的一个新方向。这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状(可以理解为棍状)或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现MOSFET的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比FinFET的三面包裹更为顺畅。
然而环绕式栅极器件作为行业内发展的一个重要方向，目前还需要进一步改进。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以改善半导体结构性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区；在所述基底上形成复合层，所述复合层包括若干层重叠的初始牺牲层以及位于相邻两层初始牺牲层之间的初始沟道层；在所述第一区上的部分所述复合层表面形成多个第一轴心层结构，所述第一轴心层结构包括所述第一轴心层以及所述第一轴心层侧壁的两个第一侧墙；以所述第一轴心层结构为掩膜，刻蚀所述复合层和所述基底，形成初始第一鳍部；在所述基底上形成第一介质材料层，所述第一介质材料层位于所述初始第一鳍部侧壁；去除所述第一轴心层；去除所述第一轴心层后，以所述第一侧墙为掩膜刻蚀所述初始第一鳍部，形成两个相互分立的第一鳍部，以及位于两个所述第一鳍部之间的第一开口，所述第一鳍部包括位于所述第一区上的第一底部结构、位于第一底部结构上的若干层重叠的第一牺牲层、以及位于相邻两层第一牺牲层之间的第一沟道层；在所述第一开口内形成第一隔离结构；形成所述第一隔离结构后，回刻蚀所述第一介质材料层，形成第二隔离结构，所述第二隔离结构的顶部表面低于所述第一鳍部顶部表面。
可选的，所述基底还包括第二区；所述半导体结构的形成方法还包括：在所述第二区上形成多个第二鳍部，所述第二鳍部包括位于所述第二区上的第二底部结构、位于第二底部结构上的若干层重叠的第二牺牲层、以及位于相邻两层第二牺牲层之间的第二沟道层。
可选的，所述第二隔离结构还位于所述第二鳍部侧壁，且所述第二隔离结构顶部表面与所述第二底部结构顶部表面齐平。
可选的，在形成所述第一鳍部之前，形成所述第二鳍部。
可选的，所述复合层还位于所述第二区上，所述第二鳍部的形成方法包括：在所述第二区上的所述复合层表面形成多个第二侧墙；以所述第二侧墙为掩膜刻蚀所述复合层和所述基底，形成位于所述第二区上的多个相互分立的第二鳍部。
可选的，所述第二侧墙的材料为绝缘介质材料，所述第二侧墙的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
可选的，所述第一轴心层结构的形成方法包括：在部分所述复合层上形成多个第一轴心层；在所述第一轴心层侧壁和所述复合层上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，使所述复合层表面和所述第一轴心层表面暴露，形成第一轴心层结构。
可选的，所述第二侧墙与所述第一侧墙同时形成，且所述第一轴心层结构还位于所述第二区上的复合层部分表面，所述第一侧墙和第二侧墙的形成方法包括：去除所述第一区上所述第一轴心层，在所述第一区上所述复合层表面形成所述第一侧墙；去除所述第二区上所述第一轴心层，在所述第二区上所述复合层表面形成所述第二侧墙。
可选的，去除所述第二区上所述第一轴心层工艺包括湿法刻蚀和干法刻蚀中的一者或两者的结合。
可选的，所述第二侧墙的形成方法包括：在所述第二区上所述复合层表面形成第二轴心层；覆盖所述第二轴心层和所述复合层表面上形成第二侧墙材料层；回刻蚀所述第二侧墙材料层，使所述复合层表面和所述第二轴心层表面暴露，形成第二轴心层结构，所述第二轴心层结构包括所述第二轴心层以及位于所述第二轴心层侧壁的第二侧墙；去除所述第二轴心层。
可选的，所述第二轴心层的材料与所述复合层表面的材料不同，所述第二轴心层的材料与所述第二侧墙的材料不同；所述第二轴心层的材料包括无定型硅。
可选的，去除所述第二轴心层的工艺包括湿法刻蚀和干法刻蚀中的一者或两者的结合。
可选的，所述第二侧墙还位于所述第一区上的复合层表面，并且，所述第一侧墙包括：所述第一区上的所述第二侧墙、以及位于所述第一轴心层和所述第一区上的所述第二侧墙之间第三侧墙；所述第一轴心层结构的形成方法包括：在形成第二轴心层结构后，在所述复合层表面形成辅助层，所述辅助层还位于所述第二轴心层结构侧壁；去除所述第一区上的所述复合层表面的所述第二轴心层，在所述第一区上的所述第二侧墙内形成沟槽；在所述沟槽侧壁形成第三侧墙；在所述第三侧墙内形成所述第一轴心层；形成所述第一轴心层结构后，去除所述辅助层。
可选的，包括：所述第一轴心层的材料与所述复合层表面的材料不同，所述第一轴心层的材料与所述第三侧墙的材料不同；所述第一轴心层的材料包括碳化硅。
可选的，所述第三侧墙的材料为绝缘介质材料，所述第三侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅等绝缘材料中的一种或多种。
可选的，包括：所述辅助层的材料与所述复合层表面的材料不同，所述辅助层的材料与所述第二侧墙的材料不同；所述辅助层的材料包括氧化硅、无定型碳和光刻胶中的一种。
可选的，去除所述辅助层的工艺包括湿法刻蚀和干法刻蚀中的一者或两者的结合。
可选的，还包括：形成横跨所述第一鳍部的第一伪栅，所述第一伪栅位于所述第一鳍部的部分顶部表面和部分侧壁表面；在所述第一伪栅两侧的一个所述第一鳍部中形成第一源漏区；在所述第一伪栅两侧的另一第一鳍部中形成第二源漏区；在所述基底表面和所述第一鳍部表面形成层间介质层，所述层间介质层还位于所述第一伪栅侧壁，且暴露出所述第一伪栅顶部表面；去除所述第一伪栅，在所述层间介质层内形成第一栅开口；去除所述第一栅开口底部暴露出的第一牺牲层，在所述第一栅开口暴露出的第一沟道层之间形成第一凹槽；在所述第一区上的所述第一栅开口和所述第一凹槽内形成第一栅极。
可选的，所述第一源漏区内具有第一掺杂离子，所述第一掺杂离子为N型或P型离子；所述第二源漏区内具有第二掺杂离子，所述第二掺杂离子为N型或P型离子，且所述第二掺杂离子与所述第一掺杂离子的导电类型不同。
可选的，还包括：形成横跨所述第二鳍部的第二伪栅，所述第二伪栅位于所述第二鳍部的部分顶部表面和部分侧壁表面；在所述第二伪栅两侧的所述第二鳍部内形成第三源漏区；所述层间介质层还位于所述第二鳍部表面和所述第二伪栅侧壁，且暴露出所述第二伪栅顶部表面；去除所述第二伪栅，在所述层间介质层内形成第二栅开口；去除所述第二栅开口底部暴露出的第二牺牲层，所述第二栅开口暴露出的第二沟道层之间形成第二凹槽；在所述第二区上所述第二栅开口和第二凹槽内形成第二栅极。
可选的，所述初始牺牲层的材料与所述初始沟道层的材料不同。
可选的，所述初始牺牲层的材料包括锗硅，所述初始沟道层的材料包括硅。
可选的，所述第一侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
可选的，所述第一隔离结构的材料为绝缘介质材料，所述第一隔离结构的材料包括氧化硅；所述第二隔离结构的材料为绝缘介质材料，所述第二隔离结构的材料包括氧化硅。
可选的，所述第二隔离结构顶部表面与所述第一底部结构顶部表面齐平。
可选的，去除所述第一轴心层的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一者或两者的结合。
可选的，包括：所述第一轴心层的材料与所述复合层表面的材料不同，所述第一轴心层的材料与所述第一侧墙的材料不同；所述第一轴心层的材料包括无定型硅。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在所述基底上形成第一介质材料层，所述第一介质材料层位于所述初始第一鳍部侧壁；去除所述第一轴心层后，以所述第一侧墙和所述第一介质材料层为掩膜刻蚀所述初始第一鳍部，形成两个相互分立的第一鳍部，以及位于两个所述第一鳍部之间的第一开口，在所述第一开口内形成第一隔离结构。一方面，所述第一鳍部和所述第一开口以所述第一侧墙为掩膜，采用一次刻蚀同步形成，简化了生产工序，而且不依赖于图形化层，所述第一鳍部和所述第一开口的宽度和位置不受图案转移的光刻技术的限制，因此可以实现自对准形成第一隔离结构，降低了对光刻工艺的要求；另一方面，在形成所述第一开口时，所述第一介质材料层用于保护所述基底、所述第二鳍部以及所述初始第一鳍部侧壁不受刻蚀损伤，形成所述第一隔离结构后，采用回刻所述第一介质材料层的方式形成所述第二隔离结构，所述第一介质材料层还为形成第二隔离结构提供材料，减少工序，节约了生产成本。
附图说明
图1至图2是一种半导体结构形成过程的剖面示意图；
图3至图12是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图；
图13至图26是本发明另一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术中形成的半导体器件的性能有待改善。现结合一种半导体的结构进行说明分析。
图1至图2是一种半导体结构形成过程的剖面示意图。
请参考图1，提供基底101、以及位于所述基底101表面的鳍部102；在所述基底101表面形成硬掩膜材料层103，在所述硬掩膜材料层103上形成图形化的光刻胶层104。
请参考图2，以所述光刻胶层104刻蚀所述硬掩膜材料层103，形成硬掩膜层105，所述硬掩膜层105使所述鳍部102表面部分暴露，以所述硬掩膜层105为掩膜刻蚀所述基底101，形成隔断沟槽(图中未标出)；在隔断沟槽内填满氧化硅、氮化硅等绝缘介质，以形成隔断结构106。
上述方法被用于GAA器件的鳍部隔离结构中，所述鳍部102包括若干层重叠的牺牲层以及位于相邻两层牺牲层之间的沟道层，所述GAA器件的隔离沟槽在所述鳍部102形成后，以图形化的硬掩膜层105为膜版刻蚀所述基底101形成，所述隔断沟槽位于所述基底101和所述鳍部102内。随着器件尺寸的不断缩小，对光刻工艺的精度要求越来越高。由于受光刻技术的影响，光刻胶层105图案转移到所述基底101上时，图案的尺寸会发生变化，从而影响隔断沟槽的尺寸和所述鳍部102的尺寸，也会使所述隔断沟槽的位置不精确。同时所述鳍部102和所述隔离沟槽采用两步刻蚀工艺形成，工艺复杂增加了生产成本。
为了解决上述问题，本发明提供的半导体结构的形成方法中，在所述基底上形成第一介质材料层，所述第一介质材料层位于所述初始第一鳍部侧壁；去除所述第一轴心层后，以所述第一侧墙和所述第一介质材料层为掩膜刻蚀所述初始第一鳍部，形成两个相互分立的第一鳍部，以及位于两个所述第一鳍部之间的第一开口，在所述第一开口内形成第一隔离结构。一方面，所述第一鳍部和所述第一开口以所述第一侧墙为掩膜，采用一次刻蚀同步形成，简化了生产工序，而且不依赖于图形化层，所述第一鳍部和所述第一开口的宽度和位置不受图案转移的光刻技术的限制，因此可以实现自对准形成第一隔离结构，降低了对光刻工艺的要求；另一方面，在形成所述第一开口时，所述第一介质材料层用于保护所述基底、所述第二鳍部以及所述初始第一鳍部侧壁不受刻蚀损伤，形成所述第一隔离结构后，采用回刻所述第一介质材料层的方式形成所述第二隔离结构，所述第一介质材料层还为形成第二隔离结构提供材料，减少工序，节约了生产成本。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
请参考图3，提供基底200，所述基底200包括第一区；在所述基底200上形成复合层201，所述复合层201包括若干层重叠的初始牺牲层202以及位于相邻两层初始牺牲层202之间的初始沟道层203。
所述基底200的材料包括单晶硅。其他实施例中，所述基底还可以为绝缘体上硅(SOI)结构或者绝缘体上锗结构。
所述复合层201用于后续形成第一鳍部。
所述初始牺牲层202的材料与所述初始沟道层203的材料不同。所述初始沟道层203用于形成沟道层，用于形成器件的沟道。所述初始牺牲层202用于后续形成第一牺牲层，所述第一牺牲层在后续会被去除。所述初始牺牲层202的材料相对所述初始沟道层203的材料具有较高的刻蚀选择比，以使后续去除所述第一牺牲层时对所述第一沟道层的影响较小；所述初始牺牲层202的材料相对于所述初始沟道层203的材料具有较好的晶格匹配，以得到平滑的所述初始牺牲层202和所述初始沟道层203界面，使后续形成的第一沟道层表面平整，利于得到良好性能的器件。
所述初始牺牲层202的材料包括锗硅，所述初始沟道层203的材料包括硅。本实施例中，所述初始牺牲层202的材料为锗硅，所述初始沟道层203的材料为硅。其他实施例中，所述初始沟道层203为Ge或者GeSi。其他实施例中，所述初始牺牲层202的材料可以为ZnS，ZnSe，BeS或GaP等。
本实施例中，还在所述复合层201表面形成硬掩膜层204。
所述硬掩膜层204的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。本实施例中，所述硬掩膜层204的材料为氮氧化硅。所述硬掩膜层204用于保护所述复合层201，避免后续刻蚀过程中使所述复合层201受到损伤。所述硬掩膜层204的材料与后续形成的第一侧墙的材料不同，且所述第一侧墙的材料较所述硬掩膜层204的材料具有较大的刻蚀选择比，避免后续在形成第一侧墙的刻蚀过程中，使所述硬掩膜层204受到损失。
本实施例中，所述复合层201的最上层为所述初始沟道层203，其他实施例中，所述复合层201的最上层为初始牺牲层。
请参考图4，在所述第一区上的部分所述复合层201上形成多个第一轴心层结构205，所述第一轴心层结构205包括所述第一轴心层206以及所述第一轴心层206侧壁的两个第一侧墙207。
所述第一轴心层206的材料包括无定型硅；所述第一轴心层206的材料与所述第一侧墙207的材料不同，所述第一轴心层206的材料与所述复合层201表面的材料不同。
所述第一轴心层结构205的形成方法包括：在部分所述复合层201上形成多个第一轴心层206；在所述第一轴心层206侧壁和所述复合层201上形成第一侧墙材料层(图中未标出)；回刻蚀所述第一侧墙材料层，使所述复合层201表面和所述第一轴心层206表面暴露，形成第一轴心层结构205。
本实施例中，所述复合层201表面为硬掩膜层204，故所述复合层201表面的材料为氮氧化硅，所述第一轴心层206的材料为无定型硅。后续在刻蚀去除所述第一轴心层206的过程中，为避免所述第一侧墙207和所述复合层201表面的材料受到损伤，需要所述第一轴心层206的材料相比所述复合层201表面的材料具有较大的刻蚀选择比；所述第一轴心层206的材料相比第一侧墙207具有较大的刻蚀选择比。
所述第一侧墙207的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。本实施例中，所述第一侧墙207的材料为氮化硅。
请参考图5，以所述第一轴心层结构205为掩膜，刻蚀所述复合层201和所述基底200，形成初始第一鳍部208；在所述基底200上形成第一介质材料层209，所述第一介质材料层209位于所述初始第一鳍部208侧壁。
本实施例中，所述硬掩膜层204被刻蚀形成过渡第一硬掩膜层210。
所述第一介质材料层209的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。本实施例中，所述第一介质材料层209的材料为氧化硅。
所述第一介质材料层209的形成工艺为化学气相沉积工艺。本实施例中，所述第一介质材料层209的形成工艺为HDP CVD(high density plasma chemical vapordeposition，高密度等离子体化学气相沉积)工艺。所述HDP CVD工艺采用高密度的离子电浆轰击溅射刻蚀，防止化学气相沉积时，产生空洞现象，且具有很好的台阶覆盖率。
请参考图6，去除所述第一轴心层206；去除所述第一轴心层206后，以所述第一侧墙207为掩膜刻蚀所述初始第一鳍部208，形成两个相互分立的第一鳍部211，以及位于两个所述第一鳍部211之间的第一开口212，所述第一鳍部211包括位于所述第一区上的第一底部结构213、位于第一底部结构213上的若干层重叠的第一牺牲层214、以及位于相邻两层第一牺牲层214之间的第一沟道层215。
去除所述第一轴心层206的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一者或两者的结合。本实施例中，去除所述第一轴心层206的工艺为湿法刻蚀工艺。
本实施例中，所述过渡第一硬掩膜层210被刻蚀形成第一硬掩膜层216。
所述第一开口212用于后续形成第一隔离结构。
一方面，所述第一鳍部211和所述第一开口212以所述第一侧墙207为掩膜，采用一次刻蚀同步形成，简化了生产工序，而且不依赖于图形化层，所述第一鳍部211和所述第一开口212的宽度和位置不受图案转移的光刻技术的限制，因此可以实现自对准形成第一隔离结构，降低了对光刻工艺的要求。另一方面，在形成所述第一开口212时，所述第一介质材料层209用于保护所述基底200、所述初始第一鳍部侧壁不受刻蚀损伤。后续，形成所述第一隔离结构后，采用回刻所述第一介质材料层209的方式形成第二隔离结构，所述第一介质材料层209还为形成第二隔离结构提供材料，减少工序，节约了生产成本。
请参考图7，在所述第一开口212内形成第一隔离结构217；形成所述第一隔离结构217后，回刻蚀所述第一介质材料层209，形成第二隔离结构218，所述第二隔离结构218的顶部表面低于所述第一鳍部218顶部表面。
所述第一隔离结构217的材料为绝缘介质材料，所述绝缘介质材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。本实施例中，所述第一隔离结构217的材料为氧化硅。
所述第一隔离结构217的形成工艺包括化学气相沉积工艺。本实施例中，所述第一隔离结构217的形成工艺为HDP CVD工艺，所述HDP CVD工艺优点如上所述，在此不再赘述。
所述第二隔离结构218由所述第一介质材料层209回刻形成，故所述第二隔离结构218的材料同所述第一介质材料层209。本实施例中，所述第二隔离结构218的材料为氧化硅。
所述第一隔离结构217和所述第二隔离结构218用于不同器件之间的电绝缘隔离。
请参考图8和图9，图9是图8沿Y方向的俯视图，形成横跨所述第一鳍部211的第一伪栅219，所述第一伪栅219位于所述第一鳍部211的部分顶部表面和部分侧壁表面；在所述第一伪栅219两侧的一个所述第一鳍部211中形成第一源漏区220；在所述第一伪栅219两侧的另一第一鳍部211中形成第二源漏区221。
本实施例中，形成所述第一伪栅219前，还去除所述第一侧墙207和所述第一硬掩膜层216。其他实施例中，所述第一硬掩膜层被保留，仅去除所述第一侧墙；或者所述第一侧墙和所述第一硬掩膜层均被保留。
形式所述第一伪栅219的方法包括：在所述基底200上形成第一伪栅材料层(图中未标出)；在所述第一伪栅材料层上形成图形化层(图中未标出)；以所述图形化层为掩膜，刻蚀所述第一伪栅材料层，直到露出所述基底表面，形成所述第一伪栅219。
本实施例中，所述第一伪栅219的表面与所述第一隔离结构217齐平。其他实施例中，所述第一伪栅横跨相邻的两个第一鳍部，并覆盖部分第一隔离结构217表面。
所述第一源漏区220内具有第一掺杂离子，所述第一掺杂离子为N型或P型离子；所述第二源漏区221内具有第二掺杂离子，所述第二掺杂离子为N型或P型离子，且所述第二掺杂离子与所述第一掺杂离子的导电类型不同。所述第一隔离结构217用于隔离PMOS和NMOS器件。本实施例中，所述第一源漏区220的掺杂离子为N型，所述第二源漏区221的掺杂离子为P型。
本实施例中，先形成所述第一源漏区220后形成所述第二源漏区221。另一实施例先形成所述第二源漏区221，后形成所述第一源漏区220。
请参考图10，在所述基底200表面和所述第一鳍部211表面形成层间介质层223，所述层间介质层223还覆盖所述第一伪栅219侧壁，且暴露出所述第一伪栅219顶部表面。
所述层间介质层223用于后续器件制造工艺中隔离金属互连线与器件，降低金属与基底之间的寄生电容，改善金属横跨不同的区域而形成寄生的场效应晶体管。
所述层间介质层223的材料包括氧化硅。
本实施例中，所述层间介质层223的形成方法包括：采用化学气相沉积工艺，在所述基底200表面形成层间介质材料层，所述层间介质材料层还位于所述第一伪栅219的侧壁和表面；采用机械化学研磨工艺平坦化所述层间介质材料层，直到暴露出所述第一伪栅219顶部表面。
请参考图11，去除所述第一伪栅219(如图10所示)，在所述层间介质层223内形成第一栅开口224；去除所述第一栅开口224底部暴露出的第一牺牲层214(如图10所示)，在所述第一栅开口224暴露出的第一沟道层215之间形成第一凹槽225。
去除所述第一伪栅219的工艺包括湿法刻蚀工艺。本实施例中，去除所述第一伪栅219的工艺为湿法刻蚀工艺。去除所述第一伪栅219的方法包括：采用的溶液包括四甲基氢氧化铵或氢氧化钾溶液，从而在去除所述第一伪栅219的刻蚀过程中，能够使所述第一伪栅219相对于所述层间介质223、所述第一隔离结构217具有较大的刻蚀选择比。
去除所述第一栅开口224底部暴露出的第一牺牲层214的工艺包括湿法刻蚀工艺。
请参考图12，在所述第一区上的所述第一栅开口224和所述第一凹槽225内形成第一栅极226。
所述第一栅极226的材料包括金属。
所述第一栅极226的形成工艺包括原子层沉积工艺。所述原子层沉积工艺具有很好的台阶覆盖率，使所述第一栅开口224和所述第一凹槽225得到很好的填充。
图13至图26是本发明另一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
请参考图13，提供基底300，所述基底300包括第一区I和第二区II；在所述基底300上形成复合层301，所述复合层301包括若干层重叠的初始牺牲层302以及位于相邻两层初始牺牲层302之间的初始沟道层303。
本实施例中，还在所述复合层301表面形成硬掩膜层304。
所述硬掩膜层304的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。本实施例中，所述硬掩膜层304的材料为氮氧化硅。所述硬掩膜层304用于保护所述复合层301，避免后续刻蚀过程中使所述复合层301受到损伤。
后续，在所述第一区I上的部分所述复合层301表面形成多个第一轴心层结构，所述第一轴心层结构包括所述第一轴心层以及所述第一轴心层侧壁的两个第一侧墙；以所述第一轴心层结构为掩膜，刻蚀所述复合层301和所述基底300，形成初始第一鳍部。
本实施例中，所述复合层301还位于所述第二区II上；在形成第一鳍部之前，还在所述第二区II上形成多个第二鳍部。所述第二鳍部的形成方法请参考图14至图18。
请参考图14，在所述第二区II上所述复合层301表面形成第二轴心层305；覆盖所述第二轴心层305和所述复合层301表面上形成第二侧墙材料层(图中未标出)；回刻蚀所述第二侧墙材料层，使所述复合层301表面和所述第二轴心层305表面暴露，形成第二轴心层结构307，所述第二轴心层结构307包括所述第二轴心层305以及位于所述第二轴心层305侧壁的第二侧墙306。
所述第二轴心层305的材料包括无定型硅。本实施例中，所述第二轴心层305的材料为无定型硅。
所述第二轴心层305的材料与第二侧墙306的材料不同，所述第二轴心层305的材料与所述复合层301表面的材料不同。
本实施例中，所述复合层301表面为硬掩膜层304，故所述复合层301表面的材料为氮氧化硅，所述第二轴心层305的材料为无定型硅。后续需去除所述第二轴心层305，保留所述第二轴心层侧壁的两个第二侧墙，为避免所述第二侧墙和所述复合层301表面的材料受到损伤，因此在刻蚀去除所述第二轴心层305的过程中，需要所述第二轴心层305的材料相比所述复合层301表面的材料具有较大的刻蚀选择比；所述第二轴心层305的材料相比第二侧墙306具有较大的刻蚀选择比。
所述第二侧墙306的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。本实施例中，所述第二侧墙306的材料为氮化硅。
本实施例中，所述第二侧墙306还位于所述第一区I上的复合层301表面；所述第一侧墙包括所述第一区上的所述第二侧墙306，以及位于所述第一轴心层和所述第一区I上的所述第二侧墙306之间第三侧墙。另一实施例中，所述第二侧墙306还位于所述第一区I上的复合层301表面，以所述第一区I上的第二侧墙306作为第一侧墙。
另一实施例中，所述第一轴心层结构的形成方法包括：在部分所述复合层上形成多个第一轴心层；在所述第一轴心层侧壁和所述复合层上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，使所述复合层表面和所述第一轴心层表面暴露，形成第一轴心层结构。所述第二侧墙与所述第一侧墙同时形成，所述第一侧墙和第二侧墙的形成方法包括：所述第一轴心层结构还位于所述第二区上的复合层部分表面；去除所述第一区上所述第一轴心层，在所述第一区上所述复合层表面形成所述第一侧墙；去除所述第二区上所述第一轴心层，在所述第二区上所述复合层表面形成所述第二侧墙。
本实施例中，所述第一轴心层结构的形成方法请参考图15至图16。
请参考图15，在形成第二轴心层结构307后，在所述复合层301表面形成辅助层308，所述辅助层308还位于所述第二轴心层结构307侧壁；去除所述第一区I上的所述复合层301表面的所述第二轴心层305，在所述第一区I上的第二侧墙306内形成沟槽309。
具体地，本实施例中，在所述复合层301表面的硬掩膜层304表面形成辅助层308。
所述辅助层308材料包括氧化硅、无定型碳和光刻胶中的一种。本实施例中，所述辅助层308的材料为氧化硅。
所述辅助层308的材料与所述复合层301表面的材料不同，所述辅助层308的材料与所述第二侧墙306的材料不同。
后续，需要去除所述辅助层308，保留所述复合层301表面的所述第二侧墙306，为避免去除所述辅助层308的刻蚀过程中，所述复合层301表面的材料、所述第二侧墙306受到损伤，因此，在去除所述辅助层308的工艺过程中，所述辅助层308的材料相对所述第二侧墙306的材料具有较大的刻蚀选择比；所述辅助层308相比所述复合层301表面的材料具有较大的刻蚀选择比。
本实施例中，所述复合层301表面为硬掩膜层304，所述复合层301表面的材料为氮氧化硅，所述辅助层308的材料为氧化硅。
去除所述第一区I上的所述复合层301表面的所述第二轴心层305的工艺包括干法刻蚀和湿法刻蚀中的一者或者两者的结合。本实施例中，去除所述第一区I上的所述复合层301表面的所述第二轴心层305的工艺为湿法刻蚀工艺。
请参考图16，在所述沟槽309侧壁形成第三侧墙310；在所述第三侧墙310内形成所述第一轴心层311。
所述第三侧墙310的形成方法为：覆盖所述辅助层308表面，所述第二轴心层结构307表面和所述沟槽309表面形成第三侧墙材料层(图中未标出)，刻蚀所述第三侧墙材料层，直到暴露出所述辅助层308表面，所述第二轴心层结构307表面，和所述沟槽309底部表面。
所述第三侧墙310的材料为绝缘介质材料，所述第三侧墙310的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅等绝缘材料中的一种或多种。本实施例中，所述第三侧墙310的材料为氮化硅。
所述第一侧墙312包括所述第一区I上的所述第二侧墙306，以及位于所述第一轴心层311和所述第一区I上的所述第二侧墙306之间第三侧墙310。所述第一侧墙312用于后续作为掩膜形成所述第一区I上的第一鳍部。
所述第一轴心层结构包括所述第一轴心层311以及所述第一轴心层311侧壁的两个第一侧墙312。所述第一轴心层结构用于后续作为掩膜形成所述第一区I上的初始第一鳍部。
所述第一轴心层311的材料包括碳化硅。本实施例中，所述第一轴心层311的材料为碳化硅，所述第二侧墙306的材料和所述第三侧墙310的材料均为氮化硅。
后续会去除所述第一轴心层311，而保留所述复合层304表面的所述第一侧墙312，为防止在去除所述第一轴心层311过程中，所述复合层304表面的材料，所述第一侧墙312受到损伤，因此所述第一轴心层311的材料与所述复合层304表面的材料不同，所述第一轴心层311的材料与所述第一侧墙312的材料不同。去除所述第一轴心层311过程中，所述第一轴心层311的材料相比所述复合层304表面的材料具有较大的选择比，所述第一轴心层311较所述第一侧墙312具有较大的选择比。
请参考图17，形成所述第一轴心层结构后，去除所述辅助层308；去除所述第二区II上所述第二轴心层305。
去除所述辅助层308的工艺包括湿法刻蚀和干法刻蚀中的一者或两者的结合。本实施例中，去除所述辅助层308的工艺为湿法刻蚀工艺。
去除所述第二区II上所述第二轴心层305的工艺包括干法刻蚀和湿法刻蚀工艺中的一者或者两者。
本实施例中，去除所述辅助层308、去除所述第二轴心层305的工艺均为干法刻蚀，且所述第一辅助层308和所述第二轴心层305分两次刻蚀去除。在其他实施例中，所述第一辅助层311和所述第一轴心层308同时被去除，以减少工序，降低生产成本。
请参考图18，以所述第二侧墙306为掩膜刻蚀所述复合层301和所述基底，形成位于所述第二区II上的多个相互分立的第二鳍部313；以所述第一轴心层结构为掩膜，刻蚀所述复合层301和所述基底300，形成初始第一鳍部318。
所述第二鳍部313包括位于所述第二区II上的第二底部结构314、位于第二底部结构314上的若干层重叠的第二牺牲层315、以及位于相邻两层第二牺牲层315之间的第二沟道层316。
本实施例中，所述第一区I上的硬掩膜层304被刻蚀形成第二硬掩膜层317。
本实施例中，所述初始第一鳍部318和所述第二鳍部313同时形成。所述初始第一鳍部318用于后续形成第一鳍部，所述第一鳍部在所述第二鳍部形成后形成。其他实施例中，所述第二鳍部和所述第一鳍部可以同时形成。
本实施例中，所述第一区I上的硬掩膜层304被刻蚀形成初始第一硬掩膜层319。
请参考图19，在所述基底300上形成第一介质材料层320，所述第一介质材料层320位于所述初始第一鳍部318侧壁。
所述第一介质材料层320还位于所述第二鳍部313侧壁。
所述第一介质材料层320的材料为绝缘介质材料，所述绝缘介质材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。本实施例中，所述第一介质材料层320的材料为氧化硅。
所述第一介质材料层320的形成工艺包括化学气相沉积工艺。本实施例中，所述第一介质材料层320的形成工艺为HDP CVD工艺。所述HDP CVD工艺的优点不再赘述。
请参考图20，去除所述第一轴心层311；去除所述第一轴心层311后，以所述第一侧墙312为掩膜刻蚀所述初始第一鳍部318，形成两个相互分立的第一鳍部321，以及位于两个所述第一鳍部321之间的第一开口322，所述第一鳍部321包括位于所述第一区I上的第一底部结构323、位于第一底部结构323上的若干层重叠的第一牺牲层324、以及位于相邻两层第一牺牲层324之间的第一沟道层325。
去除所述第一轴心层311的工艺包括干法刻蚀和湿法刻蚀中的一者或者两者。本实施例中，去除所述第一轴心层311的工艺为湿法刻蚀。
本实施例中，所述初始第一硬掩膜层319被刻蚀形成第一硬掩膜层326，所述第一鳍部321和所述第一侧墙312之间具有第一硬掩膜层326。
请参考图21，在所述第一开口322内形成第一隔离结构327；形成所述第一隔离结构327后，回刻蚀所述第一介质材料层320，形成第二隔离结构328，所述第二隔离结构328的顶部表面低于所述第一鳍部312顶部表面。
本实施例中，具体地，所述第二隔离结构328顶部表面与所述第一底部结构323顶部表面齐平。
所述第一隔离结构327的材料为绝缘介质材料。本实施例中，所述第一隔离结构327的材料为氧化硅。
所述第一隔离结构327的形成工艺包括化学气相沉积工艺。本实施例中，所述第一隔离结构327的形成工艺为HDP CVD工艺。所述HDP CVD工艺优点不再赘述。
所述第二隔离结构328覆盖所述第一鳍部321的第一底部结构323侧壁，所述第二隔离结构328还覆盖所述第二鳍部313的第二底部结构314侧壁。
所述第二隔离结构328由所述第一介质材料层320回刻蚀形成，故所述第二隔离结构328的材料同所述第一介质材料层320。本实施例中，所述第二隔离结构328的材料为氧化硅。
所述第一隔离结构327和所述第二隔离结构328用于不同器件的电隔离。具体地，所述第一隔离结构327用于作为PMOS器件和NMOS器件的隔离器件，后续会在所述第一隔离结构327两侧分别形成P型掺杂区和N型掺杂区。
请参考图22和图23，图23是图22沿Y方向的俯视图，形成横跨所述第一鳍部321的第一伪栅329，所述第一伪栅329位于所述第一鳍部321的部分顶部表面和部分侧壁表面；形成横跨所述第二鳍部313的第二伪栅330，所述第二伪栅330位于所述第二鳍部313的部分顶部表面和部分侧壁表面。
本实施中，形成所述第一伪栅329和所述第二伪栅330之前，还去除所述第二侧墙306(如图21所示)和所述第二硬掩膜层317(如图21所示)；去除所述第一侧墙312(如图21所示)和所述第一硬掩膜层326(如图21所示)。其他实施例中，所述第一硬掩膜层和所述第二硬掩膜层被保留，仅去除所述第一侧墙和所述第二侧墙；或者所述第一侧墙、所述第一硬掩膜层、所述第二侧墙和所述第二硬掩膜层均被保留。
本实施例中，所述第一伪栅329的顶部与第一隔离结构327的顶部表面齐平。其他实施例中，所述第一伪栅横跨相邻的两个第一鳍部，并覆盖部分第一隔离结构327表面。
本实施例中，所述第一伪栅329和所述第二伪栅330同时形成，其形成方法包括：在所述基底300表面形成伪栅材料层(图中未标出)，所述伪栅材料层还覆盖所述第一鳍部321和所述第二鳍部313的顶部和侧壁；在所述伪栅材料层表面形成图形化层(图中未标出)，所述图形化层暴露出所述基底300表面，并暴露出部分所述第一鳍部321和所述第二鳍部313的顶部和侧壁；以所述图形化层刻蚀所述伪栅材料层，形成所述第一伪栅329和所述第二伪栅330。
所述第一伪栅329和第二伪栅330的材料包括硅。本实施例中，所述第一伪栅329和第二伪栅330的材料为多晶硅。
请继续参考图23，在所述第一伪栅329两侧的一个所述第一鳍部321中形成第一源漏区332；在所述第一伪栅329两侧的另一第一鳍部321中形成第二源漏区333；在所述第二伪栅330两侧的所述第二鳍部313内形成第三源漏区331。
所述第一源漏区332内具有第一掺杂离子，所述第一掺杂离子为N型或P型离子；所述第二源漏区333内具有第二掺杂离子，所述第二掺杂离子为N型或P型离子，且所述第二掺杂离子和所述第一掺杂离子的导电类型不同；所述第三源漏区331内具有第三掺杂离子，所述第三掺杂离子为N型或P型。本实施例中，所述第二鳍部313用于形成N型器件，所述第三掺杂离子为N型离子；所述第一隔离结构327两侧分别形成P型掺杂区和N型掺杂区，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子。
请参考图24，在所述基底300表面和所述第一鳍部321表面形成层间介质层334，所述层间介质层334还位于所述第一伪栅329侧壁，且暴露出所述第一伪栅329顶部表面，所述层间介质层334还位于所述第二鳍部313表面和所述第二伪栅330侧壁，且暴露出所述第二伪栅330顶部表面。
所述层间介质层334用于后续器件制造工艺中隔离金属互连线与器件，降低金属与基底之间的寄生电容，改善金属横跨不同的区域而形成寄生的场效应晶体管。
所述层间介质层334的材料包括氧化硅。
本实施例中，所述层间介质层334的形成方法包括：采用化学气相沉积法，在所述基底300表面形成层间介质材料层(图中未标出)，所述层间介质材料层还位于所述第一伪栅329和第二伪栅330的侧壁和表面；采用机械化学研磨工艺平坦化所述层间介质材料层，直到暴露出所述第一伪栅329和第二伪栅330顶部表面。
请参考图25，去除所述第一伪栅329，在所述层间介质层334内形成第一栅开口335；去除所述第二伪栅330，在所述层间介质层334内形成第二栅开口337；去除所述第一栅开口335底部暴露出的第一牺牲层324(如图24所示)，在所述第一栅开口335暴露出的第一沟道层325之间形成第一凹槽336；去除所述第二栅开口337底部暴露出的第二牺牲层315(如图24所示)，在所述第二栅开口337暴露出的第二沟道层322之间形成第二凹槽338。
去除所述第一伪栅329包括湿法刻蚀工艺；去除所述第二伪栅330的工艺包括湿法刻蚀工艺。本实施例中，为节省工序，所述第一伪栅329和所述第二伪栅330采用湿法刻蚀工艺同时被去除。去除所述第一伪栅329和所述第二伪栅330的方法包括：采用的溶液包括四甲基氢氧化铵或氢氧化钾溶液，从而在去除所述第一伪栅329和所述第二伪栅330的刻蚀过程中，能够使所述第一伪栅329和所述第二伪栅330均具有较大的选择比。
去除所述第一栅开口335底部暴露出的第一牺牲层324的工艺包括湿法刻蚀工艺；去除所述第二栅开口337底部暴露出的第二牺牲层315的工艺包括湿法刻蚀工艺。本实施例中，所述第一牺牲层324和所述第二牺牲层315采用同一步工艺刻蚀去除，减少工艺工序，节省了生产成本。所述刻蚀过程中，对所述第一牺牲层324和所述第二牺牲层315均具有较大的选择比，可以保护第一沟道层325和第二沟道层316不受损伤。
所述第一凹槽336为所述第一牺牲层324去除后形成的，占据原第一牺牲层324的位置。本实施例中，所述第一凹槽336还位于所述第一沟道层325和所述第一底部结构323之间。
请参考图25，在所述第一区I上的所述第一栅开口335和所述第一凹槽336内形成第一栅极339；在所述第二区II上所述第二栅开口327和第二凹槽328内形成第二栅极340。
所述第一栅极339和所述第二栅极340的材料包括金属。
所述第一栅极339和所述第二栅极340的形成工艺为原子层沉积工艺。所述原子层沉积工艺具有很好的台阶覆盖率，使所述第一栅开口335(所述第二栅开口327)和所述第一凹槽336(第二凹槽328)得到很好的填充。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (27)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区；
在所述基底上形成复合层，所述复合层包括若干层重叠的初始牺牲层以及位于相邻两层初始牺牲层之间的初始沟道层；
在所述第一区上的部分所述复合层表面形成多个第一轴心层结构，所述第一轴心层结构包括所述第一轴心层以及所述第一轴心层侧壁的两个第一侧墙；
以所述第一轴心层结构为掩膜，刻蚀所述复合层和所述基底，形成初始第一鳍部；
在所述基底上形成第一介质材料层，所述第一介质材料层位于所述初始第一鳍部侧壁；
去除所述第一轴心层；
去除所述第一轴心层后，以所述第一侧墙为掩膜刻蚀所述初始第一鳍部，形成两个相互分立的第一鳍部，以及位于两个所述第一鳍部之间的第一开口，所述第一鳍部包括位于所述第一区上的第一底部结构、位于第一底部结构上的若干层重叠的第一牺牲层、以及位于相邻两层第一牺牲层之间的第一沟道层；
在所述第一开口内形成第一隔离结构；
形成所述第一隔离结构后，回刻蚀所述第一介质材料层，形成第二隔离结构，所述第二隔离结构的顶部表面低于所述第一鳍部顶部表面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括第二区；所述半导体结构的形成方法还包括：在所述第二区上形成多个第二鳍部，所述第二鳍部包括位于所述第二区上的第二底部结构、位于第二底部结构上的若干层重叠的第二牺牲层、以及位于相邻两层第二牺牲层之间的第二沟道层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二隔离结构还位于所述第二鳍部侧壁，且所述第二隔离结构顶部表面与所述第二底部结构顶部表面齐平。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述第一鳍部之前，形成所述第二鳍部。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述复合层还位于所述第二区上，所述第二鳍部的形成方法包括：在所述第二区上的所述复合层表面形成多个第二侧墙；以所述第二侧墙为掩膜刻蚀所述复合层和所述基底，形成位于所述第二区上的多个相互分立的第二鳍部。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二侧墙的材料为绝缘介质材料，所述第二侧墙的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一轴心层结构的形成方法包括：在部分所述复合层上形成多个第一轴心层；在所述第一轴心层侧壁和所述复合层上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，使所述复合层表面和所述第一轴心层表面暴露，形成第一轴心层结构。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二侧墙与所述第一侧墙同时形成，且所述第一轴心层结构还位于所述第二区上的复合层部分表面，所述第一侧墙和第二侧墙的形成方法包括：去除所述第一区上所述第一轴心层，在所述第一区上所述复合层表面形成所述第一侧墙；去除所述第二区上所述第一轴心层，在所述第二区上所述复合层表面形成所述第二侧墙。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，去除所述第二区上所述第一轴心层工艺包括湿法刻蚀和干法刻蚀中的一者或两者的结合。
10.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二侧墙的形成方法包括：在所述第二区上所述复合层表面形成第二轴心层；覆盖所述第二轴心层和所述复合层表面上形成第二侧墙材料层；回刻蚀所述第二侧墙材料层，使所述复合层表面和所述第二轴心层表面暴露，形成第二轴心层结构，所述第二轴心层结构包括所述第二轴心层以及位于所述第二轴心层侧壁的第二侧墙；去除所述第二轴心层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二轴心层的材料与所述复合层表面的材料不同，所述第二轴心层的材料与所述第二侧墙的材料不同；所述第二轴心层的材料包括无定型硅。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，去除所述第二轴心层的工艺包括湿法刻蚀和干法刻蚀中的一者或两者的结合。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二侧墙还位于所述第一区上的复合层表面，并且，所述第一侧墙包括：所述第一区上的所述第二侧墙、以及位于所述第一轴心层和所述第一区上的所述第二侧墙之间第三侧墙；所述第一轴心层结构的形成方法包括：在形成第二轴心层结构后，在所述复合层表面形成辅助层，所述辅助层还位于所述第二轴心层结构侧壁；去除所述第一区上的所述复合层表面的所述第二轴心层，在所述第一区上的所述第二侧墙内形成沟槽；在所述沟槽侧壁形成第三侧墙；在所述第三侧墙内形成所述第一轴心层；形成所述第一轴心层结构后，去除所述辅助层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一轴心层的材料与所述复合层表面的材料不同，所述第一轴心层的材料与所述第三侧墙的材料不同；所述第一轴心层的材料包括碳化硅。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第三侧墙的材料为绝缘介质材料，所述第三侧墙的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅等绝缘材料中的一种或多种。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，所述辅助层的材料与所述复合层表面的材料不同，所述辅助层的材料与所述第二侧墙的材料不同；所述辅助层的材料包括氧化硅、无定型碳和光刻胶中的一种。
17.如权利要求13所述的半导体结构的形成方法，其特征在于，去除所述辅助层的工艺包括湿法刻蚀和干法刻蚀中的一者或两者的结合。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成横跨所述第一鳍部的第一伪栅，所述第一伪栅位于所述第一鳍部的部分顶部表面和部分侧壁表面；在所述第一伪栅两侧的一个所述第一鳍部中形成第一源漏区；在所述第一伪栅两侧的另一第一鳍部中形成第二源漏区；在所述基底表面和所述第一鳍部表面形成层间介质层，所述层间介质层还位于所述第一伪栅侧壁，且暴露出所述第一伪栅顶部表面；去除所述第一伪栅，在所述层间介质层内形成第一栅开口；去除所述第一栅开口底部暴露出的第一牺牲层，在所述第一栅开口暴露出的第一沟道层之间形成第一凹槽；在所述第一区上的所述第一栅开口和所述第一凹槽内形成第一栅极。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述第一源漏区内具有第一掺杂离子，所述第一掺杂离子为N型或P型离子；所述第二源漏区内具有第二掺杂离子，所述第二掺杂离子为N型或P型离子，且所述第二掺杂离子与所述第一掺杂离子的导电类型不同。
20.如权利要求2所述的半导体形成方法，其特征在于，还包括：形成横跨所述第二鳍部的第二伪栅，所述第二伪栅位于所述第二鳍部的部分顶部表面和部分侧壁表面；在所述第二伪栅两侧的所述第二鳍部内形成第三源漏区；所述层间介质层还位于所述第二鳍部表面和所述第二伪栅侧壁，且暴露出所述第二伪栅顶部表面；去除所述第二伪栅，在所述层间介质层内形成第二栅开口；去除所述第二栅开口底部暴露出的第二牺牲层，所述第二栅开口暴露出的第二沟道层之间形成第二凹槽；在所述第二区上所述第二栅开口和第二凹槽内形成第二栅极。
21.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始牺牲层的材料与所述初始沟道层的材料不同。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，所述初始牺牲层的材料包括锗硅，所述初始沟道层的材料包括硅。
23.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
24.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离结构的材料为绝缘介质材料，所述第一隔离结构的材料包括氧化硅；所述第二隔离结构的材料为绝缘介质材料，所述第二隔离结构的材料包括氧化硅。
25.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二隔离结构顶部表面与所述第一底部结构顶部表面齐平。
26.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第一轴心层的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一者或两者的结合。
27.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一轴心层的材料与所述复合层表面的材料不同，所述第一轴心层的材料与所述第一侧墙的材料不同；所述第一轴心层的材料包括无定型硅。
CN202110120643.XA 2021-01-28 2021-01-28 半导体结构的形成方法 Pending CN114823339A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110120643.XA CN114823339A (zh) 2021-01-28 2021-01-28 半导体结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110120643.XA CN114823339A (zh) 2021-01-28 2021-01-28 半导体结构的形成方法

Publications (1)

Publication Number Publication Date
CN114823339A true CN114823339A (zh) 2022-07-29

Family

ID=82526348

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110120643.XA Pending CN114823339A (zh) 2021-01-28 2021-01-28 半导体结构的形成方法

Country Status (1)

Country Link
CN (1) CN114823339A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117080054A (zh) * 2023-09-22 2023-11-17 深圳市新凯来技术有限公司 半导体结构的制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117080054A (zh) * 2023-09-22 2023-11-17 深圳市新凯来技术有限公司 半导体结构的制备方法
CN117080054B (zh) * 2023-09-22 2023-12-15 深圳市新凯来技术有限公司 半导体结构的制备方法

Similar Documents

Publication Publication Date Title
TWI416634B (zh) 形成積體電路結構的方法
JP4642786B2 (ja) 複数のスラブを備えるマルチゲートトランジスタの製造方法
US7285456B2 (en) Method of fabricating a fin field effect transistor having a plurality of protruding channels
US8936986B2 (en) Methods of forming finfet devices with a shared gate structure
TWI385734B (zh) 形成場效電晶體之方法，形成場效電晶體閘極之方法，形成具有電晶體閘極陣列及在該閘極陣列週邊之電路的積體電路之方法，以及形成包含具有第一閘極與第二接地絕緣閘極之電晶體閘極陣列的積體電路之方法
US20050104130A1 (en) High-density split-gate FinFET
WO2010150429A1 (ja) 半導体装置及びその製造方法
US7842594B2 (en) Semiconductor device and method for fabricating the same
KR20080050441A (ko) 벌크 기판상에 평면 및 비평면 ｃｍｏｓ 트랜지스터를집적하는 프로세스 및 그에 의하여 제조된 물품
US7462917B2 (en) Semiconductor device and method of fabricating the same
US9214529B2 (en) Fin Fet device with independent control gate
US11456216B2 (en) Fabrication method of semiconductor structure
US7781829B2 (en) Semiconductor device having recessed channel and method for manufacturing the same
US10319641B2 (en) Semiconductor device having gate structure
US20070048938A1 (en) Method of manufacturing MOS transistor with multiple channel structure
CN114823339A (zh) 半导体结构的形成方法
CN114188277A (zh) 一种半导体结构及其形成方法
CN113838934B (zh) 半导体结构及其形成方法
CN114792730A (zh) 半导体结构及其形成方法
TWI518792B (zh) 半導體製程
CN110943131A (zh) 半导体元件
CN111613532B (zh) 一种场效应管的形成方法和场效应管
CN111384172B (zh) 半导体器件及其形成方法
CN115881728A (zh) 半导体结构及其形成方法
CN115020492A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination