WO2010150429A1 - 半導体装置及びその製造方法 - Google Patents

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WO2010150429A1
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fin
element isolation
semiconductor device
film
isolation film
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PCT/JP2010/000306
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大川浩
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パナソニック株式会社
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the present disclosure relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device including a fin-type field effect transistor using a fin structure for a channel and a manufacturing method thereof.
  • the short channel effect is a big problem, and it is difficult to solve by only the process technology and its application used in a conventional planar device. Therefore, the short channel effect is suppressed by a three-dimensional device having a double gate structure having a fin formed by etching a silicon substrate, a gate insulating film formed on the surface of the fin, and a gate electrode sandwiching the fin from both sides. It is being considered.
  • a fin-type field effect transistor (FINFET, hereinafter referred to as a fin transistor) is more compatible with a planar device manufacturing process than other three-dimensional devices. For this reason, it can be formed relatively easily by optimizing the conventional process technology. In addition, since the double gate structure is formed at the same time by one lithography, it is possible to manufacture a device having no misalignment between the gates and relatively small process characteristic variation.
  • a fin transistor is formed on a bulk silicon substrate, a fin transistor and a conventional planar device can be mixedly mounted as necessary. By combining the fin transistor and the planar device, the planar device can be continuously used in a portion where the planar device is superior to the fin transistor.
  • the conventional fin transistor formed on the bulk silicon substrate has the following problems.
  • a fin transistor is formed on a bulk silicon substrate, it is usually necessary to form an element isolation trench between the fins in order to separate the fins.
  • the aspect ratio of the element isolation trench between the fins becomes higher. This makes it difficult to embed the element isolation film in the element isolation trench, and voids are generated in the element isolation film.
  • a void occurs, foreign matter remains in the void, a gate insulating film or gate electrode material is deposited in the void, or particles are generated, resulting in a decrease in yield and abnormal characteristics.
  • An object of the present disclosure is to solve the above-described problem and to realize a semiconductor device having a structure in which voids are unlikely to be generated in an element isolation film of a fin transistor even when miniaturized.
  • the present disclosure has a configuration in which a semiconductor device has a shallow element isolation depth in a part of a fin transistor formed on a bulk substrate.
  • an example semiconductor device includes a silicon substrate having a first reference surface and a second reference surface provided at a position higher than the first reference surface, and a silicon substrate having a space therebetween.
  • the upper surface is positioned higher than the second reference surface, the fins constituting the fin transistor are formed on the first reference surface, and the upper surface is positioned lower than the upper surface of the fin.
  • a gap between two fins adjacent to each other across the first reference plane is wider than an interval between two fins adjacent to each other across the second reference plane.
  • the interval between two fins adjacent to each other with the first reference plane interposed therebetween is wider than the interval between two fins adjacent to each other with the second reference plane interposed therebetween. For this reason, when forming a thick element isolation film between fins, it is hard to generate a void. Further, in a portion where it is not necessary to form a thick element isolation film, the interval between the fins is narrow and the degree of integration can be improved. Therefore, the semiconductor device can be miniaturized without deteriorating the characteristics of the fin transistor.
  • the plurality of fins include a first fin formed on the first reference surface and a second fin formed on the second reference surface,
  • the fin constitutes a first fin transistor
  • the second fin constitutes a second fin transistor
  • the first fin transistor includes the first fin and the first element isolation in the first fin.
  • the second fin transistor includes a second fin; You may have the 2nd gate insulating film which covers at least one part and upper surface of the side wall of a fin, and the 2nd gate electrode which covers a 2nd gate insulating film.
  • the exemplary semiconductor device further includes a second element isolation film formed on the second reference surface and having an upper surface located below the upper surface of the second fin.
  • the second gate insulating film includes: The second fin may be formed so as to cover a portion above the second element isolation film.
  • the position of the upper surface of the first element isolation film and the position of the upper surface of the second element isolation film may have the same height.
  • the second gate insulating film is formed so as to cover the side wall and the upper surface of the second fin and the second reference surface, and the second fin transistor in the second fin transistor adjacent to each other.
  • the gate insulating film may be integrally formed.
  • the second fin transistors may be electrically connected to each other in parallel.
  • the second gate electrode in the adjacent second fin transistor may be integrally formed.
  • one of the fins adjacent to one fin is adjacent to the first reference plane, and the other is adjacent to the second reference plane to be configured by one fin.
  • the transistor and the fin transistor including one fin and a fin adjacent to each other across the second reference plane may be electrically connected to each other in parallel.
  • the one fin and the fin adjacent to the one fin and the second reference surface may be integrally formed so as to surround the second reference surface.
  • the exemplary semiconductor device may further include a second element isolation film formed on the second reference surface and having an upper surface located below the upper surface of the fin.
  • the upper surface of the first element isolation film and the upper surface of the second element isolation film may have the same height.
  • the gate insulating films of two fin transistors connected in parallel are integrally formed, and the gate insulating film is formed in contact with the second reference plane.
  • the gate electrodes of two fin transistors connected in parallel are integrally formed.
  • a method for manufacturing a first semiconductor device includes a step of selectively etching a first region of a silicon substrate to form a trench and a first fin surrounded by the trench in the first region. (A) And by selectively etching the silicon substrate, the bottom surface of the trench is dug down to the first reference surface, and the second reference surface is formed at a position higher than the first reference surface in the second region.
  • the bottom surface of the trench is dug down to the first reference plane by selectively etching the silicon substrate, and the second region is positioned higher than the first reference plane in the second region.
  • a step of forming a plurality of second fins Therefore, it is possible to easily deepen the trench for forming the element isolation film in a region where the distance between the fins is wide, and to shallow the trench for forming the element isolation film in a region where the distance between the fins is narrow. Accordingly, it is possible to easily manufacture a semiconductor device having a fin transistor that is less likely to cause voids in the element isolation film and is miniaturized.
  • a second element isolation film having an upper surface lower than the upper surface of the second fin may be formed on the second reference surface.
  • the second gate insulating film may be formed so as to be in contact with the second reference plane.
  • the second method for manufacturing a semiconductor device includes a step (a) of forming a sacrificial film and a side wall spacer covering a side surface of the sacrificial film on a silicon substrate, and silicon using the sacrificial film and the side wall spacer as a mask.
  • the bottom surface of the first trench is dug down to the first reference plane by etching the silicon substrate while leaving the sidewall spacer and removing the sacrificial film.
  • a step of digging down the formed portion to a second reference surface higher than the first reference surface to form a second trench and forming a fin in the portion where the sidewall spacer is formed is provided. Therefore, it is possible to easily deepen the trench for forming the element isolation film in a region where the distance between the fins is wide, and to shallow the trench for forming the element isolation film in a region where the distance between the fins is narrow.
  • the interval between the fins can be made very narrow, and it is possible to reduce the size beyond the limit of lithography. Accordingly, it is possible to easily manufacture a semiconductor device having a fin transistor that is less likely to cause voids in the element isolation film and is miniaturized.
  • a second element isolation film may be formed on the second reference surface, the upper surface of which is lower than the upper surface of the fin.
  • the gate insulating film may be formed in contact with the second reference surface.
  • (A) And (b) shows the semiconductor device which concerns on 1st Embodiment
  • (a) is a top view
  • (b) is sectional drawing in the Ib-Ib line
  • FIG. 1A and 1B show a semiconductor device according to the first embodiment.
  • FIG. 1A shows a planar configuration
  • FIG. 1B shows a cross-sectional configuration taken along line Ib-Ib in FIG.
  • the description of the interlayer insulating film is omitted in FIG.
  • the semiconductor device of this embodiment includes a first fin transistor 111 and a second fin transistor 112 formed on a substrate 100.
  • the substrate 100 is a bulk silicon substrate, and includes a first region 101 having a first reference surface 103 and a second reference surface 104 formed at a position higher than the first reference surface 103. A region 102 is provided.
  • first fins 121 are formed at intervals.
  • the second fins 122 are formed at intervals.
  • a first element isolation film 131A is formed on the first reference plane 103, and a second element isolation film 131B is formed on the second reference plane 104.
  • the position of the upper surface of the first element isolation film 131A and the position of the upper surface of the second element isolation film 131B are aligned, and the film thickness of the first element isolation film 131A is larger than the film thickness of the second element isolation film 131B. Also thick.
  • the upper surface of the first fin 121 is positioned above the upper surface of the first element isolation film 131A, and the first fin 121 protrudes from the first element isolation film 131A.
  • the upper surface of the second fin 122 is located above the upper surface of the second element isolation film 131B, and the second fin 122 protrudes from the second element isolation film 131B.
  • the interval between the first fins 121 is wider than the interval between the second fins 122.
  • the portion above the first element isolation film 131A in the first fin 121 is selectively covered with the first gate insulating film 141.
  • a first gate electrode 143 is formed on the first gate insulating film 141 so as to cover the first gate insulating film 141.
  • An insulating first side wall 145 is formed on the side wall of the first gate electrode 143.
  • the portion above the second element isolation film 131B in the second fin 122 is selectively covered with the second gate insulating film 142.
  • a gate insulating film is formed by a CVD (Chemical Vapor Deposition) method or an ALD (Atomic Layer Deposition) method
  • the second element isolation film 131B is also formed on the portion between the second fins 122.
  • Two gate insulating films 142 are formed. Therefore, the second gate insulating film 142 covering the adjacent second fins 122 is formed integrally.
  • the second gate insulating film 142 is not formed on the portion between the second fins 122 of the second element isolation film 131B.
  • the second gate insulating film 142 is formed only in the second fin 122 above the second element isolation film 131B.
  • a second gate electrode 144 is formed on the second gate insulating film 142 so as to cover the second gate insulating film 142. Therefore, the second gate electrode in the adjacent second fin transistor 112 is formed across the plurality of second fins 122.
  • An insulating second side wall 146 is formed on the side wall of the second gate electrode 144. On both sides of the portion of the second fin 122 covered with the second gate electrode 144 and the second sidewall 146, one becomes the source region of the second fin transistor 112 and the other becomes the drain region.
  • the second fin transistor 112 formed in the second region 102 is electrically connected in parallel to each other because the second gate electrode 144 is integrally formed.
  • An interlayer insulating film 134 is formed on the first element isolation film 131A and the second element isolation film 131B so as to cover the first gate electrode 143 and the second gate electrode 144.
  • a contact plug 136 connected to the first gate electrode 143, the second gate electrode 144, or any of the source region and the drain region is formed.
  • a silicon oxide film 151A having a thickness of about 10 nm and a silicon nitride film 151B having a thickness of about 100 nm are sequentially stacked on a substrate 100, which is a bulk silicon substrate.
  • a first resist pattern is formed on the first protective film 151 by lithography.
  • the silicon nitride film 151B and the silicon oxide film 151A are sequentially etched using the first resist pattern as a mask to form a first protective film 151 at a predetermined position.
  • the first resist pattern is removed.
  • the first protective films 151 are formed in stripes at intervals.
  • the width w of the stripe is about 5 nm to 30 nm.
  • An interval d1 between stripes in the first region 101 is about 100 nm or more.
  • the interval d2 in the second region 102 is about 80 nm or less.
  • the lower limit of the interval d2 is determined by the accuracy of lithography and the patterning process, but is usually about 20 nm.
  • stripes may be discontinuous.
  • a silicon oxide film 154A having a thickness of about 10 nm and a silicon nitride film 154B having a thickness of about 100 nm are sequentially deposited on the entire surface of the substrate 100 to form a second protective film. 154 is formed. Subsequently, a second resist pattern 155 that exposes the first region 101 and covers the second region 102 is formed by lithography.
  • the second protective film 154 is etched using the second resist pattern 155 as a mask to expose the first protective film 151 in the first region 101. Thereafter, the second resist pattern 155 is removed. As a result, as shown in FIG. 3, the first region 101 is covered with the first protective film 151 in a stripe shape, and the second region 102 is entirely covered with the second protective film 154.
  • the substrate 100 is etched using the first protective film 151 and the second protective film 154 as a mask.
  • the first fin 121 and the trench 100a surrounding the first fin 121 are formed in the first region 101.
  • the etching amount is adjusted so that the bottom surface of the trench 100 a is above the first reference surface 103. Specifically, the etching amount is about 150 nm to 250 nm.
  • a third resist pattern 157 that exposes the second region 102 and covers the first region 101 is formed by lithography.
  • the second protective film 154 is etched using the third resist pattern 157 as a mask to expose the first protective film 151 in the second region 102.
  • the first region 101 and the second region 102 are etched using the first protective film 151 as a mask. Thereby, the trench 100 a is dug down to the first reference plane 103. In addition, the exposed portion of the second region 102 is dug down to the second reference surface 104 to form the second fin 122.
  • the height h1 of the first fin 121 from the first reference plane 103 is finally about 200 nm to 300 nm, and the height h2 of the second fin 122 from the second reference plane 104 is about 25 nm to 105 nm. do it.
  • an element isolation film forming film 131 made of a silicon oxide film or the like is formed on the entire surface of the substrate 100, and then the upper surface is planarized using a chemical mechanical polishing (CMP) method. To do.
  • CMP chemical mechanical polishing
  • the silicon nitride film 151B and the silicon oxide film 151A are sequentially removed by wet etching or the like.
  • the first element isolation film 131 ⁇ / b> A is formed on the first reference plane 103
  • the second element isolation film 131 ⁇ / b> B is formed on the second reference plane 104.
  • the silicon nitride film 151B may be removed before the element isolation film forming film 131 is removed, but in this case, the shoulder portion of the element isolation film may be scraped and a so-called divot recess may be formed.
  • the etching amount of the element isolation film forming film 131 is set so that the first fin 121 and the second fin 122 protrude about 20 nm to 100 nm on the first element isolation film 131A and the second element isolation film 131B. Adjust it.
  • the thickness of the second element isolation film 131B is preferably about 5 nm to 50 nm.
  • the first gate insulating film 141 and the first gate electrode are formed on the entire surface of the substrate 100.
  • a gate electrode 143, a second gate insulating film 142, and a second gate electrode 144 are formed.
  • the gate insulating film is formed by the CVD method or the ALD method
  • the second gate insulating film 142 is also formed on the portion between the second fins 122 of the second element isolation film 131B. It is formed. Therefore, the second gate insulating film 142 covering the adjacent second fins 122 is formed integrally.
  • the second gate insulating film 142 is not formed on the portion between the second fins 122 of the second element isolation film 131B. Accordingly, the second gate insulating film 142 is formed only in the second fin 122 above the second element isolation film 131B. Thereafter, an impurity junction is formed, and an interlayer insulating film 134 and a contact plug 136 are formed. Furthermore, a wiring layer is formed as necessary.
  • the interval between the fin transistors is relatively wide to suppress the generation of voids in the element isolation film.
  • the interval between the fin transistors is made narrower than the region where the independent fin transistors are formed, thereby improving the degree of integration of the elements. Thereby, miniaturization and high performance of the semiconductor device can be achieved.
  • the second element isolation film 131 ⁇ / b> B is formed on the second reference surface 104 in the second region 102.
  • the second element isolation film 131 ⁇ / b> B may not be formed and the second gate insulating film 142 may be in contact with the second reference surface 104.
  • a planar transistor is formed in a portion between the second fins 122 in the second region 102. Therefore, in the second region 102, a plurality of fin transistors and a plurality of planar transistors are electrically connected to each other in parallel. Therefore, the driving force per unit area can be improved effectively, and the semiconductor device can be further miniaturized.
  • the semiconductor device of the present modification in the step shown in FIG. 5A in the first embodiment, as shown in FIG.
  • the reference surface 104 may be exposed.
  • FIG. 8A and 8B show a semiconductor device according to the second embodiment.
  • FIG. 8A shows a planar configuration
  • FIG. 8B shows a cross-sectional configuration taken along line VIIIb-VIIIb in FIG.
  • the description of the interlayer insulating film is omitted in FIG.
  • the substrate 200 that is a bulk silicon substrate has a first reference surface 203 and a second reference surface 204 provided at a position higher than the first reference surface 203. Fins 221 are formed at the boundary between the first reference surface 203 and the second reference surface 204.
  • the fin 221 has a fin 221 ⁇ / b> A and a fin 221 ⁇ / b> B formed on both sides of the second reference surface 204.
  • the fins 221A and the fins 221B adjacent to each other with the second reference plane 204 interposed therebetween are integrally formed with their ends connected to each other.
  • the fins 221 ⁇ / b> A and 221 ⁇ / b> B adjacent to each other with the second reference surface 204 interposed therebetween may be independent from each other.
  • the interval d1 between the fins 221A and the fins 221B adjacent to each other with the second reference surface 204 interposed therebetween is larger than the interval d2 between the fins 221A and the fins 221B adjacent to each other with the first reference surface 203 interposed therebetween. narrow.
  • a first element isolation film 231A is formed on the first reference plane 203, and a second element isolation film 231B is formed on the second reference plane 204.
  • the position of the upper surface of the first element isolation film 231A is aligned with the position of the upper surface of the second element isolation film 231B, and the film thickness of the first element isolation film 231A is larger than the film thickness of the second element isolation film 231B. Also thick.
  • the upper surface of the fin 221 is positioned above the upper surfaces of the first element isolation film 231A and the second element isolation film 231B, and the fin 221 extends from the first element isolation film 231A and the second element isolation film 231B. It protrudes.
  • the portion above the first element isolation film 231A and the second element isolation film 231B in the fin 221 is selectively covered with the gate insulating film 241.
  • a gate electrode 243 is formed on the gate insulating film 241 so as to cover the gate insulating film 241.
  • a side wall 245 is formed on the side wall of the gate electrode 243.
  • One side of the fin 221 covered with the gate electrode 243 and the sidewall 245 is a source region of the fin transistor and the other is a drain region.
  • the fin transistor 221A composed of the fins 221A and the fin transistor 211B composed of the fins 221B adjacent to each other across the second reference plane 204 are formed integrally with the gate insulating film 241 and the gate electrode 243, respectively. Are electrically connected to each other in parallel.
  • the gate insulating film 241 is not necessarily formed over the first element isolation film 231A and the second element isolation film 231B.
  • the gate insulating film 241 may be selectively formed only in a portion above the first element isolation film 231A and the second element isolation film 231B in the fin 221A and the fin 221B by thermal oxidation.
  • two fin transistors 211A and 211B adjacent to each other across the first reference plane 203 are independent fin transistors.
  • An interlayer insulating film 234 is formed on the first element isolation film 231A and the second element isolation film 231B so as to cover the gate electrode 243.
  • a contact plug 236 connected to the gate electrode 243, one of the source region and the drain region is formed.
  • a method for manufacturing a semiconductor device will be described.
  • a silicon germanium (SiGe) layer having a film thickness of about 50 nm to 100 nm on a substrate 200 which is a bulk silicon substrate
  • a resist pattern is formed using lithography.
  • the sacrificial film 251 is formed by etching the SiGe layer using the formed resist pattern as a mask.
  • a silicon nitride film having a thickness of about 5 nm to 40 nm is deposited on the substrate 200, a sidewall spacer 252 is formed on the side wall of the sacrificial film 251 by performing etch back.
  • the materials of the sacrificial film 251 and the sidewall spacer 252 may be changed.
  • a silicon nitride film is used for the sidewall spacer 252
  • a silicon oxide film may be used for the sacrificial film 251.
  • a thin silicon oxide film may be formed between the sidewall spacer 252 and the substrate 200.
  • the substrate 200 is etched using the sacrificial film 251 and the sidewall spacer 252 as a mask to form a first trench 200a.
  • the etching amount is adjusted so that the bottom surface of the first trench 200 a is above the first reference surface 203. Specifically, the etching amount is about 150 nm to 250 nm.
  • the sacrificial film 251 is selectively removed by etching, and the substrate 200 is etched again using the sidewall spacers 252 as a mask. Thereby, the first trench 200 a is dug down to the first reference plane 203. Further, the portion of the substrate 200 where the sacrificial film 251 has been formed is dug down to the second reference plane 204 to form the second trench 200b. Since the portion covered with the sidewall spacer 252 of the substrate 200 remains without being etched, the fin 221A and the fin 221B are formed.
  • the first reference surface 203 is between the fins 221A adjacent to one side of the fin 221B, and the second reference surface 204 is between the fins 221A adjacent to the other side.
  • the fins 221 ⁇ / b> A and 221 ⁇ / b> B adjacent to each other across the second reference surface 204 are integrally formed so that the end portions are connected to each other and surround the second reference surface 204.
  • the fins 221 that are independent of each other are not necessarily formed, and if the sidewall spacer 252 is not formed on the short side of the sacrificial film 251, the fins 221 that are independent from each other are formed.
  • the width w of the fin 221A and the fin 221B is determined by the width of the sidewall spacer 252, and the distance d2 between the adjacent fin 221A and the fin 221B across the second reference surface 204 is determined by the width of the sacrificial film 251.
  • the interval d2 between the fins 221A and 221B adjacent to each other with the first reference surface 203 interposed therebetween is determined by the interval between the sidewall spacers 252.
  • the width w may be about 5 nm to 30 nm, the interval d1 is 100 nm or more, and the interval d2 is 80 nm or less.
  • the lower limit of the distance d2 is determined by the lithography accuracy and the patterning process, but may be about 20 nm. Further, the height h1 of the fin 221 from the first reference plane 203 may be finally about 200 nm to 300 nm, and the height h2 from the second reference plane 204 may be about 25 nm to 105 nm.
  • an element isolation film forming film 231 made of a silicon oxide film or the like is formed on the entire surface of the substrate 200. Subsequently, the upper surface is planarized by CMP or the like, and the sidewall spacers 252 are removed.
  • the element isolation film formation film 231 is etched until the upper part of the fin 221 is exposed, and the first isolation surface 203 is formed on the first reference surface 203.
  • An element isolation film 231A is formed, and a second element isolation film 231B is formed on the second reference plane 204.
  • the etching amount may be adjusted so that the fins 221 protrude about 20 nm to 100 nm on the first element isolation film 231A and the second element isolation film 231B.
  • the thickness of the second element isolation film 231B is preferably about 5 nm to 50 nm.
  • a gate insulating film 241 and a gate electrode 243 are formed by the CVD method, the ALD method, or the like.
  • the gate insulating film 241 is also formed on the portion of the second element isolation film 231B between the fin 221A and the fin 221B. . Therefore, the gate insulating film 241 that covers the adjacent fins 221A and 221B is integrally formed.
  • the gate insulating film 241 is not formed on the portion between the fin 221A and the fin 221B in the second element isolation film 231B. Therefore, the gate insulating film 241 is formed only in the upper part of the fin 221A and the fin 221B above the first element isolation film 231A and the second element isolation film 231B. Thereafter, an impurity junction is formed, and an interlayer insulating film 234 and a contact plug 236 are formed. Furthermore, a wiring layer is formed as necessary.
  • the semiconductor device of this embodiment can form a portion having a wide gap between the fins 221 and a portion having a narrow gap only by etching the substrate 200 using the sacrificial film 251 and the sidewall spacer 252. Therefore, the process of forming the fins 221 can be greatly simplified. Further, the distance between the fins 221 ⁇ / b> A and the fins 211 ⁇ / b> B that are adjacent to each other with the second reference surface 204 interposed therebetween can be set by the width of the sacrificial film 251. Accordingly, the interval between the fins can be made narrower than when the interval between adjacent fins is set by the opening of the mask pattern. In some cases, it is possible to reduce the distance between the fins 221A and 221B beyond the limits of lithography.
  • the second element isolation film 231 ⁇ / b> B is formed on the second reference surface 204.
  • the second element isolation film 231 ⁇ / b> B may not be formed, and the gate insulating film 241 may be in contact with the second reference surface 204. Accordingly, a planar transistor is formed on the second reference plane 204 between the fin transistor 211A and the fin transistor 211B. Therefore, the driving force per unit area can be improved effectively, and the semiconductor device can be further miniaturized.
  • the reference plane 204 may be exposed.
  • the semiconductor device and the manufacturing method thereof of the present disclosure are less likely to generate voids in the element isolation film of the fin transistor formed on the bulk silicon substrate, and are useful as a semiconductor device including a plurality of fin transistors, a manufacturing method thereof, and the like. is there.

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Abstract

　半導体装置は、第１の基準面１０３及び第１の基準面１０３よりも高い位置に設けられた第２の基準面１０４を有するシリコン基板１００を備えている。シリコン基板１００の上には、互いに間隔をおいて、上面が第２の基準面１０３よりも高い位置にあり、フィントランジスタを構成するフィン１２１及びフィン１２２が形成されている。第１の基準面１０３の上には、上面がフィン１２１及びフィン１２２の上面よりも低い位置にある第１の素子分離膜１３１Ａが形成されている。第１の基準面１０３を挟んで隣接する２つのフィン１２１の間隔は、第２の基準面１０４を挟んで隣接する２つのフィン１２２の間隔よりも広い。

Description

半導体装置及びその製造方法
　本開示は半導体装置及びその製造方法に関し、特にチャネルにフィン構造を用いたフィン型電界効果トランジスタを備えた半導体装置及びその製造方法に関する。
　半導体集積回路装置の高集積化、高機能化及び高速化のために、さらに微細な半導体デバイスが常に求められている。ゲート長３０ｎｍ以下の半導体デバイス(トランジスタ)において、短チャネル効果は大きな課題であり、従来の平面型(Planar)デバイスに用いられているプロセス技術とその応用のみでは解決するのが困難である。そこで、シリコン基板をエッチングして形成したフィンと、フィンの表面に形成されたゲート絶縁膜と、フィンを両側から挟むゲート電極とを有する、ダブルゲート構造の立体型デバイスによる短チャネル効果の抑制が検討されている。立体型デバイスの中でも、フィン型電界効果トランジスタ（ＦＩＮＦＥＴ、以下フィントランジスタと称する。）は、他の立体型デバイスと比べて平面型デバイスの製造プロセスとの互換性が高い。このため、従来のプロセス技術を最適化することにより比較的容易に形成することができる。また、ダブルゲート構造を１度のリソグラフィにより同時に形成するため、ゲート間のアライメントずれがなく、プロセス上特性ばらつきが比較的小さなデバイスを作製することができる。
　互いに分離されたフィンを容易に形成することができるため、シリコン層の間に絶縁層が形成されたシリコンオンインシュレータ（ＳＯＩ）基板を用いてフィントランジスタを形成する方法が検討されている（例えば、特許文献１を参照。）。しかし、フィントランジスタはその構造上、チャネル領域外の寄生抵抗(Source／Drain-Extension抵抗やシリサイド界面抵抗)が大きくなる。また、その立体構造によりチャネル-チャネル間に寄生容量が発生するため、動作特性が劣化するという問題を有している。この問題を解決するために、バルクシリコン基板上にフィントランジスタを形成することが検討されている（例えば、非特許文献１を参照。）。バルクシリコン基板上にフィントランジスタを形成すれば、必要に応じてフィントランジスタと従来の平面型デバイスとを混載することが可能となる。フィントランジスタと平面型デバイスとの混載により、フィントランジスタよりも平面型デバイスが優位となる部分には平面型デバイスを継続して利用することが可能となる。
特開２００８－１４１０９７号公報
T. Park, et al., "Static noise margin of the full DG-CMOS SRAM cell using bulk　FinFETs (Omega MOSFETs)," in IEDM Tech. Dig., ２００３年, ２-２, ｐ.２７-３０
　しかしながら、従来のバルクシリコン基板上に形成されたフィントランジスタは、次のような問題を有している。バルクシリコン基板上にフィントランジスタを形成する場合には、通常はフィン同士を分離するために、フィン間に素子分離トレンチを形成する必要がある。半導体装置の微細化が進みフィン間のピッチが狭くなると、フィン間の素子分離トレンチのアスペクト比が高くなる。これにより、素子分離トレンチへの素子分離膜の埋め込みが困難となり、素子分離膜中にボイドが発生する。ボイドが発生した場合、ボイド中に異物が残留したり、ボイド中にゲート絶縁膜やゲート電極材料が堆積されたり、パーティクルが発生したりするため、歩留まりの低下及び特性異常が生じる。
　本開示は、前記の問題を解決し、微細化した場合においてもフィントランジスタの素子分離膜中にボイドが発生しにくい構造の半導体装置を実現できるようにすることを目的とする。
　前記の目的を達成するため、本開示は半導体装置を、バルク基板上に形成したフィントランジスタのうちの一部において、素子分離の深さを浅くした構成とする。
　具体的に、例示の半導体装置は、第１の基準面及び該第１の基準面よりも高い位置に設けられた第２の基準面を有するシリコン基板と、シリコン基板の上に互いに間隔をおいて形成され、上面が第２の基準面よりも高い位置にあり、フィントランジスタを構成する複数のフィンと、第１の基準面の上に形成され、上面がフィンの上面よりも低い位置にある第１の素子分離膜とを備え、第１の基準面を挟んで隣接する２つのフィン同士の間隔は、第２の基準面を挟んで隣接する２つのフィン同士の間隔よりも広いことを特徴とする。
　例示の半導体装置は、第１の基準面を挟んで隣接する２つのフィン同士の間隔が、第２の基準面を挟んで隣接する２つのフィン同士の間隔よりも広い。このため、フィン同士の間に厚い素子分離膜を形成する場合に、ボイドが発生しにくい。また、厚い素子分離膜を形成する必要がない部分においては、フィン同士の間隔が狭く集積度を向上させることができる。従って、フィントランジスタの特性を低下させることなく、半導体装置の微細化が可能となる。
　例示の半導体装置において、複数のフィンは、第１の基準面の上に形成された第１のフィンと、第２の基準面の上に形成された第２のフィンとを含み、第１のフィンは、第１のフィントランジスタを構成し、第２のフィンは、第２のフィントランジスタを構成し、第１のフィントランジスタは、第１のフィンと、第１のフィンにおける第１の素子分離膜よりも上側の部分を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜を覆う第１のゲート電極とを有し、第２のフィントランジスタは、第２のフィンと、第２のフィンの側壁の少なくとも一部及び上面を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を覆う第２のゲート電極とを有していてもよい。
　例示の半導体装置は、第２の基準面の上に形成され、上面が第２のフィンの上面よりも下側に位置する第２の素子分離膜をさらに備え、第２のゲート絶縁膜は、第２のフィンにおける第２の素子分離膜よりも上側の部分を覆うように形成されていてもよい。
　この場合において、第１の素子分離膜の上面の位置と、第２の素子分離膜の上面の位置とは高さが等しい構成であってもよい。
　例示の半導体装置において、第２のゲート絶縁膜は、第２のフィンの側壁及び上面並びに及び第２の基準面の上を覆うように形成され、互いに隣接する第２のフィントランジスタにおける第２のゲート絶縁膜は、一体に形成されていてもよい。
　例示の半導体装置において、第２のフィントランジスタは互いに電気的に並列に接続されていてもよい。
　例示の半導体装置において、隣接する第２のフィントランジスタにおける第２のゲート電極は、一体に形成されていてもよい。
　例示の半導体装置において、一のフィンと隣接するフィンの一方は、第１の基準面を挟んで隣接し、他方は、第２の基準面を挟んで隣接し、一のフィンにより構成されたフィントランジスタと、一のフィンと第２の基準面を挟んで隣接するフィンにより構成されたフィントランジスタとは、互いに電気的に並列に接続されている構成としてもよい。
　この場合において、一のフィンと、一のフィンと第２の基準面を挟んで隣接するフィンとは、第２の基準面を囲むように一体に形成されていてもよい。
　例示の半導体装置は、第２の基準面の上に形成され、上面がフィンの上面よりも下側に位置する第２の素子分離膜をさらに備えていてもよい。
　この場合において、第１の素子分離膜の上面と、第２の素子分離膜の上面とは高さが等しい構成としてもよい。
　例示の半導体装置において、並列に接続された２つのフィントランジスタのゲート絶縁膜は一体に形成され、ゲート絶縁膜は第２の基準面と接して形成されていることが好ましい。
　例示の半導体装置において、並列に接続された２つのフィントランジスタのゲート電極は一体に形成されていることが好ましい。
　本開示における第１の半導体装置の製造方法は、シリコン基板の第１の領域を選択的にエッチングすることにより、第１の領域にトレンチ及び該トレンチに囲まれた第１のフィンを形成する工程（ａ）と、シリコン基板を選択的にエッチングすることにより、トレンチの底面を第１の基準面まで掘り下げ、第２の領域において第１の基準面よりも高い位置に第２の基準面を形成すると共に複数の第２のフィンを形成する工程（ｂ）と、第１の基準面の上に上面が第１のフィンの上面よりも低い位置にある第１の素子分離膜を形成する工程（ｃ）と、第１のフィントランジスタを構成する第１のゲート絶縁膜及び第１のゲート電極を、第１のフィンの第１の素子分離膜よりも上側の部分を覆うように形成すると共に、第２のフィントランジスタを構成する第２のゲート絶縁膜及び第２のゲート電極を、第２のフィンの側壁の少なくとも一部及び上面を覆うように形成する工程（ｄ）とを備え、第１のフィン同士の間隔は、第２のフィン同士の間隔よりも広く、互いに隣接する第２のフィントランジスタの第２のゲート電極は、一体に形成されていることを特徴とする。
　第１の半導体装置の製造方法は、シリコン基板を選択的にエッチングすることにより、トレンチの底面を第１の基準面まで掘り下げ、第２の領域において第１の基準面よりも高い位置に第２の基準面を形成すると共に複数の第２のフィンを形成する工程を備えている。このため、フィン同士の間隔が広い領域においては素子分離膜を形成するトレンチを深くし、フィン同士の間隔が狭い領域においては素子分離膜を形成するトレンチを浅くすることが容易にできる。従って、素子分離膜にボイドが生じにくく且つ微細化されたフィントランジスタを有する半導体装置を容易に製造することが可能となる。
　第１の半導体装置の製造方法において、工程（ｃ）では、第２の基準面の上に上面が第２のフィンの上面よりも低い位置にある第２の素子分離膜を形成してもよい。また、工程（ｄ）では、第２のゲート絶縁膜を第２の基準面の上に接するように形成してもよい。
　本開示における第２の半導体装置の製造方法は、シリコン基板の上に犠牲膜及び犠牲膜の側面上を覆うサイドウォールスペーサを形成する工程（ａ）と、犠牲膜及びサイドウォールスペーサをマスクとしてシリコン基板をエッチングすることにより第１のトレンチを形成する工程（ｂ）と、サイドウォールスペーサを残し且つ犠牲膜を除去した状態においてシリコン基板をエッチングすることにより、第１のトレンチの底面を第１の基準面まで掘り下げると共に、犠牲膜が形成されていた部分を第１の基準面よりも高い第２の基準面まで掘り下げて第２のトレンチを形成し且つサイドウォールスペーサが形成された部分にフィンを形成する工程（ｃ）と、第１の基準面の上に上面がフィンの上面よりも低い位置にある第１の素子分離膜を形成する工程（ｄ）と、フィントランジスタを構成するゲート絶縁膜及びゲート電極をフィンの第１の素子分離膜よりも上側の部分及び第２の基準面の上を覆うように形成する工程（ｅ）とを備えていることを特徴とする。
　第２の半導体装置の製造方法は、サイドウォールスペーサを残し且つ犠牲膜を除去した状態においてシリコン基板をエッチングすることにより、第１のトレンチの底面を第１の基準面まで掘り下げると共に、犠牲膜が形成されていた部分を第１の基準面よりも高い第２の基準面まで掘り下げて第２のトレンチを形成し且つサイドウォールスペーサが形成された部分にフィンを形成する工程を備えている。このため、フィン同士の間隔が広い領域においては素子分離膜を形成するトレンチを深くし、フィン同士の間隔が狭い領域においては素子分離膜を形成するトレンチを浅くすることが容易にできる。また、フィン同士の間隔を非常に狭くすることができ、リソグラフィの限界を超えて微細化することも可能となる。従って、素子分離膜にボイドが生じにくく且つ微細化されたフィントランジスタを有する半導体装置を容易に製造することが可能となる。
　第２の半導体装置の製造方法において、工程（ｄ）では、第２の基準面の上に上面がフィンの上面よりも低い位置にある第２の素子分離膜を形成してもよい。
　第２の半導体装置の製造方法において、工程（ｅ）では、ゲート絶縁膜を第２の基準面の上に接するように形成してもよい。
　本開示の半導体装置及びその製造方法によれば、微細化した場合においてもフィントランジスタの素子分離膜中におけるボイドの発生を抑えることができる。
（ａ）及び（ｂ）は第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ－Ｉｂ線における断面図である。 第１の実施形態に係る半導体層の製造方法を工程順に示す断面図である。 第１の実施形態に係る半導体層の製造方法の一工程を示す平面図である。 第１の実施形態に係る半導体層の製造方法を工程順に示す断面図である。 第１の実施形態に係る半導体層の製造方法を工程順に示す断面図である。 第１の実施形態の一変形例に係る半導体装置を示す断面図である。 第１の実施形態の一変形例に係る半導体層の製造方法の一工程を示す断面図である。 （ａ）及び（ｂ）は第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ－VIIIｂ線における断面図である。 第２の実施形態に係る半導体層の製造方法を工程順に示す断面図である。 第２の実施形態に係る半導体層の製造方法の一工程を示す平面図である。 第２の実施形態に係る半導体層の製造方法を工程順に示す断面図である。 第２の実施形態の一変形例に係る半導体装置を示す断面図である。 第２の実施形態の一変形例に係る半導体層の製造方法の一工程を示す断面図である。
　（第１の実施形態）
　第１の実施形態について、図面を参照して説明する。図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり（ａ）は平面構成を示し（ｂ）は（ａ）のＩｂ－Ｉｂ線におけるの断面構成を示す。但し、図１（ａ）において層間絶縁膜の記載は省略している。図１に示すように、本実施形態の半導体装置は、基板１００に形成された第１のフィントランジスタ１１１と第２のフィントランジスタ１１２とを備えている。
　基板１００はバルクシリコンの基板であり、第１の基準面１０３を有する第１の領域１０１と、第１の基準面１０３よりも高い位置に形成された第２の基準面１０４を有する第２の領域１０２とが設けられている。
　第１の領域１０１には、第１のフィン１２１が互いに間隔をおいて形成されている。第２の領域１０２には、第２のフィン１２２が互いに間隔をおいて形成されている。第１の基準面１０３の上には第１の素子分離膜１３１Ａが形成されており、第２の基準面１０４の上には第２の素子分離膜１３１Ｂが形成されている。第１の素子分離膜１３１Ａの上面の位置と第２の素子分離膜１３１Ｂの上面の位置は揃っており、第１の素子分離膜１３１Ａの膜厚は第２の素子分離膜１３１Ｂの膜厚よりも厚い。また、第１のフィン１２１の上面は第１の素子分離膜１３１Ａの上面よりも上側に位置し、第１のフィン１２１は第１の素子分離膜１３１Ａから突出している。第２のフィン１２２の上面は第２の素子分離膜１３１Ｂの上面よりも上側に位置し、第２のフィン１２２は第２の素子分離膜１３１Ｂから突出している。第１のフィン１２１同士の間隔は、第２のフィン１２２同士の間隔よりも広くなっている。
　第１のフィン１２１における第１の素子分離膜１３１Ａよりも上側の部分は、選択的に第１のゲート絶縁膜１４１に覆われている。第１のゲート絶縁膜１４１の上には、第１のゲート絶縁膜１４１を覆うように第１のゲート電極１４３が形成されている。第１のゲート電極１４３の側壁上には絶縁性の第１のサイドウォール１４５が形成されている。第１のフィン１２１における第１のゲート電極１４３及び第１のサイドウォール１４５に覆われた部分の両側は、一方が第１のフィントランジスタ１１１のソース領域となり他方がドレイン領域となる。
　第２のフィン１２２における第２の素子分離膜１３１Ｂよりも上側の部分は、選択的に第２のゲート絶縁膜１４２に覆われている。ＣＶＤ（Chemical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法等によりゲート絶縁膜を形成した場合には、第２の素子分離膜１３１Ｂの第２のフィン１２２同士の間の部分の上にも第２のゲート絶縁膜１４２が形成される。従って、隣接する第２のフィン１２２を覆う第２のゲート絶縁膜１４２は一体に形成される。また、熱酸化法によりゲート絶縁膜を形成した場合には、第２の素子分離膜１３１Ｂの第２のフィン１２２同士の間の部分の上には第２のゲート絶縁膜１４２が形成されない。従って、第２のフィン１２２における第２の素子分離膜１３１Ｂよりも上側の部分のみに第２のゲート絶縁膜１４２が形成される。第２のゲート絶縁膜１４２の上には、第２のゲート絶縁膜１４２を覆うように第２のゲート電極１４４が形成されている。従って、隣接する第２のフィントランジスタ１１２における第２のゲート電極は、複数の第２のフィン１２２上に跨って形成されている。第２のゲート電極１４４の側壁上には絶縁性の第２のサイドウォール１４６が形成されている。第２のフィン１２２における第２のゲート電極１４４及び第２のサイドウォール１４６に覆われた部分の両側は、一方が第２のフィントランジスタ１１２のソース領域となり他方がドレイン領域となる。第２の領域１０２に形成された第２のフィントランジスタ１１２は、第２のゲート電極１４４が一体に形成されているため、互いに電気的に並列に接続されている。
　第１の素子分離膜１３１Ａ及び第２の素子分離膜１３１Ｂの上には、第１のゲート電極１４３及び第２のゲート電極１４４を覆うように層間絶縁膜１３４が形成されている。層間絶縁膜１３４には、第１のゲート電極１４３、第２のゲート電極１４４、ソース領域及びドレイン領域のいずれかと接続されたコンタクトプラグ１３６が形成されている。
　次に、第１の実施形態に係る半導体装置の製造方法について説明する。まず、図２（ａ）に示すようにバルクシリコン基板である、基板１００の上に膜厚が１０ｎｍ程度のシリコン酸化膜１５１Ａと膜厚が１００ｎｍ程度のシリコン窒化膜１５１Ｂとを順次積層する。続いて、第１の保護膜１５１の上に第１のレジストパターンをリソグラフィにより形成する。この後、第１のレジストパターンをマスクとしてシリコン窒化膜１５１Ｂ及びシリコン酸化膜１５１Ａを順次エッチングして、所定の位置に第１の保護膜１５１を形成する。この後、第１のレジストパターンを除去する。第１の保護膜１５１は、互いに間隔をおいてストライプ状に形成する。ストライプの幅ｗは５ｎｍ～３０ｎｍ程度とする。第１の領域１０１におけるストライプ同士の間隔ｄ１は、約１００ｎｍ以上とする。第２の領域１０２における間隔ｄ２は約８０ｎｍ以下とする。間隔ｄ２の下限はリソグラフィの精度やパターニングプロセスによって決まるが、通常は２０ｎｍ程度となる。第１の領域１０１においては、ストライプが不連続となっていてもよい。
　次に、図２（ｂ）に示すように、基板１００上の全面に膜厚が１０ｎｍ程度のシリコン酸化膜１５４Ａ及び膜厚が１００ｎｍ程度のシリコン窒化膜１５４Ｂを順次堆積して第２の保護膜１５４を形成する。続いて、第１の領域１０１を露出し第２の領域１０２の上を覆う第２のレジストパターン１５５をリソグラフィにより形成する。
　次に、図２（ｃ）に示すように、第２のレジストパターン１５５をマスクとして第２の保護膜１５４をエッチングして、第１の領域１０１において第１の保護膜１５１を露出させる。この後、第２のレジストパターン１５５を除去する。これにより、図３に示すように第１の領域１０１は第１の保護膜１５１によりストライプ状に覆われ、第２の領域１０２は第２の保護膜１５４により全体が覆われた状態となる。
　続いて、第１の保護膜１５１及び第２の保護膜１５４をマスクとして、基板１００をエッチングする。これにより、第１の領域１０１には第１のフィン１２１及びそれを囲むトレンチ１００ａが形成される。但し、トレンチ１００ａの底面は、第１の基準面１０３よりも上側になるようにエッチング量を調整する。具体的には、エッチング量を１５０ｎｍ～２５０ｎｍ程度とする。
　次に、図４（ａ）に示すように、第２の領域１０２を露出し、第１の領域１０１を覆う第３のレジストパターン１５７をリソグラフィにより形成する。続いて、第３のレジストパターン１５７をマスクとして第２の保護膜１５４をエッチングし、第２の領域１０２において第１の保護膜１５１を露出させる。
　次に、図４（ｂ）に示すように、第３のレジストパターン１５７を除去した後、第１の保護膜１５１をマスクとして第１の領域１０１及び第２の領域１０２をエッチングする。これにより、トレンチ１００ａは第１の基準面１０３まで掘り下げられる。また、第２の領域１０２の露出部分は、第２の基準面１０４まで掘り下げられ、第２のフィン１２２が形成される。第１のフィン１２１の第１の基準面１０３からの高さｈ１は最終的に２００ｎｍ～３００ｎｍ程度とし、第２のフィン１２２の第２の基準面１０４からの高さｈ２は２５ｎｍ～１０５ｎｍ程度とすればよい。
　次に、図４（ｃ）に示すように、基板１００上の全面にシリコン酸化膜等からなる素子分離膜形成膜１３１を形成した後、化学機械研磨（ＣＭＰ）法を用いて上面を平坦化する。
　次に、図５（ａ）に示すように、素子分離膜形成膜１３１を所定の深さまでウェットエッチング等によりエッチングした後、シリコン窒化膜１５１Ｂ及びシリコン酸化膜１５１Ａを順次ウェットエッチング等により除去する。これにより、第１の基準面１０３の上には第１の素子分離膜１３１Ａが形成され、第２の基準面１０４の上には第２の素子分離膜１３１Ｂが形成される。素子分離膜形成膜１３１を除去する前にシリコン窒化膜１５１Ｂを除去してもよいが、この場合には、素子分離膜の肩部分が削れ、いわゆるディボットという窪みが形成されるおそれがある。第１の素子分離膜１３１Ａ及び第２の素子分離膜１３１Ｂの上に、第１のフィン１２１及び第２のフィン１２２が２０ｎｍ～１００ｎｍ程度突出するように、素子分離膜形成膜１３１のエッチング量を調整すればよい。但し、第２の素子分離膜１３１Ｂの膜厚は５ｎｍ～５０ｎｍ程度とすることが好ましい。
　次に、図５（ｂ）に示すように、基板１００上の全面にシリコン酸化膜及びポリシリコン膜を形成した後、選択的にドライエッチングを行い、第１のゲート絶縁膜１４１及び第１のゲート電極１４３と、第２のゲート絶縁膜１４２及び第２のゲート電極１４４を形成する。ここで、ＣＶＤ法又はＡＬＤ法等によりゲート絶縁膜を形成した場合には、第２の素子分離膜１３１Ｂの第２のフィン１２２同士の間の部分の上にも第２のゲート絶縁膜１４２が形成される。従って、隣接する第２のフィン１２２を覆う第２のゲート絶縁膜１４２は一体に形成される。また、熱酸化法によりゲート絶縁膜を形成した場合には、第２の素子分離膜１３１Ｂの第２のフィン１２２同士の間の部分の上には第２のゲート絶縁膜１４２が形成されない。従って、第２のフィン１２２における第２の素子分離膜１３１Ｂよりも上側の部分のみに第２のゲート絶縁膜１４２が形成される。この後、不純物接合の形成を行い、層間絶縁膜１３４及びコンタクトプラグ１３６の形成を行う。さらに、必要に応じて配線層の形成を行う。
　フィントランジスタの場合、素子間の分離を素子分離膜により行う。このため、素子分離膜の膜厚が薄くなると、隣接する素子に同じ電圧が加わったり、リーク電流が増大したりする。このため、素子分離膜の膜厚を薄くすることは困難である。厚い素子分離膜を形成する場合には、ボイドの発生を防止するためにフィン同士の間隔を広くする必要がある。一方、駆動能力を大きくするために、複数のフィントランジスタを並列に接続することが行われる。この場合には、各トランジスタを分離する必要がないため、素子分離膜は薄くても問題ない。素子分離膜が薄い場合にはボイドが発生しにくいため、フィン同士の間隔を狭くしても問題ない。
　本実施形態の半導体装置は、独立したフィントランジスタを形成する領域においては、フィントランジスタ同士の間隔を比較的広くし、素子分離膜へのボイドの発生を抑えている。一方、並列に接続されたフィントランジスタを形成する領域においては、フィントランジスタ同士の間隔を独立したフィントランジスタを形成する領域よりも狭くし、素子の集積度を向上させている。これにより、半導体装置の微細化と高性能化が可能となる。
　（第１の実施形態の一変形例）
　第１の実施形態においては、第２の領域１０２において第２の基準面１０４の上に第２の素子分離膜１３１Ｂを形成している。しかし、図６に示すように、第２の素子分離膜１３１Ｂを形成せず、第２のゲート絶縁膜１４２が第２の基準面１０４の上に接した構造としてもよい。これにより、第２の領域１０２のおける第２のフィン１２２同士の間の部分に、平面型のトランジスタが形成される。このため、第２の領域１０２においては、複数のフィントランジスタと複数の平面型のトランジスタとが互いに電気的に並列に接続されている。従って、効果的に単位面積当たりの駆動力を向上させることができ、半導体装置のさらなる微細化が可能となる。
　本変形例の半導体装置を形成する場合には、第１の実施形態における図５（ａ）に示す工程において、図７に示すように、素子分離膜形成膜１３１をエッチングする際に第２の基準面１０４が露出するようにすればよい。
　（第２の実施形態）
　第２の実施形態について、図面を参照して説明する。図８（ａ）及び（ｂ）は第２の実施形態に係る半導体装置であり（ａ）は平面構成を示し、（ｂ）は（ａ）のVIIIｂ－VIIIｂ線におけるの断面構成を示す。但し、図８（ａ）において層間絶縁膜の記載は省略している。図８に示すように、バルクシリコン基板である基板２００は、第１の基準面２０３と第１の基準面２０３よりも高い位置に設けられた第２の基準面２０４とを有している。第１の基準面２０３と第２の基準面２０４との境界部には、フィン２２１が形成されている。フィン２２１は、第２の基準面２０４を挟んで両側にフィン２２１Ａとフィン２２１Ｂがそれぞれ形成されている。本実施形態においては、第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとは、端部が互いに接続され一体に形成されている。しかし、必ずしも一体に形成されている必要はなく、第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとが独立していてもよい。一体に形成された、第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとの間隔ｄ１は、第１の基準面２０３を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとの間隔ｄ２よりも狭い。
　第１の基準面２０３の上には第１の素子分離膜２３１Ａが形成されており、第２の基準面２０４の上には第２の素子分離膜２３１Ｂが形成されている。第１の素子分離膜２３１Ａの上面の位置と第２の素子分離膜２３１Ｂの上面の位置は揃っており、第１の素子分離膜２３１Ａの膜厚は第２の素子分離膜２３１Ｂの膜厚よりも厚い。また、フィン２２１の上面は第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂの上面よりも上側に位置し、フィン２２１は第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂから突出している。
　フィン２２１における第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂよりも上側の部分は、選択的にゲート絶縁膜２４１に覆われている。ゲート絶縁膜２４１の上には、ゲート絶縁膜２４１を覆うようにゲート電極２４３が形成されている。ゲート電極２４３の側壁上にはサイドウォール２４５が形成されている。フィン２２１におけるゲート電極２４３及びサイドウォール２４５に覆われた部分の両側は、一方がフィントランジスタのソース領域となり他方がドレイン領域となる。
　フィン２２１Ａにより構成されたフィントランジスタ２２１Ａと、第２の基準面２０４を挟んで隣接するフィン２２１Ｂにより構成されたフィントランジスタ２１１Ｂとは、ゲート絶縁膜２４１及びゲート電極２４３がそれぞれ一体に形成されており、互いに電気的に並列に接続されている。なお、ゲート絶縁膜２４１は第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂの上には必ずしも形成する必要はない。例えば熱酸化法によりフィン２２１Ａ及びフィン２２１Ｂにおける第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂよりも上側の部分のみに選択的にゲート絶縁膜２４１を形成してもよい。一方、第１の基準面２０３を挟んで隣接する２つのフィントランジスタ２１１Ａ同士及び２１１Ｂ同士は互いに独立したフィントランジスタである。
　第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂの上には、ゲート電極２４３を覆うように層間絶縁膜２３４が形成されている。層間絶縁膜２３４には、ゲート電極２４３、ソース領域及びドレイン領域のいずれかと接続されたコンタクトプラグ２３６が形成されている。
　次に、第２の実施形態に係る半導体装置の製造方法について説明する。まず、図９（ａ）に示すように、バルクシリコン基板である基板２００の上に膜厚が５０ｎｍ～１００ｎｍ程度のシリコンゲルマニウム（ＳｉＧｅ）層を堆積した後、リソグラフィを用いてレジストパターンを形成する。形成したレジストパターンをマスクとしてＳｉＧｅ層をエッチングすることにより、犠牲膜２５１を形成する。続いて、基板２００の上に膜厚が５ｎｍ～４０ｎｍ程度のシリコン窒化膜を堆積した後、エッチバックを行うことにより、犠牲膜２５１の側壁上にサイドウォールスペーサ２５２を形成する。犠牲膜２５１とサイドウォールスペーサ２５２との間のエッチング選択比を確保することができれば、犠牲膜２５１及びサイドウォールスペーサ２５２の材質は変更してかまわない。例えば、サイドウォールスペーサ２５２にシリコン窒化膜を用いる場合には、犠牲膜２５１にシリコン酸化膜を用いてもよい。また、サイドウォールスペーサ２５２と基板２００との間に薄いシリコン酸化膜を形成してもよい。
　次に、図９（ｂ）に示すように、犠牲膜２５１及びサイドウォールスペーサ２５２をマスクとして基板２００をエッチングして第１のトレンチ２００ａを形成する。但し、第１のトレンチ２００ａの底面は、第１の基準面２０３よりも上側になるようにエッチング量を調整する。具体的には、エッチング量を１５０ｎｍ～２５０ｎｍ程度とする。
　次に、図９（ｃ）に示すように、犠牲膜２５１をエッチングにより選択的に除去し、サイドウォールスペーサ２５２をマスクとして基板２００を再びエッチングする。これにより、第１のトレンチ２００ａは第１の基準面２０３まで掘り下げられる。また、基板２００における犠牲膜２５１が形成されていた部分は、第２の基準面２０４まで掘り下げられ、第２のトレンチ２００ｂが形成される。基板２００のサイドウォールスペーサ２５２に覆われた部分はエッチングされずに残るため、フィン２２１Ａ及びフィン２２１Ｂが形成される。フィン２２１Ｂの一方の側に隣接するフィン２２１Ａとの間は第１の基準面２０３となり、他方の側に隣接するフィン２２１Ａとの間は第２の基準面２０４となる。図１０に示すように第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとは、端部が互いに接続され第２の基準面２０４を囲むように一体に形成されている。但し、一体に形成されている必要はなく、犠牲膜２５１の短辺側にサイドウォールスペーサ２５２を形成しなければ、互いに独立したフィン２２１が形成される。
　フィン２２１Ａ及びフィン２２１Ｂの幅ｗは、サイドウォールスペーサ２５２の幅によって決定され、第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとの間隔ｄ２は、犠牲膜２５１の幅によって決定される。また、第１の基準面２０３を挟んで隣接するフィン２２１Ａとフィン２２１Ｂとの間隔ｄ２は、サイドウォールスペーサ２５２同士の間隔によって決定される。幅ｗは５ｎｍ～３０ｎｍ程度とすればよく、間隔ｄ１は１００ｎｍ以上とし、間隔ｄ２は８０ｎｍ以下とする。間隔ｄ２の下限は、リソグラフィの精度やパターニングプロセスによって決まるが、２０ｎｍ程度とすればよい。また、フィン２２１の第１の基準面２０３からの高さｈ１は最終的に２００ｎｍ～３００ｎｍ程度とし、第２の基準面２０４からの高さｈ２は２５ｎｍ～１０５ｎｍ程度とすればよい。
　次に、図１１（ａ）に示すように、基板２００上の全面にシリコン酸化膜等からなる素子分離膜形成膜２３１を形成する。続いて、ＣＭＰ法等により上面を平坦化し、サイドウォールスペーサ２５２を除去する。
　次に、図１１（ｂ）に示すように、素子分離膜形成膜２３１をフィン２２１の上部が露出するまで素子分離膜形成膜２３１をエッチングし、第１の基準面２０３の上に第１の素子分離膜２３１Ａを形成し、第２の基準面２０４の上に第２の素子分離膜２３１Ｂを形成する。第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂの上に、フィン２２１が２０ｎｍ～１００ｎｍ程度突出するようにエッチング量を調整すればよい。但し、第２の素子分離膜２３１Ｂの膜厚は５ｎｍ～５０ｎｍ程度とすることが好ましい。
　次に、図１１（ｃ）に示すように、基板２００上の全面にシリコン酸化膜及びポリシリコン膜を形成した後、選択的にドライエッチングを行い、ゲート絶縁膜２４１及びゲート電極２４３を形成する。ここで、ＣＶＤ法又はＡＬＤ法等によりゲート絶縁膜を形成した場合には、第２の素子分離膜２３１Ｂにおけるフィン２２１Ａとフィン２２１Ｂとの間の部分の上にもゲート絶縁膜２４１が形成される。従って、隣接するフィン２２１Ａとフィン２２１Ｂを覆うゲート絶縁膜２４１は一体に形成される。なお、熱酸化法によりゲート絶縁膜を形成した場合には、第２の素子分離膜２３１Ｂにおけるフィン２２１Ａとフィン２２１Ｂとの間の部分の上にはゲート絶縁膜２４１が形成されない。従って、フィン２２１Ａ及びフィン２２１Ｂにおける第１の素子分離膜２３１Ａ及び第２の素子分離膜２３１Ｂよりも上側の部分のみにゲート絶縁膜２４１が形成される。この後、不純物接合の形成を行い、層間絶縁膜２３４及びコンタクトプラグ２３６の形成を行う。さらに、必要に応じて配線層の形成を行う。
　本実施形態の半導体装置は、犠牲膜２５１とサイドウォールスペーサ２５２を用いて基板２００をエッチングするだけで、フィン２２１の間隔が広い部分と狭い部分とを形成することができる。従って、フィン２２１を形成する工程を非常に簡略化することができる。また、第２の基準面２０４を挟んで隣接するフィン２２１Ａとフィン２１１Ｂとの間隔は犠牲膜２５１の幅により設定することができる。従って、マスクパターンの開口部によって隣接するフィン同士の間隔を設定する場合よりも、フィン同士の間隔を狭くすることができる。場合によっては、リソグラフィの限界を超えてフィン２２１Ａとフィン２２１Ｂとの間隔を狭くすることも可能である。
　（第２の実施形態の一変形例）
　第２の実施形態においては、第２の基準面２０４の上に第２の素子分離膜２３１Ｂを形成している。しかし、図１２に示すように、第２の素子分離膜２３１Ｂを形成せず、ゲート絶縁膜２４１が第２の基準面２０４の上に接した構造としてもよい。これにより、フィントランジスタ２１１Ａとフィントランジスタ２１１Ｂとの間の第２の基準面２０４に、平面型のトランジスタが形成される。従って、効果的に単位面積当たりの駆動力を向上させることができ、半導体装置のさらなる微細化が可能となる。
　本変形例の半導体装置を形成する場合には、第２の実施形態における図１１（ｂ）に示す工程において、図１３に示すように、素子分離膜形成膜２３１をエッチングする際に第２の基準面２０４が露出するようにすればよい。
　本開示の半導体装置及びその製造方法は、バルクシリコン基板上に形成されたフィントランジスタの素子分離膜中にボイドが発生しにくく、複数のフィントランジスタを備えた半導体装置及びその製造方法等として有用である。
１００　　　基板
１００ａ　　トレンチ
１０１　　　第１の領域
１０２　　　第２の領域
１０３　　　第１の基準面
１０４　　　第２の基準面
１１１　　　第１のフィントランジスタ
１１２　　　第２のフィントランジスタ
１２１　　　第１のフィン
１２２　　　第２のフィン
１３１　　　素子分離膜形成膜
１３１Ａ　　第１の素子分離膜
１３１Ｂ　　第２の素子分離膜
１３４　　　層間絶縁膜
１３６　　　コンタクトプラグ
１４１　　　第１のゲート絶縁膜
１４２　　　第２のゲート絶縁膜
１４３　　　第１のゲート電極
１４４　　　第２のゲート電極
１４５　　　第１のサイドウォール
１４６　　　第２のサイドウォール
１５１　　　第１の保護膜
１５１Ａ　　シリコン酸化膜
１５１Ｂ　　シリコン窒化膜
１５４　　　第２の保護膜
１５４Ａ　　シリコン酸化膜
１５４Ｂ　　シリコン窒化膜
１５５　　　第２のレジストパターン
１５７　　　第３のレジストパターン
２００　　　基板
２００ａ　　第１のトレンチ
２００ｂ　　第２のトレンチ
２０３　　　第１の基準面
２０４　　　第２の基準面
２１１Ａ　　フィントランジスタ
２１１Ｂ　　フィントランジスタ
２２１　　　フィン
２２１Ａ　　フィン
２２１Ｂ　　フィン
２３１　　　素子分離膜形成膜
２３１Ａ　　第１の素子分離膜
２３１Ｂ　　第２の素子分離膜
２３４　　　層間絶縁膜
２３６　　　コンタクトプラグ
２４１　　　ゲート絶縁膜
２４３　　　ゲート電極
２４５　　　サイドウォール
２５１　　　犠牲膜
２５２　　　サイドウォールスペーサ

Claims (19)

  1. 　半導体装置は、
    　第１の基準面及び該第１の基準面よりも高い位置に設けられた第２の基準面を有するシリコン基板と、
    　前記シリコン基板の上に互いに間隔をおいて形成され、上面が前記第２の基準面よりも高い位置にあり、フィントランジスタを構成する複数のフィンと、
    　前記第１の基準面の上に形成され、上面が前記フィンの上面よりも低い位置にある第１の素子分離膜とを備え、
    　前記第１の基準面を挟んで隣接する２つのフィン同士の間隔は、前記第２の基準面を挟んで隣接する２つのフィン同士の間隔よりも広い。
  2. 　請求項１に記載の半導体装置において、
    　前記複数のフィンは、前記第１の基準面の上に形成された第１のフィンと、前記第２の基準面の上に形成された第２のフィンとを含み、
    　前記第１のフィンは、第１のフィントランジスタを構成し、
    　前記第２のフィンは、第２のフィントランジスタを構成し、
    　前記第１のフィントランジスタは、
    　前記第１のフィンと、
    　前記第１のフィンにおける前記第１の素子分離膜よりも上側の部分を覆う第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜を覆う第１のゲート電極とを有し、
    　前記第２のフィントランジスタは、
    　前記第２のフィンと、
    　前記第２のフィンの側壁の少なくとも一部及び上面を覆う第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜を覆う第２のゲート電極とを有している。
  3. 　請求項２に記載の半導体装置は、
    　前記第２の基準面の上に形成され、上面が前記第２のフィンの上面よりも下側に位置する第２の素子分離膜をさらに備え、
    　前記第２のゲート絶縁膜は、前記第２のフィンにおける前記第２の素子分離膜よりも上側の部分を覆うように形成されている。
  4. 　請求項３に記載の半導体装置において、
    　前記第１の素子分離膜の上面の位置と、前記第２の素子分離膜の上面の位置とは高さが等しい。
  5. 　請求項２に記載の半導体装置において、
    　前記第２のゲート絶縁膜は、前記第２のフィンの側壁及び上面並びに及び第２の基準面の上を覆うように形成され、
    　隣接する第２のフィントランジスタにおける前記第２のゲート絶縁膜は、一体に形成されている。
  6. 　請求項４に記載の半導体装置において、
    　前記第２のフィントランジスタは互いに電気的に並列に接続されている。
  7. 　請求項６に記載の半導体装置において、
    　隣接する前記第２のフィントランジスタにおける前記第２のゲート電極は、一体に形成されている。
  8. 　請求項１に記載の半導体装置において、
    　一の前記フィンと隣接するフィンの一方は、前記第１の基準面を挟んで隣接し、他方は、前記第２の基準面を挟んで隣接し、
    　前記一のフィンにより構成されたフィントランジスタと、前記一のフィンと第２の基準面を挟んで隣接するフィンにより構成されたフィントランジスタとは、互いに電気的に並列に接続されている。
  9. 　請求項８に記載の半導体装置において、
    　前記一のフィンと、該一のフィンと前記第２の基準面を挟んで隣接するフィンとは、前記第２の基準面を囲むように一体に形成されている。
  10. 　請求項９に記載の半導体装置は、
    　前記第２の基準面の上に形成され、上面が前記フィンの上面よりも下側に位置する第２の素子分離膜をさらに備えている。
  11. 　請求項１０に記載の半導体装置において、
    　前記第１の素子分離膜の上面と、前記第２の素子分離膜の上面とは高さが等しい。
  12. 　請求項９に記載の半導体装置において、
    　前記並列に接続された２つのフィントランジスタのゲート絶縁膜は一体に形成され、
    　前記ゲート絶縁膜は前記第２の基準面と接して形成されている。
  13. 　請求項１２に記載の半導体装置において、
    　前記並列に接続された２つのフィントランジスタのゲート電極は一体に形成されている。
  14. 　半導体装置の製造方法は、
    　シリコン基板の第１の領域を選択的にエッチングすることにより、前記第１の領域にトレンチ及び該トレンチに囲まれた第１のフィンを形成する工程（ａ）と、
    　前記シリコン基板を選択的にエッチングすることにより、前記トレンチの底面を第１の基準面まで掘り下げ、第２の領域において前記第１の基準面よりも高い位置に第２の基準面を形成すると共に複数の第２のフィンを形成する工程（ｂ）と、
    　前記第１の基準面の上に上面が前記第１のフィンの上面よりも低い位置にある第１の素子分離膜を形成する工程（ｃ）と、
    　第１のフィントランジスタを構成する第１のゲート絶縁膜及び第１のゲート電極を、前記第１のフィンの前記第１の素子分離膜よりも上側の部分を覆うように形成すると共に、第２のフィントランジスタを構成する第２のゲート絶縁膜及び第２のゲート電極を、前記第２のフィンの側壁の少なくとも一部及び上面を覆うように形成する工程（ｄ）とを備え、
    　前記第１のフィン同士の間隔は、前記第２のフィン同士の間隔よりも広く、
    　互いに隣接する前記第２のフィントランジスタの第２のゲート電極は、一体に形成されている。
  15. 　請求項１４に記載の半導体装置の製造方法において、
    　前記工程（ｃ）では、前記第２の基準面の上に上面が前記第２のフィンの上面よりも低い位置にある第２の素子分離膜を形成する。
  16. 　請求項１４に記載の半導体装置の製造方法において、
    　前記工程（ｄ）では、前記第２のゲート絶縁膜を前記第２の基準面の上に接するように形成する。
  17. 　半導体装置の製造方法は、
    　シリコン基板の上に犠牲膜及び該犠牲膜の側面上を覆うサイドウォールスペーサを形成する工程（ａ）と、
    　前記犠牲膜及びサイドウォールスペーサをマスクとして前記シリコン基板をエッチングすることにより第１のトレンチを形成する工程（ｂ）と、
    　前記サイドウォールスペーサを残し且つ前記犠牲膜を除去した状態において前記シリコン基板をエッチングすることにより、前記第１のトレンチの底面を第１の基準面まで掘り下げると共に、前記犠牲膜が形成されていた部分を前記第１の基準面よりも高い第２の基準面まで掘り下げて第２のトレンチを形成し且つ前記サイドウォールスペーサが形成された部分にフィンを形成する工程（ｃ）と、
    　前記第１の基準面の上に上面が前記フィンの上面よりも低い位置にある第１の素子分離膜を形成する工程（ｄ）と、
    　フィントランジスタを構成するゲート絶縁膜及びゲート電極を前記フィンの前記第１の素子分離膜よりも上側の部分及び前記第２の基準面の上を覆うように形成する工程（ｅ）とを備えている。
  18. 　請求項１７に記載の半導体装置の製造方法において、
    　前記工程（ｄ）では、前記第２の基準面の上に上面が前記フィンの上面よりも低い位置にある第２の素子分離膜を形成する。
  19. 　請求項１７に記載の半導体装置の製造方法において、
    　前記工程（ｅ）では、前記ゲート絶縁膜を前記第２の基準面の上に接するように形成する。
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