CN113363142A - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供待刻蚀层，待刻蚀层包括若干分立的第一区和第二区，第一区和第二区相间排布，第一区与第二区邻接；在待刻蚀层上形成第一掩膜层；在第一区的述第一掩膜层上形成图形化的核心层；在核心层顶部和侧壁表面、以及第一掩膜层表面形成侧墙材料层；去除核心层顶部表面的述侧墙材料层；去除核心层以及核心层底部的第一掩膜层，在第一区的第一掩膜层中形成第一槽；去除第二区的第一掩膜层表面的侧墙材料层；形成暴露出第二区的第一掩膜层的第一图形层；以第一图形层为掩膜，去除第二区的第一掩膜层，在第二区的第一掩膜层中形成第二槽。本发明提供的形成方法，可以实现更小的HTH尺寸，且使得到的HTH尺寸与预期目标相符。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着电路集成度的提高和规模的增大，电路中的单元器件尺寸不断缩小，对集成电路制造工艺的要求不断提高，例如关键尺寸持续减小，芯片制造对光刻分辨率要求越来越高。而随着设计尺寸的不断缩小，设计图形的最小分辨率已超过现有的光学光刻平台的极限能力，业界采用了多种技术方案来解决该技术问题，而根据国际半导体技术蓝图所示，双重图形化技术(DPT)、极紫外线技术(EUV)、电子束直写(EBL)等技术方案都被业界寄予了厚望。
现有两次图形化工艺包括多种，其中采用LELE(Litho-Etch-Litho-Etch，光刻-刻蚀-光刻-刻蚀)工艺的两次图形化工艺方法是现有多种两次图形化工艺方法中比较常见的一种。LELE工艺方法需要将版图拆分为两部分，然后分别通过两个分离的光刻刻蚀步骤各产生其中的一部分图形。然而，光刻、刻蚀和沉积工艺都会产生EPE(Edge PlacementError，边缘放置误差)，从而导致层间的垂直对准偏差，EPE的出现最终会影响形成的半导体器件的性能。为了减小EPE，提出了基于侧墙工艺的图案化技术，例如基于侧墙工艺的自对准LELE技术。
目前采用基于侧墙的自对准LELE工艺形成金属线时，通常先形成第一槽，再在第一槽内壁形成侧墙，侧墙用于第二次光刻时的对准参照，从而实现第二次光刻刻蚀形成第二槽的自对准，减小EPE，然后再依靠第一槽和第一槽内壁的侧墙、以及第二槽对基底进行图形化。
然而，在第一槽内填充金属形成第一金属线时，第一槽内壁存在的侧墙会影响形成的相邻第一金属线末端之间的距离(Head to Head，HTH)，导致形成的相邻第一金属线之间的HTH尺寸较大，且形成的HTH尺寸与预期目标不相符。
发明内容
本发明解决的技术问题是提供一种半导体器件的形成方法，可以缩小器件尺寸，形成更小的HTH尺寸，且使HTH尺寸与预期目标相符。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和第二区，所述第一区和所述第二区相间排布，所述第一区与所述第二区邻接；在所述待刻蚀层上形成第一掩膜层；在所述第一区的所述第一掩膜层上形成图形化的核心层；在所述核心层顶部和侧壁表面、以及所述第一掩膜层表面形成侧墙材料层；去除所述核心层顶部表面的所述侧墙材料层；去除所述核心层以及所述核心层底部的所述第一掩膜层，在所述第一区的所述第一掩膜层中形成第一槽；去除所述第二区的所述第一掩膜层表面的所述侧墙材料层；形成暴露出所述第二区的所述第一掩膜层的第一图形层；以所述第一图形层为掩膜，去除所述第二区的所述第一掩膜层，在所述第二区的所述第一掩膜层中形成第二槽。
可选的，在所述第二区的所述第一掩膜层中形成第二槽的步骤之后，在所述第一区的所述第一掩膜层中形成第一槽。
可选的，在所述第二区的所述第一掩膜层中形成第二槽的步骤包括：去除所述核心层顶部表面以及所述第一掩膜层表面的所述侧墙材料层，保留所述核心层侧壁表面的所述侧墙材料层，形成侧墙，部分所述侧墙位于所述第二区内；在所述第一掩膜层表面、所述核心层顶部表面以及所述侧墙顶部和侧壁表面形成第一图形层，所述第一图形层暴露出所述第二区的所述第一掩膜层以及位于所述第二区内的所述侧墙的部分顶部表面；以所述第一图形层为掩膜，刻蚀去除所述第二区的部分所述第一掩膜层，在所述第二区的所述第一掩膜层中形成第二槽。
可选的，在所述第一区的所述第一掩膜层中形成第一槽的步骤包括：在所述第二槽中形成第二图形层，所述第二图形层覆盖所述第二区的所述待刻蚀层以及位于所述第二区内的所述侧墙的顶部和侧壁表面，且所述第二图形层顶部与所述第一图形层顶部齐平；回刻蚀所述第一图形层和所述第二图形层，至露出所述核心层的顶部表面；去除所述核心层，暴露出所述第一区的部分所述第一掩膜层；刻蚀去除暴露出的所述第一区的所述第一掩膜层，在所述第一区的所述第一掩膜层中形成第一槽。
可选的，所述第二图形层的材料与所述第一图形层的材料相同，包括旋涂碳或旋涂玻璃或旋涂有机物或旋涂金属氧化物或无定形碳。
可选的，在所述第一区的所述第一掩膜层中形成第一槽的步骤之后，在所述第二区的所述第一掩膜层中形成第二槽。
可选的，在所述第一区的所述第一掩膜层中形成第一槽的步骤包括：去除所述核心层顶部表面的所述侧墙材料层，保留所述核心层侧壁表面以及所述第一掩膜层表面的所述侧墙材料层；去除所述核心层，暴露出所述第一区的部分所述第一掩膜层；刻蚀去除暴露出的所述第一区的所述第一掩膜层，在所述第一区的所述第一掩膜层中形成第一槽。
可选的，在所述第二区的所述第一掩膜层中形成第二槽的步骤包括：去除所述第二区的所述第一掩膜层表面的所述侧墙材料层，保留所述核心层侧壁表面的所述侧墙材料层，形成侧墙，部分所述侧墙位于所述第二区内；在所述第一掩膜层表面、所述第一区的所述待刻蚀层上以及所述侧墙顶部和侧壁表面形成第一图形层，所述第一图形层暴露出所述第二区的所述第一掩膜层以及位于所述第二区内的所述侧墙的部分顶部表面；以所述第一图形层为掩膜，刻蚀去除所述第二区的部分所述第一掩膜层，在所述第二区的所述第一掩膜层中形成第二槽。
可选的，所述第一图形层的材料包括旋涂碳或旋涂玻璃或旋涂有机物或旋涂金属氧化物或无定形碳。
可选的，所述侧墙材料层的材料包括：氧化硅、氮化硅、氧化钛、氮化钛、氮化铝或氧化铝。
可选的，形成所述第一槽和所述第二槽后，还包括：去除所述第一图形层以及所述核心层侧壁表面的所述侧墙材料层。
可选的，还包括：刻蚀所述第一槽底部的所述待刻蚀层，在所述第一区的所述待刻蚀层中形成第一目标槽；刻蚀所述第二槽底部的所述待刻蚀层，在所述第二区的所述待刻蚀层中形成第二目标槽；在所述第一目标槽中形成第一导电层；在所述第二目标槽中形成第二导电层。
可选的，所述核心层的材料包括无定形硅、多晶硅、氮化硅、氧化硅、无定形碳或含氮氧化硅的其中一种或多种组合。
可选的，所述第一掩膜层的材料包括氧化硅、氮化钛、碳化钨、碳化硅、氮碳化硅、碳氧化硅、氧化铝或氮化铝的其中一种或多种组合。
可选的，在形成所述第一掩膜层之前，还包括：在所述待刻蚀层上形成底层硬掩膜层。
可选的，所述底层硬掩膜层的材料包括氧化硅、氮化钛、碳化钨、碳化硅、氮碳化硅、碳氧化硅、氧化铝或氮化铝的其中一种或多种组合。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在第一掩膜层中形成第一槽和第二槽之前，先在第一掩膜层上形成图形化的核心层，图形化的核心层定义出待形成的第一槽的位置和尺寸；然后在核心层侧壁和顶部表面、第一掩膜层表面形成侧墙材料层，由于侧墙材料层在第一槽形成之前形成，位于待形成的第一槽外部，后续形成第一槽时，第一槽的图形能和核心层的图形保持一致，将第一掩膜层中的第一槽的形状传递至待刻蚀层时，也可以避免受到侧墙材料层的影响，使形成的第一目标槽的图形和第一槽一致，并且，在第一目标槽中形成第一导电层时，相邻的第一导电层之间的末端距离即为第一槽的末端距离，不受侧墙材料层的影响，从而可以得到更小的末端距离尺寸。
附图说明
图1至图5是一实施例中半导体器件的形成过程的结构示意图；
图6至图26是本发明第一实施例中半导体器件形成过程的各步骤对应的结构示意图；
图27至图38是本发明第二实施例中半导体器件形成过程的各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前，将极紫外线技术与LELE结合时，形成的相邻金属线之间的末端距离(HTH)仍较大，且与预期目标不符。
图1至图5是一实施例中半导体器件的形成过程的结构示意图。
参考图1，提供待刻蚀层100，所述待刻蚀层100包括若干分立的第一区101和若干分立的第二区102，第一区102和第二区102沿第一方向X相间排布，相邻的第一区101和第二区102邻接。
参考图2，在所述待刻蚀层100的第一区101和第二区102上形成第一掩膜层110；在第一区101的第一掩膜层110中形成分立的第一槽111。
在第二方向Y上相邻的第一槽111之间的末端距离为d1，第二方向Y垂直于第一方向X。
继续参考图2，在所述第一槽111的侧壁内形成侧墙120，所述侧墙120用做后续第二次光刻-刻蚀形成第二槽时的对准参照。
参考图3，在所述第一掩膜层110上形成第一图形层140，所述第一图形层140具有多个开口141，所述开口141暴露出所述第二区102的部分所述第一掩膜层110以及所述第一槽111侧壁的所述侧墙120的部分顶部表面。
所述开口141定义出待形成的第二槽的位置和尺寸。
所述侧墙120为形成第一图形层140、形成第一图形层140中的开口141以及后续的第二次刻蚀提供对准参照，从而减小边缘放置误差。
参考图4，以所述第一图形层141为掩膜，刻蚀所述开口141暴露出的所述第一掩膜层110，在第二区102的第一掩膜层110中形成分立的第二槽112，第二槽112的侧壁暴露出侧墙120；去除第一图形层140。
参考图5，刻蚀第一槽111底部的待刻蚀层100，在待刻蚀层100中形成第一目标槽(图未示)；刻蚀第二槽112底部的待刻蚀层100，在待刻蚀层100中形成第二目标槽(图未示)；在第一目标槽中形成第一金属线131；在第二目标槽中形成第二金属线132。
在第二方向Y上相邻的第一金属线131之间的末端距离为d2。
发明人发现，采用上述方法形成半导体器件的过程中，先形成第一槽，然后在第一槽的侧壁形成侧墙，形成的侧墙位于第一槽内部，后续在第一槽内填充金属形成第一金属线时，相邻的第一金属线之间的末端距离d2，即HTH尺寸为第一槽的末端距离d1和两个侧墙的厚度总和，导致形成的第一金属线的HTH尺寸无法满足最小尺寸要求，与预期目标不符，如果要形成更小的HTH尺寸，需要额外增加一道cut工艺，切割形成的第一金属线，会增加工艺成本；并且由于第二槽侧壁没有形成侧墙，使得第一金属线的HTH尺寸和第二金属线的HTH差异较大，会导致金属线间的连线工艺造成困难，不利于半导体器件的性能。
为了解决上述问题，发明人经过研究，提供了一种半导体器件的形成方法，在第一掩膜层中形成第一槽或第二槽之前，先在第一区的第一掩膜层上形成图形化的核心层，在核心层侧壁和顶部表面、以及第一掩膜层表面形成侧墙材料层，在形成第一槽和第二槽的过程中，去除核心层顶部表面以及第一掩膜层表面的侧墙材料层，保留核心层侧壁的侧墙材料层，形成侧墙，保留的侧墙用作第二次光刻-刻蚀形成第二槽时的对准参照。后续通过去除核心层以及核心层底部的第一掩膜层形成第一槽，由于用作对准参照的侧墙位于第一掩膜层表面，而不是第一槽内，后续在待刻蚀层中形成第一导电层，形成的第一导电层不受侧墙的影响，相邻的第一导电层之间没有侧墙的阻挡，末端距离更近，即可以形成更小的HTH尺寸，并且形成的第一导电层与预期目标相符。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
图6至图26是本发明第一实施例中半导体器件形成过程的各步骤对应的结构示意图。
参考图6，提供待刻蚀层200，所述待刻蚀层200包括若干分立的第一区A1和第二区A2，所述第一区A1和所述第二区A2相间排布，且相邻的所述第一区A1和所述第二区A2邻接。
本实施例中，若干所述第一区A1和所述第二区A2沿第一方向X相间排布，其中，相间排布指的是：相邻的第一区之间仅具有一个第二区，相邻的第二区之间仅具有一个第一区。
本实施例中，以3个第一区A1、2个第二区A2作为示例。在其他实施例中，第一区和第二区的数量可以选择其他数值。
本实施例中，未注明第一区或第二区的区域可以认为是不形成第一导电层或第二导电层的其他区域。
本实施例中，所述待刻蚀层200的材料为低K介质层(K小于等于3.9)。在其他实施例中，所述待刻蚀层的材料包括氧化硅。
参考图7和图8，图7为在图6基础上的示意图，图8为图7沿A-A切线的剖面图，在所述待刻蚀层200的第一区A1和所述第二区A2上形成第一掩膜层210。
本实施例中，还包括：在形成第一掩膜层210之前，在所述待刻蚀层200上形成底层硬掩膜层220。
本实施例中，所述底层硬掩膜层220与所述待刻蚀层200接触。
所述底层硬掩膜层220可以是单层结构或多层结构，所述底层硬掩膜层220的材料包括氧化硅、氮化钛、碳化钨、碳化硅、氮碳化硅、碳氧化硅、氧化铝或氮化铝的其中一种或多种组合。
本实施例中，所述底层硬掩膜层220的材料为氮化钛。
所述第一掩膜层210可以是单层结构或多层结构，所述第一掩膜层210的材料包括氧化硅、氮化钛、碳化钨、碳化硅、氮碳化硅、碳氧化硅、氧化铝或氮化铝的其中一种或多种组合。
本实施例中，所述第一掩膜层210的材料为SiO2。
所述底层硬掩膜层220的作用包括：底层硬掩膜层220作为刻蚀停止层；所述底层硬掩膜层220作为后续平坦化导电膜的停止层；所述底层硬掩膜层220为材料为硬掩膜材料，因此后续刻蚀形成第一目标槽和第二目标槽时，底层硬掩膜层220的刻蚀损耗较小，底层硬掩膜层220中图形传递到待刻蚀层中的过程中，图形传递的稳定性较高。
继续参考图7和图8，形成所述第一掩膜层210之后，在所述第一区A1的所述第一掩膜层210上形成图形化的核心层300。
本实施例中，形成所述图形化的核心层300的方法包括：在所述第一掩膜层210上形成核心材料层；在所述核心材料层上形成图形化的光刻胶层，所述图形化的光刻胶层定义出待形成的所述核心层的位置和尺寸；以所述图形化的光刻胶层为掩膜，刻蚀所述核心材料层至露出所述第一掩膜层210的表面，形成图形化的核心层300；去除所述图形化的光刻胶层。
所述核心层300的材料包括无定形硅、多晶硅、氮化硅、氧化硅、无定形碳或含氮氧化硅的其中一种或多种组合。
本实施例中，所述核心层300的材料为无定形碳。
本实例中，所述核心层300的尺寸和位置对应后续在所述待刻蚀层200中形成的第一目标槽的位置和尺寸。
本实施例中，所述核心层300在第一方向X上的宽度与所述第一区A1在第一方向X上的宽度一致；在其他实施例中，所述核心层300在第一方向X上的宽度与所述第一区A1在第一方向X上的宽度也可以不一致。
本实施例中，有两个所述核心层300沿第二方向Y排布且位于同一直线上，两个所述核心层300之间的末端距离(HTH)为D1，第二方向Y垂直于所述第一方向X。
在其他实施例中，沿第二方向Y排布的核心层的数量也可以是其他数值。
参考图9和图10，图9和图7的俯视方向一致，图10和图8的剖视方向一致，在所述核心层300的侧壁和顶部表面、以及所述核心层300露出的所述第一掩膜层210的表面形成侧墙材料层310。
所述侧墙材料层310的材料与所述核心层300的材料不同，从而使后续去除所述侧墙材料层310或核心层300的工艺对所述核心层300以及所述侧墙材料层310有较大的刻蚀选择比。且所述侧墙材料层310与所述第一掩膜层210的材料不同，从而使所述侧墙材料层310与所述第一掩膜层210也有较大的刻蚀选择比。
本实施例中，所述侧墙材料层310的材料为TiO2；在其他实施例中，所述侧墙材料层310的材料还可以是氧化硅、氮化硅、氮化钛、氮化铝或氧化铝。
采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺形成所述侧墙材料层310。本实施例中，采用原子层沉积工艺形成所述侧墙材料层310，使得形成的侧墙材料层310的台阶覆盖能力好。
本实施例中，为了方便后续描述，所述侧墙材料层310包括位于所述核心层300顶部表面的第一侧墙材料层311、位于所述核心层300侧壁表面的第二侧墙材料层312以及位于所述第一掩膜层210表面的第三侧墙材料层313。
本实施例中，由于所述核心层300在第一方向X上的宽度与所述第一区A1在第一方向X上的宽度一致，部分第二侧墙材料层312位于所述第二区A2内。
形成所述侧墙材料层310后，后续去除所述第一侧墙材料层311以及第三侧墙材料层313，并且在第一区的第一掩膜层中形成第一槽，在第二区的第一掩膜层中形成第二槽。
本实施例中，先在所述第二区A2的所述第一掩膜层210中形成第二槽之后，再在所述第一区A1的所述第一掩膜层210中形成第一槽。
具体的，在所述第二区A2的所述第一掩膜层210中形成第二槽的步骤包括：
参考图11和图12，图11和图9的俯视方向一致，图12和图10的剖视方向一致，去除所述核心层300顶部表面的所述侧墙材料层、以及部分第一掩膜层210表面的所述侧墙材料层，保留所述核心层300侧壁表面的所述侧墙材料层，形成侧墙，部分所述侧墙位于所述第二区内。
本实施例中，去除所述第一侧墙材料层311以及所述第三侧墙材料层313，保留所述第二侧墙材料层312，形成位于所述核心层300侧壁表面的侧墙314，暴露出第二区A2的所述第一掩膜层210表面。
本实施例中，采用无掩膜刻蚀工艺刻蚀去除所述第一侧墙材料层311和所述第三侧墙材料层313。
参考图13和图14，图13和图11的俯视方向一致，图14和图12的剖视方向一致，在所述第一掩膜层210表面、所述核心层300顶部表面以及所述侧墙314顶部和侧壁表面形成第一图形层410，所述第一图形层410暴露出所述第二区A2的所述第一掩膜层210以及位于所述第二区A2内的所述侧墙314的部分顶部表面。
本实施例中，所述侧墙314用作第二次光刻-刻蚀的对准参照，所述第一图形层410暴露出位于第二区A2内的所述侧墙314的部分顶部表面，在刻蚀第二区A2的所述第一掩膜层210形成第二槽时，露出的所述侧墙314可以帮助对准，实现刻蚀工艺的自对准。
所述第一图形层410的材料旋涂碳或旋涂玻璃或旋涂有机物或旋涂金属氧化物或无定形碳。本实施例中，所述第一图形层410的材料为旋涂有机物。
继续参考图13和图14，以所述第一图形层410为掩膜，刻蚀去除所述第二区A2的部分所述第一掩膜层210，在所述第二区A2的所述第一掩膜层210中形成第二槽520。
本实施例中，采用干法刻蚀工艺，刻蚀去除所述第二区A2的部分所述第一掩膜层210。
在其他实施例中，还可以采用湿法刻蚀工艺或干法刻蚀与湿法刻蚀两者结合工艺，刻蚀去除所述第一掩膜层210。
参考图15和图16，图15和图13的俯视方向一致，图16和图14的剖视方向一致，形成所述第二槽520之后，在所述第二槽520中形成第二图形层420，所述第二图形层420覆盖所述第二区A2的所述待刻蚀层200以及位于所述第二区A2内的所述侧墙314的顶部和侧壁表面，且所述第二图形层420顶部与所述第一图形层410顶部齐平。
本实施例中，由于所述待刻蚀层200和所述第一掩膜层210之间具有底部硬掩膜层220，因此所述第二图形层420覆盖所述第二区A2的所述底部硬掩膜层220表面；并且由于第一图形层410露出位于所述第二区A2的所述侧墙314的部分顶部表面，所述第二图形层420覆盖的是所述第一图形层410露出的所述侧墙314的顶部和侧壁表面。
本实施例中，所述第二图形层420的材料和所述第一图形层410的材料相同，包括旋涂碳或旋涂玻璃或旋涂有机物或旋涂金属氧化物或无定形碳等材料。
所述第一图形层410和所述第二图形层420共同用于保护所述第一掩膜层210和所述底部硬掩模层220，在后续去除所述核心层300的过程中不受损伤。
参考图17和图18，图17和图15的俯视方向一致，图18和图16的剖视方向一致，回刻蚀所述第一图形层410和所述第二图形层420，至露出所述核心层300的顶部表面。
本实施例中，回刻蚀后，所述第一图形层410和所述第二图形层420的顶部低于所述核心层300的顶部表面。
本实施例中，回刻蚀所述第一图形层410和所述第二图形层420的方法为干法刻蚀。
参考图19和图20，图19和图17的俯视方向一致，图20和图18的剖视方向一致，去除所述核心层300，暴露出所述第一区A1的部分所述第一掩膜层210。
本实施例中，采用干法刻蚀工艺，刻蚀去除所述核心层300。
在其他实施例中，还可以采用湿法刻蚀工艺，刻蚀去除所述核心层300。
参考图21和图22，图21和图19的俯视方向一致，图22和图20的剖视方向一致，刻蚀去除暴露出的所述第一区A1的所述第一掩膜层210，在所述第一区A1的所述第一掩膜层210中形成第一槽510。
本实施例中，采用干法刻蚀工艺，刻蚀去除暴露出的所述第一区A1的所述第一掩膜层210。
在其他实施例中，还可以采用湿法刻蚀工艺或干法刻蚀与湿法刻蚀两者结合工艺，刻蚀去除所述第一掩膜层210。
本实施例中，形成第一槽510的过程中，先在第一区A1的第一掩膜层210上形成图形化的核心层300，所述图形化的核心层300定义待形成的第一槽的位置和尺寸；然后在核心层300侧壁形成用于第二次光刻-刻蚀的对准参照的侧墙314，所述侧墙314不形成在第一槽510的槽内，后续将第一槽510的形貌传递给待刻蚀层200形成第一目标槽时，第一目标槽的尺寸与第一槽完全相同，在第一目标槽中填充金属形成第一导电层时，相邻的第一导电层之间的末端距离，即HTH尺寸不受侧墙314的影响，可以更进一步缩小HTH尺寸，并且形成的第一导电层的HTH尺寸与第一槽的HTH尺寸一致，可以做到和预期的HTH尺寸相符。
参考图23和图24，图23和图21的俯视方向一致，图24和图22的剖视方向一致，形成所述第一槽510后，还包括：去除所述第一图形层410、所述第二图形层420以及剩余的所述侧墙314。
本实施例中，去除所述第一图形层410和所述第二图形层420的方法为干法刻蚀和湿法刻蚀的其中一种或两种组合。
本实施例中，具体去除所述侧墙314的方法为干法刻蚀和湿法刻蚀的其中一种或两种组合。
参考图25和图26，图25和图23的俯视方向一致，图26和图24的剖视方向一致，在所述第一掩膜层210中形成所述第一槽510和所述第二槽520后，还包括：以所述第一掩膜层210为掩膜，刻蚀所述底部硬掩膜层220和部分待刻蚀层200，在所述第一槽510底部的待刻蚀层200内形成第一目标槽，在所述第二槽520底部的待刻蚀层200内形成第二目标槽。
以所述第一掩膜层210为掩膜，刻蚀所述底部硬掩膜层220和部分待刻蚀层200的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
本实施例中，形成所述第一目标槽和所述第二目标槽后，去除所述第一掩膜层210；在其他实施例中，也可以先不去除第一掩膜层，等待后续形成第一导电层和第二导电层时去除。
本实施例中，还包括：在第一目标槽内形成第一导电层610，在所述第二目标槽内形成第二导电层620。
形成所述第一导电层的方法包括：在所述第一目标槽内和底层硬掩膜层220表面形成第一导电膜，所述第一导电膜充满所述第一目标槽且覆盖底层硬掩膜层220表面；平坦化所述第一导电膜和底部硬掩膜层220，直至暴露出所述待刻蚀层200，在所述第一目标槽内形成第一导电层610。
所述第一导电膜的材料为金属，相应的，所述第一导电层的材料为金属。本实施例中，所述第一导电层的材料为铜；在其他实施例中，所述第一导电层的材料包括铝、钨或钴等。
采用化学气相沉积工艺或者物理气相沉积工艺形成所述第一导电膜。
所述第二导电层的材料与形成方法与所述第一导电层的材料和形成方法相同，在此不再赘述。
第二实施例
图27至图38是本发明第二实施例中半导体器件形成过程的各步骤对应的结构示意图。
本实施例与第一实施例的主要差别在于，在本实施例中，先在所述第一区的所述第一掩膜层中形成第一槽，再在所述第二区的所述第一掩膜层中形成第二槽。
本实施例中，待刻蚀层200、底层硬掩膜层220、第一掩膜层210、图形化的核心层300以及侧墙材料层310的材料和形成方法都与第一实施例中相同，在此不再赘述。
参考图27和图28，图27和图9的俯视方向一致，图28和图10的剖视方向一致，形成所述侧墙材料层310后，去除所述核心层300顶部表面的所述侧墙材料层310，保留所述核心层300侧壁表面以及所述第一掩膜层210表面的所述侧墙材料层310。
本实施例中，去除所述第一侧墙材料层311，保留所述第二侧墙材料层312和所述第三侧墙材料层313，去除所述第一侧墙材料层311后，露出了所述核心层300的顶部表面，方便后续去除所述核心层300。
参考图29和图30，图29和图27的俯视方向一致，图30和图28的剖视方向一致，去除所述核心层300，暴露出所述第一区A1的部分所述第一掩膜层210。
本实施例中，去除所述核心层300的方法和第一实施例中相同，在此不再赘述。
参考图31和图32，图31和图29的俯视方向一致，图32和图30的剖视方向一致，刻蚀去除暴露出的所述第一区A1的所述第一掩膜层210，在所述第一区A1的所述第一掩膜层210中形成第一槽510。
本实施例中，由于所述待刻蚀层200上还具有底层硬掩膜层220，因此所述第一槽510底部暴露出所述底层硬掩膜层220的表面。
本实施例中，刻蚀去除所述第一掩膜层210的方法和第一实施例中相同，在此不再赘述。
形成所述第一槽510后，在所述第二区A2的所述第一掩膜层210中形成第二槽。
具体的，参考图33和图34，图33和图31的俯视方向一致，图34和图32的剖视方向一致，去除所述第二区A2的所述第一掩膜层210表面的所述侧墙材料层310，保留所述核心层300侧壁表面的所述侧墙材料层310，形成位于所述核心层侧壁表面的侧墙314。
本实施例中，去除所述第三侧墙材料层313，保留所述第二侧墙材料层312，由于所述核心层300在第一方向X上的宽度与所述第一区A1在第一方向X上的宽度一致，部分侧墙314位于所述第二区A2内。
本实施例中，去除所述第一区A1的所述第一掩膜层210之后，在去除所述第三侧墙材料层313，可以避免第二区A2的所述第一掩膜层210受到损伤。
继续参考图33和图34，在所述第一掩膜层210表面、所述第一区A1的所述待刻蚀层200上以及所述侧墙314顶部和侧壁表面形成第一图形层410，所述第一图形层410暴露出所述第二区A2的所述第一掩膜层210以及位于所述第二区A2的所述侧墙314的部分顶部表面。
所述第一图形层410露出位于所述第二区A2的所述侧墙314的部分顶部表面，使露出的所述侧墙314作为对准参照，帮助实现后续刻蚀所述第二区A2的第一掩膜层210时的自对准。
本实施例中，所述第一图形层410的材料与第一实施例中相同，在此不再赘述。
本实施例中，由于所述待刻蚀层200和所述第一掩膜层210之间还具有底层硬掩膜层220，因此所述第一图形层410形成于所述第一区A1的所述底层硬掩膜层220表面。
参考图35和图36，图35和图33的俯视方向一致，图36和图34的剖视方向一致，以所述第一图形层410为掩膜，刻蚀去除所述第二区A2的部分所述第一掩膜层210，在所述第二区A2的所述第一掩膜层210中形成第二槽520。
本实施例中，去除所述第二区A2的所述第一掩膜层210的方法与第一实施例中相同，在此不再赘述。
本实施例中，在形成第一槽510和第二槽520之前，先形成核心层300以及核心层300表面和第一掩膜层210表面的侧墙材料层310，避免在第一槽510中形成侧墙，影响后续形成的第一导电层的HTH尺寸。
本实施例中，先形成第一槽510，再形成第二槽520，减少了形成第二图形层以及回刻蚀第一图形层和第二图形层的工艺步骤，简化了工艺流程。
参考图37和图38，图37和图35的俯视方向一致，图38和图36的剖视方向一致，本实施例中，形成所述第一槽510和所述第二槽520后，去除所述第一图形层410以及所述核心层300侧壁的表面的所述侧墙314。
本实施例中，去除所述第一图形层410和所述侧墙314的方法与第一实施例中相同，在此不再赘述。
本实施例中，去除所述第一图形层410和所述侧墙314后，在所述待刻蚀层200中形成第一目标槽、第二目标槽，以及在第一目标槽中形成第一导电层，在所述第二目标槽中形成第二导电层的方法与第一实施例中相同，在此不再赘述。
所述第一导电层和所述第二导电层的材料与所述第一实施例中相同，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体器件的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和第二区，所述第一区和所述第二区相间排布，所述第一区与所述第二区邻接；
在所述待刻蚀层上形成第一掩膜层；
在所述第一区的所述第一掩膜层上形成图形化的核心层；
在所述核心层顶部和侧壁表面、以及所述第一掩膜层表面形成侧墙材料层；
去除所述核心层顶部表面的所述侧墙材料层；
去除所述核心层以及所述核心层底部的所述第一掩膜层，在所述第一区的所述第一掩膜层中形成第一槽；
去除所述第二区的所述第一掩膜层表面的所述侧墙材料层；
形成暴露出所述第二区的所述第一掩膜层的第一图形层；
以所述第一图形层为掩膜，去除所述第二区的所述第一掩膜层，在所述第二区的所述第一掩膜层中形成第二槽。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述第二区的所述第一掩膜层中形成第二槽的步骤之后，在所述第一区的所述第一掩膜层中形成第一槽。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，在所述第二区的所述第一掩膜层中形成第二槽的步骤包括：
去除所述核心层顶部表面以及所述第一掩膜层表面的所述侧墙材料层，保留所述核心层侧壁表面的所述侧墙材料层，形成侧墙，部分所述侧墙位于所述第二区内；
在所述第一掩膜层表面、所述核心层顶部表面以及所述侧墙顶部和侧壁表面形成第一图形层，所述第一图形层暴露出所述第二区的所述第一掩膜层以及位于所述第二区内的所述侧墙的部分顶部表面；
以所述第一图形层为掩膜，刻蚀去除所述第二区的部分所述第一掩膜层，在所述第二区的所述第一掩膜层中形成第二槽。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，在所述第一区的所述第一掩膜层中形成第一槽的步骤包括：
在所述第二槽中形成第二图形层，所述第二图形层覆盖所述第二区的所述待刻蚀层以及所述第二区内的所述侧墙的顶部和侧壁表面，且所述第二图形层顶部与所述第一图形层顶部齐平；
回刻蚀所述第一图形层和所述第二图形层，至露出所述核心层的顶部表面；
去除所述核心层，暴露出所述第一区的部分所述第一掩膜层；
刻蚀去除暴露出的所述第一区的所述第一掩膜层，在所述第一区的所述第一掩膜层中形成第一槽。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述第二图形层的材料与所述第一图形层的材料相同，包括旋涂碳或旋涂玻璃或旋涂有机物或旋涂金属氧化物或无定形碳。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述第一区的所述第一掩膜层中形成第一槽的步骤之后，在所述第二区的所述第一掩膜层中形成第二槽。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，在所述第一区的所述第一掩膜层中形成第一槽的步骤包括：
去除所述核心层顶部表面的所述侧墙材料层，保留所述核心层侧壁表面以及所述第一掩膜层表面的所述侧墙材料层；
去除所述核心层，暴露出所述第一区的部分所述第一掩膜层；
刻蚀去除暴露出的所述第一区的所述第一掩膜层，在所述第一区的所述第一掩膜层中形成第一槽。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，在所述第二区的所述第一掩膜层中形成第二槽的步骤包括：
去除所述第二区的所述第一掩膜层表面的所述侧墙材料层，保留所述核心层侧壁表面的所述侧墙材料层，形成侧墙，部分所述侧墙位于所述第二区内；
在所述第一掩膜层表面、所述第一区的所述待刻蚀层上以及所述侧墙顶部和侧壁表面形成第一图形层，所述第一图形层暴露出所述第二区的所述第一掩膜层以及位于所述第二区内的所述侧墙的部分顶部表面；
以所述第一图形层为掩膜，刻蚀去除所述第二区的部分所述第一掩膜层，在所述第二区的所述第一掩膜层中形成第二槽。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第一图形层的材料包括旋涂碳或旋涂玻璃或旋涂有机物或旋涂金属氧化物或无定形碳。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙材料层的材料包括：氧化硅、氮化硅、氧化钛、氮化钛、氮化铝或氧化铝。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一槽和所述第二槽后，还包括：去除所述第一图形层以及所述核心层侧壁表面的所述侧墙材料层。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，还包括：刻蚀所述第一槽底部的所述待刻蚀层，在所述第一区的所述待刻蚀层中形成第一目标槽；刻蚀所述第二槽底部的所述待刻蚀层，在所述第二区的所述待刻蚀层中形成第二目标槽；在所述第一目标槽中形成第一导电层；在所述第二目标槽中形成第二导电层。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述核心层的材料包括无定形硅、多晶硅、氮化硅、氧化硅、无定形碳或含氮氧化硅的其中一种或多种组合。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的材料包括氧化硅、氮化钛、碳化钨、碳化硅、氮碳化硅、碳氧化硅、氧化铝或氮化铝的其中一种或多种组合。
15.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一掩膜层之前，还包括：在所述待刻蚀层上形成底层硬掩膜层。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，所述底层硬掩膜层的材料包括氧化硅、氮化钛、碳化钨、碳化硅、氮碳化硅、碳氧化硅、氧化铝或氮化铝的其中一种或多种组合。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111834212B (zh) * 2019-04-23 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594336A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种双重图形化方法
US20140361399A1 (en) * 2013-06-09 2014-12-11 Semiconductor Manufacturing International (Shanghai) Corporation Stripe structures and fabrication method thereof
DE102017127124A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Metallbearbeitung mit flexiblen Zwischenräumen, gebildet unter Verwendung einer Strukturierung mit selbstjustierenden Spacern
CN110690117A (zh) * 2018-07-05 2020-01-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW505984B (en) * 1997-12-12 2002-10-11 Applied Materials Inc Method of etching patterned layers useful as masking during subsequent etching or for damascene structures
KR100914289B1 (ko) * 2007-10-26 2009-08-27 주식회사 하이닉스반도체 스페이서를 이용한 반도체 메모리소자의 패턴 형성방법
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8298943B1 (en) * 2011-05-27 2012-10-30 International Business Machines Corporation Self aligning via patterning
US9196485B2 (en) * 2014-02-25 2015-11-24 International Business Machines Corporation Stacked sidewall patterning
US20160365311A1 (en) * 2015-06-10 2016-12-15 Macronix International Co.Ltd. Method of manufacturing semiconductor devices with combined array and periphery patterning in self-aligned double patterning
CN106486371B (zh) * 2015-08-28 2021-06-01 联华电子股份有限公司 一种制作半导体元件的方法
KR102403736B1 (ko) * 2015-11-02 2022-05-30 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 제조 방법
US9773680B1 (en) * 2016-12-13 2017-09-26 Globalfoundries Inc. Advanced method for scaled SRAM with flexible active pitch
US10446407B2 (en) * 2017-01-18 2019-10-15 Tokyo Electron Limited Method of preferential silicon nitride etching using sulfur hexafluoride
US10635007B1 (en) * 2018-11-13 2020-04-28 Globalfoundries Inc. Apparatus and method for aligning integrated circuit layers using multiple grating materials

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594336A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种双重图形化方法
US20140361399A1 (en) * 2013-06-09 2014-12-11 Semiconductor Manufacturing International (Shanghai) Corporation Stripe structures and fabrication method thereof
DE102017127124A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Metallbearbeitung mit flexiblen Zwischenräumen, gebildet unter Verwendung einer Strukturierung mit selbstjustierenden Spacern
CN110690117A (zh) * 2018-07-05 2020-01-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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