KR100866964B1 - 반도체 소자 제조를 위한 상호 연결된 미세 하드마스크패턴 형성 방법 - Google Patents
반도체 소자 제조를 위한 상호 연결된 미세 하드마스크패턴 형성 방법 Download PDFInfo
- Publication number
- KR100866964B1 KR100866964B1 KR1020070037159A KR20070037159A KR100866964B1 KR 100866964 B1 KR100866964 B1 KR 100866964B1 KR 1020070037159 A KR1020070037159 A KR 1020070037159A KR 20070037159 A KR20070037159 A KR 20070037159A KR 100866964 B1 KR100866964 B1 KR 100866964B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- mask pattern
- forming
- hard mask
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title description 10
- 239000000945 filler Substances 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 abstract description 10
- 238000005389 semiconductor device fabrication Methods 0.000 abstract 1
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 소자 제조를 위한 상호 연결된 미세 하드마스크 패턴 형성 방법에 대하여 개시한다. 본 발명에 따른 미세 하드마스크 패턴 형성 방법에서는 기판상에 형성된 피식각막 위에 하드마스크층을 형성한 후, 복수의 장패턴과 단패턴이 있는 제1 마스크 패턴을 형성한다. 제1 마스크 패턴 위에 상호 인접한 2개의 장패턴 사이에서 리세스(recess)를 한정하는 상면을 가지는 버퍼층을 형성한다. 리세스에 충전체를 채운 후, 제1 마스크 패턴의 상면이 노출되도록 버퍼층의 일부를 제거한다. 단패턴의 절단부 일부를 제거하여 홀을 만든다. 등방성 식각으로 충전체와 홀 사이에 있는 버퍼층을 제거하여 확장홀을 만든다. 충전체를 제거하여 다시 리세스를 형성한 후, 확장홀과 리세스를 채워서 연결 마스크 패턴을 만든다. 연결 마스크 패턴 및 장패턴을 식각 마스크로 하여 하드마스크층을 식각하여 하드마스크 패턴을 형성한다.
더블 패터닝, 미세 피치, 상호 연결, 하드마스크 패턴
Description
도 1a 내지 도 1c는 종래 기술에 의하여 상호 연결된 미세 하드마스크 패턴을 설명하기 위한 평면도들이다.
도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 본 발명의 실시 예에 의한 미세 하드마스크 패턴을 형성하기 위한 공정을 설명하는 평면도들이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 각각 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a의 B-B' 선을 따라 절단한 단면도들이고, 도 2c, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c 및 도 9c는 각각 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a의 C-C' 선을 따라 절단한 단면도들이고, 도 2d, 도 3d, 도 4d, 도 5d, 도 6d, 도 7d, 도 8d 및 도 9d는 각각 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a의 D-D' 선을 따라 절단한 단면도들이고 도 2e, 도 3e, 도 4e, 도 5e, 도 6e, 도 7e, 도 8e 및 도 9e는 각각 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a의 E-E' 선을 따라 절단한 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 200 : 피식각막
300 : 하드마스크층 350 : 낮은 표면부
400 : 제1 마스크 패턴 410 : 장패턴
420 : 단패턴 450 : 홀
450a : 확장홀 500 : 버퍼층
500a : 버퍼층 제1부 500b : 버퍼층 제2부
500c : 버퍼층 제3부 550 : 리세스
550a : 제1 리세스 550b : 제2 리세스
600 : 충전체 700 : 포토 레지스트층
750 : 포토 레지스트 층의 개구부 800 : 연결 마스크 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 더블 패터닝(double patterning) 기술을 이용하여 상호 연결된 미세 하드마스크 패턴미세 패턴을 형성하는 방법에 관한 것이다.
반도체 소자를 고집적화하기 위해서는 패턴의 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위해서는 개별 소자의 크기를 작게 형성하여야 한다. 이를 위해서는, 형성하고자 하는 패턴의 폭 및 간격의 합인 피치(pitch)를 작게 하여야 한다. 최근 소자 디자인 룰(design rule)의 감소가 급격히 진행됨에 따라 반 도체 소자 구현에 필요한 패턴, 예컨대 라인 앤드 스페이스 패턴 (line and space pattern)을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다.
상기와 같은 포토리소그래피 공정에서의 기존의 노광 설비의 해상 한계를 극복하기 위하여 한국 공개 특허 제2006-0110097를 비롯한 여러 가지 방법들이 제안되었다. 상기 한국 공개 특허에서는 더블 패터닝(double patterning) 기술이 개시되었다. 상기 더블 패터닝 기술은 피식각막 위에 제1 마스크 패턴을 형성한 후, 상호 인접한 2개의 상기 제1 마스크 패턴들 사이의 스페이스(space) 영역에 제2 마스크 패턴을 형성한다. 그 후 상기 제1 마스크 패턴과 상기 제2 마스크 패턴을 식각 마스크로 하여 하드마스크 패턴을 형성하는 것이다.
도 1a 내지 도 1c는 종래 기술에 의하여 상호 연결된 하드마스크 패턴을 형성하기 방법을 설명하기 위한 평면도들이다.
도 1a에 따르면, 종래에는 더블 패터닝 기술을 이용하여 복수의 제1 마스크 패턴(10)과 제2 마스크 패턴(20)을 먼저 형성한다. 제1 마스크 패턴(10)에는 장패턴(12)과 단패턴(14)이 포함된다. 장패턴(12)은 제1 마스크 패턴(10) 중에서, 고밀도 패턴 영역(H 영역)에서 저밀도 패턴 영역(L 영역)까지 연결된 것을 의미한다. 단패턴(14)은 제1 마스크 패턴(10) 중에서, 저밀도 패턴 영역(L 영역) 중 저밀도 제1 영역(L1 영역)에 형성된 것을 의미한다. 제2 마스크 패턴(20)은 고밀도 패턴 영역(H 영역)에서 저밀도 패턴 영역(L 영역) 중 저밀도 제2 영역(L2 영역)까지 연결되 는 것이 일반적이다.
그런데, 제2 마스크 패턴(20)은 더블 패터닝 기술을 이용하여 만들어진다. 따라서 저밀도 제2 영역(L2 영역)에 형성된 제2 마스크 패턴(20)의 폭(W2H)은, 고밀도 패턴 영역(H 영역))에 형성된 제2 마스크 패턴(20)의 폭(W2L)보다 넓을 수 있다. 고밀도 패턴 영역(H 영역)의 예로 셀 어레이(cell array) 영역이 있다. 또한 저밀도 패턴 영역의 예로 주변회로 영역 또는 코어 영역이 있다.
단패턴(14)과 제2 마스크 패턴(20)은 저밀도 제1 영역(L1 영역)과 저밀도 제2 영역(L2 영역)의 경계에 각각 절단부가 있다. 이 단패턴(14)과 제2 마스크 패턴(20)의 절단부들(30)을 연결하는 것을 상호 연결(interconnection)이라 한다.
도 1b에 따르면, 종래에는 포토 리소그래피 공정에 의하여 단패턴(14)과 제2 마스크 패턴(20)의 연결부(32)를 만들어준다. 그러나 미스얼라인 마진(misalign margin)이 적은 경우에는 문제점이 발생할 수 있다. 즉, 도 1c에 보인 것과 같이, 연결이 제대로 안되는 단선(34) 또는 장패턴(12)과 단패턴(14) 간의 브리지(bridge, 36)가 발생할 수 있다.
본 발명의 기술적 과제는, 상호 연결(interconnection)에 의한 브리지(bridge) 또는 단선이 생기지 않는 반도체 소자 제조를 위한 더블 패터닝 기술이 적용된 미세 하드마스크 패턴을 형성하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자 제조를 위한 상호 연결된 미세 하드마스크 패턴을 형성하는 방법을 제공한다.
기판 상에 하드마스크층을 형성하는 단계, 상기 하드마스크층 위에 반복되어 배열되는 복수의 장패턴과 단패턴이 있는 제1 마스크 패턴을 형성하는 단계, 상기 제1 마스크 패턴 위에 상기 장패턴 중 상호 인접한 2개의 장패턴 사이의 리세스(recess)를 한정도록 하는 버퍼층을 형성하는 단계, 상기 리세스 내에 충전체를 채우는 단계, 상기 제1 마스크 패턴의 상면이 노출되도록 상기 버퍼층의 일부를 제거하는 단계, 상기 단패턴의 절단부를 일부 제거하여 홀(hole)을 만드는 단계, 상기 버퍼층 중 상기 홀과 상기 충전체 사이에 존재하는 부분을 제거하여 확장홀을 형성하는 단계, 형성된 확장홀을 채워서 연결 마스크 패턴을 만드는 단계 및 상기 연결 마스크 패턴 및 상기 장패턴을 식각 마스크로 하여 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계를 포함한다.
상술한 본 발명의 양상은 첨부된 도면을 참조하여 설명되는 바람직한 실시 예들을 통하여 더욱 명백해질 것이다. 이하에서는 바람직한 실시 예를 통해 당업자가 본 발명을 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다. 그러나 다음에 예시하는 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 본 발명의 실시 예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 2a는 본 발명의 실시 예에 의한, 제1 마스크 패턴(400)이 형성된 단계의 평면도이고, 도 2b는 도 2a의 B-B' 선을 따라 절단한 단면도들이고, 도 2c는 도 2a의 C-C' 선을 따라 절단한 단면도들이고, 도 2d는 도 2a의 D-D' 선을 따라 절단한 단면도들이고, 도 2e는 도 2a의 E-E' 선을 따라 절단한 단면도들이다.
도 2a 내지 도 2e를 참조하면, 제1 마스크 패턴(400)은 통상의 포토 리소그래피 공정을 통하여 형성한다. 제1 마스크 패턴(400)에는 장패턴(410)과 단패턴(420)이 포함된다. 장패턴(410)은 제1 마스크 패턴(400) 중에서, 고밀도 패턴 영역(H 영역)에서 저밀도 패턴 영역(L 영역)까지 연결된 것을 의미한다. 또한 단패턴(420)은 제1 마스크 패턴(400) 중에서, 저밀도 패턴 영역(L 영역) 중 저밀도 제1 영역(L1 영역)에 형성된 것을 의미한다. 단패턴(420)은 저밀도 제1 영역(L1 영역)과 저밀도 제2 영역(L2 영역)의 경계에 절단부가 있다.
바람직하게는, 단패턴(420)은 장패턴(410)의 폭(W1)과 동일하게 할 수 있다. 또한 바람직하게는 고밀도 패턴 영역(H 영역)에서 장패턴(410) 사이의 폭(WSH)은 장패턴(410)의 폭(W1)의 3배로 할 수 있다.
바람직하게는, 저밀도 제1 영역(L1 영역)에서 장패턴(410)과 단패턴(420) 사이의 폭(WL1)은, 장패턴(410)의 폭(W1)보다 1배를 초과하고 2배 이하가 되도록 형성될 수 있다.
반도체 기판(substrate, 100) 상에는 피식각막(200)이 형성되어 있다. 또한 피식각막(200) 상에는 하드마스크층(300)이 형성되어 있다. 하드마스크층(300)은 피식각막(200)의 식각 공정에서 마스크 역할을 한다. 그리고 하드마스크층(300) 위에는 제1 마스크 패턴(400)이 형성되어 있다. 제1 마스크 패턴(400)은 하드마스크층(300) 및 피식각막(200)의 식각 공정에서 마스크 역할을 한다.
피식각막(200)은 형성하고자 하는 패턴의 용도에 따라 다양한 물질로 이루어질 수 있다. 구체적으로는, 활성 영역을 정의하는 경우에 피식각막(200)은 실리콘(silicoon)이 사용될 수 있다. 또한 게이트(gate) 전극을 형성하고자 하는 경우에 피식각막(200)은 도핑된 폴리실리콘(doped poly-silicon) 또는 도핑된 폴리실리콘과 금속 실리사이드(silicide)층의 적층 구조 등 도전층이 사용될 수 있다. 그리고 비트 라인(bit line)을 형성하는 경우에 피식각막(200)은 텅스텐 또는 알루미늄 등 금속이 사용될 수 있다.
하드마스크층(300)은 식각 공정에서 제1 마스크 패턴(400)과 선택비를 가질 수 있는 물질로 이루어질 수 있다. 예를 들면, 산화물, 질화물 또는 산화물과 질화물의 적층 구조로 이루어질 수 있다. 제1 마스크 패턴(400) 사이에 노출되는 하드마스크층(300)을 그 상면으로부터 일정 두께만큼 제거하여 하드마스크층(300)의 낮은 표면부(350)를 형성한다. 바람직하게는, 하드마스크층(300)의 상기 제거되는 두께는 후속 공정에서 형성할 버퍼층(400)의 두께와 동일하게 할 수 있다.
낮은 표면부(350)는, 제1 마스크 패턴(400)의 형성 후 연속적으로 또는 별도로 하드마스크층(300)에 대한 식각 공정에 의하여 형성된다. 본 예에서는 도시하지 않았으나, 낮은 표면부(350)를 형성하기 위하여 상기 제거되는 두께에 대응되는 하드마스크층(300)의 상부와 그 하부가 다른 물질로 구성되도록 하드마스크층(300)을 형성할 수도 있다. 이 경우, 하드마스크층(300)의 상기 상부 물질과 상기 하부 물질과의 식각 선택비를 가지게 할 수 있다. 따라서 상기 식각 선택비를 이용하여 식각 공정으로 낮은 표면부(350)를 형성할 수 있다.
제1 마스크 패턴(400)은 식각 공정에서 하드마스크층(300)과 피식각막(200)에 대하여 각각 선택비를 가지는 물질로 이루어진다. 예를 들어, 하드마스크층(300)이 산화물인 경우, 제1 마스크 패턴(400)은 질화물 또는 폴리실리콘으로 이루어질 수 있다. 또한 하드마스크층(300)이 질화물인 경우에, 제1 마스크 패턴(400)은 산화물로 이루어질 수 있다.
도 3a는 본 발명의 실시 예에 의한, 버퍼층(500)이 형성된 단계의 평면도이고, 도 3b는 도 3a의 B-B' 선을 따라 절단한 단면도들이고, 도 3c는 도 3a의 C-C' 선을 따라 절단한 단면도들이고, 도 3d는 도 3a의 D-D' 선을 따라 절단한 단면도들이고, 도 3e는 도 3a의 E-E' 선을 따라 절단한 단면도들이다.
도 3a 내지 도 3e에 따르면, 버퍼층(500)은 제1 마스크 패턴(400)의 상면, 측벽 및 하드마스크층(300)의 낮은 표면부(350)를 각각 균일한 두께로 덮도록 형성될 수 있다. 바람직하게는, 버퍼층(500)의 증착 두께는 장패턴(410)의 폭(W1)과 동일하게 형성될 수 있다. 또한 바람직하게는, 버퍼층(500)의 증착 두께는 상술한 바와 같이 하드마스크층(300)에서 낮은 표면부(350) 부분을 형성하기 위하여 상기 제거된 두께와 동일한 값이 되도록 형성될 수 있다.
버퍼층(500)은 하드마스크층(300)과 식각 특성은 유사하나 상호 다른 물질로 이루어질 수도 있다. 예를 들면, 상기 하드마스크층(300) 및 버퍼층(500)은 각각 산화물로 이루어질 수 있다. 바람직하게는, 버퍼층(500)은 원자층증착(atomic layer deposition) 방법에 의하여 형성된 산화물로 이루어질 수 있다.
저밀도 제1 영역(L1 영역)에서 장패턴(410)과 단패턴(420) 사이는 빈 공간(void)이 없이 채워진다. 따라서 바람직하게는 상기 장패턴(410)과 단패턴(420) 사이의 폭(WL1)은 장패턴(410)의 폭(W1)의 1배를 초과하고 2배 이하가 되도록 형성될 수 있다. 장패턴(12)들의 사이에 형성된 버퍼층(500)의 상면에는 빈 공간인 리세스(recess, 550)가 형성된다. 리세스(550)는 저밀도 제2 영역(L2 영역)과 고밀도 영역(H 영역)에서 형성된 부분을 각각 제1 리세스(550a)와 제2 리세스(550b)라고 한다.
리세스(550)는 후속공정에서 충전체(500)가 채워질 공간이다. 종래의 더블 패터닝 기술에서 리세스(550)는 제2 마스크 패턴(도 1a의 20)이 만들어지는 공간이다. 바람직하게는, 상술한 바와 같이 버퍼층(500)의 증착 두께와 고밀도 패턴 영역(H 영역)에서의 장패턴(410) 사이의 폭(WSH)을 각각 장패턴(410)의 폭(W1)의 1배와 3배로 한 경우, 제2 리세스(550b)의 폭(WR2)도 장패턴(410)의 폭(W1)과 같게 만들 수 있다.
버퍼층(500)에는 버퍼층 제1부(510), 버퍼층 제2부(520) 및 버퍼층 제3부(530)가 포함되어 있다. 버퍼층 제1부(510)는 버퍼층(500) 중 제1 마스크 패 턴(10)의 상면에 있는 부분를 말한다. 버퍼층 제2부(520)는 저밀도 제1 영역(L1)과 저밀도 제2 영역(L2)의 경계에 있으면서, 단패턴(420)과 제1 리세스(550a) 사이에 있는 버퍼층(500)의 일부를 말한다. 버퍼층 제3부(530)는 저밀도 제1 영역(L1)에서 장패턴(410)과 단패턴(420)의 사이에 있는 버퍼층(500)의 일부를 말한다.
도 4a는 본 발명의 실시 예에 의한, 리세스(550)에 충전체(600)를 형성한 단계의 평면도이고, 도 4b는 도 4a의 B-B' 선을 따라 절단한 단면도들이고, 도 4c는 도 4a의 C-C' 선을 따라 절단한 단면도들이고, 도 4d는 도 4a의 D-D' 선을 따라 절단한 단면도들이고, 도 4e는 도 4a의 E-E' 선을 따라 절단한 단면도들이다.
도 4a 내지 도 4e를 참조하면, 리세스(550)에 충전체(600)를 채우기 위하여, 먼저 버퍼층(400) 위에 충전체(600)로 사용할 물질을 증착한다. 그 후 에치백(etchback) 공정 등을 통하여 충전체(600)의 높이를 제1 마스크 패턴(400)의 높이와 맞춘다. 바람직하게는, 충전체(600)로는 제1 마스크 패턴(400), 버퍼층(500) 및 하드마스크층(300) 각각에 대하여 식각 공정에서 선택비를 가질 수 있는 물질이 사용될 수 있다. 예를 들면, 제1 마스크 패턴(400)이 폴리실리콘이고 하드마스크층(300)이 산화물인 경우, 충전체(600)에는 질화물 또는 SOC(Soil Organic Carbon) 등의 물질이 사용될 수 있다.
단패턴(420)의 절단부와 충전체(600) 사이에는 버퍼층(500)의 일부분인 버퍼층 제2부(520)가 가로막고 있다. 따라서 단패턴(420)과 충전체(600)는 직접 연결되지 못한다.
이때, 충전체(600)는 도 1a의 제2 마스크 패턴(도 1a의 20)과 동일한 형태를 가질 수 있다. 따라서 충전체(600)로 제1 마스크 패턴(400)과 동일한 물질이 사용되면, 종래의 더블 패터닝 기술을 이용하여 미세 패턴을 형성한 상태가 된다.
도 5a는 본 발명의 실시 예에 의한, 버퍼층 제1부(510)를 제거하여 제1 마스크 패턴(400)이 노출된 평면도이고, 도 5b는 도 5a의 B-B' 선을 따라 절단한 단면도들이고, 도 5c는 도 5a의 C-C' 선을 따라 절단한 단면도들이고, 도 5d는 도 5a의 D-D' 선을 따라 절단한 단면도들이고, 도 5e는 도 5a의 E-E' 선을 따라 절단한 단면도들이다.
도 5a 내지 도 5e에 따르면, 버퍼층(500)의 일부인 버퍼층 제1부(510)을 제거한다. 따라서 제1 마스크 패턴(400)은 노출된다. 그 결과 제1 마스크 패턴(400), 버퍼층(500) 및 충전체(600)는 같은 높이를 갖게 된다. 또한 버퍼층(500)은 제1 마스크 패턴(400)과 충전체(600)가 없는 부분에서만 상면이 노출된다.
도 6a는 본 발명의 실시 예에 의한, 포토 레지스트층(700)에 개구부(750)를 형성한 단계의 평면도이고, 도 6b는 도 6a의 B-B' 선을 따라 절단한 단면도들이고, 도 6c는 도 6a의 C-C' 선을 따라 절단한 단면도들이고, 도 6d는 도 6a의 D-D' 선을 따라 절단한 단면도들이고, 도 6e는 도 6a의 E-E' 선을 따라 절단한 단면도들이다.
도 6a 내지 도 6e에 의하면, 우선 포토 레지스트층(700)을 형성한다. 그 후, 포토 리소그래피 공정에 의하여 개구부(750)를 형성한다. 개구부(750)는 저밀도 제1 영역(L1 영역)과 저밀도 제2 영역(L2 영역)의 경계에서, 단패턴(420)의 절단부를 중심으로 만들 수 있다. 바람직하게는, 단패턴(420)의 폭 방향으로의 개구부(750)의 너비는 단패턴(420)의 폭보다 크게 만들 수 있다. 그 결과 개구부(750) 형성시에 미스얼라인 마진(misalign margin)이 확보될 수 있다. 또한 바람직하게는 상기 개구부(750)의 너비는 장패턴(410)과 단패턴(420)에서의 피치(W1+WL1)보다 같거나 작게 만들 수 있다. 그 결과 장패턴(410)이 개구부(750)에 의하여 노출되지 않을 수 있다.
도 7a는 본 발명의 실시 예에 의한, 단패턴(420)에서 절단부의 일부가 제거된 단계의 평면도이고, 도 7b는 도 7a의 B-B' 선을 따라 절단한 단면도들이고, 도 7c는 도 7a의 C-C' 선을 따라 절단한 단면도들이고, 도 7d는 도 7a의 D-D' 선을 따라 절단한 단면도들이고, 도 7e는 도 7a의 E-E' 선을 따라 절단한 단면도들이다.
도 7a 내지 도 7e을 참조하면, 단패턴(420)에서 절단부의 일부가 식각 공정으로 제거된다. 단패턴(420)은 버퍼층(500), 충전체(600) 및 하드마스크층(300)과 식각 공정 시에 선택비를 가지는 물질로 이루어질 수 있다. 따라서 상기 제거된 절단부의 일부 자리에는 홀(hole, 450)이 형성된다.
도 8a는 본 발명의 실시 예에 의한, 버퍼층 제2부(도 4c 또는 도 4e의 520)가 제거된 단계의 평면도이고, 도 8b는 도 8a의 B-B' 선을 따라 절단한 단면도들이고, 도 8c는 도 8a의 C-C' 선을 따라 절단한 단면도들이고, 도 8d는 도 8a의 D-D' 선을 따라 절단한 단면도들이고, 도 8e는 도 8a의 E-E' 선을 따라 절단한 단면도들이다.
도 8a 내지 도 8e를 참조하면, 버퍼층 제2부(도 4c 또는 도 4e의 520)는 버퍼층(500) 중에서 단패턴(420)과 충전체(600) 사이를 가로막고 있는 부분이다. 따라서 버퍼층 제2부(도 4c 또는 도 4e의 520)를 제거하기 위하여, 먼저 포토 레지스트층(700)을 제거한다. 그런 후 식각 공정을 통하여 버퍼층 제2부(도 4c 또는 도 4e의 520)가 완전히 제거될 때까지 버퍼층(500)을 일부 제거한다. 바람직하게는, 상기 식각 공정은 등방성 식각, 예를 들면 습식 식각으로 수행한다. 상기 습식 식각을 수행시, 하드마스크층(300)의 홀(450) 하단 부분도 일부 제거될 수 있다. 그러나 일반적으로 하드마스크층(300)은 버퍼층(500)보다 두껍게 형성되므로 미세 패턴 형성에는 거의 영향을 주지 않는다.
버퍼층 제2부(도 4c 또는 도 4e의 520)가 완전히 제거되도록 식각 공정을 하면, 홀(450)이 확장되어 충전제(600)와 단패턴(420) 사이에 빈 공간인 확장홀(450a)이 만들어진다. 버퍼층 제2부(도 4c 또는 도 4e의 520)의 두께는 버퍼층(500)의 증착 두께와 동일하다. 바람직하게는, 상술한 바와 같이 버퍼층(500)의 증착 두께는 장패턴(410)의 폭(W1)과 동일한 값, 즉 1배가 되도록 할 수 있다. 따라서 장패턴(410)과 단패턴(420) 사이의 폭(WL1)을 장패턴(410)의 폭(W1)보다 1배를 초과하도록 형성한 경우, 장패턴(410)의 측벽에 있는 버퍼층 제3부(530)는 완전히 제거되지 않는다. 따라서 버퍼층 제3부(530)에 의하여 브리지(bridge)의 발생을 방지할 수 있다.
도 9a는 본 발명의 실시 예에 의한, 연결 마스크 패턴(800)을 형성한 단계의 평면도이고, 도 9b는 도 9a의 B-B' 선을 따라 절단한 단면도들이고, 도 9c는 도 9a의 C-C' 선을 따라 절단한 단면도들이고, 도 9d는 도 9a의 D-D' 선을 따라 절단한 단면도들이고, 도 9e는 도 9a의 E-E' 선을 따라 절단한 단면도들이다.
도 9a 내지 도 9e를 참조하면, 연결 마스트 패턴(800)을 만들기 위하여, 먼저 충전체(600)을 제거한다. 그런 후 충전체(600)를 제거한 자리인 리세스(도 3a, 3d 및 도 3e의 550)와 확장홀(450a)에 제1 마스크 패턴(400)과 동일한 물질을 채운다. 그 결과 도 1a에서의 단패턴(도 1a의 14)과 제2 마스크 패턴(도 1a의 20)이 상호 연결된 형태인 연결 마스크 패턴(800)을 형성할 수 있다.
필요에 따라서는, 충전체(600)를 제거하지 않을 수 있다. 이 경우 확장홀(450a)에 제1 마스크 패턴(400) 또는 충전체(600)와 동일한 물질을 채워서 연결 마스크 패턴(800)를 형성할 수도 있다.
연결 마스크 패턴(800)을 형성하는 방법을 구체적으로 살펴보면, 먼저 상기 제1 마스크 패턴(400)과 동일한 물질을 확장홀(450a), 또는 리세스(도 3a, 3d 및 도 3e의 550) 및 확장홀(450a)이 다 메워지도록 채운다. 그런 후, 과잉의 상기 제1 마스크 패턴(400)과 동일한 물질을 제거하여 버퍼층(500)을 노출시킨다. 그 결과 높이가 일정한 연결 마스크 패턴(800)을 만들 수 있다. 바람직하게는, 상기 제거는 에치백(etchback), CDE(Chemical Dry Etch), 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정으로 할 수 있다.
이와 같이 형성된 연결 마스크 패턴(800)과 장패턴(410)을 함께 식각 마스크로 하여 식각 공정에서 하드마스크층(300)을 식각하면 반도체 소자 제조를 위한 상 호 연결된 미세 하드마스크 패턴이 만들어진다. 상기 미세 하드마스크 패턴을 식각 마스크로 하여 피식각막(200)을 식각하면 미세 패턴을 형성할 수 있다.
상술한 바와 같이 본 발명에 의한 반도체 소자 제조를 위한 상호 연결된 미세 하드마스크 패턴 형성 방법에 따르면, 더블 패터닝 기술을 이용하는 경우에 있어서, 장패턴과 단패턴이 있는 제1 마스크 패턴 중 상기 단패턴과 제2 마스크 패턴을 상호 연결한 형태인 연결 마스크 패턴을 만들어서, 브리지 또는 단선이 없는 미세 하드마스크 패턴을 형성할 수 있다.
특히 본 발명에 의하면, 상기 연결 마스크 패턴에서, 상호 연결은 상기 단패턴의 절 단부를 기준으로 하여 이루어진다. 따라서 상호 연결을 위한 포토 레지스트 공정에서 어느 정도의 미스얼라인(misalign)이 발생하더라도, 실제 형성된 상기 연결 마스크 패턴은 미스얼라인과 상관없이 동일한 곳에서 연결된다. 그 결과 브리지 또는 단선뿐만 아니라 일부 불완전한 상호 연결로 인하여 발생할 수 있는 신뢰성 문제도 해소할 수 있다.
Claims (11)
- 기판 상에 하드마스크층을 형성하는 단계;상기 하드마스크층 위에 반복되어 배열되는 복수의 장패턴과 단패턴이 있는 제1 마스크 패턴을 형성하는 단계;상기 제1 마스크 패턴 위에 상기 장패턴 중 상호 인접한 2개의 장패턴 사이의 리세스(recess)를 한정도록 하는 버퍼층을 형성하는 단계;상기 리세스 내에 충전체를 채우는 단계;상기 제1 마스크 패턴의 상면이 노출되도록 상기 버퍼층의 일부를 제거하는 단계;상기 단패턴의 절단부를 일부 제거하여 홀(hole)을 만드는 단계;상기 버퍼층 중 상기 홀과 상기 충전체 사이에 존재하는 부분을 제거하여 확장홀을 형성하는 단계;형성된 확장홀을 채워서 연결 마스크 패턴을 만드는 단계; 및상기 연결 마스크 패턴 및 상기 장패턴을 식각 마스크로 하여 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계를 포함하는 하드마스크 패턴 형성 방법.
- 제1 항에 있어서,상기 확장홀을 형성하는 단계 다음에, 상기 충전체를 제거하여 상기 리세스 를 다시 형성하는 단계를 더 포함하고;상기 연결 마스크 패턴을 만드는 단계에서, 상기 리세스도 동시에 채우는 것을 포함하는 하드마스크 패턴 형성 방법.
- 제1 항에 있어서,상기 단패턴의 절단부를 일부 제거하는 단계는,포토 레지스트 층을 형성하는 단계;상기 단패턴의 절단부의 일부가 노출되도록, 포토 리소그래피 공정을 통하여 포토 레지스트 층을 제거하여 개구부를 만드는 단계; 및상기 개구부에 의해 노출된 상기 단패턴의 절단부의 일부를 제거하는 단계를 포함하는 하드마스크 패턴 형성 방법.
- 제3 항에 있어서,상기 포토 레지스트 층을 제거하는 단계에서, 상기 단패턴의 폭 방향으로의 상기 개구부의 너비는, 상기 절단부의 위치에서의 상기 단패턴의 폭보다 크고, 상기 단패턴의 폭에 상기 단패턴과 상기 장패턴의 사이의 폭을 합친 피치보다 같거나 작은 것으로 하는 하드마스크 패턴 형성 방법.
- 제1 항에 있어서,상기 하드마스크층은 산화물, 질화물, 또는 산화물과 질화물의 적층 구조로 이루어지는 하드마스크 패턴 형성 방법.
- 제1 항에 있어서,상기 버퍼층은 원자층증착(atomic layer depostion) 방법에 의하여 형성된 산화물로 이루어지는 하드마스크 패턴 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1 항에 있어서,상기 제1 마스크 패턴은 폴리실리콘으로 이루어지는 하드마스크 패턴 형성 방법.
- 제1 항에 있어서,상기 충전체는 상기 제1 마스크 패턴, 상기 버퍼층 및 상기 하드마스크층 각각에 대하여 식각 공정에서 선택비를 가질 수 있는 물질로 형성하는 하드마스크 패턴 형성 방법.
- 제1 항에 있어서,상기 확장홀을 형성하는 것은 습식 식각 방법을 이용하는 것으로 하는 하드마스크 패턴 형성 방법.
- 제1 항에 있어서,상기 연결 마스크 패턴을 만드는 단계에서, 상기 확장홀을 채우는 물질은 상기 제1 마스크 패턴 또는 상기 충전체 중 어느 하나와 동일한 종류의 물질인 하드마스크 패턴 형성 방법.
- 제2 항에 있어서,상기 연결 마스크 패턴을 만드는 단계에서, 상기 확장홀 및 상기 리세스를 채우는 물질은 상기 제1 마스크 패턴과 동일한 종류의 물질인 하드마스크 패턴 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070037159A KR100866964B1 (ko) | 2007-04-16 | 2007-04-16 | 반도체 소자 제조를 위한 상호 연결된 미세 하드마스크패턴 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070037159A KR100866964B1 (ko) | 2007-04-16 | 2007-04-16 | 반도체 소자 제조를 위한 상호 연결된 미세 하드마스크패턴 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080093337A KR20080093337A (ko) | 2008-10-21 |
KR100866964B1 true KR100866964B1 (ko) | 2008-11-05 |
Family
ID=40153924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070037159A KR100866964B1 (ko) | 2007-04-16 | 2007-04-16 | 반도체 소자 제조를 위한 상호 연결된 미세 하드마스크패턴 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100866964B1 (ko) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000323389A (ja) | 1999-05-11 | 2000-11-24 | Hitachi Ltd | 半導体装置の製造方法およびマスクの製造方法 |
JP2001230182A (ja) | 2000-02-16 | 2001-08-24 | Nikon Corp | 半導体装置の製造方法 |
JP2004259720A (ja) | 2003-02-24 | 2004-09-16 | Sony Corp | 露光パターン間の接続精度の測定方法、並びに露光装置のマスク位置の制御方法 |
KR100771891B1 (ko) | 2006-11-10 | 2007-11-01 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
-
2007
- 2007-04-16 KR KR1020070037159A patent/KR100866964B1/ko not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000323389A (ja) | 1999-05-11 | 2000-11-24 | Hitachi Ltd | 半導体装置の製造方法およびマスクの製造方法 |
JP2001230182A (ja) | 2000-02-16 | 2001-08-24 | Nikon Corp | 半導体装置の製造方法 |
JP2004259720A (ja) | 2003-02-24 | 2004-09-16 | Sony Corp | 露光パターン間の接続精度の測定方法、並びに露光装置のマスク位置の制御方法 |
KR100771891B1 (ko) | 2006-11-10 | 2007-11-01 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20080093337A (ko) | 2008-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7074718B2 (en) | Method of fabricating a semiconductor device having a buried and enlarged contact hole | |
KR20110063204A (ko) | 반도체 소자 및 그의 형성 방법 | |
US20170170118A1 (en) | Local interconnect structure including non-eroded contact via trenches | |
JP2005175420A (ja) | Nandフラッシュ素子の製造方法 | |
US6825096B2 (en) | Method of forming an alignment mark structure using standard process steps for forming vertical gate transistors | |
EP3553810A2 (en) | Semiconductor device and method of manufacturing the same using spacer mask | |
US20230290727A1 (en) | Semiconductor devices and methods of manufacturing the same | |
KR100827509B1 (ko) | 반도체 소자의 형성 방법 | |
KR100672780B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US20080081463A1 (en) | Method for fabricating storage node contact in semiconductor device | |
KR100866964B1 (ko) | 반도체 소자 제조를 위한 상호 연결된 미세 하드마스크패턴 형성 방법 | |
US6391745B1 (en) | Method for forming overlay verniers for semiconductor devices | |
CN113363142A (zh) | 半导体器件的形成方法 | |
KR100618805B1 (ko) | 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법 | |
KR101204919B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US20160372375A1 (en) | Superimposed transistors with auto-aligned active zone of the upper transistor | |
KR20110077380A (ko) | 반도체 소자의 제조 방법 | |
CN113782488B (zh) | 半导体结构及其形成方法 | |
KR101149053B1 (ko) | 반도체 소자의 스토리지노드 콘택 형성방법 | |
KR100825814B1 (ko) | 콘택 배리어를 구비한 반도체 소자 및 그 제조 방법 | |
KR100808363B1 (ko) | 반도체 소자의 제조방법 | |
KR101173478B1 (ko) | 반도체 소자 제조방법 | |
JP2005197694A (ja) | 半導体集積回路の配線製造方法 | |
KR100470390B1 (ko) | 에스램소자 제조시 다마신을 이용한 국부배선 스페이스최소화방법 | |
KR100665405B1 (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120925 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |