JP2000323389A

JP2000323389A - 半導体装置の製造方法およびマスクの製造方法

Info

Publication number: JP2000323389A
Application number: JP13060199A
Authority: JP
Inventors: Hidekimi Fudo; 秀企巳不動; Shigeki Mori; 重喜森; Masaru Nakamichi; 勝中道; Akiyoshi Tanimoto; 明佳谷本
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1999-05-11
Filing date: 1999-05-11
Publication date: 2000-11-24

Abstract

(57)【要約】（修正有）【課題】荷電粒子線を用いた露光処理により所定のパ
ターンを形成する技術に関してパターンの接続部におけ
るくびれや断線等のような不良の発生を防止する。【解決手段】部分一括露光処理によって描画される繰
り返しパターン１Ａと、これに平面的に接続される繰り
返しパターンまたは他の単一パターン１Ｂとが、その各
々のパターンの接続部において一部平面的に重なるよう
な領域Ａを設けるように各々のパターンデータ１ＤＡお
よび１ＤＢを設計する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、荷電粒子線を用いた露光処理により
所定のパターンを形成する技術に適用して有効な技術に
関するものである。

【０００２】

【従来の技術】半導体装置を構成する素子や配線の微細
化に伴い、光リソグラフィによるパターンの転写が限界
に近づいており、そのためリソグラフィが今後の半導体
装置の素子や配線の微細化および高密度化を進める上で
重要な要因となっている。電子線（荷電粒子）を用いた
描画技術は、高解像性、深い焦点深度、フレキシブルな
合わせ機能などの特徴を有していることから今後の微細
化を推進するために有望視されている。

【０００３】電子線描画技術は、光の代わりに適度に絞
った電子線を電子線感光材料であるレジスト膜に照射
し、化学変化を起こさせることによって目的とするパタ
ーンを転写する技術である。電子線のビーム形状は円形
ビームと矩形ビームとに分けられる。円形ビーム方式
は、電子光学系が簡単であり、ビームを小さく絞ること
ができる。一方、矩形ビームは、ビームサイズを大きく
できるため、スループットの面で優れている。特に、ビ
ームサイズを制御しながら描画する、いわゆる可変成形
ビーム方式は、マスク・レチクル生産用およびウエハ直
描用ともに、主流になってきている。

【０００４】可変成形方式は、電子銃から放射された電
子線を、第１成形絞り板の矩形状のアパーチャに照射す
ることにより矩形に成形した後、その成形された電子線
を、第２成形絞り板の矩形状のアパーチャに照射する際
に、第１の成形絞り板で成形された電子線と、第２の成
形絞り板との相対的平面位置を成形専用の偏向系を用い
て調整することで、レジスト膜に目的形状および寸法の
パターンを転写する技術である。

【０００５】また、可変成形ビーム方式を応用した方式
として部分一括露光方式がある。この方式は、例えばメ
モリセルのように同じパターンが繰り返し配置されてい
る場合に、その繰り返しパターンを、予め、電子線描画
装置の成形絞り板（上記第２の成形絞り板）に作り込ん
でおき、その繰り返しパターンを一括して半導体ウエハ
上のレジスト膜に転写する技術である。この方式を用い
ることにより、描画時間の大幅な短縮を図ることができ
る。

【０００６】なお、電子線描画技術については、例えば
工業調査会、平成９年１１月２５日発行「超ＬＳＩ製造
・試験装置ガイドブック」ｐ８３〜ｐ８７に記載があ
り、ここには部分一括露光技術について開示されてい
る。

【０００７】

【発明が解決しようとする課題】ところが、上記荷電粒
子線を用いた露光処理によるパターン形成技術において
は、以下の課題があることを本発明者は見出した。

【０００８】すなわち、露光ショットの位置ずれ、荷電
粒子の放射角度分布の劣化に起因するセルアパーチャ周
辺部分のアンダー露光またはアパーチャマスクの加工精
度とコーナーの丸み異常等により、可変成形で転写され
たパターンと一括露光で転写されたパターンとの接続部
または一括露光で転写されたパターンと一括露光で転写
されたパターンとの接続部に、くびれや断線等のような
不良が発生する問題である。半導体装置の素子や配線は
益々微細化される傾向にあるので、小さなくびれも電気
的特性劣化の大きな要因となっている。

【０００９】本発明の目的は、パターンの接続部におけ
るくびれや断線等のような不良の発生を防止することの
できる技術を提供することにある。

【００１０】また、本発明の目的は、半導体装置の電気
的特性を向上させることのできる技術を提供することに
ある。

【００１１】また、本発明の目的は、半導体装置の歩留
まりを向上させることのできる技術を提供することにあ
る。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】すなわち、本発明の半導体装置の製造方法
は、複数の同一パターンの一群により構成される繰り返
しパターンを被露光処理基板上に一括して転写する工程
を有し、前記繰り返しパターンと、これに平面的に接続
される繰り返しパターンまたは他の単一パターンとが、
設計上、その各々のパターンの接続部において一部平面
的に重なるようにするものである。

【００１５】また、本発明の半導体装置の製造方法は、
（ａ）複数の同一パターンの一群により構成される繰り
返しパターンを被露光処理基板上に一括して転写する工
程と、（ｂ）前記繰り返しパターンに平面的に接続され
る単一パターンを転写する工程とを有し、前記繰り返し
パターンと、前記単一パターンとが、設計上、その各々
のパターンの接続部において一部平面的に重なるように
するものである。

【００１６】さらに、本発明の半導体装置の製造方法
は、複数の同一パターンの一群により構成される繰り返
しパターンを被露光処理基板上に一括して転写する工程
を有し、前記繰り返しパターンと、これに接続される繰
り返しパターンとが、設計上、その各々のパターンの接
続部において一部平面的に重なるようにするものであ
る。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００１８】また、本実施の形態においては、ｐチャネ
ル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ）をｐＭＩＳと略し、ｎチャ
ネル型のＭＩＳＦＥＴをｎＭＩＳと略す。

【００１９】（実施の形態１）まず、本発明の技術思想
を説明する。図１４の（ａ）〜（ｃ）は本発明者が検討
した部分一括露光技術を説明するための図である。

【００２０】図１４（ａ）は、繰り返しパターンにおけ
る１つのパターンを転写するための設計上のパターン５
０，５１の一部を示している。設計上においては、パタ
ーン５０、５１の接続部（長手方向端部）が隙間無く接
続されている。図１４の（ｂ）は、図１４（ａ）のパタ
ーンデータを用いて実際に描画した後の描画領域５０
Ａ、５１Ａを示している。描画領域５０Ａ、５１Ａは、
それぞれ図１４（ａ）のパターン５０、５１に対応して
いる。図１４の（ｂ）に示すように、描画領域５０Ａ、
５１Ａは、例えば露光ショットの位置ずれ、電子線の放
射角度の劣化に起因するセルフアパーチャ周辺部分のア
ンダー露光またはアパーチャマスクの加工精度とコーナ
の丸み異常等により、設計とは異なり、その接続部に隙
間が生じ、互いに離間している。ここでは、描画領域５
０Ａ、５１Ａがその長手方向に水平に離間している場合
が一例として示されているが、描画領域５０Ａ、５１Ａ
が互いに斜めの方向に離間する場合や描画領域５０Ａ、
５１Ａの幅方向にずれる場合もある。図１４（ｃ）は、
図１４（ｂ）によって実際に転写されたパターン５０
Ｂ、５１Ｂを示している。パターン５０Ｂ、５１Ｂは、
それぞれ図１４（ｂ）の描画領域５０Ａ、５１Ａが転写
されたパターンである。図１４の（ｃ）に示すように、
パターン５０Ｂ、５１Ｂの接続部においては、くびれが
生じている。このくびれは、パターン５０Ｂ、５１Ｂが
配線であれば、配線抵抗の増大を招くので、配線の電気
的特性の劣化となる。半導体装置においては素子や配線
等の微細化が進められているので、小さなくびれも電気
的特性劣化となり重大な問題となる。また、上記のよう
に描画領域５０Ａ、５１Ａが互いに斜め方向にずれた
り、描画領域５０Ａ、５１Ａが大きく離間したりするこ
とにより、上記くびれが大きくなりパターンの断線不良
が生じる場合もある。

【００２１】そこで、本発明においては、図１（ａ）に
示すように、設計上、繰り返しパターン１ＤＡと、これ
に接続される他のパターン１ＤＢとの接続部において、
双方のパターン１ＤＡ、１ＤＢが平面的に重なるように
する。この他のパターン１ＤＢは、通常の可変成形露光
で得られるパターンまたは部分一括露光で得られる繰り
返しパターンのいずれの場合もある。図１（ａ）のハッ
チングは繰り返しパターン１ＤＡと他のパターン１ＤＢ
との重なり領域を示している。このようにして得られる
実際のパターンが図１（ｂ）である。この図１（ｂ）に
おいてはショットずれが無い（または問題の生じない誤
差の範囲内の）状態が示されている。パターン１Ａ、１
Ｂは、それぞれ同図（ａ）のパターン１ＤＡ、１ＤＢに
対応している。領域Ａは、ショットの重なり領域であ
り、パターン１Ａ、１Ｂの接続領域である。パターン１
Ａ、１Ｂの接続部は、若干太ることが予想される。した
がって、その接続部にさらに他のパターンが隣接する場
合には、その接続部がさらに他のパターンと接触しない
ようにパターン設計を行う。

【００２２】図２は、パターン１Ａ、１Ｂの平面的な位
置が、パターン１Ａ、１Ｂの長手方向にずれてしまった
場合の一例を示している。図２（ａ）は設計上のパター
ン１ＤＡ，１ＤＢを示しており、ハッチングはパターン
１ＤＡ，１ＤＢの平面的な重なり領域を示している。図
２（ｂ）は実際の描画後の描画領域１ＰＡ、１ＰＢを示
している。描画領域１ＰＡ、１ＰＢは、それぞれパター
ン１ＤＡ、１ＤＢに対応している。矢印は描画領域１Ｐ
Ａ、１ＰＢのずれ方向を示している。また、ハッチング
は描画領域１ＰＡ，１ＰＢの重なり領域を示している。
図２（ｃ）は、これにより転写されたパターン１を示し
ている。パターン１Ａ，１Ｂは、それぞれ描画領域１Ｐ
Ａ，１ＰＢに対応している。パターン１Ａ，１Ｂの接続
部１Ｃにおいて幅が若干広くなるが、その接続部１Ｃに
おいて、くびれや断線が生じることがない。すなわち、
本発明においては、描画領域１ＰＡ、１ＰＢの平面的な
位置ずれを考慮し、設計上のパターン１ＤＡ，１ＤＢが
その接続部において平面的に重なるように設計されてい
るので、描画時に描画領域１ＰＡ，ＰＢの相対的な平面
位置が多少ずれたとしても、パターン１Ａ，１Ｂが完全
に離間してしまうことがない。

【００２３】図３は、パターン１Ａ、１Ｂの平面的な位
置が互いに斜め方向にずれてしまった場合の一例を示し
ている。図３（ａ）は設計上のパターン１ＤＡ，１ＤＢ
を示している。ハッチングはパターン１ＤＡ，１ＤＢの
平面的な重なり領域を示している。この場合も、本発明
においては、図３（ｂ）に示すように、パターン１Ｄ
Ａ，１ＤＢの接続部においてパターン１ＤＡ，１ＤＢが
平面的に重なるように設計されているので、露光時に描
画領域１ＰＡ，１ＰＢの相対的な平面位置が互いに斜め
の方向に多少ずれたとしても、パターン１Ａ，１Ｂが完
全に離間してしまうことがない。図３（ｃ）は、その場
合に転写されたパターン１を示している。パターン１
Ａ，１Ｂの接続部１Ｃに段差が生じてしまうものの、く
びれや断線が生じることがない。

【００２４】したがって、図２、図３のいずれの場合
も、パターン１が配線である場合には、その電気的特性
の劣化や断線不良を抑制できる。

【００２５】次に、本発明の技術思想を、例えばＳＲＡ
Ｍ（Static Random Access Memory）の製造方法に適
用した場合について説明する。

【００２６】まず、本実施の形態１において用いる電子
線描画装置の一例を説明する。なお、本実施の形態で用
いる電子線描画装置は半導体ウエハ（被露光処理基板）
上の感電子線レジスト膜（以下、単じレジスト膜とい
う）に所定のパターンを直接描画することもできるし、
フォトマスクやレチクルあるいは位相シフトマスク等の
ようなマスク基板（被露光処理基板）上のレジスト膜に
パターンを描画することもできる。なお、マスク基板
は、通常の光投影露光技術によって半導体ウエハ上のフ
ォトレジスト膜に所定のパターンを転写するための光学
マスクである。

【００２７】本実施の形態１において用いる電子線描画
装置は、通常の可変成形露光に加え、部分一括露光が可
能となっている。部分一括露光技術は、電子線描画装置
の成形絞り板（アパーチャ）に、予め繰り返しパターン
を作り込んでおき、これを半導体ウエハ上のレジスト膜
に転写する技術である。繰り返しパターンとは、複数の
パターンが規則性を持って配置されたパターン群により
構成される単位パターンであり、これを一括して露光す
ることにより複数のパターンを１ショットで露光できる
ので、露光処理時間を短縮することができる。すなわ
ち、本実施の形態１の電子線描画装置においては、例え
ば図４に示すようなパターン２を転写する場合、描画領
域ＥＢ１内のパターン２Ａを一括露光処理により転写
し、描画領域ＥＢ２内のパターン２Ｂを可変成形露光処
理により転写することが可能である。描画領域ＥＢ１内
における描画処理においては、繰り返しパターン２ＡＲ
を一括してパターニングする。この繰り返しパターン２
ＡＲは、描画領域ＥＢ１内における全体のパターンの１
単位パターンであり、複数のパターン２Ａ１を有してい
る。この繰り返しパターン２ＡＲの一括露光処理を複数
回繰り返し行うことにより、描画領域ＥＢ２における全
体パターンを転写することが可能となっている。

【００２８】図５は、本実施の形態１で用いる電子線描
画装置３の露光光学系を示している。電子銃３Ａと処理
台３Ｂとの間には、第１成形絞り板（アパーチャマス
ク）３Ｃ１、成形レンズ３Ｄ１、図形選択用の偏向器３
Ｅ１、可変矩形用の偏向器３Ｅ２、回転レンズ３Ｄ２、
成形レンズ３Ｄ３、電子線振り戻し用の偏向器３Ｅ３、
第２成形絞り板（アパーチャマスク）３Ｃ２、縮小レン
ズ３Ｄ４、第１アライナー３Ｆ１、回転レンズ３Ｄ５、
第１アライナー３Ｆ２、縮小レンズ３Ｄ６、対物レンズ
３Ｄ７、フィールド（主、副、副副）選択用の３段偏向
器３Ｅ４、対物レンズ３Ｄ８が設置されている。

【００２９】第１成形絞り板３Ｃ１には、複数の矩形状
の開口部（アパーチャ）が規則的に形成されている。各
開口部の寸法または形状は異なるものもあるし、同じも
のもある。この第１成形絞り板３Ｃ１は、その平面に平
行な第１方向と、その平面に平行で、かつ、第１方向に
対して交差する第２方向に沿って移動可能な構造になっ
ている。

【００３０】第２成形絞り板３Ｃ２は、図６に示すよう
に、例えば平面正方形状に形成されており、その平面寸
法は、例えば６００μｍ×６００μｍ程度である。この
第２絞り板３Ｃ２には、複数種の部分一括露光用の図形
開口部１ＡＰと、通常の可変成形露光用の開口部４とが
形成されている。部分一括露光用の図形開口部１ＡＰ
は、上記繰り返しパターンを形成するための開口部であ
る。したがって、１つの図形開口部１ＡＰは、繰り返し
パターンに対応する複数の開口部を有している。第２成
形絞り板３Ｃ２に形成された図形開口部１ＡＰの形状
（種類）は、繰り返しパターンの形状に応じて種々のも
のがある。本実施の形態の特徴を示す図形開口部１ＡＰ
（繰り返しパターン）については後述する。また、可変
成形露光用の開口部４の平面形状は矩形状に形成されて
いる。この第２成形絞り板３Ｃ２の開口寸法、個数およ
び配置等は、図形転写偏向系の制限から、最大転写寸法
５μｍ角、最大５図形に限定されている。電子線描画装
置５の縮小率を１／２５とすると、第２成形絞り板３Ｃ
２の開口寸法は、最大で、例えば１２５μｍ程度であ
る。部分一括露光処理においては、図７に示すように、
上記第１成形絞り板３Ｃ１の矩形の開口部５が、成形レ
ンズ３Ｄ１によって第２成形絞り板３Ｃ２の所定の図形
開口部１ＡＰ上に選択的に結像され、さらに、これを介
して、その開口部１ＡＰの形状のパターン（繰り返しパ
ターン）が半導体ウエハ上のレジスト膜に転写されるよ
うになっている。可変成形露光処理においては、第１成
形絞り板３Ｃ１の開口部５と、第２成形絞り板３Ｃ２の
開口部４との平面的な重なり領域で形成される矩形パタ
ーンが、半導体ウエハのレジスト膜上に転写されるよう
になっている。

【００３１】上記矩形の開口部４および図形開口部１Ａ
Ｐに対する電子線照射位置は転写偏向系によって選択さ
れ、図形ビームと可変矩形ビームとが形成されるように
なっている。すなわち、可変成形ビームの場合は、電子
線描画装置３の描画データに応じて可変矩形偏向により
ビームの偏向が行われ、図形ビームの場合は、図形選択
偏向（偏向器３Ｅ１）と振り戻し偏向（偏向器３Ｅ３）
とが連動されてビームの偏向が行われるようになってい
る。成形ビームは縮小レンズ３Ｄ４，３Ｄ６により１／
２５に縮小され、対物偏向系により半導体ウエハのレジ
スト膜の描画面に投影される。可変矩形ビームの露光位
置は偏光器３Ｅ４の主偏向、副偏向および副副偏向の総
和で指定される。可変矩形に対する図形ビームの相対位
置は副偏向に加算される構造になっている。描画制御で
は１つの副副偏向領域内に１つの図形ビームが定義され
る。したがって、２種の図形ビームが近傍に露光される
場合でも異なる副副偏向領域として処理される。第１，
第２アライナー３Ｆ１，３Ｆ２は、可変矩形の軸調整の
ために配置されている。可変矩形から各図形ビームに移
行した場合の軸補正は振り戻し偏向を微調整することに
より実行される。成形レンズ３Ｄ１，３Ｄ３、縮小レン
ズ３Ｄ４，３Ｄ６内に第１，第２成形絞り板３Ｃ１，３
Ｃ２の回転補正用の回転レンズ３Ｄ２，３Ｄ５が配置さ
れている。倍率補正は２段縮小レンズを逆励磁とし、そ
の電流強度を等しく調整し無回転で実行可能である。

【００３２】次に、本実施の形態の特徴を示す図形開口
部１ＡＰ（繰り返しパターン）について説明する。図８
は、本実施の形態１のＳＲＡＭの製造工程で用いる電子
線描画装置３の第２成形絞り板３Ｃ２に形成された１つ
の図形開口部１ＡＰの一例を示している。この図形開口
部１ＡＰは、例えばＳＲＡＭにおける１メモリセルを構
成する繰り返しパターンを転写するための開口部であ
る。図形開口部１ＡＰの開口部１ＡＰ１は、ワード線の
一部分を転写するための開口であり、その他の開口部１
ＡＰ２，１ＡＰ３はメモリセルの駆動用ＭＩＳＦＥＴお
よび負荷用ＭＩＳＦＥＴのゲート電極パターンを転写す
るための開口である。ここで、この図形開口部１ＡＰを
繰り返し転写した場合、開口部１ＡＰ１により転写され
るワード線の一部分のパターン同士は互いに接続され
る。

【００３３】そこで、本実施の形態においては、この開
口部１ＡＰを繰り返し転写した場合に、開口部１ＡＰ１
で転写されるワード線の一部部分同士の接続部におい
て、双方のパターンの端部が平面的に若干重なるよう
に、その開口部１ＡＰにおいてワード線転写部分に対応
する開口部１ＡＰ１の両端部にオーバーラップ開口部６
（ハッチングで示す）を加える。すなわち、開口部１Ａ
Ｐ１の長手方向の寸法が、隣接ワード線の重なり寸法に
対応させて設計寸法よりも長くなるように形成されてい
る。オーバーラップ開口部６の長さＬ１は、パターンの
平面的な位置ずれ量が最大の場合と、最小の場合とを想
定し、その最大の場合に必要な長さと、最小の場合に必
要な長さとの間の値で決められる。例えば片側のオーバ
ーラップ開口部６の長さＬ１（開口部１ＡＰ１の長手方
向、すなわち、ワード線の長手方向の長さ寸法）は、実
際のレジスト膜上において、例えば２０〜４０ｎｍ程
度、好ましくは２０ｎｍ程度、したがって、第２成形絞
り板３Ｃ２上では、例えば０．５〜１μｍ程度、好まし
くは０．５μｍ程度である。図９は、そのショット重な
り量設定値と寸法シフト量（パターン接続部においてパ
ターン幅が太る量）との関係を示した図である。この図
９から長さＬ１を２０ｎｍとした場合には、寸法シフト
量が２０ｎｍ程度となる。ワード線の接続部は２０〜６
０ｎｍ程度太ることが予想されるが、本実施の形態のＳ
ＲＡＭにおいては、ワード線とワード線との接続部の近
傍に他のパターンが配置されないので、その接続部の幅
が太ることに起因する短絡不良の心配は無い。また、ワ
ード線容量の増加も０．５％以内であり信号遅延の問題
も無い。

【００３４】図１０は、このような図形開口部１ＡＰを
部分一括露光処理によって繰り返し描画した場合を示し
ている。図１０（ａ）は描画直後の描画領域１ＰＡ（１
ＰＡ１〜１ＰＡ３）を示している。描画領域１ＰＡ１〜
１ＰＡ３は、それぞれ開口部１ＡＰ１〜１ＡＰ３に対応
している。図１０（ｂ）は、描画されたパターン１Ａ
（１Ａ１〜１Ａ３）を示している。パターン１Ａ１〜１
Ａ３は、それぞれ描画領域１ＰＡ１〜１ＰＡ３に対応し
ている。ここでは、ショットの位置ずれは生じていない
（または位置ずれが生じていても問題の無い誤差の範囲
内）場合が示されている。図１０（ｂ）に示すように、
ワード線ＷＬを構成するパターン１Ａ１，１Ａ１の接続
部１Ｃにおいては、若干パターン幅が広くなっている。
本実施の形態１によれば、そのパターン１Ａ１，１Ａ１
の相対的な平面位置が多少ずれたとしても、それを見込
んでパターン１Ａ１，１Ａ１の接続部１Ｃは平面的に重
なるように設計されているので、その接続部１Ｃにくぼ
みが生じたり、断線が生じたりするのを防止できる。こ
のようにパターン１Ａ１，１Ａ１の接続部１Ｃにくびれ
が生じるのを防止できるので、ワード線ＷＬ全体の電気
的な抵抗の増大を防止できる。したがって、ＳＲＡＭの
動作速度の向上を推進させることが可能となる。また、
ＳＲＡＭの動作信頼性を向上させることも可能となる。
さらに、パターン１Ａ１，１Ａ１の接続部の断線不良を
防止できるので、ＳＲＡＭの歩留まりを向上させること
が可能となる。なお、パターンの位置ずれが生じた場合
の説明は図２，図３で説明したのと同じなので省略す
る。

【００３５】次に、このような技術を用いて製造された
ＳＲＡＭのメモリセルの要部平面図およびそのＡ−Ａ
線、Ｂ−Ｂ線の断面図をそれぞれ図１１〜図１３に示
す。なお、図１１は平面図であるが、図面を見易くする
ために一部にハッチングを付けている。

【００３６】半導体基板７は、支持基板７Ａ上に埋込絶
縁層７Ｂを介して半導体層７Ｃを設けてなる、いわゆる
ＳＯＩ（Silicon On Insulator）基板である。支持基板
７Ａは、半導体基板７の機械的強度を確保する機能を有
しており、例えばシリコン単結晶からなる。埋込絶縁層
７Ｂは、支持基板７Ａと半導体層７Ｃとを電気的に分離
する機能を有しており、例えば厚さ０．３μｍ程度の酸
化シリコン膜からなる。半導体層７Ｃは、例えばシリコ
ン単結晶からなり、厚さ１．０μｍ程度の半導体層７Ｃ
１と、その主面上に成長された厚さ０．１μｍ〜０．６
μｍ程度のエピタキシャル層７Ｃ２とから構成されてい
る。破線は半導体層７Ｃ１とエピタキシャル層７Ｃ２と
の境界線を示している。なお、半導体基板７としてシリ
コン単結晶のみで構成される通常の半導体基板を用いる
こともできる。

【００３７】半導体層７Ｃの主面（素子形成面）には、
例えば溝型の分離部８が形成されている（相対的に薄い
網掛けのハッチング領域）。この分離部８は、半導体層
７Ｃの厚さ方向に掘られた分離溝８ａ内に分離膜８ｂが
埋め込まれて形成されており、電気的な分離とともに半
導体層７Ｃの活性領域Ｌ（ハッチングの無い領域）を規
定している。分離溝８ａの深さは、例えば０．４μｍ程
度であり、埋込絶縁層７Ｂには達していない。分離膜８
ｂは、例えば酸化シリコン膜からなる。また、ｐＭＩＳ
形成領域とｎＭＩＳ形成領域との境界領域には、分離部
８の下部から埋込絶縁層７Ｂに達する分離部９が形成さ
れ、素子間の電気的な分離が図られている（相対的に濃
い網掛けのハッチング領域）。分離部９は、分離部５の
下部から埋込絶縁層７Ｂに達する分離溝９ａ内に分離膜
９ｂが埋め込まれて形成されている。

【００３８】半導体層７Ｃには、ｐウエル１０Ｐおよび
ｎウエル１０Ｎが形成されている。また、ｐＭＩＳ形成
領域には埋込ｎウエル１１Ｎも形成されている。ｐウエ
ル１０Ｐには、例えばホウ素が導入され、ｎウエル１０
Ｎおよび埋込ｎウエル１１Ｎには、例えばリンまたはヒ
素が導入されている。このような半導体層７Ｃには、Ｓ
ＲＡＭのメモリセルを構成する転送用ＭＩＳＦＥＴＱ
ｔ、駆動用ＭＩＳＦＥＴＱｄおよび負荷用ＭＩＳＦＥＴ
ＱＬが形成されている。なお、負荷抵抗として負荷用Ｍ
ＩＳＦＥＴＱＬを用いるのに代えて、ポリシリコン膜を
用いる構造としても良い。また、半導体基板７の半導体
層７Ｃの上層に負荷抵抗用のＭＳＩＦＥＴを設ける構造
とすることもできる。

【００３９】転送用ＭＩＳＦＥＴＱｔは、ワード線ＷＬ
と活性領域Ｌとの交差領域に形成されており、ソース・
ドレイン用の一対の半導体領域１２と、ゲート絶縁膜１
３と、ゲート電極１４とを有している。半導体領域１２
は、ｎ^-型の半導体領域１２ａと、ｎ⁺型の半導体領域
１２ｂとを有している。ｎ^-型の半導体領域１２ａおよ
びｎ⁺型の半導体領域１２ｂは、例えばリンまたはヒ素
が導入されてなり、互いに電気的に接続されている。ｎ
^-型の半導体領域１２ａは、平面的にゲート電極１４の
端部まで延びている。ｎ⁺型の半導体領域１２ｂは、ｎ
^-型の半導体領域１２ａの幅だけゲート電極１４の端部
から離間した位置まで延びている。このｎ⁺型の半導体
領域１２ｂの上部には、配線との接触抵抗を低減するた
めに、例えばタングステンシリサイド等からなるシリサ
イド領域１５が形成されている。ゲート絶縁膜１３は、
例えば酸化シリコン膜またはこれに窒素を析出させた酸
窒化膜からなる。ゲート絶縁膜１３を酸窒化することに
より、転送用ＭＩＳＦＥＴＱｔのホットエレクトロン耐
性を向上させることができ、その動作信頼性を向上させ
ることができる。ゲート電極１４は、ワード線ＷＬの一
部で構成されており、例えば低抵抗ポリシリコン膜１４
ａ上にタングステンシリサイド等のようなシリサイド膜
１４ｂが積層されて形成されている。ゲート電極１４
を、例えば低抵抗ポリシリコン膜上に、窒化チタンや窒
化タングステン等のようなバリア金属膜を介してタング
ステン等のような金属膜を形成してなる、いわゆるポリ
メタル構造とすることもできる。この場合、信号の伝送
速度を大幅に向上させることが可能となる。ワード線Ｗ
Ｌは、例えば設計上の幅が０．２５μｍ程度の平面帯状
のパターンで形成されているが、ワード線ＷＬにおいて
上記部分一括露光処理によるショットとショットとの境
界部（接続部）は若干幅広となっている。しかし、隣接
するワード線ＷＬがその幅広部を通じて短絡してしまう
こともない。なお、２本のワード線ＷＬの間に存在する
半導体領域１２は、２個の転送用ＭＩＳＦＥＴＱｔの共
有領域となっている。ゲート電極１４の側面（ワード線
ＷＬの側面）には、サイドウォール１６が形成されてい
る。このサイドウォール１６は、例えば酸化シリコン膜
からなり、これをマスクとしてリンまたはヒ素を半導体
層７Ｃに導入することでｎ^-型の半導体領域１２ａを残
したままｎ⁺型の半導体領域１２ｂを形成することがで
きる。

【００４０】駆動用ＭＩＳＦＥＴＱｄは、転送用ＭＩＳ
ＦＥＴＱｔと同様のｎＭＩＳで構成されており、ソース
・ドレイン用の一対の半導体領域１２と、ゲート絶縁膜
１３と、ゲート電極１４とを有している。駆動用ＭＩＳ
ＦＥＴＱｄの一方の半導体領域１２は、転送用ＭＩＳＦ
ＥＴＱｔの一方の半導体領域１２と一体的に（繋がっ
て）形成されている。駆動用ＭＩＳＦＥＴＱｄのゲート
電極１４の断面構造は、上記転送用ＭＩＳＦＥＴＱｔの
ゲート電極１４と同じであるが、平面的にはワード線Ｗ
Ｌとは分離されている。駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極１４は、負荷用ＭＩＳＦＥＴＱＬのゲート電極１
４および配線１４Ｌと一体的に形成されている。駆動用
ＭＩＳＦＥＴＱｄのゲート電極１４のゲート長は、転送
用ＭＩＳＦＥＴＱｔのゲート長と等しく、例えば０．２
５μｍ程度である。なお、配線１４Ｌの断面構造はゲー
ト電極１４の断面構造と同じである。

【００４１】負荷用ＭＩＳＦＥＴＱＬは、ｐＭＩＳで構
成されており、ソース・ドレイン用の一対の半導体領域
１７と、ゲート絶縁膜１３と、ゲート電極１４とを有し
ている。半導体領域１７は、ｐ^-型の半導体領域１７ａ
と、ｐ⁺型の半導体領域１７ｂとを有している。ｎ^-型
の半導体領域１７ａおよびｎ⁺型の半導体領域１７ｂ
は、例えばホウ素が導入されてなり、互いに電気的に接
続されている。ｐ^-型の半導体領域１７ａは、平面的に
ゲート電極１４の端部まで延びている。ｐ⁺型の半導体
領域１７ｂは、ｐ^-型の半導体領域１７ａの幅だけゲー
ト電極１７の端部から離間した位置まで延びている。こ
のｐ⁺型の半導体領域１７ｂの上部には、配線との接触
抵抗を低減するために、例えばタングステンシリサイド
等からなるシリサイド領域１５が形成されている。ゲー
ト絶縁膜１３およびゲート電極１４の構造は上記と同じ
なので説明を省略する。

【００４２】このような半導体層７Ｃの主面上には、例
えば酸化シリコンからなる層間絶縁膜１８ａが形成さ
れ、これにより転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳ
ＦＥＴＱｄおよび負荷用ＭＩＳＦＥＴＱＬが被覆されて
いる。層間絶縁膜１８ａ上には、例えばアルミニウム、
アルミニウム合金等からなる第１層配線１９Ｌが形成さ
れている。第１層配線１９Ｌは、層間絶縁膜１８ａに穿
孔された接続孔２０内の導体膜２１を通じて半導体領域
１２、半導体領域１７、ゲート電極１４、配線１４Ｌと
電気的に接続されている。

【００４３】（実施の形態２）本実施の形態２において
は、図１５（ａ）に示すように、設計上、パターン１Ｄ
Ａ、１ＤＢの各々において、双方の接続部の近傍部分に
おけるパターン幅を他のパターン幅部分よりも広くして
いる。ここでは、パターン１ＤＡ（またはパターン１Ｄ
Ｂ）の接続部側において片方の長辺の一部を、パターン
１ＤＡ（またはパターン１ＤＢの幅方向に突出させてい
る。図１５（ｂ）は、このような設計上のデータを用い
て部分一括露光処理を行った場合の実際のパターン１
（１Ａ，１Ｂ）の平面図である。パターン１の接続部１
Ｃにおいて幅方向片側が若干突き出している。

【００４４】また、図１６（ａ）は、図１５（ａ）の変
形例を示すもので、パターン１ＤＡ（またはパターン１
ＤＢ）の接続部側において両方の長辺の一部を、パター
ン１ＤＡ（またはパターン１ＤＢ）の幅方向に突出させ
ている。図１６（ｂ）は、このような設計上のデータを
用いて部分一括露光処理を行った場合の実際のパターン
１（１Ａ，１Ｂ）の平面図である。パターン１の接続部
１Ｃにおいて幅方向両側が若干突き出している。

【００４５】図１５または図１６のようにすることによ
り、パターン１ＤＡ、１ＤＢによる描画領域が若干平面
的に位置ずれしたとしても、その双方の接続部１Ｃでは
電子線量が相対的に多いので、実際のパターン１Ａ、１
Ｂの接続部１Ｃに生じるくびれを小さくできる。また、
その接続部１Ｃにおける断線不良も防止できる。

【００４６】さらに、図１７（ａ）は、図１５（ａ）の
技術と、前記実施の形態１の技術とを組み合わせたもの
である。すなわち、設計上、パターン１ＤＡ、１ＤＢの
各々において、双方の接続部の近傍部分におけるパター
ン幅を他のパターン幅部分よりも広くし、かつ、その接
続部においてパターンが平面的に重なるようにオーバー
ラップ開口部６をパターンの長手方向に加えている。図
１７（ｂ）は、このような設計上のデータを用いて部分
一括露光処理を行った場合の実際のパターン１（１Ａ，
１Ｂ）の平面図である。このようにすることにより、パ
ターン１ＤＡ、１ＤＢによる描画領域が若干平面的に位
置ずれしたとしても、その双方の接続部１Ｃに生じるく
びれを無くすことができる。また、その接続部１Ｃにお
ける断線不良も防止できる。

【００４７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００４８】例えば前記実施の形態１，２においては、
繰り返しパターンと繰り返しパターンとの接続部につい
て説明したが、これに限定されるものではなく、部分一
括露光による繰り返しパターンと通常の可変成形露光に
よるパターンとの接続部についても同様にできる。すな
わち、繰り返しパターン形成用の開口部において接続部
に当たる箇所に予めオーバーラップ開口部を加算してお
く。このようにすることで、部分一括露光による繰り返
しパターンと可変成形露光によるパターンとの接続部に
おいてパターンが平面的に重なるので、多少の平面的な
位置ずれが生じてもパターン接続部にくびれや断線が生
じるのを防止できる。さらに、可変成形露光処理の際
に、パターンが上記接続部において重なるように電子線
描画装置の偏向量を調整することもできる。

【００４９】また、前記実施の形態１，２においては、
荷電粒子が電子線の場合について説明したが、これに限
定されるものではなく、例えば荷電粒子がイオンビーム
である場合にも本発明を適用できる。

【００５０】また、前記実施の形態１，２においては配
線パターンの描画技術に適用した場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、活性領域のパターンまたはＤＲＡＭのキャパシタに
おける電極パターン等のような他のパターンの描画にも
本発明を適用できる。

【００５１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えばＤＲＡＭ(Dynamic RAM) やフラ
ッシュメモリ（ＥＥＰＲＯＭ（Electrically Erasable
Programmable Read Only Memory ））等のようなメモリ
回路またはマイクロプロセッサ等のような論理回路ある
いはメモリ回路と論理回路とを同一半導体基板に設けて
いる半導体装置にも適用できる。

【００５２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００５３】(1).本発明によれば、繰り返しパターン
と、これに平面的に接続されるパターンとが、設計上、
その各々のパターンの接続部において一部平面的に重な
るようにすることにより、描画時に各々のパターンを描
画する領域の相対的な平面位置が多少ずれたとしても、
描画された各々のパターンが完全に離間してしまうこと
がないので、各々のパターンの接続部におけるくびれま
たは断線等のような不良の発生を防止することが可能と
なる。

【００５４】(2).上記(1) により、半導体装置の電気的
特性を向上させることが可能となる。

【００５５】(3).上記(1) により、半導体装置の歩留ま
りを向上させることが可能となる。

【図面の簡単な説明】

【図１】（ａ），（ｂ）は本発明者の技術思想を説明す
るための説明図である。

【図２】（ａ）〜（ｃ）は本発明の技術思想を説明する
ための説明図である。

【図３】（ａ）〜（ｃ）は本発明の技術思想を説明する
ための説明図である。

【図４】部分一括露光技術を説明するためのパターンの
一例の要部平面図である。

【図５】本発明の実施の形態で使用する電子線描画装置
の説明図である。

【図６】図５の電子線描画装置における第２成形絞り板
の一例を示す平面図である。

【図７】部分一括露光処理を説明するための説明図であ
る。

【図８】本発明の一実施の形態である半導体装置の製造
に使用する電子線描画装置の第２成形絞り板に形成され
た繰り返しパターン描画用の図形開口部の平面図であ
る。

【図９】パターン接続部におけるショットの重なり量と
寸法シフト量との関係を示すグラフ図である。

【図１０】（ａ）は図８の図形開口部を用いた部分一括
露光による描画領域を示す露光面の平面図であり、
（ｂ）はその部分一括露光処理によって形成されたパタ
ーンの平面図である。

【図１１】本発明の一実施の形態である半導体装置の製
造方法により製造された半導体装置の要部平面図であ
る。

【図１２】図１１のＡ−Ａ線の断面図である。

【図１３】図１１のＢ−Ｂ線の断面図である。

【図１４】（ａ）〜（ｃ）は本発明者が検討した技術で
あってパターン接続部に生じる問題を説明するための説
明図である。

【図１５】（ａ）は本発明の他の実施の形態である半導
体装置の製造に用いる設計上のパターンの要部平面図で
あり、（ｂ）はそれによって得られた実際のパターンの
要部平面図である。

【図１６】（ａ）は本発明の他の実施の形態である半導
体装置の製造に用いる設計上のパターンの要部平面図で
あり、（ｂ）はそれを用いて得られた実際のパターンの
要部平面図である。

【図１７】（ａ）は本発明の他の実施の形態である半導
体装置の製造に用いる設計上のパターンの要部平面図で
あり、（ｂ）はそれを用いて得られた実際のパターンの
要部平面図である。

【符号の説明】

１パターン１ＤＡ繰り返しパターン１ＰＡ描画領域１Ａパターン１Ａ１〜１Ａ３パターン１ＤＢ他のパターン１ＰＢ描画領域１Ｂパターン１ＡＰ、１ＡＰ１〜１ＡＰ３図形開口部１Ｃ接続部２パターン３電子線描画装置３Ａ電子銃３Ｂ処理台３Ｃ１第１成形絞り板３Ｃ２第２成形絞り板３Ｄ１成形レンズ３Ｄ２回転レンズ３Ｄ３成形レンズ３Ｄ４縮小レンズ３Ｄ５回転レンズ３Ｄ６縮小レンズ３Ｄ７対物レンズ３Ｄ８対物レンズ３Ｅ１図形選択用の偏向器３Ｅ２可変矩形用の偏向器３Ｅ３電子線振り戻し用の偏向器３Ｅ４３段偏向器３Ｆ１第１アライナー３Ｆ２第１アライナー４開口部５開口部６オーバーラップ開口部７半導体基板７Ａ支持基板７Ｂ埋込絶縁層７Ｃ半導体層７Ｃ１半導体層７Ｃ２エピタキシャル層８分離部８ａ分離溝８ｂ分離膜９分離部９ａ分離溝９ｂ分離膜１０Ｐｐウエル１０Ｎｎウエル１１Ｎ埋込ｎウエル１２半導体領域１２ａｎ^-型の半導体領域１２ｂｎ⁺型の半導体領域１３ゲート絶縁膜１４ゲート電極１５シリサイド領域１６サイドウォール１７半導体領域１７ａｐ^-型の半導体領域１７ｂｐ⁺型の半導体領域１８ａ層間絶縁膜１９第１層配線２０接続孔２１導体膜５０、５１パターン５０Ａ、５１Ａ描画領域５０Ｂ、５１ＢパターンＡ領域ＥＢ１，ＥＢ２描画領域ＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者森重喜東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者中道勝東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者谷本明佳東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 2H095 BA08 BB02 BB10 2H097 AA03 AA11 AB07 CA16 LA10 5F056 AA05 AA06 CA11 CC09 CD16

Claims

【特許請求の範囲】

【請求項１】複数の同一パターンの一群により構成さ
れる繰り返しパターンを被露光処理基板上に一括して転
写する工程を有し、前記繰り返しパターンと、これに平面的に接続される繰
り返しパターンまたは他の単一パターンとが、設計上、
その各々のパターンの接続部において一部平面的に重な
るようにすることを特徴とする半導体装置の製造方法。
【請求項２】（ａ）複数の同一パターンの一群により
構成される繰り返しパターンを被露光処理基板上に一括
して転写する工程と、（ｂ）前記繰り返しパターンに平面的に接続される単一
パターンを転写する工程とを有し、前記繰り返しパターンと、前記単一パターンとが、設計
上、その各々のパターンの接続部において一部平面的に
重なるようにすることを特徴とする半導体装置の製造方
法。
【請求項３】複数の同一パターンの一群により構成さ
れる繰り返しパターンを被露光処理基板上に一括して転
写する工程を有し、前記繰り返しパターンと、これに接続される繰り返しパ
ターンとが、設計上、その各々のパターンの接続部にお
いて一部平面的に重なるようにすることを特徴とする半
導体装置の製造方法。
【請求項４】請求項１、２または３記載の半導体装置
の製造方法において、前記繰り返しパターンが、メモリ
セルにおけるワード線のパターンの一部であることを特
徴とする半導体装置の製造方法。
【請求項５】請求項１、２、３または４記載の半導体
装置の製造方法において、前記接続部におけるパターン
部分が他のパターン部分に比べて相対的に幅広であるこ
とを特徴とする半導体装置の製造方法。
【請求項６】複数の同一パターンの一群により構成さ
れる繰り返しパターンをマスク基板上に一括して転写す
る工程を有し、前記繰り返しパターンと、これに平面的に接続される繰
り返しパターンまたは他の単一パターンとが、設計上、
その各々のパターンの接続部において一部平面的に重な
るようにすることを特徴とするマスクの製造方法。