JPH11288864A - アパーチャおよびそれを用いた電子線描画装置の描画方法ならびに半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 島状パターンをセルプロジェクション露光技
術で描画でき、スループットの低下を抑制することがで
きるアパーチャおよびそれを用いた電子線描画装置の描
画方法ならびに半導体装置の製造方法を提供する。 【解決手段】 島状パターン１ａの一部に架橋部１ｂを
有するアパーチャ１であって、架橋部１ｂは、島状パタ
ーン１ａに対し、Ｘ方向あるいはＹ方向のいずれか一方
向のみに設置されているものである。電子線描画装置の
描画方法は、電子線描画装置のアパーチャ用ステージに
前記アパーチャ１をセットし、１回目の描画工程を行っ
た後、島状パターン１ａに対し、Ｙ（またはＸ）方向に
設置されている架橋部１ｂの幅以上、描画位置をＸ（ま
たはＹ）方向にずらし、２回目の描画工程を行うもので
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アパーチャおよび
それを用いた電子線描画装置の描画方法ならびに半導体
装置の製造方法に関し、特に、島状パターンをセルプロ
ジェクション露光技術で描画でき、スループットの低下
を抑制することができるアパーチャおよびそれを用いた
電子線描画装置の描画方法ならびに半導体装置の製造方
法に関するものである。

【０００２】

【従来の技術】ところで、本発明者は、半導体装置の製
造方法に使用されている電子線（電子ビーム）描画装置
の描画方法について検討した。以下は、本発明者によっ
て検討された技術であり、その概要は次のとおりであ
る。

【０００３】すなわち、近年、電子線描画技術におい
て、スループット向上の観点からセルプロジェクション
露光（部分一括露光）技術が適用されている。セルプロ
ジェクション露光技術は、電子ビームを成形するアパー
チャ（マスク）にあらかじめ必要とするパターンを形成
しておき、そのパターンを描画するものである。

【０００４】アパーチャは、露光したい部分、つまり電
子ビームの通過する部分が開口した構造となっている。
そのため、露光部に囲まれた未露光部が存在するような
パターン（島状パターン）は、アパーチャが作成できな
いため、通常、セルプロジェクション露光技術では、描
画することができない。

【０００５】島状パターンを、セルプロジェクション露
光技術で描画する技術として、次に記載するものがあ
る。

【０００６】（１）．島状パターンの一部分を架橋した
アパーチャを作成し、これをもって描画を行う。その
後、本来露光部となる架橋部（架橋部分）の未露光部分
を、可変成形ビームあるいは架橋部のみを露光する別の
アパーチャで描画する。

【０００７】（２）．島状パターンの一部分を架橋した
アパーチャを作成し、これをもって描画を行う。ただ
し、架橋部の幅は、描画した際にレジストの解像限界以
下となる寸法と定める。

【０００８】なお、電子線描画装置について記載されて
いる文献としては、例えば１９８８年１２月１３日、工
業調査会発行の「電子材料１９８８年１２月号別冊」ｐ
８４〜ｐ８９に記載されているものがある。

【０００９】

【発明が解決しようとする課題】ところが、前述した島
状パターンを、セルプロジェクション露光技術で描画す
る技術には、次に記載する問題点があることを本発明者
が見い出した。

【００１０】前述した（１）項に記載されている技術に
よれば、架橋部にあたる未露光部分を、可変成形ビーム
あるいは別のアパーチャで再度描画する必要がある。

【００１１】この場合、可変成形ビームにおいては、架
橋部の増加に伴いショット数が増え、露光回数が多くな
ることにより、スループットが低下してしまう。また、
アパーチャ内に複数の島状パターンが存在すると、スル
ープットがより多く低下してしまう。

【００１２】また、別のアパーチャで再度描画する場合
においては、島状パターンに対し２つのアパーチャを使
用することになるので、１つの加工層の描画に使用でき
るアパーチャ数が限られているために、セルプロジェク
ション露光を適用するパターンの種類が減少し、スルー
プットが低下してしまう。

【００１３】一方、前述した（２）項に記載されている
技術によれば、レジストの解像限界以下の架橋部を有す
るアパーチャを作成することができないという問題点が
発生している。

【００１４】本発明者の検討の結果、例えば、１／２５
縮小レンズで、３μm ×３μm の島状パターンを描画す
る必要がある場合、レジストの解像限界が0.０４μm と
すると、アパーチャにおいては、７５μm ×７５μm の
面積を１μm の架橋部で支える必要が出てくる。しかし
ながら、アパーチャにおいては、７５μm ×７５μmの
面積の大きな島状パターンを１μm という極めて小さい
状態の架橋部分を有する架橋部で支持することができな
いという問題点が発生してくる。

【００１５】本発明の目的は、島状パターンをセルプロ
ジェクション露光技術で描画でき、スループットの低下
を抑制することができるアパーチャおよびそれを用いた
電子線描画装置の描画方法ならびに半導体装置の製造方
法を提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１８】すなわち、（１）．本発明のアパーチャ
は、島状パターンの一部に架橋部を有するアパーチャで
あって、前記架橋部は、前記島状パターンに対し、Ｘ方
向あるいはＹ方向のいずれか一方向のみに設置されてい
るものである。

【００１９】（２）．本発明の電子線描画装置の描画方
法は、電子線描画装置のアパーチャ用ステージに前記
（１）項のアパーチャをセットし、１回目の描画工程を
行った後、島状パターンに対し、Ｙ方向に設置されてい
る架橋部の幅以上、描画位置をＸ方向にずらし、２回目
の描画工程を行うものである。

【００２０】（３）．本発明の半導体装置の製造方法
は、前記（２）項の電子線描画装置の描画方法を用いた
リソグラフィ技術を使用して、半導体装置のパターンを
形成するものである。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。

【００２２】（実施の形態１）図１は、本発明の実施の
形態１であるアパーチャを用いた電子線描画装置を示す
概略構成図である。

【００２３】図１に示すように、電子線描画装置は、本
実施の形態のアパーチャ（電子線描画用アパーチャ）１
をアパーチャ（マスク）用ステージ２にセットされてい
るものである。アパーチャ用ステージ２に電気的に接続
されている制御部の制御信号によって、アパーチャ用ス
テージ２は、Ｘ方向移動、Ｙ方向移動、上下方向移動ま
たは回転などの移動をアパーチャ１に対して行うことが
できる。

【００２４】また、試料台（ステージ）４の上には、半
導体装置を製造するためのウエハなどのウエハ（試料）
３がセットされている。この場合、ウエハ３の表面に
は、レジスト膜３ａが塗布されている。また、試料台４
は、水平面内において移動自在なＸＹテーブル機能など
の機能を有するものである。

【００２５】また、アパーチャ用ステージ２の上方に
は、電子ビーム（電子線）５を偏向することができる偏
向器６が設置されており、その上には、電子ビーム５を
放出する電子線源（電子銃）７が設置されている。この
場合、電子線源７から放出された電子ビーム５は、偏向
器６に電気的に接続されている制御部の制御信号によっ
て、偏向器６により偏向することができる。

【００２６】また、電子線源７と試料台４との間には、
対物レンズ８および偏向器９などから構成されている電
子光学系が設けられている。この場合、電子線源７から
放射された電子ビーム５は、対物レンズ８によりレジス
ト膜３ａの表面に焦点合わせが行われ、偏向器９により
レジスト膜３ａの上の任意の位置に照射されるようにな
っている。

【００２７】また、試料台４にセットされているウエハ
３の近傍に配置されているマーク位置検出器１０が制御
部に電気的に接続されている。

【００２８】なお、電子線描画装置に設置されている本
実施の形態のアパーチャ１以外の電子線描画装置の構造
は、前述した電子線描画装置の構造以外の種々の構造を
有する電子線描画装置を適用することができる。

【００２９】次に、本実施の形態のアパーチャ１を説明
する。図２は、本実施の形態のアパーチャ１を示す平面
図である。図３は、図２におけるＡ−Ａ矢視断面を示す
断面図である。

【００３０】図２および図３に示すように、本実施の形
態のアパーチャ１は、アパーチャ枠１ｃの内部に設置さ
れている１個の島状パターン１ａの一部に架橋部１ｂを
有するアパーチャ１であって、架橋部１ｂは、島状パタ
ーン１ａに対し、Ｘ方向あるいはＹ方向のいずれか一方
向のみに設置されていることが特徴である。

【００３１】本実施の架橋部１ｂは、島状パターン１ａ
に対し、Ｙ方向のみに設置されていると共にアパーチャ
１のＹ方向の開口部１ｄに設置されており、Ｘ方向の開
口部１ｅの幅は、アパーチャ１を用いて露光されるＸ方
向の露光部の幅に対応するＸ方向の開口部の幅よりも架
橋部１ｂの幅Ｄ以上の値をもって少なくされているもの
である。

【００３２】この場合、アパーチャ１は、膜厚が２０μ
m 程度であり、例えばシリコン（Ｓｉ）を材料としてい
る正方形状の板状態である。また、アパーチャ１の構成
要素の寸法は、アパーチャ１を用いて露光されるパター
ンの例えば１／２５倍の大きさであり、架橋部１ｂの幅
Ｄは例えば0.１μm とされており、Ｘ方向の開口部１ｅ
の幅（Ｘ方向の辺長）は、アパーチャ１を用いて露光さ
れるＸ方向の露光部の幅に対応するＸ方向の開口部の幅
（例えば0.４５μm ）よりも架橋部１ｂの幅Ｄ（例えば
0.１μm ）以上の値をもって少なくされており、例えば
0.３μm （0.４５μm −0.１５μm ）とされている。

【００３３】次に、本実施の形態のアパーチャ１を用い
た電子線描画装置の描画方法を説明する。

【００３４】本実施の形態の電子線描画装置の描画方法
は、前述した電子線描画装置のアパーチャ用ステージ２
に、図２および図３に示すアパーチャ１をセットし、１
回目の描画工程を行う。

【００３５】１回目の描画工程によって、図４および図
５に示すように、ウエハ３の表面に塗布されているレジ
スト膜３ａの特定の領域が露光されて、その領域に露光
部が形成される。図４において、露光部３ｂは、アパー
チャ１におけるＹ方向の開口部１ｄに対応した露光部で
あり、露光部３ｃは、アパーチャ１におけるＸ方向の開
口部１ｅに対応した露光部である。この場合、露光部３
ｂの領域には、架橋部１ｂに対応した非露光部３ｄが存
在している。

【００３６】次に、電子線描画装置におけるアパーチャ
用ステージ２を用いて、アパーチャ１の描画位置をずら
す操作を行う（図６）。この場合、島状パターン１ａに
対し、Ｙ方向に設置されている架橋部１ｂの幅Ｄ以上、
描画位置をＸ方向にずらす。その後、２回目の描画工程
を行う。なお、アパーチャ１の描画位置をずらす操作
は、電子線描画装置における偏向部６を用いて、アパー
チャ１の描画位置をずらす態様を設計仕様に応じて適用
することができる。

【００３７】２回目の描画工程によって、図４における
架橋部１ｂに対応した非露光部３ｄの領域が露光される
と共にＸ方向の未露光部の一部が露光されてＸ方向の露
光部３ｃが設計仕様に応じた露光部とすることができる
（図８および図９）。

【００３８】図８および図９において、３ｅは、２回目
の描画工程によって、図４における架橋部１ｂに対応し
た非露光部３ｄの領域が露光された露光部を示し、Ｙ方
向の露光部３ｃにおける点線より右側の領域は、２回目
の描画工程によって露光された露光部を示している。こ
の場合、１回目の描画工程によって露光された露光部と
２回目の描画工程によって露光された露光部が、重なっ
ていない領域があると共に重なっている領域がある。

【００３９】本実施の形態のアパーチャを用いた電子線
描画装置の描画方法によれば、島状パターン１ａに対
し、Ｘ方向あるいはＹ方向のいずれか一方向のみに設置
されている架橋部１ｂを有するアパーチャ１を使用し、
１回目の描画工程で未露光部３ｄとなる架橋部１ｂにあ
たる部分を２回目の描画工程で露光部とすることができ
る。したがって、島状パターン１ａの一部に架橋部１ｂ
を持つアパーチャ１を二重描画（１回目の描画工程と２
回目の描画工程）することにより、島状パターン１ａを
セルプロジェクション露光技術で描画することができ
る。

【００４０】本実施の形態のアパーチャを用いた電子線
描画装置の描画方法によれば、島状パターン１ａの一部
に架橋部１ｂを持つアパーチャ１を使用して露光するに
もかかわらず、アパーチャ１を二重描画することによ
り、島状パターン１ａをセルプロジェクション露光技術
で描画することができることにより、ショット数の増加
に伴うスループットの低下を抑制することができる。ま
た、１個のアパーチャ１のみを使用していることによ
り、セルプロジェクション露光を適用できるパターンを
減少させ、スループットの低下を防止することができ
る。

【００４１】したがって、本実施の形態のアパーチャを
用いた電子線描画装置の描画方法によれば、島状パター
ンを有する半導体装置などの製品に対し、効果的にセル
プロジェクション露光技術を使用することができ、その
処理能力を向上することができる。

【００４２】本実施の形態のアパーチャによれば、アパ
ーチャ枠１ｃの内部に設置されている島状パターン１ａ
の一部に架橋部１ｂを有するアパーチャ１であって、架
橋部１ｂは、島状パターン１ａに対し、Ｘ方向あるいは
Ｙ方向のいずれか一方向のみに設置されていることが特
徴であり、膜厚が２０μm 程度であり、例えばシリコン
を材料としている正方形状の板状態であることにより、
島状パターン１ａを設計仕様に応じて種々の形状にする
ことができ、その種々の島状パターン１ａを架橋部１ｂ
によって正確に保持することができるので、高性能でし
かも高信頼度のアパーチャ１とすることができると共に
種々の態様の描画パターンに対応したアパーチャ１を製
造することができる。

【００４３】（実施の形態２）図１０は、本発明の実施
の形態２であるアパーチャを示す平面図である。

【００４４】図１０に示すように、本実施の形態のアパ
ーチャ１は、アパーチャ枠１ｃの内部に設置されている
１個の島状パターン１ａの一部に架橋部１ｂを有するア
パーチャ１であって、架橋部１ｂは、島状パターン１ａ
に対し、Ｘ方向のみに設置されていることが特徴であ
る。すなわち、本実施の形態のアパーチャ１における架
橋部１ｂは、前述した実施の形態１のアパーチャ１にお
けるＹ方向の架橋部１ｂと逆の方向のＸ方向のみに設置
されているものである。

【００４５】本実施の架橋部１ｂは、島状パターン１ａ
に対し、Ｘ方向のみに設置されていると共にアパーチャ
１のＸ方向の開口部１ｅに設置されており、Ｙ方向の開
口部１ｄの幅は、アパーチャ１を用いて露光されるＹ方
向の露光部の幅に対応するＹ方向の開口部の幅よりも架
橋部１ｂの幅Ｄ以上の値をもって少なくされているもの
である。

【００４６】本実施の形態のアパーチャを用いた電子線
描画装置の描画方法は、前述した実施の形態１の電子線
描画装置の描画方法と同様に、１回目の描画工程を行
う。次に、アパーチャ１の描画位置をずらす操作を行
う。この場合、島状パターン１ａに対し、Ｘ方向に設置
されている架橋部１ｂの幅Ｄ以上、描画位置をＹ方向に
ずらす。その後、２回目の描画工程を行う。

【００４７】（実施の形態３）図１１は、本発明の実施
の形態３であるアパーチャを示す平面図である。

【００４８】図１１に示すように、本実施の形態のアパ
ーチャ１は、アパーチャ枠１ｃの内部に設置されている
３個の島状パターン１ａの一部に架橋部１ｂを有するア
パーチャ１であって、架橋部１ｂは、島状パターン１ａ
に対し、Ｙ方向のみに設置されていることが特徴であ
る。すなわち、本実施の形態のアパーチャ１における島
状パターン１ａは、前述した実施の形態１のアパーチャ
１における１個の島状パターン１ａに対して、３個とい
う複数の島状パターン１ａを設置しているものである。

【００４９】本実施の形態のアパーチャを用いた電子線
描画装置の描画方法は、前述した実施の形態１の電子線
描画装置の描画方法と同様である。

【００５０】本実施の形態のアパーチャによれば、アパ
ーチャ枠１ｃの内部に設置されている３個などの複数の
島状パターン１ａの一部に架橋部１ｂを有するアパーチ
ャ１であることにより、前述した実施の形態１のアパー
チャ１と同様な効果を有する。また、特に、３個などの
複数の島状パターン１ａを有するアパーチャ１であるこ
とにより、種々の態様の描画パターンに対応したアパー
チャ１を製造することができる。

【００５１】（実施の形態４）図１２および図１４〜図
２０は、本発明の実施の形態４である半導体装置の製造
工程を示す概略断面図である。図１３は、本発明の実施
の形態４である半導体装置の製造工程を示す概略平面図
である。この場合、図１４は、図１３のＣ−Ｃ矢視断面
を示す概略断面図である。同図を用いて、本実施の形態
の半導体装置の製造方法について説明する。

【００５２】本実施の形態の半導体装置の製造方法は、
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effe
ct Transistor ）を有する半導体集積回路装置の製造方
法である。

【００５３】まず、例えばｐ型のシリコン単結晶からな
る半導体基板（ウエハ）１１の表面に、ＣＶＤ（Chemic
al Vapor Deposition ）法または熱酸化処理法を使用し
て、薄膜の酸化シリコン膜１２を形成した後、ＣＶＤ法
を使用して、窒化シリコン膜１３をその酸化シリコン膜
１２の上に形成する。次に、半導体基板１１の上に、レ
ジスト膜１４を塗布する（図１２）。

【００５４】その後、前述した実施の形態１のアパーチ
ャを用いた電子線描画装置の描画方法を用いたリソグラ
フィ技術を使用して、レジスト膜１４に露光部１４ａを
形成する（図１３および図１４）。

【００５５】したがって、リソグラフィ技術に、前述し
た実施の形態１のアパーチャを用いた電子線描画装置の
描画方法を適用していることにより、効果的にセルプロ
ジェクション露光技術を使用することができ、その処理
能力を向上することができる。

【００５６】次に、リソグラフィ技術を使用して、レジ
スト膜１４における露光部１４ａの領域のレジスト膜を
取り除いて、その領域に開口部を形成する（図１５）。

【００５７】その後、レジスト膜１４をエッチング用マ
スクとして使用して、レジスト膜１４に形成されている
開口部の下部の窒化シリコン膜１３をエッチングして取
り除いた後、その下の酸化シリコン膜１２をエッチング
して取り除く作業を行う（図１６）。

【００５８】次に、不要となったレジスト膜１４を取り
除いた後、窒化シリコン膜１３をエッチング用マスクと
して使用して、開口部の下部の半導体基板１１をエッチ
ングして、素子分離用絶縁膜を形成する領域としての溝
（トレンチ溝）１５を形成する（図１７）。

【００５９】その後、半導体基板１１の上に、ＣＶＤ法
を使用して、酸化シリコン膜１６を形成して、溝１５に
酸化シリコン膜１６を埋め込んだ後、例えばＣＭＰ（Ch
emical Mechanical Polishing 、化学機械研磨）法など
の研磨技術を使用して、表層部の酸化シリコン膜１６、
その下の窒化シリコン膜１３およびその下の酸化シリコ
ン膜１２を取り除いて、溝１５の中に埋め込まれている
酸化シリコン膜（素子分離用絶縁膜）１６および半導体
基板１１の表面を平坦化する（図１８）。

【００６０】この製造工程によって、半導体基板１１の
選択的な領域に溝１５に埋め込まれている酸化シリコン
膜１６からなる素子分離用絶縁膜を形成することがで
き、平坦化された半導体基板１１の領域にその半導体基
板１１の表面と同一の平面を有する素子分離用絶縁膜と
しての酸化シリコン膜１６を形成することができる。

【００６１】また、前述した溝１５に埋め込まれた酸化
シリコン膜１６からなる素子分離用絶縁膜以外に、前述
した酸化シリコン膜１６の製造工程を使用して、半導体
基板１１の上に、断面形状が長方形の浅い溝を形成した
後、その溝に酸化シリコン膜１６を埋め込むと共に半導
体基板１１の表面よりも凸化している酸化シリコン膜な
どからなる種々の態様の素子分離用絶縁膜としての酸化
シリコン膜１６を形成することができる。

【００６２】次に、半導体基板１１の素子形成領域に、
例えばＭＯＳＦＥＴを形成する（図１９）。この場合、
半導体基板１１の上に、例えば酸化シリコン膜からなる
ゲート絶縁膜１７を形成した後、その上にゲート電極１
８としての例えば不純物としてリンが含まれている多結
晶シリコン膜を形成し、その上に例えば酸化シリコン膜
からなる絶縁膜１９を形成した後、リソグラフィ技術と
選択エッチング技術とを使用してゲート電極などのパタ
ーンを形成する。

【００６３】次に、半導体基板１１の上に、ＣＶＤ法を
使用して、酸化シリコン膜を形成した後、リソグラフィ
技術と選択エッチング技術とを使用して、ゲート電極１
８の側壁にサイドウォールスペーサ（側壁絶縁膜）２０
を形成する。次にゲート電極１８などからなるゲート領
域をマスクとして、イオン注入法を使用して、例えばリ
ンなどのｎ型の不純物を半導体基板１１にイオン打ち込
みした後、熱拡散処理を行って、ソースおよびドレイン
となる半導体領域２１を形成する。

【００６４】その後、半導体基板１１の上に、ＣＶＤ法
を使用して、酸化シリコン膜２２を形成した後、必要に
応じて、例えばＣＭＰ法などの研磨技術を使用して、表
層部の酸化シリコン膜２２を取り除いて、平坦化された
酸化シリコン膜２２を形成する。

【００６５】次に、酸化シリコン膜２２にスルーホール
（接続孔）を形成した後、そのスルーホールに例えばタ
ングステンなどを選択ＣＶＤ法を使用して埋め込んでプ
ラグ２３を形成した後、その上に例えばアルミニウムな
どからなる配線層をスパッタリング法などを使用して形
成した後、リソグラフィ技術と選択エッチング技術とを
使用して、パターン化された配線層２４を形成する（図
１９）。この場合、他の態様として、プラグ２３を配線
層２４と同一の材料からなるプラグ２３とし、そのプラ
グ２３と配線層２４とを配線層２４の製造工程によっ
て、同一の製造工程を使用して形成する態様とすること
ができる。

【００６６】その後、半導体基板１１の上に、層間絶縁
膜としての酸化シリコン膜２５をＣＶＤ法を使用して形
成した後、必要に応じて、例えばＣＭＰ法などの研磨技
術を使用して、表層部の酸化シリコン膜２５を取り除い
て、平坦化された酸化シリコン膜２５を形成する。

【００６７】その後、酸化シリコン膜２５にスルーホー
ルを形成した後、例えばアルミニウムなどからなる配線
層をスパッタリング法などを使用して形成した後、リソ
グラフィ技術と選択エッチング技術とを使用して、パタ
ーン化された配線層２６を形成する（図２０）。

【００６８】次に、必要に応じて、多層配線層を形成し
た後、パッシベーション膜を形成することにより、半導
体装置の製造工程を終了する。

【００６９】なお、前述した配線層２６などのパターン
を形成するためのリソグラフィ技術におけるレジスト膜
からなるエッチング用マスクを形成する際に、設計仕様
に応じて、前述した実施の形態１のアパーチャを用いた
電子線描画装置の描画方法を適用することができる。

【００７０】本実施の形態の半導体装置の製造方法によ
れば、例えば溝１５に埋め込まれている酸化シリコン膜
（素子分離用絶縁膜）１６を形成するための製造工程に
おけるエッチング用マスクとしてのレジスト膜１４のパ
ターンを形成するリソグラフィ技術に、前述した実施の
形態１のアパーチャを用いた電子線描画装置の描画方法
を適用していることにより、効果的にセルプロジェクシ
ョン露光技術を使用することができ、その処理能力を向
上することができる。

【００７１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７２】例えば、本発明の半導体装置の製造方法
は、前述した実施の形態１のアパーチャを用いた電子線
描画装置の描画方法を使用して、レジスト膜の露光を行
うリソグラフィ技術を採用し、エッチング用マスクとし
てのレジスト膜を形成し、そのレジスト膜をエッチング
用マスクとした選択エッチング技術を使用して、種々の
パターンを形成することができる。

【００７３】また、本発明の半導体装置の製造方法は、
半導体素子を形成する半導体基板をＳＯＩ（Silicon on
Insulator）基板などの基板に変更することができ、そ
れらの基板に、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴおよびバ
イポーラトランジスタなどの種々の半導体素子を組み合
わせた態様の半導体集積回路装置などの半導体装置の製
造方法とすることができる。

【００７４】さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤ
ＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory ）などのメモリ系、あ
るいはロジック系などを有する種々の半導体集積回路装
置などの半導体装置の製造方法に適用できる。

【００７５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７６】（１）．本発明のアパーチャを用いた電子
線描画装置の描画方法によれば、島状パターンに対し、
Ｘ方向あるいはＹ方向のいずれか一方向のみに設置され
ている架橋部を有するアパーチャを使用し、１回目の描
画工程で未露光部となる架橋部にあたる部分を２回目の
描画工程で露光部とすることができる。したがって、島
状パターンの一部に架橋部を持つアパーチャを二重描画
（１回目の描画工程と２回目の描画工程）することによ
り、島状パターンをセルプロジェクション露光技術で描
画することができる。

【００７７】（２）．本発明のアパーチャを用いた電子
線描画装置の描画方法によれば、島状パターンの一部に
架橋部を持つアパーチャを使用して露光するにもかかわ
らず、アパーチャを二重描画することにより、島状パタ
ーンをセルプロジェクション露光技術で描画することが
できることにより、ショット数の増加に伴うスループッ
トの低下を抑制することができる。また、１個のアパー
チャのみを使用していることにより、セルプロジェクシ
ョン露光を適用できるパターンを減少させ、スループッ
トの低下を防止することができる。

【００７８】したがって、本発明のアパーチャを用いた
電子線描画装置の描画方法によれば、島状パターンを有
する半導体装置などの製品に対し、効果的にセルプロジ
ェクション露光技術を使用することができ、その処理能
力を向上することができる。

【００７９】（３）．本発明のアパーチャによれば、ア
パーチャ枠の内部に設置されている島状パターンの一部
に架橋部を有するアパーチャであって、架橋部は、島状
パターンに対し、Ｘ方向あるいはＹ方向のいずれか一方
向のみに設置されていることが特徴であり、膜厚が２０
μm 程度であり、例えばシリコンを材料としている正方
形状の板状態であることにより、島状パターンを設計仕
様に応じて種々の形状にすることができ、その種々の島
状パターンを架橋部によって正確に保持することができ
るので、高性能でしかも高信頼度のアパーチャとするこ
とができると共に種々の態様の描画パターンに対応した
アパーチャを製造することができる。

【００８０】（４）．本発明の半導体装置の製造方法に
よれば、例えば溝に埋め込まれている酸化シリコン膜
（素子分離用絶縁膜）を形成するための製造工程におけ
るエッチング用マスクとしてのレジスト膜のパターンを
形成するリソグラフィ技術に、本発明のアパーチャを用
いた電子線描画装置の描画方法を適用していることによ
り、効果的にセルプロジェクション露光技術を使用する
ことができ、その処理能力を向上することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１であるアパーチャを用い
た電子線描画装置を示す概略構成図である。

【図２】本発明の実施の形態１であるアパーチャを示す
平面図である。

【図３】図２におけるＡ−Ａ矢視断面を示す断面図であ
る。

【図４】本発明の実施の形態１であるアパーチャを用い
た電子線描画装置の描画工程におけるレジスト膜を示す
平面図である。

【図５】図４におけるＢ−Ｂ矢視断面を示す断面図であ
る。

【図６】本発明の実施の形態１であるアパーチャを用い
た電子線描画装置の描画工程におけるアパーチャを示す
平面図である。

【図７】図６におけるＡ−Ａ矢視断面を示す断面図であ
る。

【図８】本発明の実施の形態１であるアパーチャを用い
た電子線描画装置の描画工程におけるレジスト膜を示す
平面図である。

【図９】図８におけるＢ−Ｂ矢視断面を示す断面図であ
る。

【図１０】本発明の実施の形態２であるアパーチャを示
す平面図である。

【図１１】本発明の実施の形態３であるアパーチャを示
す平面図である。

【図１２】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。

【図１３】本発明の実施の形態４である半導体装置の製
造工程を示す概略平面図である。

【図１４】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。

【図１５】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。

【図１６】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。

【図１７】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。

【図１８】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。

【図１９】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。

【図２０】本発明の実施の形態４である半導体装置の製
造工程を示す概略断面図である。

【符号の説明】

１ アパーチャ １ａ 島状パターン １ｂ 架橋部 １ｃ アパーチャ枠 １ｄ Ｙ方向の開口部 １ｅ Ｘ方向の開口部 ２ アパーチャ（マスク）用ステージ ３ ウエハ（試料） ３ａ レジスト膜 ３ｂ 露光部 ３ｃ 露光部 ３ｄ 非露光部 ３ｅ 露光部 ４ 試料台（ステージ） ５ 電子ビーム（電子線） ６ 偏向器 ７ 電子線源（電子銃） ８ 対物レンズ ９ 偏向器 １０ マーク位置検出器 １１ 半導体基板（ウエハ） １２ 酸化シリコン膜 １３ 窒化シリコン膜 １４ レジスト膜 １４ａ 露光部 １５ 溝 １６ 酸化シリコン膜（素子分離用絶縁膜） １７ ゲート絶縁膜 １８ ゲート電極 １９ 絶縁膜 ２０ サイドウォールスペーサ ２１ 半導体領域 ２２ 酸化シリコン膜（絶縁膜） ２３ プラグ ２４ 配線層 ２５ 酸化シリコン膜（層間絶縁膜） ２６ 配線層 Ｄ 架橋部の幅

Claims (9)

【特許請求の範囲】
1. 【請求項１】 島状パターンの一部に架橋部を有するア
   パーチャであって、前記架橋部は、前記島状パターンに
   対し、Ｘ方向あるいはＹ方向のいずれか一方向のみに設
   置されていることを特徴とするアパーチャ。
2. 【請求項２】 請求項１記載のアパーチャであって、１
   個または複数個の前記島状パターンが備えられているこ
   とを特徴とするアパーチャ。
3. 【請求項３】 請求項１または２記載のアパーチャであ
   って、前記架橋部は、前記島状パターンに対し、Ｙ方向
   のみに設置されていると共に前記アパーチャのＹ方向の
   開口部に設置されており、Ｘ方向の開口部の幅は、前記
   アパーチャを用いて露光されるＸ方向の露光部の幅に対
   応するＸ方向の開口部の幅よりも前記架橋部の幅以上の
   値をもって少なくされていることを特徴とするアパーチ
   ャ。
4. 【請求項４】 請求項１または２記載のアパーチャであ
   って、前記架橋部は、前記島状パターンに対し、Ｘ方向
   のみに設置されていると共に前記アパーチャのＸ方向の
   開口部に設置されており、Ｙ方向の開口部の幅は、前記
   アパーチャを用いて露光されるＹ方向の露光部の幅に対
   応するＹ方向の開口部の幅よりも前記架橋部の幅以上の
   値をもって少なくされていることを特徴とするアパーチ
   ャ。
5. 【請求項５】 電子線描画装置のアパーチャ用ステージ
   に請求項１〜４のいずれか１項に記載のアパーチャをセ
   ットし、１回目の描画工程を行った後、前記島状パター
   ンに対し、Ｙ方向に設置されている前記架橋部の幅以
   上、描画位置をＸ方向にずらし、２回目の描画工程を行
   うことを特徴とする電子線描画装置の描画方法。
6. 【請求項６】 電子線描画装置のアパーチャ用ステージ
   に請求項１〜４のいずれか１項に記載のアパーチャをセ
   ットし、１回目の描画工程を行った後、前記島状パター
   ンに対し、Ｘ方向に設置されている前記架橋部の幅以
   上、描画位置をＹ方向にずらし、２回目の描画工程を行
   うことを特徴とする電子線描画装置の描画方法。
7. 【請求項７】 請求項５または６記載の電子線描画装置
   の描画方法であって、前記２回目の描画工程における描
   画位置をずらす操作は、前記電子線描画装置における前
   記アパーチャ用ステージを用いて、前記アパーチャの描
   画位置をずらすことを特徴とする電子線描画装置の描画
   方法。
8. 【請求項８】 請求項５または６記載の電子線描画装置
   の描画方法であって、前記２回目の描画工程における描
   画位置をずらす操作は、前記電子線描画装置における偏
   向部を用いて、前記アパーチャの描画位置をずらすこと
   を特徴とする電子線描画装置の描画方法。
9. 【請求項９】 請求項５〜８のいずれか１項に記載の電
   子線描画装置の描画方法を用いたリソグラフィ技術を使
   用して、半導体装置のパターンを形成することを特徴と
   する半導体装置の製造方法。