KR20160123550A - 라인부와 패드부를 구비하는 패턴의 형성 방법 - Google Patents

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Abstract

본 기술은 스페이서패터닝기술에 의해 라인부와 패드부를 동시에 형성할 수 있는 패턴의 형성 방법에 관한 것으로, 패턴의 형성 방법은 식각대상층 상에 라인부와 상기 라인부보다 폭이 더 큰 패드부를 포함하는 복수의 희생패턴을 형성하는 단계; 상기 희생패턴 각각의 측벽을 에워싸는 복수의 루프형 스페이서를 형성하는 단계; 상기 희생패턴을 제거하는 단계; 상기 루프형 스페이서 각각의 일부를 노출시키는 복수의 제1오프닝을 포함하는 컷팅마스크를 형성하는 단계; 상기 컷팅마스크를 이용하여, 상기 루프형 스페이서의 일부를 커팅하여 라인부와 패드부를 포함하는 리니어 스페이서를 형성하는 단계; 및 상기 리니어 스페이서를 마스크로 하여, 상기 식각대상층을 식각하여 라인부와 패드부를 포함하는 복수의 패턴을 형성하는 단계를 포함할 수 있다.

Description

라인부와 패드부를 구비하는 패턴의 형성 방법{METHOD FOR FORMING PATTERN HAVING LINE PART AND PAD PART}
본 발명은 반도체장치 제조 방법에 관한 것으로, 상세하게는 라인부와 패드부를 구비하는 패턴의 형성 방법에 관한 것이다.
일반적으로 반도체프로세싱에서 패턴 형성을 위해 리소그래피 공정이 적용되고 있다. 그러나, 리소그래피 공정의 해상도 한계로 인해 미세 패턴의 형성이 어렵다.
최근에, 폭 및 피치가 더 작아진 미세 패턴을 형성하기 위해 스페이서패터닝기술(SPT)이 제안되었다. 예를 들어, 리소그래피 해상도를 극복하는 고밀도 미세 패턴은 다음과 같이 형성될 수 있다. 리소그래피 공정에 의해 라인패턴이 형성되고, 라인패턴의 측벽에 스페이서가 형성된다. 이후, 라인패턴을 제거한 후 스페이서를 잔류시킨다. 스페이서를 이용하여 식각대상층을 식각하므로써, 미세 패턴을 형성할 수 있다.
그러나, 스페이서패터닝기술에 의해서는 라인부(Line pare)와 패드부(pad part)를 구비하는 미세 패턴을 형성하기 어렵다.
본 실시예들은 스페이서패터닝기술에 의해 라인부와 패드부를 동시에 형성할 수 있는 패턴의 형성 방법을 제공한다.
또한, 본 실시예들은 스페이서패터닝기술에 의해 비트라인의 라인부와 패드부를 동시에 형성할 수 있는 반도체장치의 제조 방법을 제공한다.
본 실시예에 따른 패턴의 형성 방법은 식각대상층 상에 라인부와 상기 라인부보다 폭이 더 큰 패드부를 포함하는 복수의 희생패턴을 형성하는 단계; 상기 희생패턴 각각의 측벽을 에워싸는 복수의 루프형 스페이서를 형성하는 단계; 상기 희생패턴을 제거하는 단계; 상기 루프형 스페이서 각각의 일부를 노출시키는 복수의 제1오프닝을 포함하는 컷팅마스크를 형성하는 단계; 상기 컷팅마스크를 이용하여, 상기 루프형 스페이서의 일부를 커팅하여 라인부와 패드부를 포함하는 리니어 스페이서를 형성하는 단계; 및 상기 리니어 스페이서를 마스크로 하여, 상기 식각대상층을 식각하여 라인부와 패드부를 포함하는 복수의 패턴을 형성하는 단계를 포함할 수 있다. 상기 루프형 스페이서를 형성하는 단계는 상기 희생패턴의 측벽 및 상부를 커버링하도록 컨포멀하게 스페이서층을 형성하되, 상기 희생패턴의 패드부 사이를 채우는 머지드 스페이서층을 포함하도록 형성하는 단계; 및 상기 루프형 페이서를 형성하기 위해 상기 스페이서층을 식각하는 단계를 포함할 수 있다. 상기 루프형 스페이서를 형성하는 단계에서, 상기 루프형 스페이서는, 상기 희생패턴의 라인부 측벽에 위치하는 라인부, 상기 희생패턴의 패드부 사이에 위치하는 패드부 및 상기 희생패턴의 패드부 끝단을 에워싸는 캡핑부를 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 기판 상부에 도전층을 형성하는 단계; 상기 도전층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 라인부와 상기 라인부보다 폭이 더 큰 패드부를 포함하는 복수의 고밀도희생패턴을 형성하는 단계; 상기 고밀도희생패턴 각각의 측벽을 에워싸는 복수의 루프형 스페이서를 형성하는 단계; 상기 고밀도희생패턴을 제거하는 단계; 상기 루프형 스페이서 각각의 일부를 노출시키는 복수의 제1오프닝을 포함하는 컷팅마스크를 형성하는 단계; 상기 컷팅마스크를 이용하여, 상기 루프형 스페이서의 일부를 커팅하여 라인부와 패드부를 포함하는 리니어 스페이서를 형성하는 단계; 상기 리니어 스페이서를 마스크로 하여, 상기 하드마스크층을 식각하여 상기 고밀도영역에 라인부와 패드부를 포함하는 복수의 하드마스크패턴을 형성하는 단계; 및 상기 하드마스크패턴을 마스크로 하여, 상기 도전층을 식각하여 라인부와 패드부를 포함하는 비트라인을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 셀영역의 비트라인과 주변회로영역의 게이트구조를 동시에 형성하기 위한 반도체장치 제조방법에 있어서, 기판 상부에 도전층을 형성하는 단계; 상기 도전층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층을 식각하여, 상기 비트라인을 정의하기 위한 제1하드마스크패턴과 상기 게이트구조를 정의하기 위한 제2하드마스크패턴을 동일 레벨에 형성하는 단계; 및 상기 제1 및 제2하드마스크패턴을 식각마스크로 하여, 상기 도전층을 식각하여 상기 비트라인과 게이트구조를 동시에 형성하는 단계를 포함하고, 상기 제1하드마스크패턴은 라인부와 패드부를 포함할 수 있다.
본 기술에 따르면, 스페이서패터닝기술에 의해 라인부와 패드부를 동시에 형성할 수 있는 효과가 있다.
또한, 본 기술에 의하면, 비트라인과 주변게이트구조를 머지하여 형성하더라도, 비트라인의 패드부를 스페이서패터닝기술에 의해 용이하게 형성할 수 있는 효과가 있다.
도 1a 내지 도 1g는 본 실시예에 따른 패터닝 방법을 도시한 평면도이다.
도 2a 내지 도 2g는 본 실시예에 따른 패터닝 방법을 도시한 단면도이다.
도 3은 본 실시예가 적용된 메모리장치의 평면도이다.
도 4a 내지 도 4f는 본 실시예가 적용된 메모리장치의 제조 방법을 도시한 도면이다.
도 5a 내지 도 5g는 본 실시예들에 따른 리니어스페이서와 주변게이트마스크의 형성 방법을 설명하기 위한 도면이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a 내지 도 1g는 본 실시예에 따른 패터닝 방법을 도시한 평면도이다. 도 2a 내지 도 2g는 본 실시예에 따른 패터닝 방법을 도시한 단면도이다. 도 2a 내지 도 2g는 도 1a 내지 도 1g의 A-A' 선 및 B-B'선에 따른 단면도이다.
도 1a 및 도 2a에 도시된 바와 같이, 하부 구조물이 준비된다.
하부 구조물(101) 상에 식각대상층(102)이 형성될 수 있다.
식각대상층(102) 상에 복수의 희생패턴(103)이 형성될 수 있다. 희생패턴(103)은 리소그래피 공정에 의해 형성될 수 있다. 희생패턴(103)은 라인부(Line part, 103L)와 패드부(pad part, 103P)를 포함할 수 있다. 라인부(103L)는 어느 한 방향으로 길게 연장된 형상을 가질 수 있다. 복수의 라인부(103L)가 일정한 간격을 갖고 패러럴(parallel)하게 위치할 수 있다. 라인부(103L)의 끝단에 패드부(103P)가 형성될 수 있다. 패드부(103P)는 도그본 형상(Dog-bone shaped)일 수 있다. 패드부(103P)는 라인부(103L)의 끝단에 접속되며, 라인부(103L)보다 폭이 더 클 수 있다(D2>D1). 이에 따라, 이웃하는 라인부(103L) 사이의 간격(S1)보다 이웃하는 패드부(103P) 사이의 간격(S2)이 더 좁을 수 있다. 희생패턴(103)은 주변물질의 어택없이 쉽게 제거 가능한 물질로 형성될 수 있다. 아울러, 희생패턴(103)은 식각대상층(102)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 희생패턴(103)은 감광막을 포함할 수 있다. 다른 실시예에서, 희생패턴(103)은 비정질카본 또는 스핀온카본(SOC)을 포함할 수 있다. 패드부(103P)는 고밀도영역과 저밀도영역 사이에 위치할 수 있다.
도시되지 않았으나, 희생패턴(103)을 형성하기 전에, 하드마스크층이 형성될 수 있다. 하드마스크층은 식각대상층의 식각을 위한 마스크로 사용될 수 있다. 하드마스크층은 다층일 수 있다. 하드마스크층은 식각대상층에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 식각대상층이 실리콘질화물을 포함하는 경우, 하드마스크층은 실리콘산화물 또는 폴리실리콘을 포함할 수 있다.
도 1b 및 도 2b에 도시된 바와 같이, 희생패턴(103) 상에 스페이서층(104)이 형성될 수 있다. 스페이서층(104)은 희생패턴(103) 및 식각대상층(102)에 대해 식각선택비를 갖는 물질일 수 있다. 스페이서층(104)은 산화물을 포함할 수 있다. 스페이서층(104)은 희생패턴(103) 상에서 컨포멀하게 형성될 수 있다. 예를 들어, 희생패턴(103)의 라인부(103L) 사이에서 갭(G)을 형성하도록 형성될 수 있다. 한편, 희생패턴(103)의 패드부(103P) 사이는 스페이서층(104)에 의해 채워질 수 있다. 이는, 희생패턴(103)의 패드부(103P) 사이의 간격이 라인부(103L) 사이의 간격보다 더 좁기 때문이다. 희생패턴(103)의 패드부(103P) 사이에서는 이웃하는 스페이서층(104)의 일부가 접촉하여 채워질 수 있다. 이 부분을 머지드 스페이서층(Merged spacer layer, 104M)이라고 지칭할 수 있다.
위와 같이, 스페이서층(104)은 희생패턴(103)의 라인부(103L) 사이에서는 갭(G)을 갖고 형성되고, 희생패턴(103)의 패드부(103P) 사이에서는 갭없이(gap-free) 머지드스페이서층(104M)을 갖고 형성될 수 있다.
도 1c 및 도 2c에 도시된 바와 같이, 스페이서(105)가 형성될 수 있다. 스페이서(105)를 형성하기 위해 스페이서층(104)이 선택적으로 식각될 수 있다. 예컨대, 에치백 공정에 의해 스페이서층(104)을 식각할 수 있다. 이에 따라, 희생패턴(103)의 측벽을 에워싸는 루프 형상(Loop shape)의 스페이서(105)가 형성될 수 있다. 스페이서(105)는 라인부(105L) 및 캡핑부(105E)를 포함할 수 있다. 스페이서(105)의 라인부(105L)는 희생패턴(103)의 라인부(103L) 측벽에 형성될 수 있다. 스페이서(105)의 캡핑부(105E)는 희생패턴(103)의 패드부(103P)를 에워싸는 부분일 수 있다. 복수의 스페이서(105)는 서로 접촉하여 머지부(Merged portion, 105M)를 가질 수 있다. 스페이서(105)의 머지부(105M)는 희생패턴(103)의 패드부(103P) 사이에 채워질 수 있다. 여기서, 스페이서(105)의 머지부(105M)는 머지드 스페이서층(104M)에 의해 형성될 수 있다. 스페이서(105)의 머지부(105M)는 라인부(105L)와 캡핑부(105E) 사이에 위치할 수 있다.
도 1d 및 도 2d에 도시된 바와 같이, 희생패턴(103)을 선택적으로 제거할 수 있다. 희생패턴(103)이 감광막을 포함하는 경우, 산소플라즈마를 이용한 애싱 공정에 의해 제거될 수 있다.
희생패턴(103)을 제거함에 따라, 식각대상층(102) 상에는 스페이서(105)가 잔류할 수 있다.
평면도로 볼 때, 스페이서(105)는 라인부(105L) 및 캡핑부(105E)를 포함하는 루프 형상일 수 있다. 복수의 스페이서(105)는 서로 접촉하여 머지부분(Merged portion, 105M)을 가질 수 있다. 아울러, 복수의 스페이서(105)는 비접촉부분(Non-contacted portion)을 가질 수 있다. 비접촉부분에 의해 복수의 스페이서(105) 사이에 간극공간(interstitial spaces, 105G)이 정의될 수 있다. 스페이서(105)의 라인부(105L)와 캡핑부(105E)는 제1폭(W1)을 갖고, 스페이서(105)의 머지부(105M)는 제2폭(W2)을 가질 수 있다. 머지부(105M)의 제2폭(W2)은 라인부(105L)의 제1폭(W1)보다 더 클 수 있다. 희생패턴(103)이 제거된 공간, 즉 스페이서(105)의 내부에 내부공간(inner spaces, 105I)이 정의될 수 있다.
도 1e 및 도 2e에 도시된 바와 같이, 컷팅마스크(106)가 형성될 수 있다. 컷팅마스크(106)는 스페이서(105)의 일부를 커팅하기 위한 마스크이다. 컷팅마스크(106)는 감광막을 포함할 수 있다. 컷팅마스크(106)는 KrF 광원을 이용한 리소그래피 공정에 의해 형성될 수 있다. 컷팅마스크(106)는 제1오프닝(106A) 및 제2오프닝(106B)을 가질 수 있다. 여기서, 제1오프닝(106A)은 평면상으로 볼 때, 사각형 또는 원형일 수 있다. 복수의 제1오프닝(106A)은 지그재그 어레이(Zigzag array, 106Z)를 이룰 수 있다. 지그재그 어레이로 배치하므로써 제1오프닝(106A)의 폭을 크게 형성할 수 있다. 제1오프닝(106A)의 폭을 줄이기 위해, 추가적으로 릴랙스(Relacs)를 사용하여 쉬링크시킬 수 있다. 제1오프닝(106A)의 폭은 스페이서(105)의 라인부(105L)보다 더 클 수 있다. 제1오프닝(106A)에 의해 스페이서(105)의 일부가 노출될 수 있다. 이를 '컷팅예정부(105C)'라고 지칭한다. 스페이서(105)의 컷팅예정부(105C)는 라인부(105L)의 일부일 수 있다. 스페이서(105)의 머지부(105M) 및 라인부(105L)의 다른 부분은 컷팅마스크(106)에 의해 블록킹될 수 있다. 아울러, 제2오프닝(106B)에 의해 스페이서(105)의 일측 끝단부들이 노출될 수 있다. 예컨대, 제2오프닝(106B)은 스페이서(105)의 캡핑부(105E) 일부를 제거하기 위한 것이다.
도 1f 및 도 2f에 도시된 바와 같이, 컷팅마스크(106)를 이용하여 스페이서(105)를 컷팅한다. 예를 들어, 스페이서(105)의 컷팅예정부(105C) 및 캡핑부(105E)의 일부가 제거된다. 이에 따라, 스페이서(105)가 커팅되며, 복수의 독립된 리니어 스페이서(Linear spacer, 107)가 형성될 수 있다. 컷팅마스크(106)의 제2오프닝(106B)에 의해 스페이서(105)의 캡핑부(105E)가 제거될 수 있다. 컷팅마스크(106)의 제1오프닝(106A)에 의해 스페이서(105)의 라인부(105L)의 일부가 컷팅될 수 있다. 리니어 스페이서(107)는 라인부(107L)와 패드부(107P)를 포함할 수 있다. 패드부(107P)는 라인부(107L)보다 폭이 더 클 수 있다.
후속하여, 컷팅마스크(106)를 제거할 수 있다.
상술한 바에 따르면, 스페이서(105)를 컷팅함에 따라, 리니어 스페이서(107)가 형성된다. 즉, 컷팅 공정에 의해 각 스페이서(105)의 이웃하는 부분들이 새로운 리니어 스페이서(107)를 형성하게 된다. 따라서, 스페이서(105) 사이의 간극공간(105G)은 리니어 스페이서(107)의 내부 공간(107I)이 될 수 있고, 스페이서(105)의 내부 공간(105I)은 리니어 스페이서(107)의 간극공간(107G)이 될 수 있다. 리니어 스페이서(107)는 불연속부분(107C)을 포함할 수 있다. 이웃하는 리니어 스페이서(107)의 불연속부분(107C)은 지그재그 어레이를 이룰 수 있고, 이로써, 이웃하는 리니어 스페이서(107)의 패드부(107P)는 면적이 큰 패드부(107P1)와 면적이 작은 패드부(107P2)를 포함할 수 있다.
도 1g 및 도 2g에 도시된 바와 같이, 리니어 스페이서(107)를 식각마스크로 하여, 식각대상층(102)이 식각될 수 있다. 이에 따라, 식각대상층(102)으로 리니어 스페이서(107)가 전사(transferred)되는 것에 의해 복수의 패턴(108)이 정의될 수 있다. 패턴(108)은 리니어 스페이서(107)와 동일한 형상을 가질 수 있다. 예를 들어, 패턴(108)은 라인부(108L)와 패드부(108P)를 포함할 수 있다. 패턴(108)은 불연속부분(108C)을 포함할 수 있다. 이웃하는 패턴(108)의 불연속부분(108C)은 지그재그 어레이를 이룰 수 있고, 이로써, 이웃하는 패턴(108)의 패드부(108P)는 면적이 큰 패드부(108P1)와 면적이 작은 패드부(108P2)를 포함할 수 있다.
식각대상층(102)이 도전물질을 포함하는 경우, 패턴(108)은 고밀도 도전라인(Conductor line)일 수 있다. 도전라인은 라인부(108L)와 패드부(108P)를 포함한다.
상술한 실시예에 따르면, 스페이서패터닝기술에 의해, 패턴(108)의 라인부(108L)와 패드부(108P)를 동시에 형성할 수 있다. 이에 따라, 패드부(108P)를 형성하기 위한 별도의 마스크가 필요없다. 또한, 패드부(108P)의 폭이 라인부(108L)보다 크기 때문에, 패턴(108)의 쓰러짐이 방지될 수 있다. 패드부(108P)는 후속하여 콘택플러그가 랜딩되는 부분일 수 있다. 면적이 작은 패드부(108P2)에서도 콘택플러그와의 오버레이 마진이 충분하다.
본 실시예에 따른 라인부(108L)와 패드부(108P)를 포함하는 패턴(108) 형성 방법은 메모리, 메모리장치 또는 전자장치에 적용될 수 있다.
도 3은 본 실시예가 적용된 메모리장치를 도시한 평면도이다. 도 3은 설명의 편의를 위해, 매립워드라인(BWL), 비트라인(BL), 주변게이트구조(PG)를 도시하기로 한다.
도 3을 참조하면, 메모리셀영역(200)에 라인부(208L)와 패드부(208P)를 포함하는 비트라인(BL)이 형성된다. 주변회로영역(201)에 주변게이트구조(PG)가 형성된다. 비트라인(BL)의 패드부(208P)는 메모리셀영역(200)과 주변회로영역(201) 사이에 위치할 수 있다. 도 3에 도시된 비트라인(BL)은 식각 특성, 예컨대, 플라즈마건식식각에 따른 프로파일이 반영된 모양을 도시하고 있다.
패드부 면적이 넓은(208P1) 비트라인(BL)과 패드부 면적이 작은(208P2) 비트라인(BL)이 쌍(pair)을 이룰 수 있다. 이웃하는 비트라인(BL)은 서로 대칭될 수 있다.
도 4a 내지 도 4f는 본 실시예가 적용된 메모리장치의 제조 방법을 도시한 도면이다.
도 4a를 참조하면, 기판(11)이 준비된다. 기판(11)은 메모리셀영역(200) 및 및 주변회로영역(201)을 포함할 수 있다. 메모리셀영역(200)에는 복수의 메모리셀이 형성될 수 있다. 메모리셀은 셀트랜지스터, 비트라인 및 메모리요소가 형성될 수 있다. 주변회로영역(201)에는 주변회로를 구성하는 트랜지스터(이하, '주변트랜지스터'라고 약칭함)가 형성될 수 있다. 기판(11)은 반도체물질을 포함할 수 있다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 메모리셀영역(200)은 제1영역이라고 지칭할 수 있고, 주변회로영역(201)은 제2영역이라고 지칭할 수 있다.
기판(11)에 소자분리영역(13)이 형성될 수 있다. 소자분리영역(13)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리영역(13)은 제1트렌치(first trench, 12) 내에 형성된다. 제1트렌치(12)는 '소자분리트렌치'라고 지칭될 수 있다. 소자분리영역(13)에 의해 메모리셀영역(200)에 복수의 제1활성영역(14A)이 정의될 수 있다. 또한, 소자분리영역(13)에 의해 주변회로영역(201)에 제2활성영역(14B)이 정의될 수 있다. 제1활성영역(14A)은 소자분리영역(13)에 의해 고립된 형상을 가질 수 있다. 소자분리영역(13)은 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide) 또는 이들의 조합을 포함할 수 있다.
메모리셀영역(200)에 복수의 제2트렌치(15)가 형성될 수 있다. 기판(11)을 식각하므로써 제2트렌치(15)가 형성될 수 있다. 제2트렌치(15)는 제1트렌치(12)보다 더 얕은 깊이를 가질 수 있다. 제2트렌치(15)는 어느 한 방향(제1방향)으로 연장된 라인 형상을 가질 수 있다. 제2트렌치(15)는 제1활성영역(14A) 및 소자분리영역(13)을 식각하여 형성될 수 있다. 제2트렌치(15)는 제1활성영역(14A)과 소자분리영역(13)을 가로지르도록(crossing) 형성될 수 있다. 제2트렌치(15)는 제1부분과 제2부분을 포함할 수 있다. 제2트렌치(15)의 제1부분과 제2부분은 연속될 수 있다. 제2트렌치(15)의 제1부분은 제1활성영역(14A)에 형성될 수 있고, 제2트렌치(15)의 제2부분은 소자분리영역(13)에 형성될 수 있다. 다른 실시예에서, 제2트렌치(15)의 제2부분은 제1부분보다 더 깊은 깊이를 가질 수 있다. 이로써, 핀영역(도시 생략)이 형성될 수 있다. 핀영역은 '핀채널영역'이라고 지칭될 수 있다. 제2트렌치(15)의 저부 코너(bottom corner)는 라운딩 프로파일(rounding profile)을 가질 수 있다. 제2트렌치(15)의 저부 코너에 라운딩프로파일을 형성함에 따라, 누설전류가 개선될 수 있다. 제2트렌치(15)는 '게이트트렌치'라고 지칭될 수 있다.
제1게이트절연층(First gate dielectric layer, 16)이 형성될 수 있다. 제1게이트절연층(16)은 메모리셀영역(200)에 형성될 수 있다. 제1게이트절연층(16)은 셀게이트절연층(Cell gate dielectric layer)이라고 지칭될 수 있다. 제2트렌치(15)의 저부 및 측벽들(Sidewalls) 상에 제1게이트절연층(16)이 형성될 수 있다. 제1게이트절연층(16)은 열산화(Thermal oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 제1게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 제1게이트절연층(16)은 고유전물질(High-k materials), 산화물(oxide), 질화물(nitride), 산화질화물(oxynitride) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 산화물 및 질화물에 비하여 높은 유전상수(high-k)를 갖는 절연물질일 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄실리케이트질화물(HfSiON) 또는 이들의 조합을 포함할 수 있다.
복수의 매립워드라인(17)이 메모리셀영역(200)에 형성될 수 있다. 매립워드라인(17)은 복수의 제1활성영역(14A)을 가로지를 수 있다. 게이트도전층(도시 생략)이 제1게이트절연층(16) 상에 형성되어, 제2트렌치(15)를 채울 수 있다. 게이트도전층을 에치백하여, 제2트렌치(15) 내에 위치하는 매립워드라인(buried wordline, 17)을 형성할 수 있다. 매립워드라인(17)은 제1방향으로 연장될 수 있다. 매립워드라인(17)의 상부면은 제1활성영역(14A)의 상부면보다 낮은 레벨에 위치할 수 있다. 이에 따라, 매립워드라인(17)과 후속 플러그 간의 거리를 길게 할 수 있다. 매립워드라인(17)은 티타늄, 탄탈륨, 텅스텐, 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 매립워드라인(17)은 티타늄질화물(TiN) 상에 텅스텐(W)을 적층하여 형성할 수 있다. 다른 실시예에서, 매립워드라인(17)은 일함수 금속층(work-function metal layer)을 포함할 수도 있다.
한 쌍의 제2트렌치(15)가 하나의 제1활성영역(14A)을 가로지를 수 있다. 따라서, 한 쌍의 매립워드라인(17)이 하나의 제1활성영역(14A)을 가로지를 수 있다. 복수의 매립워드라인(17)은 제1방향으로 평행하게 연장될 수 있다.
매립워드라인(17) 상에 실링층(18)이 형성될 수 있다. 실링층(18)은 매립워드라인(17) 상에서 제2트렌치(15)를 채울 수 있다. 실링층(18)은 후속 공정으로부터 매립워드라인(17)을 보호하는 역할을 수행할 수 있다. 실링층(18)의 상부면은 제1활성영역(14A)의 상부면과 동일 레벨에 위치할 수 있다. 실링층(18)은 절연물질을 포함할 수 있다. 실링층(18)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
실링층(18)을 마스크로 이용하여, 제1활성영역(14A)에 불순물들이 도핑될 수 있다. 이에 따라, 제1활성영역(14A) 내에 제1불순물영역(19) 및 제2불순물영역(20)이 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 제2트렌치(15) 양측의 제1활성영역(14A)에 형성될 수 있다. 제1불순물영역(19)은 한 쌍의 매립워드라인 사이의 제1활성영역(14A) 내에 형성될 수 있다. 한 쌍의 제2불순물영역(20)이 제1활성영역(14A)의 양측 가장자리영역 내에 각각 형성될 수 있다. 후술하겠지만, 제1불순물영역(19)에는 제1플러그가 연결될(Coupled) 수 있고, 제2불순물영역(20)에는 제2플러그가 연결될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)을 형성하기 위해, 임플란트(Implantation), 플라즈마도핑(Plasma doping, PLAD) 등의 도핑 공정(Doping process)이 수행될 수 있다. 제1불순물영역(19) 및 제2불순물영역(20)은 동일 도전형, 예컨대 N형 불순물로 도핑될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 소스영역 및 드레인영역에 대응한다. 이로써, 메모리셀영역(200)에, 매립워드라인(17), 제1불순물영역(19) 및 제2불순물영역(20)을 포함하는 복수의 매립게이트형 트랜지스터(buried gate type transistor)가 형성될 수 있다. 하나의 제1활성영역(14A)에 한 쌍의 매립게이트형 트랜지스터가 형성될 수 있다. 한 쌍의 매립게이트형 트랜지스터는 제1불순물영역(19)을 공유할 수 있다. 매립워드라인(17)이 제2트렌치(15) 내에 매몰됨에 따라, 매립워드라인(17) 아래의 채널영역은 3차원 구조를 가질 수 있다. 이로써, 채널길이가 증가될 수 있다. 그 결과, 숏채널효과(short channel effect)를 최소화할 수 있다.
도 4b에 도시된 바와 같이, 기판(11) 상에 층간절연층(Inter-Layer Dielectric layer, 21)이 형성될 수 있다. 층간절연층(21)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k materials) 또는 이들의 조합을 포함할 수 있다.
제1마스크패턴(22)이 형성될 수 있다. 제1마스크패턴(22)은 콘택마스크패턴일 수 있다. 예컨대, 감광막패턴을 이용하여 제1마스크패턴(22)이 형성될 수 있다. 제1마스크패턴(22)은 주변회로형성영역(201)을 덮을 수 있다.
오픈부(opening, 23)가 형성될 수 있다. 제1마스크패턴(22)을 식각마스크로 하여 층간절연층(21)을 식각하므로써, 오픈부(23)가 형성될 수 있다. 평면상으로 볼 때, 오픈부(23)는 원형(circle) 또는 타원형(oval)일 수 있다. 오픈부(23)는 '콘택홀'이라고 지칭될 수 있다. 후속 공정에서 오픈부(23)에 플러그가 형성될 수 있다. 오픈부(23)에 의해 기판(11)의 일부분이 노출된다. 예컨대, 오픈부(23)에 의해 제1불순물영역(19)이 노출될 수 있다. 오픈부(23)는 일정 선폭으로 제어된 직경을 가질 수 있다. 오픈부(23)는 제1불순물영역(19)보다 더 넓게 형성될 수 있다. 따라서, 오픈부(23)에 의해, 제1불순물영역(19) 주변의 소자분리층(13) 및 실링층(18)의 일부가 노출될 수 있다.
다음으로, 제1불순물영역(19)이 일정 깊이 리세스될 수 있다(도면부호 R 참조). 제1불순물영역(19)의 리세스된 표면은 기판(11)의 상부 표면보다 낮은 레벨에 위치할 수 있다. 이와 같이, 리세스시킴에 따라 제1불순물영역(19)과 플러그간의 접촉저항을 개선시킬 수 있다. 제1불순물영역(19)뿐만 아니라 제1불순물영역(19)에 이웃하는 소자분리층(13)의 일부 및 실링층(18)의 일부도 리세스될 수 있다. 리세스(R)는 오픈부(23)와 연결될 수 있다. 리세스(R)에 의해 노출된, 제1불순물영역(19), 소자분리층(13) 및 실링층(18)의 상부면은 기판(11)의 상부면보다 낮을 수 있다. 리세스(R)가 형성될 때, 오픈부(23)의 탑코너(Top corner)가 라운딩(rounding)될 수 있다.
도 4c에 도시된 바와 같이, 제1마스크패턴(22)이 제거된다.
다음으로, 플러그층(24)이 오픈부(23)를 채울 수 있다. 오픈부(23) 및 리세스(R)를 채우도록 플러그층(24)이 형성될 수 있다.
플러그층(24)은 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 플러그층(24)은 폴리실리콘을 포함할 수 있다.
주변회로영역(201)으로부터 플러그층(24)이 선택적으로 제거될 수 있다. 이에 따라, 메모리셀영역(200)에만 플러그층(24)이 잔류할 수 있다. 플러그층(24)을 잔류시키기 위해, 층간절연층(21)의 표면이 노출되도록 플러그층(24)이 평탄화될 수 있다. 또한, 플러그층(24)이 에치백될 수 있다.
이와 같은 일련의 공정에 의해, 오픈부(23) 및 리세스(R)를 채우는 플러그(24)이 형성된다. 플러그층(24)의 표면은 층간절연층(21)의 표면과 동일한 높이를 갖거나 더 낮은 높이를 가질 수 있다.
도 4d에 도시된 바와 같이, 주변회로영역(201)으로부터 층간절연층(21)이 제거될 수 있다. 이에 따라, 주변회로영역(201)의 기판(11) 표면이 노출될 수 있다. 메모리셀영역(200)의 기판(11) 상부에는 층간절연층(21)이 잔류할 수 있다.
주변게이트절연층(25) 및 제1도전층(26)이 형성될 수 있다. 메모리셀영역(200)으로부터 주변게이트절연층(25)과 제1도전층(26)이 선택적으로 제거될 수 있다. 이에 따라, 주변회로영역(201)의 기판(11) 상부에 주변게이트절연층(25)과 제1도전층(26)이 잔류할 수 있다. 주변게이트절연층(25)은 실리콘산화물 또는 고유전물질을 포함할 수 있다. 제1도전층(26)은 폴리실리콘 또는 금속물질을 포함할 수 있다.
메모리셀영역(200)에서는 플러그층(24) 및 층간절연층(21)의 표면이 노출될 수 있고, 주변회로영역(201)에서는 제1도전층(26)의 표면이 노출된다.
도 4e에 도시된 바와 같이, 제2도전층(27)이 형성될 수 있다. 제2도전층(27) 상에 하드마스크층(28)이 형성된다. 제2도전층(27)은 플러그층(24)보다 낮은 비저항을 갖는 물질로 형성될 수 있다. 제2도전층(27)은 플러그층(24)보다 비저항이 낮은 금속물질을 포함할 수 있다. 예컨대, 제2도전층(27)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2도전층(27)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 도시되지 않았으나, 제2도전층(27) 형성전에, 배리어층이 더 형성될 수 있다. 배리어층은 티타늄질화물, 탄탈륨질화물, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 하드마스크층(28)은 제2도전층(27) 및 플러그층(24)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 하드마스크층(28)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 하드마스크층(28)은 실리콘질화물로 형성된다.
위와 같이, 메모리셀영역(200)과 주변회로영역(201)에는 다른 스택이 형성된다. 메모리셀영역(200)에는 플러그층(24), 제2도전층(27) 및 하드마스크층(28)을 포함하는 제1스택(ST1)이 형성된다. 주변회로영역(201)에는 주변게이트절연층(25), 제1도전층(26), 제2도전층(27) 및 하드마스크층(28)을 포함하는 제2스택(ST2)이 형성된다.제1스택과 제2스택은 동일 층들의 스택(하드마스크층/제2도전층)을 동시에 포함한다.
하드마스크층(28) 상에 리니어 스페이서(29BL) 및 주변게이트마스크(29G)가 형성될 수 있다. 리니어 스페이서(29BL)는 전술한 실시예에 의해 형성된 리니어 스페이서(107)에 대응될 수 있다. 리니어 스페이서(29BL)의 형성 방법은 도 1a 내지 도 1g 및 도 2a 내지 도 2g를 참조하기로 한다. 전술한 바와 같이, 리니어 스페이서(29L)는 스페이서패터닝기술에 의해 형성되며, 라인부와 패드부를 포함한다.
리니어 스페이서(29L)는 비트라인을 정의하기 위한 것으로서, 주변게이트마스크(29G)보다 폭이 작을 수 있다. 리니어 스페이서(29L)는 매립워드라인(17)과 교차하는 방향으로 연장될 수 있다. 리니어 스페이서(29L)는 오픈부(23)의 직경보다 작은 선폭을 가질 수 있다. 주변게이트마스크(29G)는 어느 한 방향(제2방향)으로 연장되거나 또는 다른 방향으로 연장될 수 있다.
리니어 스페이서(29BL) 및 주변게이트마스크(29G)는 머지되어 형성될 수 있다. 이는 후술하기로 한다.
도 4f에 도시된 바와 같이, 비트라인구조물(Bitline structure, BL)과 주변게이트구조(PG)이 형성될 수 있다. 비트라인구조물(BL)은 메모리셀영역(200)에 형성될 수 있고, 주변게이트구조(PG)는 주변회로영역(201)에 형성될 수 있다.
비트라인구조물(BL)의 형성 방법을 살펴보기로 한다.
리니어 스페이서(29L)를 식각마스크로 하여, 하드마스크층(28)과 제2도전층(27)을 식각한다. 이에 따라, 비트라인(27BL) 및 비트라인하드마스크(28A)가 형성될 수 있다. 비트라인하드마스크(28A)는 하드마스크층(28)의 식각에 의해 형성된다. 비트라인(27BL)은 라인부와 패드부를 포함할 수 있다(도 3 참조).
다음으로, 리니어스페이서(29L)를 식각마스크로 하여 플러그층(24)을 식각한다. 이에 따라 플러그(24A)가 형성된다. 플러그층(24A)은 비트라인(27BL)과 동일한 선폭을 갖고 식각될 수 있다. 플러그(24A)는 제1불순물영역(19) 상에 형성된다. 플러그(24A)는 제1불순물영역(19)과 비트라인(27BL)을 상호 접속시킨다. 플러그(24A)는 오픈부(23) 및 리세스(R) 내에 형성된다. 플러그(24A)의 선폭은 오픈부(23)의 직경보다 작다. 따라서, 플러그(24A)의 양측에 갭(30)이 형성될 수 있다.
주변게이트구조(PG)의 형성 방법을 살펴보기로 한다.
주변게이트마스크(29G)를 식각마스크로 하여, 하드마스크층(28), 제2도전층(27), 제1도전층(26) 및 주변게이트절연층(25)을 순차적으로 식각한다. 이에 따라, 주변게이트절연층(25G), 제1주변게이트전극(26G), 제2주변게이트전극(27G) 및 게이트하드마스크(28G)가 형성될 수 있다. 제1주변게이트전극(26G)은 제1도전층(26)의 식각에 의해 형성되고, 제2주변게이트전극(27G)은 제2도전층(27)의 식각에 의해 형성될 수 있다. 게이트하드마스크(28G)는 하드마스크층(28)의 식각에 의해 형성된다.
비트라인구조물(BG)과 주변게이트구조(PG)는 1회의 식각 공정에 의해 동시에 형성될 수 있다. 이에 따라, 식각 공정을 단순화시킬 수 있다.
비트라인구조물(BL)은 플러그(24A), 비트라인(27BL) 및 비트라인하드마스크(28A)를 포함할 수 있다. 비트라인(27BL)은 플러그(24A)를 커버링하면서 어느 한 방향(제2방향)으로 연장될 수 있다. 예컨대, 비트라인(27BL)은 매립워드라인(17)과 교차하는 방향으로 연장된다. 비트라인(27BL)은 층간절연층(21) 상에서 라인 형상을 갖고 연장되며, 비트라인(27BL)의 일부는 플러그(24A)와 접속된다. 비트라인(27BL)은 플러그(24A)에 의해 제1불순물영역(19)과 전기적으로 접속될 수 있다.
플러그(24A)를 형성하는 동안에, 플러그(24A) 주변의 소자분리층(13) 및 실링층(18)이 과도식각될 수도 있다.
비트라인구조물(BL)과 주변게이트구조(PG)를 형성한 후에, 리니어 스페이서(29BL)와 주변게이트마스크(29G)를 제거할 수 있다.
비트라인구조물(BL)과 주변게이트구조(PG)를 동시에 형성하는 공정을 GBL 공정이라고 지칭할 수 있다.
도 5a 내지 도 5g는 본 실시예들에 따른 리니어스페이서와 주변게이트마스크의 형성 방법을 설명하기 위한 도면이다. 주변게이트마스크의 형성 방법을 제외한 리니어 스페이서의 형성 방법은 도 1a 내지 도 1g, 도 2a 내지 도 2g에 도시된 방법을 적용할 수 있다.
도 5a, 도 1a 및 도 2a에 도시된 바와 같이, 식각대상층(302)이 준비된다. 식각대상층(302)은 도 4e에 도시된 제1스택(ST1) 및 제2스택(ST2)을 지칭할 수 있다. 따라서, 식각대상층(302)은 제1스택(ST1)에 대응되는 제1부분(ST1)과 제2스택(ST2)에 대응되는 제2부분(ST2)을 포함할 수 있다.
식각대상층(302) 상에 복수의 희생패턴(103)이 형성될 수 있다. 희생패턴(103)은 리소그래피 공정에 의해 형성될 수 있다. 도 1a을 참조하면, 희생패턴(103)은 라인부(103L)와 패드부(103P)를 포함할 수 있다. 라인부(103L)는 어느 한 방향으로 길게 연장된 형상을 가질 수 있다. 복수의 라인부(103L)가 일정한 간격을 갖고 패러럴(parallel)하게 위치할 수 있다. 라인부(103L)의 끝단에 패드부(103P)가 형성될 수 있다. 패드부(103P)는 도그본 형상일 수 있다. 패드부(103P)는 라인부(103L)의 끝단에 접속되며, 라인부(103L)보다 폭이 더 클 수 있다(D2>D1). 이에 따라, 이웃하는 라인부(103L) 사이의 간격(S1)보다 이웃하는 패드부(103P) 사이의 간격(S2)이 더 좁을 수 있다. 희생패턴(103)은 주변물질의 어택없이 쉽게 제거 가능한 물질로 형성될 수 있다. 아울러, 희생패턴(103)은 식각대상층(102)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 희생패턴(103)은 감광막을 포함할 수 있다. 다른 실시예에서, 희생패턴(103)은 비정질카본 또는 스핀온카본(SOC)을 포함할 수 있다.
희생패턴(103)을 형성함과 동시에 식각대상층(302)의 제2부분(ST2) 상에 주변게이트마스크(29G)를 형성할 수 있다. 희생패턴(103)과 주변게이트마스크(29G)는 폭이 다를 수 있다.
도 5b에 도시된 바와 같이, 식각대상층(302)의 제2부분(ST2)을 덮는 마스크층(303)을 형성한다.
마스크층(303)에 의해 주변게이트마스크(29G)이 커버링될 수 있고, 희생패턴(103)은 노출될 수 있다.
도 5c, 도 1b 및 도 2b에 도시된 바와 같이, 희생패턴(103) 및 마스크층(303) 상에 스페이서층(104)이 형성될 수 있다. 스페이서층(104)은 희생패턴(103) 및 식각대상층(102)에 대해 식각선택비를 갖는 물질일 수 있다. 스페이서층(104)은 산화물을 포함할 수 있다. 스페이서층(104)은 희생패턴(103) 상에서 컨포멀하게 형성될 수 있다. 예를 들어, 희생패턴(103)의 라인부(103L) 사이에서 갭(G)을 형성하도록 형성될 수 있다. 한편, 희생패턴(103)의 패드부(103P) 사이는 스페이서층(104)에 의해 채워질 수 있다. 이는, 희생패턴(103)의 패드부(103P) 사이의 간격이 라인부(103L) 사이의 간격보다 더 좁기 때문이다. 희생패턴(103)의 패드부(103P) 사이에서는 이웃하는 스페이서층(104)의 일부가 접촉하여 채워질 수 있다. 이 부분을 머지드 스페이서층(104M)이라고 지칭할 수 있다.
위와 같이, 스페이서층(104)은 희생패턴(103)의 라인부(103L) 사이에서는 갭(G)을 갖고 형성되고, 희생패턴(103)의 패드부(103P) 사이에서는 갭없이(gap-free) 머지드스페이서층(104M)을 갖고 형성될 수 있다.
도 5d, 도 1c 및 도 2c에 도시된 바와 같이, 스페이서(105)가 형성될 수 있다. 스페이서(105)를 형성하기 위해 스페이서층(104)이 선택적으로 식각될 수 있다. 예컨대, 에치백 공정에 의해 스페이서층(104)을 식각할 수 있다. 이에 따라, 희생패턴(103)의 측벽을 에워싸는 루프 형상의 스페이서(105)가 형성될 수 있다. 스페이서(105)는 라인부(105L) 및 캡핑부(105E)를 포함할 수 있다. 스페이서(105)의 라인부(105L)는 희생패턴(103)의 라인부(103L) 측벽에 형성될 수 있다. 스페이서(105)의 캡핑부(105E)는 희생패턴(103)의 패드부(103P)를 에워싸는 부분일 수 있다. 복수의 스페이서(105)는 서로 접촉하여 머지부(105M)를 가질 수 있다. 스페이서(105)의 머지부(105M)는 희생패턴(103)의 패드부(103P) 사이에 채워질 수 있다. 여기서, 스페이서(105)의 머지부(105M)는 머지드 스페이서층(104M)에 의해 형성될 수 있다. 스페이서(105)의 머지부(105M)는 라인부(105L)와 캡핑부(105E) 사이에 위치할 수 있다.
도 5e, 도 1d 및 도 2d에 도시된 바와 같이, 희생패턴(103)을 선택적으로 제거할 수 있다. 희생패턴(103)이 감광막을 포함하는 경우, 산소플라즈마를 이용한 애싱 공정에 의해 제거될 수 있다.
희생패턴(103)을 제거함에 따라, 식각대상층(102)의 제1부분(ST1) 상에는 스페이서(105)가 잔류할 수 있다. 식각대상층(102)의 제2부분 상에는 마스크층(303)이 잔류하므로, 주변게이트마스크(29G)가 보호된다.
평면도로 볼 때, 스페이서(105)는 라인부(105L) 및 캡핑부(105E)를 포함하는 루프 형상일 수 있다. 복수의 스페이서(105)는 서로 접촉하여 머지부분(105M)을 가질 수 있다. 아울러, 복수의 스페이서(105)는 비접촉부분을 가질 수 있다. 비접촉부분에 의해 복수의 스페이서(105) 사이에 간극공간(105G)이 정의될 수 있다. 스페이서(105)의 라인부(105L)와 캡핑부(105E)는 제1폭(W1)을 갖고, 스페이서(105)의 머지부(105M)는 제2폭(W2)을 가질 수 있다. 머지부(105M)의 제2폭(W2)은 라인부(105L)의 제1폭(W1)보다 더 클 수 있다. 희생패턴(103)이 제거된 공간, 즉 스페이서(105)의 내부에 내부공간(105I)이 정의될 수 있다.
희생패턴(103)이 제거된 후, 식각대상층(302)의 제2부분(ST2) 상에는 마스크층(303) 및 주변게이트마스크(29G)가 잔류할 수 있다.
도 5f, 도 1e 및 도 2e에 도시된 바와 같이, 컷팅마스크(106)가 형성될 수 있다. 컷팅마스크(106)는 스페이서(105)의 일부를 커팅하기 위한 마스크이다. 컷팅마스크(106)는 감광막을 포함할 수 있다. 컷팅마스크(106)는 KrF 광원을 이용한 리소그래피 공정에 의해 형성될 수 있다. 컷팅마스크(106)는 제1오프닝(106A) 및 제2오프닝(106B)을 가질 수 있다. 여기서, 제1오프닝(106A)은 평면상으로 볼 때, 사각형 또는 원형일 수 있다. 복수의 제1오프닝(106A)은 지그재그 어레이(Zigzag array, 106Z)를 이룰 수 있다. 지그재그 어레이로 배치하므로써 제1오프닝(106A)의 폭을 크게 형성할 수 있다. 제1오프닝(106A)의 폭을 줄이기 위해, 추가적으로 릴랙스(Relacs)를 사용하여 쉬링크시킬 수 있다. 제1오프닝(106A)의 폭은 스페이서(105)의 라인부(105L)보다 더 클 수 있다. 제1오프닝(106A)에 의해 스페이서(105)의 일부가 노출될 수 있다. 이를 '컷팅예정부(105C)'라고 지칭한다. 스페이서(105)의 컷팅예정부(105C)는 라인부(105L)의 일부일 수 있다. 스페이서(105)의 머지부(105M) 및 라인부(105L)의 다른 부분은 컷팅마스크(106)에 의해 블록킹될 수 있다. 아울러, 제2오프닝(106B)에 의해 스페이서(105)의 일측 끝단부들이 노출될 수 있다. 예컨대, 제2오프닝(106B)은 스페이서(105)의 캡핑부(105E) 일부를 제거하기 위한 것이다.
도 5g, 도 1f 및 도 2f에 도시된 바와 같이, 컷팅마스크(106)를 이용하여 스페이서(105)를 컷팅한다. 컷팅마스크(106)를 형성하기 전에 마스크층(303)이 제거될 수 있다.
스페이서(105)의 컷팅예정부(105C) 및 캡핑부(105E)의 일부가 제거된다. 이에 따라, 스페이서(105)가 커팅되며, 복수의 독립된 리니어 스페이서(107)가 형성될 수 있다. 이하, 설명의 편의를 위해, 리니어 스페이서(107)를 도면부호 '29BL'로 도시하기로 한다. 컷팅마스크(106)의 제2오프닝(106B)에 의해 스페이서(105)의 캡핑부(105E)가 제거될 수 있다. 컷팅마스크(106)의 제1오프닝(106A)에 의해 스페이서(105)의 라인부(105L)의 일부가 컷팅될 수 있다. 리니어 스페이서(29BL)는 라인부(107L)와 패드부(107P)를 포함할 수 있다. 패드부(107P)는 라인부(107L)보다 폭이 더 클 수 있다.
후속하여, 컷팅마스크(106)를 제거할 수 있다.
상술한 바에 따르면, 스페이서(105)를 컷팅함에 따라, 리니어 스페이서(29BL)가 형성된다. 즉, 컷팅 공정에 의해 각 스페이서(105)의 이웃하는 부분들이 새로운 리니어 스페이서(29BL)를 형성하게 된다. 따라서, 스페이서(105) 사이의 간극공간(105G)은 리니어 스페이서(29BL)의 내부 공간(107I)이 될 수 있고, 스페이서(105)의 내부 공간(105I)은 리니어 스페이서(29BL)의 간극공간(107G)이 될 수 있다. 리니어 스페이서(29BL)는 불연속부분(107C)을 포함할 수 있다. 이웃하는 리니어 스페이서(29BL)의 불연속부분(107C)은 지그재그 어레이를 이룰 수 있고, 이로써, 이웃하는 리니어 스페이서(29BL)의 패드부(107P)는 면적이 큰 패드부(107P1)와 면적이 작은 패드부(107P2)를 포함할 수 있다.
위와 같이, 주변게이트마스크(29G) 및 리니어스페이서(29BL)가 머지되어 형성될 수 있다. 후속하여, 식각대상층(302)을 식각한다. 이에 따라, 비트라인구조물(BL) 및 주변게이트구조물(PG)이 동시에 형성될 수 있다. 비트라인구조물(BL)은 리니어 스페이서(29BL)와 동일한 형상을 가질 수 있다. 예를 들어, 비트라인구조물(BL)은 라인부(108L)와 패드부(108P)를 포함할 수 있다. 비트라인구조물(BL)은 불연속부분(108C)을 포함할 수 있다. 이웃하는 비트라인구조물(BL)의 불연속부분(108C)은 지그재그 어레이를 이룰 수 있고, 이로써, 이웃하는 비트라인구조물(BL)의 패드부(108P)는 면적이 큰 패드부(108P1)와 면적이 작은 패드부(108P2)를 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 하부구조물 102 : 식각대상층
103 : 희생패턴 104 : 스페이서층
105 : 루프형 스페이서 106 : 컷팅마스크
107 : 리니어 스페이서 108 : 패턴
108L : 패턴의 라인부 108P : 패턴의 패드부

Claims (18)

  1. 식각대상층 상에 라인부와 상기 라인부보다 폭이 더 큰 패드부를 포함하는 복수의 희생패턴을 형성하는 단계;
    상기 희생패턴 각각의 측벽을 에워싸는 복수의 루프형 스페이서를 형성하는 단계;
    상기 희생패턴을 제거하는 단계;
    상기 루프형 스페이서 각각의 일부를 노출시키는 복수의 제1오프닝을 포함하는 컷팅마스크를 형성하는 단계;
    상기 컷팅마스크를 이용하여, 상기 루프형 스페이서의 일부를 커팅하여 라인부와 패드부를 포함하는 리니어 스페이서를 형성하는 단계; 및
    상기 리니어 스페이서를 마스크로 하여, 상기 식각대상층을 식각하여 라인부와 패드부를 포함하는 복수의 패턴을 형성하는 단계
    를 포함하는 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 루프형 스페이서를 형성하는 단계는,
    상기 희생패턴의 측벽 및 상부를 커버링하도록 컨포멀하게 스페이서층을 형성하되, 상기 희생패턴의 패드부 사이를 채우는 머지드 스페이서층을 포함하도록 형성하는 단계; 및
    상기 루프형 페이서를 형성하기 위해 상기 스페이서층을 식각하는 단계
    를 포함하는 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 스페이서층은 상기 희생패턴에 대해 식각선택비를 갖는 물질로 형성하는 패턴 형성 방법.
  4. 제2항에 있어서,
    상기 루프형 스페이서를 형성하는 단계에서,
    상기 루프형 스페이서는, 상기 희생패턴의 라인부 측벽에 위치하는 라인부, 상기 희생패턴의 패드부 사이에 위치하는 패드부 및 상기 희생패턴의 패드부 끝단을 에워싸는 캡핑부를 포함하는 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 컷팅마스크는,
    상기 복수의 루프형 스페이서의 끝단을 일괄적으로 노출시키는 제2오프닝을 더 포함하는 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 컷팅마스크의 복수의 제1오프닝은,
    지그재그 어레이를 갖고 형성되는 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 컷팅마스크를 형성하는 단계는,
    상기 루프형 스페이서 상에 감광막을 형성하는 단계;
    상기 감광막을 현상 및 노광하여 복수의 예비 오프닝을 형성하는 단계;
    상기 제1오프닝을 형성하기 위해, 릴랙스를 이용하여 상기 예비 오프닝을 쉬링크시키는 단계
    를 포함하는 패턴 형성 방법.
  8. 제1항에 있어서,
    상기 복수의 패턴은,
    도전라인을 포함하는 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 식각대상층은 고밀도영역과 저밀도영역을 포함하고, 상기 복수의 패턴은 상기 고밀도영역에 형성되는 패턴 형성 방법.
  10. 기판 상부에 도전층을 형성하는 단계;
    상기 도전층 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 라인부와 상기 라인부보다 폭이 더 큰 패드부를 포함하는 복수의 고밀도희생패턴을 형성하는 단계;
    상기 고밀도희생패턴 각각의 측벽을 에워싸는 복수의 루프형 스페이서를 형성하는 단계;
    상기 고밀도희생패턴을 제거하는 단계;
    상기 루프형 스페이서 각각의 일부를 노출시키는 복수의 제1오프닝을 포함하는 컷팅마스크를 형성하는 단계;
    상기 컷팅마스크를 이용하여, 상기 루프형 스페이서의 일부를 커팅하여 라인부와 패드부를 포함하는 리니어 스페이서를 형성하는 단계;
    상기 리니어 스페이서를 마스크로 하여, 상기 하드마스크층을 식각하여 상기 고밀도영역에 라인부와 패드부를 포함하는 복수의 하드마스크패턴을 형성하는 단계; 및
    상기 하드마스크패턴을 마스크로 하여, 상기 도전층을 식각하여 라인부와 패드부를 포함하는 비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 루프형 스페이서를 형성하는 단계는,
    상기 고밀도희생패턴의 측벽 및 상부를 커버링하도록 컨포멀하게 스페이서층을 형성하되, 상기 고밀도희생패턴의 패드부 사이를 채우는 머지드 스페이서층을 포함하도록 형성하는 단계; 및
    상기 루프형 페이서를 형성하기 위해 상기 스페이서층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 스페이서층은 상기 고밀도희생패턴에 대해 식각선택비를 갖는 물질로 형성하는 반도체장치 형성 방법.
  13. 제11항에 있어서,
    상기 루프형 스페이서를 형성하는 단계에서,
    상기 루프형 스페이서는, 상기 고밀도희생패턴의 라인부 측벽에 위치하는 라인부, 상기 고밀도희생패턴의 패드부 사이에 위치하는 패드부 및 상기 고밀도희생패턴의 패드부 끝단을 에워싸는 캡핑부를 포함하는 반도체장치 제조 방법.
  14. 제10항에 있어서,
    상기 컷팅마스크는,
    상기 복수의 루프형 스페이서의 끝단을 일괄적으로 노출시키는 제2오프닝을 더 포함하는 반도체장치 제조 방법.
  15. 제10항에 있어서,
    상기 컷팅마스크의 복수의 제1오프닝은,
    지그재그 어레이를 갖고 형성되는 반도체장치 제조 방법.
  16. 제10항에 있어서,
    상기 컷팅마스크를 형성하는 단계는,
    상기 루프형 스페이서 상에 감광막을 형성하는 단계;
    상기 감광막을 현상 및 노광하여 복수의 예비 오프닝을 형성하는 단계; 및
    상기 제1오프닝을 형성하기 위해, 릴랙스를 이용하여 상기 예비 오프닝을 쉬링크시키는 단계
    를 포함하는 반도체장치 제조 방법.
  17. 셀영역의 비트라인과 주변회로영역의 게이트구조를 동시에 형성하기 위한 반도체장치 제조방법에 있어서,
    기판 상부에 도전층을 형성하는 단계;
    상기 도전층 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층을 식각하여, 상기 비트라인을 정의하기 위한 제1하드마스크패턴과 상기 게이트구조를 정의하기 위한 제2하드마스크패턴을 동일 레벨에 형성하는 단계; 및
    상기 제1 및 제2하드마스크패턴을 식각마스크로 하여, 상기 도전층을 식각하여 상기 비트라인과 게이트구조를 동시에 형성하는 단계를 포함하고,
    상기 제1하드마스크패턴은 라인부와 패드부를 포함하는
    반도체장치 제조 방법.
  18. 제17항에 있어서,
    상기 제1하드마스크패턴을 형성하는 단계는,
    상기 하드마스크층 상에 라인부와 상기 라인부보다 폭이 더 큰 패드부를 포함하는 복수의 희생패턴을 형성하는 단계;
    상기 희생패턴 각각의 측벽을 에워싸는 복수의 루프형 스페이서를 형성하는 단계;
    상기 희생패턴을 제거하는 단계;
    상기 루프형 스페이서 각각의 일부를 노출시키는 복수의 제1오프닝을 포함하는 컷팅마스크를 형성하는 단계;
    상기 컷팅마스크를 이용하여, 상기 루프형 스페이서의 일부를 커팅하여 라인부와 패드부를 포함하는 리니어 스페이서를 형성하는 단계; 및
    상기 리니어 스페이서를 마스크로 하여, 상기 하드마스크층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
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* Cited by examiner, † Cited by third party
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