CN212085005U - 半导体装置 - Google Patents

Abstract

本实用新型公开了一种半导体装置，该半导体装置包括基底、多个第一图案以及多个第二图案。多个第一图案与多个第二图案设置在基底上，相互平行且交替地沿着一第一方向设置。多个第一图案与多个第二图案分别具有相对的第一端与第二端，各第一图案的第一端具有一第一突出部，各第二图案的第二端具有一第二突出部，第一突出部皆朝向第二方向延伸，第二突出部皆朝向相对于第二方向的第三方向延伸，并且第二方向以及第三方向系不同于第一方向。藉此，本实用新型即可利用自对准双重图案化制作工艺配合图案化掩膜层来形成布局相对密集且尺寸相对微小的特定图案，以利于后续组件制作工艺的进行。

Description

半导体装置

技术领域

本实用新型涉及一种半导体装置，尤其是涉及一种半导体存储装置。

背景技术

在半导体制作工艺中，一些微结构的制造，需要在半导体基材/ 膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，在目标材料层之上形成掩模层(masklayer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。

随着集成电路的复杂化，这些微小图案的尺寸不断地减小，结构亦不断地变化，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlayaccuracy)的严格要求，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，如何改良该些微结构的现有制作工艺即为本领域现今的重要课题之一。

实用新型内容

本实用新型之一目的在于提供一种半导体存储装置及其形成方法，其系借助自对准双重图案化(self-aligned double patterning, SADP)制作工艺形成多个侧壁子，利用图案化掩膜层进一步修整该些侧壁子后，再进行材料层的图案化制作工艺。藉此，所形成的第一图案以及第二图案的两相对侧可分别形成朝向相对方向延伸的两凸出部，以利后续组件制作工艺的进行。

为达上述目的，本实用新型之一实施例提供一种半导体存储装置，其包含一基底、多个第一图案以及多个第二图案。多个第一图案与多个第二图案设置在基底上，相互平行且交替地沿着一第一方向设置。该些第一图案与该些第二图案分别具有相对的第一端与第二端，各该第一图案的该第一端具有一第一突出部，各该第二图案的该第二端具有一第二突出部，该些第一突出部皆朝向一第二方向延伸，该些第二突出部皆朝向相对于该第二方向的一第三方向延伸，并且该第二方向以及该第三方向系不同于该第一方向。

为达上述目的，本实用新型之一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底，于该基底上形成一材料层。接着，图案化该材料层，形成多个第一图案与多个第二图案，该些第一图案与该些第二图案相互平行且交替地沿着一第一方向设置，该些第一图案与该些第二图案分别具有相对的第一端与第二端，各该第一图案的该第一端具有一第一突出部，各该第二图案的该第二端具有一第二突出部，该些第一突出部皆朝向一第二方向延伸，该些第二突出部皆朝向相对于该第二方向的一第三方向延伸，并且该第二方向以及该第三方向系不同于该第一方向。

附图说明

图1至图4绘示本实用新型一优选实施例中半导体装置的形成方法示意图；其中

图1为本实用新型的半导体存储装置进行一自对准双重图案化制作工艺的俯视示意图；

图2为本实用新型的半导体存储装置形成一掩膜层后的俯视示意图；以及

图3为本实用新型的半导体存储装置进行一蚀刻制作工艺后的俯视示意图；以及

图4为本实用新型的半导体存储装置形成图案后的俯视示意图。

图5绘示本实用新型另一实施例中半导体存储装置形成图案后的俯视示意图。

图6至图12绘示本实用新型一优选实施例中半导体存储装置的形成方法示意图；其中

图3为本实用新型的半导体存储装置形成字线后的俯视示意图；

图7为图6中沿着切线A-A’的剖面示意图；

图8为本实用新型的半导体存储装置进行一自对准双重图案化制作工艺的俯视示意图；

图9为图8中沿着切线A-A’的剖面示意图；

图10为本实用新型的半导体存储装置形成一掩膜层后的俯视示意图；

图11为本实用新型的半导体存储装置形成位线后的剖面示意图；以及

图12为图11中沿着切线A-A’的剖面示意图。

其中，附图标记说明如下：

100 基底

101 主动区

102 存储区域

104 外围区域

106 浅沟渠隔离

108 沟渠

110 字线

112 介电层

113 闸极介电层

114 闸极

116 绝缘层

124 绝缘层

130 插塞孔

150 材料层

160、180 位线

160a、180a 位线接触插塞

161、181 垂直部分

163、183 水平部分

200、200a、200b、200c 牺牲图案

210 侧壁子

211 垂直部分

213 水平部分

220 掩膜层

221、222、223 凹陷

1000 基底

1100 材料层

1110 第一图案

1111、1113、1115、1117、1119 第一图案

1130 第二图案

1131、1133、1135、1137、1139 第二图案

1200、1210、1230 侧壁子

1300 掩膜层

1310、1311、1315 凹陷

1320、1321、1323 开口

2110 第一图案

2111、2113、2115、2117、2119 第一图案

2130 第二图案

2131、2133、2135、2137、2139 第二图案

A 虚线框

C 几何轴心

d1、d2、d2’ 方向

D1 第一方向

D2 第二方向

D2’ 相反方向

D3 第三方向

g、g1 距离

L1、L2 长度

T1、T2 深度

θ 夹角

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。

请先参照图1至图4，所绘示者为本实用新型优选实施例中，半导体装置的形成方法的示意图。首先，请参照图1所示，提供一基底1000，接着，在基底1000上形成一材料层1100。材料层1100 例如包含一导电材料，如钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质，或是皆包含一介电材料，如氧化硅、氮化硅(SiN)、氮氧化硅(SiON)或碳氮化硅(SiCN)等，但不以此为限。

然后，进行材料层1100的图案化制作工艺。在本实施例中，该图案化制作工艺例如系透过一自对准双重图案化制作工艺，但并不限于此。详细来说，系先透过一光刻工艺在材料层1100上形成多个长条状的牺牲图案(mandrels,未绘示)，再依序进行沉积及回蚀刻工艺，以在各该牺牲图案的侧壁上形成一侧壁子1200，之后再完全地去除该些牺牲图案。其中，该些牺牲图案例如是相互平行且相互间隔地沿伸于一方向d1上，并具有相同的长度(未标示)。在本实施例中，该些牺牲图案的具体形成位置可如图1的多个虚线框A所示，该些牺牲图案之间可彼此对位并排(如图1左侧所示)，也可以彼此错位排列(如图1右侧所示)，例如是使相邻的该些牺牲图案在方向d1上错开一段距离，使得后续形成在该些牺牲图案侧壁上的侧壁子1200亦可彼此对位并排(如图1左侧所示的侧壁子1210)，或者是彼此错位排列(如图1右侧所示的侧壁子1210与侧壁子1230)，如在方向d1上错开一段距离g，距离g等同于该些牺牲图案所错开的距离。

如图2及图3所示，接着进行侧壁子1200的修整制作工艺。首先，如图2所示，在材料层1100上形成图案化的一掩膜层1300，覆盖在所有侧壁子1200上。需注意的是，掩膜层1300上系具有多个凹陷1310或开口1320，以分别暴露出各个侧壁子1200的一部分。举例来说，在一实施例中，掩膜层1300在方向d1上的两相对侧上可具有多个凹陷1310，该两相对侧上的凹陷1310系相互交替排列，其中，尺寸相同(包括在方向d1上的深度以及在方向d2上的宽度皆相同)的各个凹陷1311可分别对位于多个侧壁子1210的一部分，使得各个侧壁子1210被暴露出的部分亦可具有相同的尺寸，如图2 左侧所示，但不以此为限。在其他实施例中，尺寸不同(例如是在方向d1上的深度不同及/或在方向d2上的宽度不同)的凹陷1311、凹陷1315也可分别对位于多个侧壁子1210、1230的一部分，使得各个侧壁子1210、1230被暴露出的部分亦具有不同的尺寸，如图2 中间下半部所示。或者，尺寸不同凹陷1311、凹陷1313还可进一步配合彼此错位排列的侧壁子1210、1230，而使得各个侧壁子1210、 1230被暴露出的部分亦可以具有相同的尺寸，如图2中间上半部所示。如此，可选择性地使各个侧壁子1200被暴露出的部分有更多的变化。

或者，在另一实施例中，掩膜层1300在邻近该两相对侧的位置，亦可选择具有多个开口1320，该两相对侧上的开口1320系相互交替排列。尺寸(如面积)相同的各个开口1321系分别对位于多个侧壁子1210的一部分，使得各个侧壁子1210被暴露出的部分亦具有相同的尺寸，如图2左侧所示，但不以此为限。在其他实施例中，尺寸(如面积)不同的各个开口1321、1323也可分别对位于多个对位并排的侧壁子1210，或者是多个错位排列的侧壁子1210、1230，使得各个侧壁子1200被暴露出的部分亦可具有不同的尺寸，如图2 所示。本领域技术人员应可轻易理解，前述该凹陷或该开口的设置位置、数量以及尺寸等皆仅为例示，为能贴近实际组件的需求，该凹陷或该开口具体的设置位置、数量以及尺寸等皆应可因应组件需求而进一步调整，并不以前述态样为限。举例来说，可选择将尺寸相同的该凹陷或该开口皆设置于同一侧，或分别将尺寸不同的该凹陷或该开口皆设置于不同侧等。此外，在其他实施例中，该凹陷或该开口形状亦可配合实际组件需求进一步调整，不以矩形为限，例如可使该凹陷或该开口具有不同的形状，如圆形、椭圆形、梯形、三角形等(未绘示)，使各个侧壁子1200被暴露出的部分能有更多的变化。

再如图3所示，透过掩膜层1300进行一蚀刻工艺，移除自掩膜层1300所暴露出的一部分侧壁子1200，将原先呈矩框状的各个侧壁子1200截断成多个片段。后续，完全掩膜层1300，再如图4所示，透过修整后的侧壁子1200对下方的材料层1100进行一蚀刻工艺，形成多个第一图案1110以及多个第二图案1130。详细来说，第一图案1110以及第二图案1130皆是对应于修整后的侧壁子1200 而形成，各个第一图案1110以及各个第二图案1130相互交替地设置在基底1000上，且分别包含相互平行且间隔地朝着方向d1延伸的一部分(即垂直部分)，以及朝着方向d2或其相反方向d2’延伸的另一部分(即水平部分)。其中，方向d2以及方向d2’皆不同于于方向d1，在一实施例中，较佳系垂直于方向d1，如图3所示，但不限于此。需注意的是，对应于对位并排的侧壁子1210而形成第一图案1111、1113以及第二图案1131、1133中，任两相邻的第一图案1111、1113或任两相邻的第二图案1131、1133在方向d2上亦呈对位并排；而对应于错位排列的侧壁子1210、1230而形成第一图案 1111、1117以及第二图案1131、1137中，相邻的第一图案1111、 1117或是相邻的第二图案1131、1137则同样呈错位排列，例如在方向d1上错开一段距离g，但不以此为限。

另需注意的是，各个第一图案1110以及各个第二图案1130在方向d1分别具有相对的第一端(例如是顶端)与第二端(例如是底端)，并且，各个第一图案1110的该第一端具有一突出部，系往方向d2延伸，而各个第二图案1130的该第二端亦具有一突出部，系往方向d2’延伸，如图4所示。在一实施例中，相邻的第一图案1111 以及第二图案1131的各该突出部可具有相同的形状，例如是皆为长条状，并且具有相同的尺寸，例如在方向d2或方向d2’上皆具有长度L1，如此，第一图案1111以及第二图案1131可相对于一几何轴心C(即前述牺牲图案/虚线框A的几何轴心)互为旋转对称，如图 4左侧所示。然而，在另一实施例中，相邻的第一图案1113以及第二图案1133的各该突出部也可具有其他形状，如L状，如此，第一图案1113以及第二图案1133同样可相对于一几何轴心C互为旋转对称。

或者，在其他实施例中，分别呈长条状的各该突出部也可选择具有不同的尺寸，例如可使位在同第一端(如该第一端)的该些突出部皆具有相同的一长度L1，而位在另一端(该第二端)的该些突出部皆具有另一长度L2，如第一图案1117以及第二图案1137；或是使而位在同第一端的该些突出部分别具有不同的长度L1、L2，如第一图案1131以及第二图案1137。另一方面，分别呈L状的各该突出部也可选择具有不同的尺寸，例如可使位在同第一端(如该第二端)的该些突出部皆具有相同的尺寸，而位在另一端(该第一端) 的该些突出部则可具有不同的尺寸，如第一图案1113、1115、1119 以及第二图案1133、1135、1139，如图4所示。如此，第一图案1117 以及第二图案1137、第一图案1115以及第二图案1135、第一图案 1119以及第二图案1139则不会呈旋转对称，并且，相邻的第一图案1113、1115，或是相邻的第二图案1133、1139、1137朝着方向 d1延伸的一部分(即垂直部分)亦可具有不同的长度。本领域技术人员应可轻易理解，该些突出部的形状以及尺寸均可因应前述该凹陷或该开口的设置位置、数量以及尺寸而有所不同，因此，该些突出部的形状以及尺寸均可进一步依据实际组件需求而有更多不同的变化或设置态样，不以前述为限。

由前述制作工艺，即形成本实用新型优选实施例的半导体装置。本实用新型的形成方法系借助自对准双重图案化制作工艺形成多个侧壁子，利用掩膜层进一步修整该些侧壁子后，再进行材料层的图案化制作工艺。藉此，第一图案以及第二图案的两相对侧可分别形成朝向相对方向延伸的两凸出部，以利后续组件制作工艺的进行。例如可使后续设置在该些凸出部上的组件或是需连接该些凸出部上的组件可具有更为充裕的设置空间或设置态样。在此情况下，本实用新型的形成方法可以在简化制程的前提下，形成布局相对密集且尺寸相对微小的特定图案，有利于配合后续组件的制作工艺，增加该组件在设置上的变化或选择，并且提供充足的制作空间。然而，本实用新型所属技术领域的一般技术者应可轻易了解，前述方法虽皆是利用该自对准双重图案化制作工艺配合图案化掩膜层来进行，但本实用新型的半导体装置亦可能透过其他制作工艺形成，而不限于前述。举例来说，在另一实施例中，亦可借助自对准反向图案化 (self-aligned reverse patterning,SARP)制作工艺配合图案化掩膜层来进行，同样可配合后续组件的制作工艺，形成布局相对密集且尺寸相对微小的特定图案。

此外，需特别说明的是，在前述实施例中，所形成的侧壁子1200 虽皆是以矩框状的外型(如图1所示)作为实施态样进行说明，以致于在侧壁子1200的修整制作工艺后，所形成的第一图案1110以及第二图案1130，其朝着方向d2或其相反方向d2’延伸的部分(即水平部分)与朝着方向d1延伸的另一部分亦可相互垂直，并且，其朝着方向d2或其相反方向d2’延伸的该部分(即水平部分)系呈直线状或L状。然而，本实用新型的半导体结构并不以前述态样为限，而可依据实际制程需求进行调整。举例来说，在其他实施例中，在进行该些侧壁子的蚀刻工艺时，亦可调整蚀刻调整，使得所形成的该些侧壁子部分圆角化而可大体上呈现一赛道(racetrack-shape,未绘示)状、圆环状(未绘示)或其他适合的形状。在此情况下，可如图5所示，使得后续形成的第一图案2110以及第二图案2130，其朝着方向d2或其相反方向d2’延伸的部分则不会垂直于方向d1，而是与方向d1之间夹设出一个夹角θ，例如是介于60度至120度之间，但不以此限。并且，第一图案2110以及第二图案2130朝着方向d2或其相反方向d2’延伸的部分则可大体上呈现一弧状，如图 5所示的第一图案2111、2117以及第二图案2131、2137，或者也可大体上呈现一挂钩状，如图5所示的第一图案2113、2115、2119以及第二图案2133、2135、2139，但不以此限。如此，第一图案2111 以及第二图案2131、第一图案2113以及第二图案2133同样可相对于几何轴心C互为旋转对称。或者，也可使第一图案2110以及第二图案2130朝着方向d2或其相反方向d2’延伸的部分或是朝着方向d1延伸的另一部分具有不同的尺寸或长度，而不为旋转对称，如图5所示的第一图案2115以及第二图案2135、第一图案2117以及第二图案2137、与第一图案2119以及第二图案2139。然而，在其他实施例中，还可再调整侧壁子进行蚀刻工艺时的蚀刻条件，使得所形成的该些侧壁子及其后续形成的该些第一图案、第二图案可有更多的结构变化。

本实用新型的形成方法可实际应用于半导体制作工艺中，例如用于形成一半导体存储装置，例如可用本实用新型的形成方法形成该半导体存储装置的多个位线。请参照图6至图12所示，所绘示者为利用前述形成方法形成一半导体存储装置的示意图，其中，图6、图8、图10以及图11为该半导体存储装置于制作工艺中的俯视示意图，其余图式则为该半导体存储装置于制作工艺中的剖面示意图。该半导体存储装置例如是一随机动态处理存储器(dynamic random access memory,DRAM)，其包含有至少一晶体管组件(未绘示)以及至少一电容结构(未绘示)，以作为DRAM阵列中的最小组成单元并接收来自于字线(word line,WL)110及位线(bit line,BL)160、 180的电压信号。

首先，如图6及图7所示，该半导体存储装置包含一存储区域 (memory cellregion)102以及环绕存储区域102的一外围区域 (periphery region)104。具体来说，该半导体存储装置包含一基底 100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100的存储区域102内定义有多个主动区(active area,AA)101，主动区101相互平行且相互间隔地沿着一第一方向D1延伸，而呈一矩阵排列。基底100内还形成有多个埋藏式的闸极114，而可作为一埋藏式的字线(buriedword line,BWL)110。各闸极114例如是相互平行地沿着一第二方向D2延伸，并横跨于各主动区101(在第一方向D1上)的下方，如图6所示。

在一实施例中，该半导体存储装置可利用以下步骤形成，但并不仅限于此。首先，在基底100内形成至少一浅沟渠隔离(shallow trench isolation,STI)106，以在基底100定义出图6所示的各主动区101。接着，在基底100形成多个沟渠108，各沟渠108彼此平行且朝向第二方向D2延伸，并且，在各沟渠108内依序形成覆盖沟渠108整体表面的一介电层112、填满沟渠108下半部的闸极介电层113与埋藏式的闸极114以及填满沟渠108上半部的一绝缘层 116，其中，绝缘层116顶面系切齐基底100的表面，如图7所示。由此，位在各沟渠108内的闸极114则可同样地彼此平行且朝向第二方向D2延伸，形成如图6所示的字线110。

然后，如图7所示，继续在基底100的该表面上形成一绝缘层 124，以及多个插塞孔130，其中，插塞孔130系位在相邻的两字线 110之间，并暴露出一部分的基底100。绝缘层124例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，以覆盖基底100及其内的字线110。插塞孔130可利用以下步骤形成，但并不限于此。首先，在基底100上形成一掩膜结构(未绘示)，该掩膜结构可具有至少一个可用以定义插塞孔130的开口(未绘示)，而暴露出部分的绝缘层124，利用该掩膜结构进行一蚀刻工艺，移除自该开口暴露出的绝缘层124及其下方的部分基底100，以在基底100内形成插塞孔130，再完全移除该掩膜结构。

接着，在基底100上形成多个位线160、180。在本实施例中，位线160、180形成即可借助前述形成方法，透过一自对准双重图案化制作工艺来进行，但并不限于此。详细来说，系先在基底100上先形成一材料层150，填满插塞沟渠130并进一步覆盖在基底100 上，如图8以及图9所示，再进行该自对准双重图案化工艺。在一实施例中，材料层150例如是包含整体相同的导电材质，或是包含一复合材质，举例来说，该复合材质例如包含由下而上依序堆栈的一半导体层(未绘示，例如是一多晶硅层)、一阻障层(未绘示，例如包含一钛层及/或一氮化钛层)、一金属层(未绘示，例如是钨、铝或铜等低阻质的金属)以及一屏蔽层(未绘示)，但不以此为限。

然后，透过一光刻工艺在材料层150上形成多个长条状的牺牲图案200，再依序进行沉积及回蚀刻工艺，以在各个牺牲图案200 的侧壁形成一侧壁子210。各个牺牲图案200例如是相互平行地沿伸于一第三方向D3上，并具有相同的长度(未标示)，并且，各个牺牲图案200在第三方向D3上的两相对端优选地系延伸至外围区域104内，如图8所示。其中，第三方向D3系不同于第一方向D1 与第二方向D2，优选地是与第二方向D2垂直而不垂直于第一方向 D1，但不以此为限。需注意的是，在一实施例中，牺牲图案200a、 200b之间可选择相互错位排列，例如错开一段距离g1，如图8左侧所示，但不以此为限。在此情况下，后续形成在牺牲图案200a侧壁上的一部份侧壁子210(在第二方向D2上的部份，即水平部分213) 以及形成在牺牲图案200b侧壁上的一部份侧壁子210(在第二方向 D2上的部份，即水平部分213)则同样会错开一段距离g1，而各个侧壁子210在第三方向D3上的部份(即垂直部分211)则具有相同的长度(未绘示)。然而，在另一实施例中，牺牲图案200c之间亦可选择相互对位并排，在此情况下，后续形成在各个牺牲图案200c 侧壁上的一部份侧壁子210(即水平部分213)则同样会对位并排，如图8右侧所示。

后续，如图10所示，进行侧壁子210的修整制作工艺。首先，在材料层150上形成一掩膜层220，覆盖在所有侧壁子210上。掩膜层220的两相对侧上可具有多个凹陷221、222、223，以分别暴露出各个侧壁子210的一部分，透过掩膜层220进行一蚀刻工艺，即可移除自掩膜层220所暴露出的一部分侧壁子210。具体来说，位在该两相对侧上凹陷221、222、223系相互交替排列，并且，可选择具有相同或不同的尺寸。其中，尺寸相同(在第三方向D3上的深度T3)的各个凹陷223可分别对位于各个侧壁子210的一部分(包括一部分的垂直部分211以及一部分的水平部分213)，使得各个侧壁子210被暴露出的部分亦可具有相同的尺寸，如图10右侧所示，但不以此为限。在另一实施例中，尺寸不同(在第三方向D3 上的深度T1、T2)的各个凹陷221、222亦可分别对位于各个侧壁子210的一部分(包括一部分的垂直部分211以及一部分的水平部分213)，并且进一步配合彼此错位排列的侧壁子210，而使得各个侧壁子210被暴露出的部分亦可以具有相同的尺寸，如图10左侧所示，但不以此为限。在其他实施例中，亦可选择在该掩膜层上设置宽度(例如是在第二方向D2上的宽度)不同的凹陷(未绘示)，或是尺寸不同(面积不同)的开口(未绘示)，使得各个侧壁子210 被暴露出的部分还可具有更多的变化。

之后，完全移除掩膜层220，再透过修整后的侧壁子210对下方的材料层150进行一蚀刻工艺，以将侧壁子210的图案转移至下方的材料层150内。其中，填入插塞沟渠130的材料层150可形成位线接触插塞(bit line contact,BLC)160a、180a，而位在基底100 上的材料层150则可形成多个位线160以及多个位线180，如图11 及图12所示。详细来说，位线160以及位线180皆是对应于修整后的侧壁子210而形成，各个位线160以及各个位线180相互交替地设置在基底100上，且分别包含相互平行且间隔地朝着第三方向D3 延伸的一部分(即垂直部分)161、181，以及朝着第二方向D2或其相反方向D2’延伸的另一部分(即水平部分)163、183。需注意的是，对应于对位并排的侧壁子210而形成位线160或位线180中，相邻的位线160或位线180在第二方向D2上亦呈对位并排；而对应于错位排列的侧壁子210而形成位线160或位线180中，相邻的位线160或位线180在第二方向D2上则同样呈错位排列，例如在第三方向D3上错开一段距离g1，但不以此为限。

此外，另需注意的是，各个位线160以及位线180在第三方向 D3分别具有相对的第一端(例如是顶端)与第二端(例如是底端)，并且，各个位线160的该第一端具有一突出部，系皆往第二方向D2 延伸，而各个位线180的该第二端亦具有一突出部，系皆往第二方向D2的相反方向D2’延伸，如图11所示。在本实施例中，相邻的位线160以及位线180的各该突出部可具有相同的形状，例如是皆为长条状，并且具有相同的尺寸，例如在第二方向D2或相反方向 D2’上皆具有长度L1，如此，位线160以及位线180可相对于一几何轴心C互为旋转对称。然而，在其他实施例中，位线160以及位线180的各该突出部也可具有其他形状，如L状，或是具有不同的尺寸或长度等。本领域技术人员应可轻易理解，该些突出部的形状以及尺寸均可因应前述掩膜层上该凹陷或该开口的设置位置、数量以及尺寸而有所不同，因此，该些突出部的形状以及尺寸均可进一步依据实际组件需求而有更多不同的变化或设置态样，不以前述为限。

之后，完全地移除侧壁子210。如此，位线160以及位线180 即是形成在闸极114上，并且，相互平行地沿着第三方向D3延伸，并同时横跨第一方向D1上的主动区101以及第二方向D2上的字线 110，而各位线接触插塞160a、180a则是分别形成在位线160以及位线180的下方，介于两相邻的字线110之间，如图12所示。如此，位线160、位线180与字线110是藉由绝缘层124相互隔离，并可进一步透过位线接触插塞160a、180a电连接至该半导体存储装置中的该至少一晶体管组件的一源极/汲极区(未绘示)。而位线160该第一端的突出部以及位线180该第二端的突出部则可作为后续位线插塞的连接端，并且，位线160该第一端的突出部以及位线180该第二端的突出部还可因应实际插塞设置的位置、大小或是设置密度等而有各种变化，可使后续形成的插塞有更大的空间以及设置态样上的变化，进而改善该半导体存储装置的制作工艺。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种半导体装置，其特征在于包括：

一基底；以及

多个第一图案与多个第二图案，设置在该基底上，该些第一图案与该些第二图案相互平行且交替地沿着一第一方向设置，该些第一图案与该些第二图案分别具有相对的第一端与第二端，各该第一图案的该第一端具有一第一突出部，各该第二图案的该第二端具有一第二突出部，该些第一突出部皆朝向一第二方向延伸，该些第二突出部皆朝向相对于该第二方向的一第三方向延伸，并且该第二方向以及该第三方向系不同于该第一方向。

2.依据权利要求第1项所述之半导体装置，其特征在于，各该第一图案与各该第二图案呈旋转对称。

3.依据权利要求第2项所述之半导体装置，其特征在于，各该第一突出部以及各该第二突出部系呈直线状或L状。

4.依据权利要求第2项所述之半导体装置，其特征在于，各该第一突出部以及各该第二突出部系呈弧状或挂钩状。

5.依据权利要求第4项所述之半导体装置，其特征在于，该些第一突出部以及该些第二突出部具有不同的尺寸。

6.依据权利要求第1项所述之半导体装置，其特征在于，该些第一图案中任两相邻的第一图案在该第二方向上系相互错位。

7.依据权利要求第1项所述之半导体装置，其特征在于，该些第一图案中任两相邻的第一图案在该第二方向上系相互对位。

8.依据权利要求第1项所述之半导体装置，其特征在于，各该第一突出部具有相同的长度。

9.依据权利要求第1项所述之半导体装置，其特征在于，各该第一突出部具有不同的长度。

10.依据权利要求第8项所述之半导体装置，其特征在于，各该第一突出部的长度不同于各该第二突出部的长度。

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