KR20170044418A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 층간 절연막 및 제1 도전 패턴들이 교대로 적층된 제1 적층체; 상기 제1 적층체 상에 배치되고, 제2 층간 절연막 및 제2 도전 패턴들이 교대로 적층된 제2 적층체; 상기 제1 및 제2 적층체를 관통하는 기둥 구조들; 상기 제1 및 제2 적층체 사이에 배치되어 상기 기둥 구조들을 각각 감싸는 링 패턴들을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명의 실시 예들은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로, 적층체를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
낸드 플래시 메모리 소자 등의 반도체 장치는 메모리 셀들의 집적도를 높일 수 있는 구조로 개발되고 있다. 메모리 셀들의 집적도를 높이기 위해 메모리 셀들을 3차원으로 배열한 3차원 메모리 소자가 제안된 바 있다.
3차원 메모리 소자는 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함한다. 층간 절연막들 및 도전 패턴들의 적층체는 홀에 의해 관통되고, 홀 내부에 채널막을 포함하는 기둥 구조가 배치된다. 이로써, 채널막과 도전 패턴들의 교차부들에 메모리 셀들이 형성될 수 있다.
3차원 메모리 소자에 있어서, 메모리 셀들의 집적도는 적층체를 구성하는 층간 절연막들 및 도전 패턴들의 적층 수를 증가시킴으로써 높일 수 있다. 이 경우, 적층 수가 증가된 적층체를 한꺼번에 관통하는 홀을 형성하는데 어려움이 있다. 이를 해결하기 위해 홀을 하부홀과 상부홀로 나누어 형성하는 방안이 제안된 바 있다. 이 경우, 하부홀의 중심축과 상부홀의 중심축이 일치되게 정렬시키는데 어려움이 있다. 이로 인해, 다양한 공정 결함이 발생할 수 있다.
본 발명의 실시 예는 공정 결함을 줄여서 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 제1 층간 절연막 및 제1 도전 패턴들이 교대로 적층된 제1 적층체; 상기 제1 적층체 상에 배치되고, 제2 층간 절연막 및 제2 도전 패턴들이 교대로 적층된 제2 적층체; 상기 제1 및 제2 적층체를 관통하는 기둥 구조들; 상기 제1 및 제2 적층체 사이에 배치되어 상기 기둥 구조들을 각각 감싸는 링 패턴들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 관통하는 제1 홀들 각각을 관통 희생막으로 채우는 단계; 각각이 상기 제1 홀들 중 어느 하나에 중첩된 중심홀을 포함하는 링 패턴들을 형성하는 단계; 상기 링 패턴들 상에 제3 물질막들 및 제4 물질막들을 교대로 적층하는 단계; 상기 제3 물질막들 및 상기 제4 물질막들을 관통하고 각각이 상기 중심홀에 연결되어 관통 희생막을 노출하는 제2 홀들을 형성하는 단계; 상기 제1 홀들이 개구되도록 상기 관통 희생막을 제거하는 단계; 및 상기 제2 홀들, 상기 중심홀들, 상기 제1 홀들 내부에 기둥 구조들을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 제1 적층체와 제2 적층체 사이에 링 패턴을 배치하여 링 패턴 상부의 제2 적층체를 식각하여 홀을 형성하는 동안 제1 적층체를 링 패턴을 통해 보호할 수 있다. 이에 따라, 본 발명의 실시 예는 제2 적층체의 식각 공정 동안 링 패턴을 이용하여 제1 적층체의 일부에 핀형 홈이 형성되는 공정 결함을 방지할 수 있으며, 반도체 장치의 신뢰성 및 공정 재현성을 높일 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 적층체들 및 적층체들을 관통하는 기둥구조를 설명하기 위한 단면도들이다.
도 3은 기둥 구조와 링 패턴을 설명하기 위한 도면이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 효과를 설명하기 위한 비교예들이다.
도 5a 내지 도 5e는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치를 설명하기 위한 사시도들이다. 도 1a 및 도 1b에서 기둥구조는 개략적으로 도시되었으며, 절연막들은 도시되지 않았다.
도 1a를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 스트레이트 타입의 셀 스트링(SCST)을 포함할 수 있다. 스트레이트 타입의 셀 스트링(SCST)은 일 방향을 따라 연장된 기둥구조(PS) 및 기둥구조(PS)를 감싸며 이격되어 적층된 도전 패턴들(CP1, CP2)을 포함할 수 있다.
기둥구조(PS)은 소스막(SL)과 비트 라인(BL) 사이에 연결될 수 있다. 기둥구조(PS)는 도전 패턴들(CP1, CP2)을 관통하여 형성된다. 기둥구조(PS)는 소스막(SL)과 비트 라인(BL) 사이에 전기적으로 연결된 채널막을 포함할 수 있다. 채널막과 도전 패턴들(CP1, CP2) 각각의 사이에 다층막이 배치될 수 있다. 다층막은 데이터 저장막을 포함할 수 있다. 다층막은 데이터 저장막과 채널막 사이에 배치된 터널 절연막을 더 포함할 수 있다. 다층막은 데이터 저장막과 도전 패턴들(CP1, CP2) 각각의 사이에 배치된 블로킹 절연막을 더 포함할 수 있다. 기둥구조(PS)는 채널막으로 둘러싸인 코어 절연막을 더 포함할 수 있다.
비트 라인(BL)은 기둥구조(PS)의 상단에 연결되고, 소스막(SL)은 기둥구조(PS)의 하단에 연결될 수 있다. 소스막(SL)은 불순물이 주입된 반도체 기판의 일부이거나, 반도체 기판 상에 형성된 도프트 실리콘막일 수 있다.
도전 패턴들(CP1, CP2)은 제1 적층체의 제1 도전 패턴들(CP1) 및 제2 적층체의 제2 도전 패턴들(CP2)을 포함할 수 있다. 제2 도전 패턴들(CP2)은 제1 도전 패턴들(CP1) 상부에 배치될 수 있다. 제1 도전 패턴들(CP1) 및 제2 도전 패턴들(CP2)은 제1 슬릿(SI1)에 의해 분리될 수 있다.
제1 도전 패턴들(CP1)은 기둥구조(PS)를 따라 순차로 적층된 하부 셀렉트 라인(LSL)과 제1 워드 라인들(WL1)을 포함할 수 있다. 하부 셀렉트 라인(LSL)은 제1 워드 라인들(WL1)과 소스막(SL) 사이에 배치될 수 있다. 제1 워드 라인들(WL1)과 소스막(SL) 사이에 적층된 하부 셀렉트 라인(LSL)의 적층 수는 한 층 또는 2층 이상일 수 있다.
제2 도전 패턴들(CP2)은 기둥구조(PS)를 따라 순차로 적층된 제2 워드 라인들(WL2)과 상부 셀렉트 라인(USL)을 포함할 수 있다. 상부 셀렉트 라인(USL)은 제2 워드 라인들(WL2)과 비트 라인(BL) 사이에 배치될 수 있다. 제2 워드 라인들(WL2)과 비트 라인(BL) 사이에 적층된 상부 셀렉트 라인(USL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 하부 셀렉트 라인(LSL) 및 상부 셀렉트 라인(USL) 중 어느 하나는 제1 및 제2 워드 라인들(WL1 및 WL2)보다 더 작은 단위로 분리될 수 있다. 예를 들어, 제1 및 제2 워드 라인들(WL1 및 WL2) 각각은 2열 이상의 기둥구조(PS)를 감싸도록 형성될 수 있고, 상부 셀렉트 라인(USL)은 1열의 기둥구조(CH)를 감싸도록 형성될 수 있다. 이 경우, 상부 셀렉트 라인(USL)은 제1 슬릿(SI1) 뿐 아니라, 제2 슬릿(SI2)에 의해서도 분리되어 제1 및 제2 워드 라인들(WL1 및 WL2) 각각 보다 좁게 형성될 수 있다.
제1 도전 패턴들(CP1)과 제2 도전 패턴들(CP2) 사이에 기둥구조(PS)를 감싸는 링 패턴(RP)이 형성될 수 있다. 링 패턴(RP)은 제2 도전 패턴들(CP2) 중 제1 도전 패턴들(CP1)에 인접한 최하층 도전 패턴에 접촉되도록 형성될 수 있다. 링 패턴(RP)은 제1 적층체에 핀형 홈이 형성되는 것을 방지할 수 있다.
상술한 구조에 따르면, 메모리 셀들은 채널막을 포함하는 기둥구조(PS)와 제1 및 제2 워드 라인들(WL1 및 WL2)의 교차부들에 형성되고, 하부 셀렉트 트랜지스터는 채널막을 포함하는 기둥구조(PS)와 하부 셀렉트 라인(LSL)의 교차부에 형성되고, 상부 셀렉트 트랜지스터는 채널막을 포함하는 기둥구조(PS)와 상부 셀렉트 라인(USL)의 교차부에 형성된다. 하나의 기둥구조(PS)를 따라 일렬로 배열된 하부 셀렉트 트랜지스터, 메모리 셀들, 및 상부 셀렉트 트랜지스터는 기둥구조(PS)의 채널막을 통해 직렬로 연결되어 스트레이트 타입의 셀 스트링(SCST)을 구성한다.
도 2b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 U 타입 셀 스트링(UCST)을 포함할 수 있다. U 타입 셀 스트링(UCST)은 U 타입 관통구조(UTHS), 관통구조(UTHS)를 감싸며 이격되어 적층된 도전 패턴들(CP1, CP2), 및 도전 패턴들(CP1, CP2) 하부에 배치되어 관통구조(UTHS)를 감싸는 파이프 게이트(PG)를 포함할 수 있다.
관통구조(UTHS)는 파이프 게이트(PG) 내부에 매립된 파이프 관통구조(P_THS)와, 파이프 관통구조(P_THS)로부터 연장된 적어도 2개의 기둥구조들(S_PS, D_PS)을 포함할 수 있다. 즉, 파이프 관통구조(P_THS)와 적어도 2개의 기둥구조들(S_PS, S_PS)은 일체화된 패턴으로 형성될 수 있다. 파이프 관통구조(P_THS)로부터 연장된 기둥구조들(S_PS, D_PS)은 소스 사이드 기둥구조(S_PS) 및 드레인 사이드 기둥구조(D_PS)를 포함할 수 있다. 관통구조(UTHS)는 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 전기적으로 연결된 채널막을 포함할 수 있다. 채널막과 도전 패턴들(CP1, CP2) 각각의 사이에 다층막이 배치될 수 있다. 다층막은 데이터 저장막을 포함할 수 있다. 다층막은 데이터 저장막과 채널막 사이에 배치된 터널 절연막을 더 포함할 수 있다. 다층막은 데이터 저장막과 도전 패턴들(CP1, CP2) 각각의 사이에 배치된 블로킹 절연막을 더 포함할 수 있다. 관통구조(UTHS)는 채널막으로 둘러싸인 코어 절연막을 더 포함할 수 있다. 상술한 채널막, 다층막 및 코어 절연막은 관통구조(UTHS)의 형상을 따라 연장될 수 있다. 즉, 채널막, 다층막 및 코어 절연막은 기둥구조들(S_PS, D_PS) 및 이에 연결된 파이프 관통구조(P_THS)의 형상을 따라 형성될 수 있다.
관통구조(UTHS)의 채널막은 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 비트 라인(BL)과 공통 소스 라인(CSL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 공통 소스 라인(CSL)은 비트 라인(BL) 하부에 배치될 수 있다. 비트 라인(BL)은 드레인 사이드 기둥구조(D_PS)를 따라 형성된 채널막의 상단에 전기적으로 연결될 수 있다. 비트 라인(BL)과 드레인 사이드 기둥구조(D_PS) 사이에 콘택 플러그가 형성될 수 있다. 공통 소스 라인(CSL)은 소스 사이드 기둥구조(S_PS)를 따라 형성된 채널막의 상단에 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)과 소스 사이드 기둥구조(S_PS) 사이에 콘택 플러그가 형성될 수 있다.
파이프 게이트(PG)는 비트 라인(BL), 공통 소스 라인(CSL), 및 도전 패턴들(CP1, CP2) 하부에 배치되고, 파이프 관통구조(P_THS)를 감싸도록 형성될 수 있다.
도전 패턴들(CP1, CP2)은 제1 적층체의 제1 도전 패턴들(CP1) 및 제2 적층체의 제2 도전 패턴들(CP2)을 포함할 수 있다. 제2 도전 패턴들(CP2)은 제1 도전 패턴들(CP1) 상부에 배치될 수 있다. 제1 도전 패턴들(CP1) 및 제2 도전 패턴들(CP2)은 비트 라인(BL)과 공통 소스 라인(CSL) 하부에 배치될 수 있다.
제1 도전 패턴들(CP1)은 슬릿(SI)에 의해 분리된 제1 소스 사이드 도전 패턴들(CP1_S) 및 제1 드레인 사이드 도전 패턴들(CP1_D)을 포함할 수 있다. 제1 소스 사이드 도전 패턴들(CP1_S)은 소스 사이드 기둥구조(S_PS)를 감싸고, 소스 사이드 기둥구조(S_PS)를 따라 순차로 적층된다. 제1 소스 사이드 도전 패턴들(CP1_S)은 제1 소스 사이드 워드 라인들(WL1_S)로 이용될 수 있다. 제1 드레인 사이드 도전 패턴들(CP1_D)은 드레인 사이드 기둥구조(D_PS)를 감싸고, 드레인 사이드 기둥구조(D_PS)를 따라 순차로 적층된다. 제1 드레인 사이드 도전 패턴들(CP1_D)은 제1 드레인 사이드 워드 라인들(WL1_D)로 이용될 수 있다.
제2 도전 패턴들(CP2)은 슬릿(SI)에 의해 분리된 제2 소스 사이드 도전 패턴들(CP2_S) 및 제2 드레인 사이드 도전 패턴들(CP2_D)을 포함할 수 있다. 제2 소스 사이드 도전 패턴들(CP2_S)은 소스 사이드 기둥구조(S_PS)를 감싸고, 소스 사이드 기둥구조(S_PS)를 따라 순차로 적층된다. 제2 소스 사이드 도전 패턴들(CP2_S)은 제2 소스 사이드 워드 라인들(WL2_S) 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 제2 소스 사이드 워드 라인들(WL2_S)은 공통 소스 라인(CSL)과 제1 소스 사이드 도전 패턴들(CP1_S) 사이에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 공통 소스 라인(CSL)과 제2 소스 사이드 워드 라인들(WL2_S) 사이에 배치될 수 있다. 공통 소스 라인(CSL)과 제2 소스 사이드 워드 라인들(WL2_S) 사이에 배치된 소스 셀렉트 라인(SSL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 제2 드레인 사이드 도전 패턴들(CP2_D)은 드레인 사이드 기둥구조(D_PS)를 감싸고, 드레인 사이드 기둥구조(D_PS)를 따라 순차로 적층된다. 제2 드레인 사이드 도전 패턴들(CP2_D)은 제2 드레인 사이드 워드 라인들(WL2_D) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 제2 드레인 사이드 워드 라인들(WL2_D)은 공통 소스 라인(CSL)과 제1 드레인 사이드 도전 패턴들(CP1_D) 사이에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 비트 라인(BL)과 제2 드레인 사이드 워드 라인들(WL2_D) 사이에 배치될 수 있다. 비트라인(BL)과 제2 드레인 사이드 워드 라인들(WL2_D) 사이에 배치된 드레인 셀렉트 라인(DSL)의 적층 수는 한 층 또는 2층 이상일 수 있다.
제1 도전 패턴들(CP1)과 제2 도전 패턴들(CP2) 사이에 소스 사이드 기둥 구조(PS_S) 및 드레인 사이드 기둥구조(PS_D)를 감싸는 링 패턴들(RP)이 형성될 수 있다. 링 패턴들(RP)은 소스 사이드 기둥구조(PS_S)를 감싸는 소스 사이드 링 패턴(RP_S) 및 드레인 사이드 기둥구조(PS_D)를 감싸는 드레인 사이드 링 패턴(RP_D)을 포함할 수 있다. 소스 사이드 링 패턴(RP_S) 및 드레인 사이드 링 패턴(RP_D)은 제2 도전 패턴들(CP2) 중 제1 도전 패턴들(CP1)에 인접한 최하층 도전 패턴에 접촉되도록 형성될 수 있다. 보다 구체적으로, 소스 사이드 링 패턴(RP_S)은 제2 소스 사이드 도전 패턴들(CP2_S) 중 제1 소스 사이드 도전 패턴들(CP1_S)에 인접한 최하층 제2 소스 사이드 워드 라인에 접촉되도록 형성될 수 있다. 드레인 사이드 링 패턴(RP_D)은 제2 드레인 사이드 도전 패턴들(CP2_D) 중 제1 드레인 사이드 도전 패턴들(CP1_D)에 인접한 최하층 제2 드레인 사이드 워드 라인에 접촉되도록 형성될 수 있다. 소스 사이드 링 패턴(RP_S) 및 드레인 사이드 링 패턴(RP_D)은 제1 적층체에 핀형 홈이 형성되는 것을 방지할 수 있다.
상술한 구조에 따르면, 소스 사이드 메모리 셀들은 채널막을 포함하는 소스 사이드 기둥구조(PS_S)와 제1 및 제2 소스 사이드 워드 라인들(WL1_S 및 WL2_S)의 교차부들에 형성되고, 드레인 사이드 메모리 셀들은 채널막을 포함하는 드레인 사이드 기둥구조(PS_D)와 제1 및 제2 드레인 사이드 워드 라인들(WL1_D 및 WL2_D)의 교차부들에 형성된다. 소스 셀렉트 트랜지스터는 채널막을 포함하는 소스 사이드 기둥구조(PS_S)와 소스 셀렉트 라인(SSL)의 교차부에 형성되고, 드레인 셀렉트 트랜지스터는 채널막을 포함하는 드레인 사이드 기둥구조(PS_D)와 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 파이프 트랜지스터는 채널막을 포함하는 파이프 관통구조(P_THS)와 파이프 게이트(PG)의 교차부에 형성된다. 하나의 U타입 관통구조(UTHS)를 따라 배열된 소스 셀렉트 트랜지스터, 소스 사이드 메모리 셀들, 파이프 트랜지스터, 드레인 사이드 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 U타입 관통구조(UTHS)의 채널막을 통해 직렬로 연결되어 U 타입의 셀 스트링(UCST)을 구성한다.
관통구조(UTHS)은 도 1b에서 상술한 U 타입에 한정되지 않고, W자형 등 다양한 형태로 형성될 수 있다. 도 1a 및 도 1b에서는 비트 라인(BL) 하부에 제1 및 제2 적층체가 형성된 경우를 예로 들었으나, 본 발명의 실시 예는 이에 한정되지 않고 2이상의 다수의 적층체가 적층된 경우에도 적용될 수 있다. 링 패턴(RP)은 적층체들의 경계마다 형성될 수 있다. 이하에서는 설명의 편의를 위해 제1 및 제2 적층체로 구성된 반도체 장치를 예로 들어 설명한다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 적층체들 및 적층체들을 관통하는 기둥구조를 설명하기 위한 단면도들이다.
도 2a 및 도 2b를 참조하면, 본 발명의 실시 예들에 따른 적층체들은 제1 적층체(ST1) 및 제2 적층체(ST2)를 포함할 수 있다. 제2 적층체(ST2)는 제1 적층체(ST1) 상부에 배치될 수 있다.
제1 적층체(ST1)는 교대로 적층된 제1 층간 절연막들(ILD1) 및 제1 도전 패턴들(CP1)을 포함한다. 제1 적층체(ST1)는 제1 홀(H1)에 의해 관통될 수 있다.
제2 적층체(ST2)는 교대로 적층된 제2 층간 절연막들(ILD2) 및 제2 도전 패턴들(CP2)을 포함한다. 제2 적층체(ST2)는 제2 홀(H2)에 의해 관통될 수 있다.
제1 적층체(ST1)와 제2 적층체(ST2) 사이에 링 패턴(RP)이 배치될 수 있다. 링 패턴(RP)은 제1 적층체(ST1)와 제2 적층체(ST2) 사이에 배치된 적층체간 절연막(ISD)을 관통하여 형성된다. 링 패턴(RP)의 내벽을 따라 중심홀(HC)이 정의될 수 있다. 중심홀(HC)은 제1 홀(H1)과 제2 홀(H2)에 연결될 수 있다.
링 패턴(RP)은 제2 도전 패턴들(CP2) 중 제1 적층체(ST1)에 인접한 최하층 도전 패턴(LCP2)에 접촉될 수 있다. 링 패턴(RP)은 제2 홀(H2)을 형성하기 위한 식각 공정 동안 제1 적층체(ST1)에 핀형 홈이 형성되는 것을 방지하기 위해 제2 층간 절연막들(ILD2)과 다른 물질로 형성될 수 있다. 보다 구체적으로, 링 패턴(RP)은 제2 층간 절연막들(ILD2)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 링 패턴(RP)은 Ti 또는 TiN을 포함할 수 있다.
링 패턴(RP)의 중심홀(HC)은 제1 폭(W1)으로 형성될 수 있다. 제1 폭(W1)은 제1 홀(H1)의 최상단에 정의된 제2 폭(W2)과 동일하거나, 제2 폭(W2)보다 좁게 형성될 수 있다. 제1 폭(W1)이 제2 폭(W2)과 동일하거나 좁게 형성됨에 따라, 링 패턴(RP)의 중심홀(HC)에 의해 제1 적층체(ST1)가 노출되는 것을 방지할 수 있다. 이로써, 제2 홀(H2)을 형성하기 위한 식각 공정 동안, 중심홀(HC)을 통해 제1 적층체(ST1)에 핀형 홈이 형성되는 것을 방지할 수 있다.
링 패턴(RP)은 제1 홀(H1) 주위의 제1 적층체(ST1)의 일부를 차단하도록 그 폭이 제어될 수 있다. 이로써, 제2 홀(H2)을 형성하기 위한 식각 공정 동안 제1 적층체(ST1)가 식각 정지막 역할을 하는 링 패턴(RP)에 의해 보호될 수 있으므로, 본 발명의 실시 예는 제1 적층체(ST1)에 핀형 홈이 형성되는 것을 방지할 수 있다.
제2 홀(H2)의 최하단 가장자리가 링 패턴(RP)에 중첩되어 배치될 수 있도록, 링 패턴(RP)의 폭은 제2 홀(H2)의 정렬 마진을 고려하여 설정될 수 있다. 즉, 링 패턴(RP)의 폭을 제어하여 제2 홀(H2)은 링 패턴(RP)이 배치된 영역을 벗어나지 않도록 배치될 수 있다. 이로써, 제2 홀(H2)을 형성하는 식각 공정 동안, 링 패턴(RP)에 의해 제1 적층체(ST1)가 보호되므로, 본 발명의 실시 예는 제1 적층체(ST1)에 핀형 홈이 형성되는 것을 방지할 수 있다.
제1 홀(H1)의 중심축과 제2 홀(H2)의 중심축은 도 2a에 도시된 바와 같이 일직선상에 배치될 수 있고, 제1 홀(H1)의 중심축과 제2 홀(H2)의 중심축은 도 2b에 도시된 바와 같이 서로 어긋나게 배치될 수 있다.
기둥구조(PS)는 제2 홀(H2), 중심홀(HC), 및 제1 홀(H1)의 연결 형상을 따라 연장될 수 있다. 기둥구조(PS)는 도 1a 및 도 1b에서 상술한 바와 같이 채널막(CH), 및 다층막(ML)을 포함할 수 있다. 다층막(ML)은 채널막(CH)의 외벽을 감싸는 데이터 저장막(DS)을 포함할 수 있다. 다층막(ML)은 채널막(CH)과 데이터 저장막(DS) 사이에 배치된 터널 절연막(TI)을 더 포함할 수 있다. 다층막(ML)은 데이터 저장막(DS)의 외벽을 감싸는 블로킹 절연막(BI)을 더 포함할 수 있다. 터널 절연막 및 블로킹 절연막(BI)은 실리콘 산화물로 형성되고, 데이터 저장막(DS)은 전하 트랩이 가능한 실리콘 질화물로 형성될 수 있다. 블로킹 절연막은 실리콘 산화물에 비해 유전율이 높은 고유전 절연막으로 형성되거나, 실리콘 산화물 및 고유전 절연막을 포함하는 다중층 구조로 형성될 수 있다.
채널막(CH)은 튜브형으로 형성될 수 있다. 이 경우, 기둥구조(PS)는 튜브형 채널막(CH)의 중심 영역을 채우는 코어 절연막(CI)을 더 포함할 수 있다. 채널막(CH)은 실리콘막 등의 반도체막으로 형성될 수 있다.
도 3은 기둥 구조와 링 패턴을 설명하기 위한 도면이다.
도 3을 참조하면, 기둥구조(PS)는 코어 절연막(CI), 코어 절연막(CI)을 감싸는 채널막(CH), 및 채널막(CH)을 감싸는 터널 절연막(TI), 데이터 저장막(DS), 및 블로킹 절연막(BI)을 포함하는 다층막(ML)을 포함할 수 있다. 기둥구조(PS)의 일부는 링 패턴(RP)로 둘러싸일 수 있다. 링 패턴(RP)으로 둘러싸인 기둥구조(PS)의 일부는 도 2a 및 도 2b에 도시된 바와 같이 단차진 단면을 가질 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 효과를 설명하기 위한 비교예들이다. 보다 구체적으로 도 4a는 링 패턴이 형성되지 않은 경우를 도시한 비교 예이며, 도 4b는 링 패턴의 중심홀 폭이 제1 홀의 최상단 폭보다 넓게 형성된 경우를 도시한 비교예이다.
도 4a를 참조하면, 제1 홀(H1')에 의해 관통되는 제1 적층체(ST1') 상에 제2 홀(H2')에 의해 관통되는 제2 적층체(ST2')가 배치되고, 제1 홀(H1')의 중심축과 제2 홀(H2')의 중심축이 어긋난 경우, 핀형 홈(FH)이 형성될 수 있다. 핀형 홈(FH)은 제2 홀(H2')을 형성하기 위한 식각 공정 동안, 제1 홀(H1')에 비중첩되게 배치된 제2 홀(H2')의 일부 영역을 통해 제1 적층체(ST1')가 식각되어 형성될 수 있다. 핀형 홈(FH)이 좁고 길게 형성된 경우, 제1 홀(H1') 및 제2 홀(H2')의 측벽을 따라 채널막(CH') 및 다층막(ML')을 형성하는 과정에서 핀형 홈(FH) 내부에 채널막(CH') 및 다층막(ML')이 뭉칠 수 있다. 이 경우, 도면부호 A에 도시된 바와 같이 채널막(CH') 및 다층막(ML')이 제1 홀(H1') 및 제2 홀(H2')의 측벽을 따라 연결되지 않고, 끊어질 수 있다. 채널막(CH') 및 다층막(ML')의 일부가 끊어지는 경우, 메모리 소자의 소거 페일(erase fail) 등의 동작 불량이 유발될 수 있다.
본 발명의 실시 예는 링 패턴을 통해 핀형 홈이 형성되는 현상을 방지할 수 있으므로 메모리 소자의 동작 신뢰성을 개선할 수 있다.
도 4b를 참조하면, 제1 홀(H1")과 제2 홀(H2")에 연결된 링 패턴(RP")의 중심홀(HC")의 제1 폭(W1")은 제1 홀(H1")의 최상단에 정의된 제2 폭(W2")보다 넓게 형성될 수 있다. 이 경우, 제1 홀(H1"), 중심홀(HC") 및 제2 홀(H2")의 연결 구조에 측부로 돌출된 C자형 돌출부(C)가 형성될 수 있다. C자형 돌출부(C)의 두께(D")를 두껍게 확보하지 않으면, C자형 돌출부(C)의 표면 형상을 따라 도 4a에서 상술한 채널막(CH') 및 다층막(ML')을 형성하는 과정에서 C자형 돌출부(C) 내부에 채널막(CH') 및 다층막(ML')이 뭉칠 수 있다. 이를 방지하기 위해, 제1 폭(W1")을 제2 폭(W2")보다 넓게 형성하는 경우, 링 패턴(RP")의 두께를 두껍게 형성해야 한다.
본 발명의 실시 예는 링 패턴의 중심홀 폭을 제1 홀의 최상단 폭 이하로 형성하여 C자형 돌출부(C)가 형성되는 것을 방지할 수 있으므로, 도 4b에 도시된 비교예의 링 패턴(RP")보다 얇은 두께로 링 패턴을 형성할 수 있다. 이로써, 본 발명의 실시 예는 반도체 장치의 박형화에 유리할 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5e에 도시된 반도체 장치의 제조방법을 이용하여 도 1a에 도시된 반도체 장치를 제공할 수 있다.
도 5a를 참조하면, 소스막(SL) 상에 제1 물질막들(101), 및 제2 물질막들(103)을 교대로 적층한다. 소스막(SL)은 반도체 기판 내에 불순물을 주입하여 형성하거나, 도전막을 패터닝하여 형성될 수 있다. 소스막(SL)은 도프트 실리콘막을 포함할 수 있다. 제1 물질막들(101) 및 제2 물질막들(103)은 서로 다른 물질로 형성될 수 있다.
예를 들어, 제1 물질막들(101)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(103)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(101)은 실리콘 산화물로 형성되고, 제2 물질막들(103)은 도프트 실리콘막, 금속 실리사이드막, 금속막 중 적어도 어느 하나를 포함할 수 있다.
또는, 제1 물질막들(101)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(103)은 제1 물질막들(101)에 대한 식각 선택비를 가진 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(101)은 실리콘 산화물로 형성되고, 제2 물질막들(103)은 질화물로 형성될 수 있다. 제1 물질막들(101) 및 제2 물질막들(103)이 절연물로 형성된 경우, 제1 홀들(H1)을 형성하기 위한 식각 공정의 난이도 및 슬릿을 형성하기 위한 후속 식각 공정의 난이도를 낮출 수 있다.
또는, 제2 물질막들(103)은 도전 패턴용 도전물로 형성되고, 제1 물질막들(101)은 제2 물질막들(103)에 대한 식각 선택비를 가진 희생용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(101)은 언도프트 실리콘으로 형성되고, 제2 물질막들(103)은 도프트 실리콘으로 형성될 수 있다. 제1 물질막들(101) 및 제2 물질막들(103)이 도전물로 형성된 경우, 제1 홀들(H1)을 형성하기 위한 식각 공정의 난이도 및 슬릿을 형성하기 위한 후속 식각 공정의 난이도를 낮출 수 있다.
이어서, 제1 물질막들(101) 및 제2 물질막들(103)을 관통하는 제1 홀들(H1)을 형성한다. 제1 홀들(H1)은 소스막(SL)을 노출시킨다. 이 후, 제1 홀들(H1) 내부에 각각 관통 희생막(105)을 채운다. 관통 희생막(105)은 제1 물질막들(101) 및 제2 물질막들(103)에 대한 식각 선택비를 가지며, 후속에서 형성될 링 패턴에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 관통 희생막(105)은 PSZ(polysilazane)로 형성될 수 있다.
이 후, 제1 물질막들(101) 및 제2 물질막들(103) 상에 관통 희생막(105)을 덮도록 적층체간 절연막(111)을 형성한다. 적층체간 절연막(111)은 산화물로 형성될 수 있다. 이어서, 적층체간 절연막(111) 상에 마스크 패턴(113)을 형성한다. 마스크 패턴(113)은 식각 베리어로 이용한 식각 공정으로 적층체간 절연막(111)을 식각하여 적층체간 절연막(111) 내부에 링 타입 홀들(HR)을 형성한다. 링 타입 홀들(HR)은 제1 홀들(H1)의 가장자리들에 각각 중첩될 수 있다.
도 5b를 참조하면, 링 타입 홀들(HR)을 완전히 채워지도록 링 패턴용 물질막을 도포한 후, CMP(Chemical Mechanical Polishing)등의 평탄화 공정으로 링 패턴용 물질막들 평탄화한다. 이 때, 마스크 패턴(113)이 제거될 수 있다. 이로써, 링 타입 홀들(HR) 내부에 링 패턴들(RP)이 형성된다.
링 패턴들(RP)은 후속에서 형성될 제3 물질막들 및 제4 물질막들에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 링 패턴들(RP)은 Ti 또는 TiN을 포함할 수 있다.
링 패턴들(RP) 각각은 그에 대응하는 제1 홀들(H1) 중 어느 하나에 중첩된 중심홀(HC)을 갖는다. 중심홀(HC) 내부는 적층체간 절연막(111)이 잔류된다. 중심홀(HC)의 폭은 제1 홀들(H1) 각각의 최상단 폭과 동일하거나, 제1 홀들(H1) 각각의 최상단 폭보다 좁게 형성될 수 있다.
도 5c를 참조하면, 링 패턴들(RP)에 의해 관통되는 적층체간 절연막(111) 상에 제3 물질막들(121) 및 제4 물질막들(123)을 교대로 적층한다. 제3 물질막들(121)은 제2 물질막들(103)과 동일한 물질로 형성되며, 제4 물질막들(123)은 제1 물질막들(101)과 동일한 물질로 형성될 수 있다.
이어서, 제3 물질막들(121) 및 제4 물질막들(123)을 식각하여 제3 물질막들(121) 및 제4 물질막들(123)을 관통하는 제2 홀들(H2)을 형성한다. 제2 홀들(H2)을 형성하는 식각 공정 동안, 중심홀(HC) 내부에 잔류된 적층체간 절연막(111)이 제거되어 중심홀(HC)이 개구될 수 있다. 이로써, 제2 홀들(H2) 각각을 통해 관통 희생막(105)이 노출될 수 있다.
제2 홀들(H2)을 형성하는 과정에서 제2 홀들(H2)의 중심축은 제1 홀들(H1)의 중심축과 일직선상에 배치되거나, 제1 홀들(H1)의 중심축에 어긋나게 배치될 수 있다. 본 발명의 실시 예는 제2 홀들(H2)의 중심축이 제1 홀들(H1)의 중심축과 어긋나게 배치되더라도 제2 홀들(H2) 각각의 가장자리가 그에 대응하는 링 패턴(RP) 중 어느 하나의 가장자리에 중첩될 수 있도록 링 패턴들(RP)의 폭을 제어할 수 있다.
본 발명의 실시 예에 따르면, 제2 홀들(H2)을 형성하는 식각 공정 동안, 링 패턴들(RP)이 식각 정지막 역할을 할 수 있다. 링 패턴들(RP)은 제3 물질막들(121) 및 제4 물질막들(123)을 식각하는 동안, 제1 물질막들(101) 및 제2 물질막들(103)이 노출되는 것을 방지하여 제1 물질막들(101) 및 제2 물질막들(103)에 핀형 홈이 형성되는 것을 방지할 수 있다.
도 5d를 참조하면, 제2 홀들(H2)을 통해 노출된 관통 희생막(105)을 제거하여 제1 홀들(H1)을 개구시킨다. 이로써, 제2 홀들(H2) 중 어느 하나, 중심홀들(HC) 중 어느 하나, 및 제1 홀들(H1) 중 어느 하나가 연결된 홀 연결구조(LH)가 형성된다. 홀 연결구조(LH)는 소스막(SL)을 노출시킬 수 있다.
이어서, 홀 연결구조(LH)의 내부에 기둥구조(PS)를 형성할 수 있다. 기둥구조(PS)는 홀 연결구조(LH)의 측벽을 형상을 따르는 다층막(ML) 및 채널막(CH)을 포함할 수 있다. 다층막(ML)은 도 2a 내지 도 3에서 상술한 바와 같이 블로킹 절연막, 데이터 저장막, 및 터널 절연막을 포함할 수 있다. 본 발명의 실시 예에 따르면, 핀형 홈이 형성되지 않았으므로, 다층막(ML) 및 채널막(CH)이 끊어지는 현상이 방지될 수 있다. 채널막(CH)이 튜브형으로 형성된 경우, 기둥구조(PS)는 채널막(CH)의 중심 영역을 채우는 코어 절연막(CI)을 더 포함할 수 있다.
도 5e를 참조하면, 서로 이웃한 기둥 구조들(PS) 사이의 제1 내지 제4 물질막들(101, 103, 121, 123)을 식각하여 이들을 관통하는 슬릿(SI)을 형성한다. 슬릿(SI)은 서로 이웃한 링 패턴들(RP) 사이에 배치될 수 있다. 본 발명의 실시 예에 따르면 링 패턴들(RP)은 기둥 구조들(PS)을 각각 감싸는 형태로 형성되었으므로 슬릿(SI)을 형성하는 과정에서 링 패턴들(RP)용 물질막을 제거하기 위한 식각 공정을 별도로 실시할 필요가 없다. 예를 들어, 링 패턴들(RP)용 물질막이 링 패턴들(RP)의 형태를 갖추지 않고, 제1 물질막들(101) 및 제2 물질막들(103)의 적층구조 상면 전체를 덮도록 형성된 경우, 슬릿(SI)을 형성하는 과정에서 링 패턴들(RP)용 물질막을 제거하기 위한 식각 공정을 별도로 실시해야 한다. 본 발명의 실시 예는 식각 정지막 역할을 하는 물질막을 링 패턴(RP)으로 형성하여 슬릿(SI) 형성 공정을 단순화할 수 있다.
제1 물질막들(101) 및 제4 물질막들(123)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(103) 및 제3 물질막들(121)이 도전 패턴용 도전물로 형성된 경우, 제1 물질막들(101) 및 제4 물질막들(123)은 슬릿(SI)에 의해 층간 절연막들(ILD)로 분리될 수 있다. 또한, 제2 물질막들(103) 및 제3 물질막들(121)은 슬릿(SI)에 의해 도전 패턴들(CP)로 분리될 수 있다.
또는, 제1 물질막들(101) 및 제4 물질막들(123)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(103) 및 제3 물질막들(121)이 희생용 절연물로 형성된 경우, 제1 물질막들(101) 및 제4 물질막들(123)은 슬릿(SI)에 의해 층간 절연막들(ILD)로 분리될 수 있다. 그리고, 제2 물질막들(103) 및 제3 물질막들(121)은 슬릿(SI)을 통해 도전 패턴들(CP)로 대체될 수 있다.
또는, 제1 물질막들(101) 및 제4 물질막들(123)이 희생용 도전물로 형성되고, 제2 물질막들(103) 및 제3 물질막들(121)이 도전 패턴용 도전물로 형성된 경우, 제2 물질막들(103) 및 제3 물질막들(121)은 슬릿(SI)에 의해 도전 패턴들(CP)로 분리될 수 있다. 또한, 제1 물질막들(101) 및 제4 물질막들(123)은 슬릿(SI)을 통해 층간 절연막들(ILD)로 대체될 수 있다.
이어서, 슬릿(SI) 내부를 슬릿 절연막(135)으로 채울 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 설명의 편의를 위해, 도 6a 및 도 6b에서 제1 홀의 중심축과 제2 홀의 중심축이 일직선상에 배치된 경우를 예로 들어 도시하였으나, 본 발명의 실시 예는 이에 제한되지 않는다. 즉, 본 발명의 실시 예는 제1 홀의 중심축과 제2 홀의 중심축이 어긋나게 배치된 경우를 포함할 수 있다. 도 6a 및 도 6b에 도시된 반도체 장치의 제조방법을 이용하여 도 1b에 도시된 반도체 장치를 제공할 수 있다.
도 6a를 참조하면, 내부가 파이프 희생막(200)으로 채워진 파이프 홀(PH)에 의해 관통되는 파이프 게이트(PG)를 형성한다. 이러한 구조는, 제1 파이프 게이트(PG)를 식각하여 파이프 홀(PH)을 형성하는 단계, 파이프 홀(PH) 내부를 파이프 희생막(200)으로 채우는 단계, 및 파이프 희생막(200)을 포함하는 제1 파이프 게이트(PG) 상에 제2 파이프 게이트(PG2)를 형성하는 단계를 순차로 실시하여 형성할 수 있다.
제1 및 제2 파이프 게이트(PG1 및 PG2)는 도전물로 형성될 수 있다. 예를 들어, 제1 및 제2 파이프 게이트(PG1 및 PG2)는 실리콘을 포함할 수 있다.
이어서, 내부에 파이프 희생막(200)이 매립된 파이프 게이트(PG) 상에 제1 물질막들(201), 및 제2 물질막들(203)을 교대로 적층한다. 제1 물질막들(201) 및 제2 물질막들(203)은 도 5a에서 상술한 제1 물질막들 및 제2 물질막들과 동일한 물질들로 형성될 수 있다.
이 후, 제1 물질막들(201) 및 제2 물질막들(203)을 관통하는 제1 홀들(H1)을 형성한다. 제1 홀들(H1)은 제2 파이프 게이트(PG2)를 더 관통할 수 있다. 제1 홀들(H1)은 파이프 희생막(200)을 노출시킨다. 파이프 희생막(200)은 적어도 2개의 제1 홀들(H1)에 의해 노출될 수 있다.
이어서, 제1 홀들(H1) 내부에 각각 관통 희생막(205)을 채운다. 관통 희생막(205)은 도 5a에서 상술한 관통 희생막과 동일한 물질로 형성될 수 있다.
이 후, 도 5a 및 도 5b에서 상술한 공정을 이용하여 제1 물질막들(201) 및 제2 물질막들(203) 상에 링 패턴들(RP)에 의해 관통되는 적층체간 절연막(211)을 형성한다. 링 패턴들(RP) 각각은 내벽을 따라 정의된 중심홀(HC)을 포함할 수 있다.
이어서, 링 패턴들(RP)에 의해 관통되는 적층체간 절연막(211) 상에 제3 물질막들(221) 및 제4 물질막들(223)을 교대로 적층한다. 제3 물질막들(221)은 제2 물질막들(203)과 동일한 물질로 형성되며, 제4 물질막들(223)은 제1 물질막들(201)과 동일한 물질로 형성될 수 있다.
이 후, 도 5c에서 상술한 공정과 동일한 공정을 이용하여 제3 물질막들(221) 및 제4 물질막들(223)을 관통하고 관통 희생막(205)을 노출하는 제2 홀들(H2)을 형성한다. 제2 홀들(H2)을 형성하는 동안, 링 패턴들(RP)은 식각 정지막 역할을 하여 제1 물질막들(201) 및 제2 물질막들(203)이 노출되는 것을 방지할 수 있고, 제1 물질막들(201) 및 제2 물질막들(203)에 핀형 홈이 형성되는 것을 방지할 수 있다.
도 6b를 참조하면, 제2 홀들(H2)을 통해 노출된 관통 희생막(205)을 제거하여 파이프 희생막(200)을 노출하는 단계 및 파이프 희생막(200)을 제거하는 단계를 순차로 실시할 수 있다. 이로써, 파이프 홀(PH), 파이프 홀(PH)의 일단 상에 연결된 소스 사이드 홀(S_H) 및 파이프 홀(PH)의 타단 상에 연결된 드레인 사이드 홀(D_H)을 포함하는 U자형 홀이 형성될 수 있다.
소스 사이드 홀(S_H)은 파이프 홀(PH)의 일단 상에 연결된 하나의 제1 홀(H1), 하나의 중심홀(HC), 하나의 제2 홀(H2)을 포함할 수 있다. 드레인 사이드 홀(S_H)은 파이프 홀(PH)의 타단 상에 연결된 하나의 제1 홀(H1), 하나의 중심홀(HC), 하나의 제2 홀(H2)을 포함할 수 있다.
이어서, U자형 홀의 내부에 U 타입 관통 구조(UTHS)를 형성할 수 있다. U 타입 관통 구조(UTHS)는 소스 사이드 홀(S_H) 내부에 형성된 소스 사이드 기둥구조(S_PS), 드레인 사이드 홀(D_H) 내부에 형성된 드레인 사이드 기둥구조(D_PS) 및 소스 사이드 기둥구조(S_PS)와 드레인 사이드 기둥구조(D_PS)를 연결하고 파이프 홀(PH) 내부에 형성된 파이프 관통구조(P_THS)를 포함할 수 있다. 소스 사이드 기둥구조(S_PS), 드레인 사이드 기둥구조(D_PS) 및 파이프 관통구조(P_THS)는 일체화된 U타입 관통 구조(UTHS)를 이루며 동일한 물질막들로 형성될 수 있다.
U타입 관통 구조(UTHS)는 U타입 홀의 내벽 형상을 따르는 다층막(ML) 및 채널막(CH)을 포함할 수 있다. 다층막(ML)은 도 2a 내지 도 3에서 상술한 바와 같이 블로킹 절연막, 데이터 저장막, 및 터널 절연막을 포함할 수 있다. 본 발명의 실시 예에 따르면, 핀형 홈이 형성되지 않았으므로, 다층막(ML) 및 채널막(CH)이 끊어지는 현상이 방지될 수 있다. 채널막(CH)이 튜브형으로 형성된 경우, U타입 관통 구조(UTHS)는 채널막(CH)의 중심 영역을 채우는 코어 절연막(CI)을 더 포함할 수 있다.
이어서, 소스 사이드 기둥구조(S_PS)와 드레인 사이드 기둥구조(D_PS) 사이의 제1 내지 제4 물질막들(201, 203, 221, 223)을 식각하여 이들을 관통하는 슬릿(SI)을 형성한다. 슬릿(SI)은 서로 이웃한 링 패턴들(RP) 사이에 배치될 수 있다. 본 발명의 실시 예에 따르면 링 패턴들(RP)은 소스 사이드 기둥구조(S_PS)와 드레인 사이드 기둥구조(D_PS)를 각각 감싸는 형태로 형성되었으므로 슬릿(SI)을 형성하는 과정에서 링 패턴들(RP)용 물질막을 제거하기 위한 식각 공정을 별도로 실시할 필요가 없다. 이로써, 본 발명의 실시 예는 슬릿(SI) 형성공정을 단순화할 수 있다.
제1 물질막들(201) 및 제4 물질막들(223)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(203) 및 제3 물질막들(221)이 도전 패턴용 도전물로 형성된 경우, 제1 물질막들(201) 및 제4 물질막들(223)은 슬릿(SI)에 의해 소스 사이드 층간 절연막들(ILD_S) 및 드레인 사이드 층간 절연막들(ILD_D)로 분리될 수 있다. 또한, 제2 물질막들(203) 및 제3 물질막들(221)은 슬릿(SI)에 의해 소스 사이드 도전 패턴들(CP_S) 및 드레인 사이드 도전 패턴들(CP_D)로 분리될 수 있다.
또는, 제1 물질막들(201) 및 제4 물질막들(223)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(203) 및 제3 물질막들(221)이 희생용 절연물로 형성된 경우, 제1 물질막들(201) 및 제4 물질막들(223)은 슬릿(SI)에 의해 소스 사이드 층간 절연막들(ILD_S) 및 드레인 사이드 층간 절연막들(ILD_D)로 분리될 수 있다. 그리고, 제2 물질막들(203) 및 제3 물질막들(221)은 슬릿(SI)을 통해 도전 패턴들(CP_S, CP_D)로 대체될 수 있다. 도전 패턴들(CP_S, CP_D)은 소스 사이드 기둥 구조(S_PS)를 감싸는 소스 사이드 도전 패턴들(CP_S) 및 드레인 사이드 기둥 구조(D_PS)를 감싸는 드레인 사이드 도전 패턴들(CP_D)를 포함할 수 있다.
또는, 제1 물질막들(201) 및 제4 물질막들(223)이 희생용 도전물로 형성되고, 제2 물질막들(203) 및 제3 물질막들(221)이 도전 패턴용 도전물로 형성된 경우, 제2 물질막들(203) 및 제3 물질막들(221)은 슬릿(SI)에 의해 소스 사이드 도전 패턴들(CP_S) 및 드레인 사이드 도전 패턴들(CP_D) 분리될 수 있다. 또한, 제1 물질막들(201) 및 제4 물질막들(223)은 슬릿(SI)을 통해 층간 절연막들(ILD_S, ILD_D)로 대체될 수 있다. 층간 절연막들(ILD_S, ILD_D)은 소스 사이드 기둥 구조(S_PS)를 감싸는 소스 사이드 층간 절연막들(ILD_S) 및 드레인 사이드 기둥 구조(D_PS)를 감싸는 드레인 사이드 층간 절연막들(ILD_D)을 포함할 수 있다.
이어서, 슬릿(SI) 내부를 슬릿 절연막(235)으로 채울 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a 내지 도 6b에서 상술한 실시예들에서 설명된 구조를 갖는다. 예를 들어, 메모리 소자(1120)는 제1 층간 절연막 및 제1 도전 패턴들이 교대로 적층된 제1 적층체; 상기 제1 적층체 상에 배치되고, 제2 층간 절연막 및 제2 도전 패턴들이 교대로 적층된 제2 적층체; 상기 제1 및 제2 적층체를 관통하는 기둥 구조들; 상기 제1 및 제2 적층체 사이에 배치되어 상기 기둥 구조들을 각각 감싸는 링 패턴들을 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 7을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
CP1, CP2, CP_S, CP_D: 도전 패턴 ST1: 제1 적층체
ILD1, ILD2, ILD_D, ILD_S:층간 절연막 ST2: 제2 적층체
PS, S_PS, D_PS: 기둥 구조 RP: 링 패턴
H1: 제1 홀 H2: 제2 홀
HC: 중심홀 CH: 채널막
ML:다층막 DS: 데이터 저장막
SL: 소스막 PG: 파이프 게이트
P_THS: 파이프 관통구조 105, 205: 관통 희생막
101, 103, 121, 123 또는 201, 203, 221, 223: 제1 내지 제4 물질막
ISD, 111, 211: 적층체간 절연막 HR: 링 타입 홀

Claims (20)

  1. 제1 층간 절연막 및 제1 도전 패턴들이 교대로 적층된 제1 적층체;
    상기 제1 적층체 상에 배치되고, 제2 층간 절연막 및 제2 도전 패턴들이 교대로 적층된 제2 적층체;
    상기 제1 및 제2 적층체를 관통하는 기둥 구조들;
    상기 제1 및 제2 적층체 사이에 배치되어 상기 기둥 구조들을 각각 감싸는 링 패턴들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 링 패턴들은 상기 제2 도전 패턴들 중 상기 제1 적층체에 인접한 최하층 도전 패턴에 접촉되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 링 패턴들은 상기 제2 층간 절연막과 다른 물질로 형성된 반도체 장치.
  4. 제 1 항에 있어서,
    상기 링 패턴들은 Ti 또는 TiN을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 기둥 구조들 각각은 상기 제1 적층체를 관통하는 제1 홀, 상기 제2 적층체를 관통하는 제2 홀, 및 상기 링 패턴들 중 어느 하나의 내벽을 따라 정의된 중심홀을 따라 연장된 반도체 장치.
  6. 제 5 항에 있어서,
    상기 링 패턴들 각각은 상기 제1 홀 주위의 상기 제1 적층체의 일부를 차단하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 중심홀의 폭은 상기 제1 홀의 최상단 폭과 동일하거나, 상기 제1 홀의 최상단 폭보다 좁게 형성된 반도체 장치.
  8. 제 5 항에 있어서,
    상기 제2 홀의 가장자리는 상기 링 패턴들 중 어느 하나에 중첩되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 기둥 구조들 각각은,
    채널막; 및
    상기 채널막을 감싸고, 데이터 저장막을 포함하는 다층막을 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제1 적층체의 하부에 배치되어 상기 기둥 구조들에 접촉된 소스막을 더 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제1 적층체의 하부에 배치된 파이프 게이트;
    상기 파이프 게이트 내에 매립되어 상기 기둥 구조들 중 적어도 2개에 연결된 파이프 관통 구조를 더 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 파이프 관통 구조는 상기 파이프 관통 구조에 연결된 상기 적어도 2개의 기둥 구조들과 일체화되고, 상기 기둥 구조들로부터 연장된 물질막들을 포함하는 반도체 장치.
  13. 교대로 적층된 제1 물질막들 및 제2 물질막들을 관통하는 제1 홀들 각각을 관통 희생막으로 채우는 단계;
    각각이 상기 제1 홀들 중 어느 하나에 중첩된 중심홀을 포함하는 링 패턴들을 형성하는 단계;
    상기 링 패턴들 상에 제3 물질막들 및 제4 물질막들을 교대로 적층하는 단계;
    상기 제3 물질막들 및 상기 제4 물질막들을 관통하고 각각이 상기 중심홀에 연결되어 관통 희생막을 노출하는 제2 홀들을 형성하는 단계;
    상기 제1 홀들이 개구되도록 상기 관통 희생막을 제거하는 단계; 및
    상기 제2 홀들, 상기 중심홀들, 상기 제1 홀들 내부에 기둥 구조들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 링 패턴들을 형성하는 단계는
    상기 제1 물질막들 및 상기 제2 물질막들 상에 상기 관통 희생막을 덮도록 적층체간 절연막을 형성하는 단계;
    상기 적층체간 절연막을 식각하여 링 타입 홀들을 형성하는 단계; 및
    상기 링 타입 홀들 내부를 상기 링 패턴들로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 중심홀에 내에 잔류하는 상기 적층체간 절연막은 상기 제2 홀들을 형성하는 단계에서 제거되는 반도체 장치의 제조방법.
  16. 제 13 항에 있어서,
    상기 링 패턴들은 상기 제3 물질막들 및 상기 제4 물질막들과 다른 물질로 형성되는 반도체 장치의 제조방법.
  17. 제 13 항에 있어서,
    상기 링 패턴들은 Ti 또는 TiN을 포함하는 반도체 장치의 제조방법.
  18. 제 13 항에 있어서,
    상기 제2 홀들 각각의 가장자리는 상기 링 패턴들에 각각 중첩되는 반도체 장치의 제조방법.
  19. 제 13 항에 있어서,
    상기 링 패턴들 각각의 상기 중심홀 폭은 상기 제1 홀들 각각의 최상단 폭과 동일하거나, 상기 제1 홀들 각각의 최상단 폭보다 좁게 형성되는 반도체 장치의 제조방법.
  20. 제 13 항에 있어서,
    상기 기둥 구조들 사이의 제1 내지 제4 물질막들을 관통하고, 상기 링 패턴들 사이에 배치된 슬릿을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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