KR20210099344A - 적층 구조체들을 갖는 반도체 소자들 - Google Patents
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Abstract
반도체 소자는 하부 적층 구조체 상의 상부 적층 구조체를 포함한다. 상기 상부 적층 구조체 및 상기 하부 적층 구조체 내에 채널 구조체가 연장된다. 상기 하부 적층 구조체는 상기 하부 적층 구조체와 상기 상부 적층 구조체 사이의 계면에 인접한 제1 하부 전극 층 및 상기 하부 적층 구조체의 중심에 인접한 제2 하부 전극 층을 포함한다. 상기 상부 적층 구조체는 상기 계면에 인접한 제1 상부 전극 층 및 상기 상부 적층 구조체의 중심에 인접한 제2 상부 전극 층을 포함한다. 상기 제1 하부 전극 층 및 상기 제1 상부 전극 층 중 적어도 하나는 상기 제2 하부 전극 층보다 두껍다. 상기 제1 하부 전극 층 및 상기 제1 상부 전극 층 사이에 적어도 하나의 절연층이 배치된다.
Description
적층 구조체들을 갖는 반도체 소자들 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 기판 상에 다수의 적층 구조체를 차례로 적층하는 기술이 시도되고 있다. 하부 적층 구조체 상에 상부 적층 구조체를 형성하고, 상기 상부 적층 구조체 및 상기 하부 적층 구조체를 수직하게 관통하는 다수의 채널구조체를 형성하는 것은 다양한 기술적 한계에 직면하게 된다. 예를들면, 상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면에 인접한 소자들은 다양한 전기적 특성 산포를 갖는다.
본 발명 기술적 사상의 실시예들에 따른 과제는 하부 적층 구조체 및 상부 적층 구조체 사이의 계면에 인접한 소자들의 전기적 특성을 제어할 수 있는 반도체 소자들 및 그 형성 방법을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 다수의 하부 절연층 및 다수의 하부 전극 층이 번갈아 가며 적층된 하부 적층 구조체를 포함한다. 상기 하부 적층 구조체 상에 배치되고, 다수의 상부 절연층 및 다수의 상부 전극 층이 번갈아 가며 적층된 상부 적층 구조체가 제공된다. 상기 상부 적층 구조체 및 상기 하부 적층 구조체 내에 연장된 채널 구조체가 제공된다. 상기 다수의 하부 전극 층은 제1 하부 전극 층 및 제2 하부 전극 층을 포함한다. 상기 다수의 상부 전극 층은 제1 상부 전극 층 및 제2 상부 전극 층을 포함한다. 상기 제1 하부 전극 층 및 상기 제1 상부 전극 층 중 적어도 하나는 상기 제2 하부 전극 층보다 두껍다. 상기 다수의 하부 절연층 및 상기 다수의 상부 절연층 중 적어도 하나는 상기 제1 하부 전극 층 및 상기 제1 상부 전극 층 사이에 배치된다. 상기 제1 하부 전극 층은 상기 다수의 하부 전극 층 중 상기 하부 적층 구조체와 상기 상부 적층 구조체 사이의 계면에 가장 가깝게 배치된다. 상기 제2 하부 전극 층은 상기 하부 적층 구조체의 중심에 인접하게 배치된다. 상기 제1 상부 전극 층은 상기 다수의 상부 전극 층 중 상기 계면에 가장 가깝게 배치된다. 상기 제2 상부 전극 층은 상기 상부 적층 구조체의 중심에 인접하게 배치된다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 수평 도전층을 포함한다. 상기 수평 도전층 상에 배치되고 다수의 하부 절연층 및 다수의 하부 전극 층이 번갈아 가며 적층된 하부 적층 구조체가 제공된다. 상기 하부 적층 구조체 상에 배치되고, 다수의 상부 절연층 및 다수의 상부 전극 층이 번갈아 가며 적층된 상부 적층 구조체가 제공된다. 상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하여 상기 수평 도전층 내에 연장된 채널 구조체가 제공된다. 상기 상부 적층 구조체 상에 배치되고, 상기 채널 구조체에 접속된 비트 라인이 제공된다. 상기 다수의 하부 전극 층 중 상기 하부 적층 구조체와 상기 상부 적층 구조체 사이의 계면에 가장 가까운 제1 하부 전극 층은 상기 다수의 하부 전극 층 중 상기 하부 적층 구조체의 중심에 인접한 제2 하부 전극 층보다 두껍다. 상기 다수의 하부 절연층 및 상기 다수의 상부 절연층 중 적어도 하나는 상기 계면에 직접적으로 접촉된다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 수평 도전층을 포함한다. 상기 수평 도전층 상에 배치되고 다수의 하부 절연층 및 다수의 하부 전극 층이 번갈아 가며 적층된 하부 적층 구조체가 제공된다. 상기 하부 적층 구조체 상에 배치되고, 다수의 상부 절연층 및 다수의 상부 전극 층이 번갈아 가며 적층된 상부 적층 구조체가 제공된다. 상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하여 상기 수평 도전층 내에 연장된 채널 구조체가 제공된다. 상기 상부 적층 구조체 상에 배치되고, 상기 채널 구조체에 접속된 비트 라인이 제공된다. 상기 다수의 상부 전극 층 중 상기 하부 적층 구조체와 상기 상부 적층 구조체 사이의 계면에 가장 가까운 제1 상부 전극 층은 상기 다수의 상부 전극 층 중 상기 상부 적층 구조체의 중심에 인접한 제2 상부 전극 층보다 두껍다. 상기 다수의 하부 절연층 및 상기 다수의 상부 절연층 중 적어도 하나는 상기 계면에 직접적으로 접촉된다.
본 발명 기술적 사상의 실시예들에 따르면, 상부 적층 구조체 및 하부 적층 구조체를 관통하는 채널 구조체가 제공될 수 있다. 상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면에 인접한 적어도 하나의 전극 층은 상기 하부 적층 구조체의 중심에 인접한 하부 전극 층보다 두꺼울 수 있다. 두꺼운 전극 층의 구성에 기인하여 상기 채널 구조체의 공정 여유는 증가할 수 있다. 상기 계면에 인접한 소자들의 전기적 특성을 제어할 수 있는 반도체 소자들을 구현할 수 있다.
도 1 및 도 12는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 2 내지 도 11은 도 1의 일부분을 보여주는 확대도들이다.
도 13 내지 도 19는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 2 내지 도 11은 도 1의 일부분을 보여주는 확대도들이다.
도 13 내지 도 19는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이고, 도 2는 도 1의 일부분(12)을 보여주는 확대도이다. 도 3은 도 1의 일부분(13)을 보여주는 확대도이다. 도 4는 도 1의 일부분(14)을 보여주는 확대도이다. 도 5 내지 도 8은 도 1의 일부분(13)을 보여주는 확대도들이다. 도 9는 도 1의 일부분(15)을 보여주는 확대도이다. 도 10은 도 1의 일부분(16)을 보여주는 확대도이다. 도 11은 도 1의 일부분(17)을 보여주는 확대도이다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 VNAND 또는 3D 플래시 메모리와 같은 비-휘발성 메모리를 포함할 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 시오피(Cell On Peripheral; COP) 구조를 포함하는 것으로 해석될 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(31), 소자 분리층(33), 다수의 트랜지스터(35), 제1 층간 절연층(37), 다수의 주변 회로 배선(39), 캐핑층(43), 제2 층간 절연층(45), 수평 도전층(51), 연결 도전층(55), 지지대(57), 제3 층간 절연층(58), 하부 적층 구조체(100), 상부 적층 구조체(200), 다수의 채널 구조체(350), 제4 층간 절연층(332), 다수의 분리 패턴(344), 다수의 비트 플러그(375), 및 다수의 비트 라인(377)을 포함할 수 있다.
상기 하부 적층 구조체(100)는 번갈아 가며 반복적으로 적층된 다수의 하부 절연층(161-174) 및 다수의 하부 전극 층(181-191)을 포함할 수 있다. 상기 상부 적층 구조체(200)는 번갈아 가며 반복적으로 적층된 다수의 상부 절연층(261-273) 및 다수의 상부 전극 층(281-291)을 포함할 수 있다. 일 실시예에서, 상기 다수의 채널 구조체(350)의 각각은 상기 하부 적층 구조체(100) 및 상기 상부 적층 구조체(200) 사이의 계면(S1)에 인접한 단차를 포함할 수 있다. 상기 다수의 채널 구조체(350)의 측벽들은 상기 계면(S1)에 인접한 영역에서 단차진 프로파일(Stepped Profile)을 가질 수 있다.
일 실시예에서, 상기 수평 도전층(51)은 소스 라인 또는 공통 소스 라인(Common Source Line; CSL)에 해당될 수 있다. 제1 하부 전극 층(181) 및 제2 하부 전극 층(182)의 각각은 게이트-유도 드레인 누설(Gate-Induced Drain Leakage; GIDL) 제어 라인에 해당될 수 있다. 제3 하부 전극 층(183)은 접지 선택 라인(Ground Selection Line; GSL)에 해당될 수 있다. 제4 하부 전극 층(184) 및 제5 하부 전극 층(185)의 각각은 더미 워드 라인(Dummy Word Line)에 해당될 수 있다. 제6 하부 전극 층(186) 내지 제10 하부 전극 층(190)의 각각은 워드 라인(Word Line)에 해당될 수 있다. 제11 하부 전극 층(191)은 더미 워드 라인(Dummy Word Line)에 해당될 수 있다.
제1 상부 전극 층(281)은 더미 워드 라인(Dummy Word Line)에 해당될 수 있다. 제2 상부 전극 층(282) 내지 제5 상부 전극 층(285)의 각각은 워드 라인(Word Line)에 해당될 수 있다. 제6 상부 전극 층(286) 및 제7 상부 전극 층(287)의 각각은 더미 워드 라인(Dummy Word Line)에 해당될 수 있다. 제8 상부 전극 층(288) 및 제9 상부 전극 층(289)의 각각은 스트링 선택 라인(String Selection Line; SSL)에 해당될 수 있다. 제10 상부 전극 층(290) 및 제11 상부 전극 층(291)의 각각은 게이트-유도 드레인 누설(Gate-Induced Drain Leakage; GIDL) 제어 라인에 해당될 수 있다.
도 2를 참조하면, 상기 제3 층간 절연층(58)은 제1 두께(T1)를 가질 수 있다. 제1 하부 절연층(161)은 제2 두께(T2)를 가질 수 있다. 제1 하부 전극 층(181)은 제3 두께(T3)를 가질 수 있다. 제2 하부 절연층(162)은 제4 두께(T4)를 가질 수 있다. 제2 하부 전극 층(182)은 제5 두께(T5)를 가질 수 있다. 제3 하부 절연층(163)은 제6 두께(T6)를 가질 수 있다. 제3 하부 전극 층(183)은 제7 두께(T7)를 가질 수 있다. 제4 하부 절연층(164)은 제8 두께(T8)를 가질 수 있다. 제5 하부 절연층(165)은 제9 두께(T9)를 가질 수 있다. 제4 하부 전극 층(184)은 제10 두께(T10)를 가질 수 있다. 제6 하부 절연층(166)은 제11 두께(T11)를 가질 수 있다. 제5 하부 전극 층(185)은 제12 두께(T12)를 가질 수 있다. 제7 하부 절연층(167)은 제13 두께(T13)를 가질 수 있다. 제6 하부 전극 층(186)은 제14 두께(T14)를 가질 수 있다. 제8 하부 절연층(168)은 제15 두께(T15)를 가질 수 있다. 제7 하부 전극 층(187)은 제16 두께(T16)를 가질 수 있다. 제9 하부 절연층(169)은 제17 두께(T17)를 가질 수 있다. 제8 하부 전극 층(188)은 상기 제16 두께(T16)를 가질 수 있다. 제10 하부 절연층(170)은 상기 제17 두께(T17)를 가질 수 있다.
도 3을 참조하면, 제13 하부 절연층(173)은 제18 두께(T18)를 가질 수 있다. 제11 하부 전극 층(191)은 제19 두께(T19)를 가질 수 있다. 제14 하부 절연층(174)은 제20 두께(T20)를 가질 수 있다. 제1 상부 절연층(261)은 제21 두께(T21)를 가질 수 있다. 제1 상부 전극 층(281)은 제22 두께(T22)를 가질 수 있다. 제2 상부 절연층(262)은 제23 두께(T23)를 가질 수 있다. 제2 상부 전극 층(282)은 제24 두께(T24)를 가질 수 있다. 제3 상부 절연층(263)은 제25 두께(T25)를 가질 수 있다. 제3 상부 전극 층(283)은 제26 두께(T26)를 가질 수 있다. 제4 상부 절연층(264)은 제27 두께(T27)를 가질 수 있다. 제4 상부 전극 층(284)은 제28 두께(T28)를 가질 수 있다. 제5 상부 절연층(265)은 제29 두께(T29)를 가질 수 있다. 제5 상부 전극 층(285)은 상기 제28 두께(T28)를 가질 수 있다. 제6 상부 절연층(266)은 상기 제29 두께(T29)를 가질 수 있다.
도 4를 참조하면, 제9 상부 절연층(269)은 제30 두께(T30)를 가질 수 있다. 제8 상부 전극 층(288)은 제31 두께(T31)를 가질 수 있다. 제10 상부 절연층(270)은 제32 두께(T32)를 가질 수 있다. 제9 상부 전극 층(289)은 제33 두께(T33)를 가질 수 있다. 제11 상부 절연층(271)은 제34 두께(T34)를 가질 수 있다. 제10 상부 전극 층(290)은 제35 두께(T35)를 가질 수 있다. 제12 상부 절연층(272)은 제36 두께(T36)를 가질 수 있다. 제11 상부 전극 층(291)은 제37 두께(T37)를 가질 수 있다. 제13 상부 절연층(273)은 제38 두께(T38)를 가질 수 있다.
도 1 내지 도 4를 다시 한번 참조하면, 상기 기판(31) 상에 상기 수평 도전층(51)이 배치될 수 있다. 상기 다수의 트랜지스터(35)는 상기 기판(31) 및 상기 수평 도전층(51) 사이에 배치될 수 있다. 상기 수평 도전층(51) 상에 상기 지지대(57)가 배치될 수 있다. 상기 수평 도전층(51) 및 상기 지지대(57) 사이에 상기 연결 도전층(55)이 배치될 수 있다. 상기 지지대(57) 상에 상기 제3 층간 절연층(58)이 배치될 수 있다. 상기 제3 층간 절연층(58) 상에 상기 하부 적층 구조체(100)가 배치될 수 있다. 상기 하부 적층 구조체(100) 상에 상기 상부 적층 구조체(200)가 배치될 수 있다. 상기 다수의 채널 구조체(350)의 각각은 상기 상부 적층 구조체(200), 상기 하부 적층 구조체(100), 상기 제3 층간 절연층(58), 상기 지지대(57), 및 상기 수평 도전층(51) 내에 연장될 수 있다. 상기 상부 적층 구조체(200) 상에 상기 제4 층간 절연층(332)이 배치될 수 있다. 상기 제4 층간 절연층(332) 내에 상기 다수의 비트 플러그(375)가 배치될 수 있다. 상기 다수의 비트 플러그(375)의 각각은 상기 제4 층간 절연층(332)을 관통하여 상기 다수의 채널 구조체(350) 중 대응하는 하나에 접속될 수 있다. 상기 제4 층간 절연층(332) 상에 상기 다수의 비트 플러그(375)에 접촉된 상기 다수의 비트 라인(377)이 배치될 수 있다. 상기 다수의 비트 라인(377)의 각각은 상기 다수의 비트 플러그(375)를 경유하여 상기 다수의 채널 구조체(350) 중 대응하는 하나에 전기적으로 접속될 수 있다.
일 실시예에서, 상기 수평 도전층(51)은 상기 기판(31) 및 상기 하부 적층 구조체(100) 사이에 배치될 수 있다. 상기 지지대(57)는 상기 수평 도전층(51) 및 상기 하부 적층 구조체(100) 사이에 배치될 수 있다. 상기 연결 도전층(55)은 상기 수평 도전층(51)에 직접적으로 접촉될 수 있다. 상기 다수의 채널 구조체(350)의 각각은 상기 상부 적층 구조체(200), 상기 하부 적층 구조체(100), 상기 제3 층간 절연층(58), 및 상기 지지대(57)를 수직방향으로 관통하여 상기 수평 도전층(51) 내에 연장될 수 있다.
상기 제8 하부 전극 층(188) 및 제9 하부 전극 층(189) 사이에 다수의 다른 하부 전극 층이 배치될 수 있다. 상기 제7 하부 전극 층(187), 상기 제8 하부 전극 층(188), 상기 다수의 다른 하부 전극 층, 및 상기 제9 하부 전극 층(189) 중 하나는 상기 하부 적층 구조체(100)의 중심에 인접하게 배치될 수 있다. 상기 제7 하부 전극 층(187), 상기 제8 하부 전극 층(188), 상기 다수의 다른 하부 전극 층, 상기 제9 하부 전극 층(189), 및 제10 하부 전극 층(190)의 각각은 실질적으로 동일한 두께를 가질 수 있다. 예를들면, 상기 제7 하부 전극 층(187) 및 상기 제8 하부 전극 층(188)의 각각은 상기 제16 두께(T16)를 가질 수 있다.
제1 내지 제6 하부 전극 층(181-186)의 각각은 상기 제16 두께(T16)보다 두꺼울 수 있다. 일 실시예에서, 상기 제1 하부 전극 층(181)의 상기 제3 두께(T3)는 상기 제16 두께(T16)보다 두꺼울 수 있다. 상기 제2 하부 전극 층(182)의 상기 제5 두께(T5)는 상기 제1 하부 전극 층(181)의 상기 제3 두께(T3)와 실질적으로 동일할 수 있다. 상기 제3 하부 전극 층(183)의 상기 제7 두께(T7)는 상기 제1 하부 전극 층(181)의 상기 제3 두께(T3)보다 두꺼울 수 있다. 상기 제4 하부 전극 층(184)의 상기 제10 두께(T10)는 상기 제1 하부 전극 층(181)의 상기 제3 두께(T3)보다 얇을 수 있다. 상기 제5 하부 전극 층(185)의 상기 제12 두께(T12)는 상기 제4 하부 전극 층(184)의 상기 제10 두께(T10) 보다 얇을 수 있다. 상기 제6 하부 전극 층(186)의 상기 제14 두께(T14)는 상기 제5 하부 전극 층(185)의 상기 제12 두께(T12) 보다 얇을 수 있다. 일 실시예에서, 상기 제6 하부 전극 층(186)의 상기 제14 두께(T14)는 상기 제7 하부 전극 층(187)의 상기 제16 두께(T16)와 실질적으로 동일할 수 있다. 상기 제11 하부 전극 층(191)의 상기 제19 두께(T19)는 상기 제7 하부 전극 층(187)의 상기 제16 두께(T16)보다 두꺼울 수 있다. 예를들면, 상기 제11 하부 전극 층(191)의 상기 제19 두께(T19)는 상기 제3 하부 전극 층(183)의 상기 제7 두께(T7) 보다 두꺼울 수 있다.
상기 제5 상부 전극 층(285) 및 상기 제6 상부 전극 층(286) 사이에 다수의 다른 상부 전극 층이 배치될 수 있다. 상기 제5 상부 전극 층(285), 상기 다수의 다른 상부 전극 층, 및 상기 제6 상부 전극 층(286) 중 하나는 상기 상부 적층 구조체(200)의 중심에 인접하게 배치될 수 있다. 상기 제4 상부 전극 층(284), 상기 제5 상부 전극 층(285), 상기 다수의 다른 상부 전극 층, 상기 제6 상부 전극 층(286), 및 제7 상부 전극 층(287)의 각각은 실질적으로 동일한 두께를 가질 수 있다. 예를들면, 상기 제4 상부 전극 층(284) 및 상기 제5 상부 전극 층(285)의 각각은 상기 제28 두께(T28)를 가질 수 있다. 일 실시예에서, 상기 제4 상부 전극 층(284)의 상기 제28 두께(T28)는 상기 제7 하부 전극 층(187)의 상기 제16 두께(T16)와 실질적으로 동일할 수 있다.
제1 내지 제3 상부 전극 층(281-283)의 각각은 상기 제4 상부 전극 층(284)의 상기 제28 두께(T28)보다 두꺼울 수 있다. 상기 제1 상부 전극 층(281)의 상기 제22 두께(T22)는 상기 제28 두께(T28)보다 두꺼울 수 있다. 상기 제1 상부 전극 층(281)의 상기 제22 두께(T22)는 상기 제4 하부 전극 층(184)의 상기 제10 두께(T10)와 실질적으로 동일할 수 있다. 상기 제2 상부 전극 층(282)의 상기 제24 두께(T24)는 상기 제1 상부 전극 층(281)의 상기 제22 두께(T22)보다 얇을 수 있다. 상기 제3 상부 전극 층(283)의 상기 제26 두께(T26)는 상기 제2 상부 전극 층(282)의 상기 제24 두께(T24) 보다 얇을 수 있다. 일 실시예에서, 상기 제3 상부 전극 층(283)의 상기 제26 두께(T26)는 상기 제2 상부 전극 층(282)의 상기 제24 두께(T24)와 실질적으로 동일할 수 있다.
제8 내지 제11 상부 전극 층(288-291)의 각각은 상기 제4 상부 전극 층(284)의 상기 제28 두께(T28)보다 두꺼울 수 있다. 상기 제8 상부 전극 층(288)의 상기 제31 두께(T31)는 상기 제28 두께(T28)보다 두꺼울 수 있다. 상기 제8 상부 전극 층(288)의 상기 제31 두께(T31)는 상기 제1 상부 전극 층(281)의 상기 제22 두께(T22) 보다 두꺼울 수 있다. 상기 제9 상부 전극 층(289)의 상기 제33 두께(T33)는 상기 제8 상부 전극 층(288)의 상기 제31 두께(T31)와 실질적으로 동일할 수 있다. 상기 제10 상부 전극 층(290)의 상기 제35 두께(T35)는 상기 제9 상부 전극 층(289)의 상기 제33 두께(T33)와 실질적으로 동일할 수 있다. 상기 제11 상부 전극 층(291)의 상기 제37 두께(T37)는 상기 제10 상부 전극 층(290)의 상기 제35 두께(T35) 보다 두꺼울 수 있다. 상기 제11 상부 전극 층(291)의 상기 제37 두께(T37)는 상기 제11 하부 전극 층(191)의 상기 제19 두께(T19)와 실질적으로 동일할 수 있다.
상기 제10 하부 절연층(170) 및 제11 하부 절연층(171) 사이에 다수의 다른 하부 절연층이 배치될 수 있다. 상기 제8 하부 절연층(168) 내지 상기 제10 하부 절연층(170), 상기 다수의 다른 하부 절연층, 상기 제11 하부 절연층(171), 및 제12 하부 절연층(172) 중 하나는 상기 하부 적층 구조체(100)의 중심에 인접하게 배치될 수 있다. 상기 제8 하부 절연층(168) 내지 상기 제10 하부 절연층(170), 상기 다수의 다른 하부 절연층, 상기 제11 하부 절연층(171), 및 제12 하부 절연층(172)의 각각은 실질적으로 동일한 두께를 가질 수 있다. 예를들면, 상기 제9 하부 절연층(169) 및 상기 제10 하부 절연층(170)의 각각은 상기 제17 두께(T17)를 가질 수 있다. 상기 제8 하부 절연층(168)의 상기 제15 두께(T15) 및 상기 제13 하부 절연층(173)의 상기 제18 두께(T18)의 각각은 상기 제17 두께(T17)와 실질적으로 동일할 수 있다. 일 실시예에서, 상기 제6 하부 절연층(166)의 상기 제11 두께(T11) 및 상기 제7 하부 절연층(167)의 상기 제13 두께(T13)의 각각은 상기 제8 하부 절연층(168)의 상기 제15 두께(T15)와 실질적으로 동일할 수 있다.
제1 내지 제5 하부 절연층(161-165)의 각각은 상기 제9 하부 절연층(169)의 상기 제17 두께(T17)보다 두꺼울 수 있다. 상기 제1 하부 절연층(161)의 상기 제2 두께(T2)는 상기 제17 두께(T17)보다 두꺼울 수 있다. 상기 제2 하부 절연층(162)의 상기 제4 두께(T4)는 상기 제1 하부 절연층(161)의 상기 제2 두께(T2) 보다 두꺼울 수 있다. 상기 제3 하부 절연층(163)의 상기 제6 두께(T6)는 상기 제2 하부 절연층(162)의 상기 제4 두께(T4)와 실질적으로 동일할 수 있다. 상기 제4 하부 절연층(164)의 상기 제8 두께(T8)는 상기 제3 하부 절연층(163)의 상기 제6 두께(T6) 보다 두꺼울 수 있다. 상기 제5 하부 절연층(165)의 상기 제9 두께(T9)는 상기 제4 하부 절연층(164)의 상기 제8 두께(T8)보다 얇고 상기 제6 하부 절연층(166)의 상기 제11 두께(T11)보다 두꺼울 수 있다. 상기 제14 하부 절연층(174)의 상기 제20 두께(T20)는 상기 제9 하부 절연층(169)의 상기 제17 두께(T17) 보다 두꺼울 수 있다. 상기 제14 하부 절연층(174)의 상기 제20 두께(T20)는 상기 제4 하부 절연층(164)의 상기 제8 두께(T8) 보다 두꺼울 수 있다.
상기 제6 상부 절연층(266) 및 제7 상부 절연층(267) 사이에 다수의 다른 상부 절연층이 배치될 수 있다. 상기 제4 상부 절연층(264) 내지 상기 제6 상부 절연층(266), 상기 다수의 다른 상부 절연층, 및 상기 제7 상부 절연층(267) 중 하나는 상기 상부 적층 구조체(200)의 중심에 인접하게 배치될 수 있다. 상기 제4 상부 절연층(264) 내지 상기 제6 상부 절연층(266), 상기 다수의 다른 상부 절연층, 및 상기 제7 상부 절연층(267)의 각각은 실질적으로 동일한 두께를 가질 수 있다. 예를들면, 상기 제5 상부 절연층(265) 및 상기 제6 상부 절연층(266)은 상기 제29 두께(T29)를 가질 수 있다.
일 실시예에서, 상기 제1 상부 절연층(261)의 상기 제21 두께(T21), 상기 제2 상부 절연층(262)의 상기 제23 두께(T23), 상기 제3 상부 절연층(263)의 상기 제25 두께(T25), 및 상기 제4 상부 절연층(264)의 상기 제27 두께(T27)의 각각은 상기 제5 상부 절연층(265)의 상기 제29 두께(T29)와 실질적으로 동일한 두께를 가질 수 있다. 제9 내지 제13 상부 절연층(269-273)의 각각은 상기 제5 상부 절연층(265)의 상기 제29 두께(T29) 보다 두꺼울 수 있다. 상기 제9 상부 절연층(269)의 상기 제30 두께(T30)는 상기 제29 두께(T29) 보다 두꺼울 수 있다. 상기 제10 상부 절연층(270)의 상기 제32 두께(T32)는 상기 제9 상부 절연층(269)의 상기 제30 두께(T30)와 실질적으로 동일할 수 있다. 상기 제11 상부 절연층(271)의 상기 제34 두께(T34)는 상기 제10 상부 절연층(270)의 상기 제32 두께(T32)와 실질적으로 동일할 수 있다. 상기 제12 상부 절연층(272)의 상기 제36 두께(T36)는 상기 제11 상부 절연층(271)의 상기 제34 두께(T34)와 실질적으로 동일할 수 있다. 상기 제13 상부 절연층(273)의 상기 제38 두께(T38)는 상기 제12 상부 절연층(272)의 상기 제36 두께(T36)보다 두꺼울 수 있다.
일 실시예에서, 상기 제11 하부 전극 층(191)은 상기 다수의 하부 전극 층(181-191) 중에서 상기 하부 적층 구조체(100) 및 상기 상부 적층 구조체(200) 사이의 상기 계면(S1)에 가장 가깝게 배치될 수 있다. 상기 제11 하부 전극 층(191)은 제1 하부 전극 층으로 지칭될 수 있다. 상기 제7 하부 전극 층(187), 상기 제8 하부 전극 층(188), 상기 다수의 다른 하부 전극 층, 및 상기 제9 하부 전극 층(189) 중 상기 하부 적층 구조체(100)의 중심에 인접하게 배치된 하나는 제2 하부 전극 층으로 지칭될 수 있다. 상기 제1 하부 전극 층(181)은 상기 다수의 하부 전극 층(181-191) 중 상기 상부 적층 구조체(200)에서 가장 멀리 떨어지게 배치될 수 있다. 상기 제1 하부 전극 층(181)은 제3 하부 전극 층으로 지칭될 수 있다.
일 실시예에서, 상기 제1 상부 전극 층(281)은 상기 다수의 상부 전극 층(281-291) 중 상기 계면(S1)에 가장 가깝게 배치될 수 있다. 상기 제5 상부 전극 층(285), 상기 다수의 다른 상부 전극 층, 및 상기 제6 상부 전극 층(286) 중 상기 상부 적층 구조체(200)의 중심에 인접하게 배치된 하나는 제2 상부 전극 층으로 지칭될 수 있다. 상기 제11 상부 전극 층(291)은 상기 다수의 상부 전극 층(281-291) 중 상기 하부 적층 구조체(100)에서 가장 멀리 떨어지게 배치될 수 있다. 상기 제11 상부 전극 층(291)은 제3 상부 전극 층으로 지칭될 수 있다. 상기 제1 상부 전극 층(281)에 인접한 상기 제2 상부 전극 층(282)은 제4 상부 전극 층으로 지칭될 수 있다.
일 실시예에서, 상기 제14 하부 절연층(174) 및 상기 제1 상부 절연층(261)은 상기 제11 하부 전극 층(191) 및 상기 제1 상부 전극 층(281) 사이에 배치될 수 있다. 상기 제14 하부 절연층(174) 및 상기 제1 상부 절연층(261)은 서로 접촉될 수 있다. 상기 제14 하부 절연층(174) 및 상기 제1 상부 절연층(261) 사이에 상기 계면(S1)이 형성될 수 있다. 상기 제14 하부 절연층(174) 및 상기 제1 상부 절연층(261)은 상기 계면(S1)에 직접적으로 접촉될 수 있다. 상기 제14 하부 절연층(174)은 제1 하부 절연층으로 지칭될 수 있다. 상기 제8 하부 절연층(168) 내지 상기 제10 하부 절연층(170), 상기 다수의 다른 하부 절연층, 상기 제11 하부 절연층(171), 및 제12 하부 절연층(172) 중 상기 하부 적층 구조체(100)의 중심에 인접한 하나는 제2 하부 절연층으로 지칭될 수 있다.
도 5를 참조하면, 상기 제11 하부 전극 층(191)의 상기 제19 두께(T19)는 상기 제7 하부 전극 층(187)의 상기 제16 두께(T16)와 실질적으로 동일할 수 있다. 상기 제1 상부 전극 층(281)의 상기 제22 두께(T22)는 상기 제4 상부 전극 층(284)의 상기 제28 두께(T28)보다 두꺼울 수 있다.
도 6을 참조하면, 상기 제1 내지 제3 상부 전극 층(281-283)의 각각은 상기 제4 상부 전극 층(284)의 상기 제28 두께(T28)와 실질적으로 동일할 수 있다. 상기 제11 하부 전극 층(191)의 상기 제19 두께(T19)는 상기 제7 하부 전극 층(187)의 상기 제16 두께(T16)보다 두꺼울 수 있다.
도 7을 참조하면, 상기 제1 상부 전극 층(281)은 상기 제14 하부 절연층(174)에 직접적으로 접촉될 수 있다. 상기 제1 상부 전극 층(281) 및 상기 제14 하부 절연층(174) 사이에 상기 계면(S1)이 형성될 수 있다. 상기 제11 하부 전극 층(191)의 상기 제19 두께(T19)는 상기 제7 하부 전극 층(187)의 상기 제16 두께(T16)와 실질적으로 동일할 수 있다.
도 8을 참조하면, 상기 제1 내지 제3 상부 전극 층(281-283)의 각각은 상기 제4 상부 전극 층(284)의 상기 제28 두께(T28)와 실질적으로 동일할 수 있다. 상기 제1 상부 전극 층(281)은 상기 제14 하부 절연층(174)에 직접적으로 접촉될 수 있다. 상기 제1 상부 전극 층(281) 및 상기 제14 하부 절연층(174) 사이에 상기 계면(S1)이 형성될 수 있다.
도 9를 참조하면, 상기 다수의 채널 구조체(350)의 각각은 코어 패턴(357), 상기 코어 패턴(357)의 외측을 둘러싸는 채널 층(356), 상기 채널 층(356)의 외측을 둘러싸는 정보 저장 패턴(355), 및 상기 채널 층(356) 상의 비트 패드(358)를 포함할 수 있다. 상기 정보 저장 패턴(355)은 상기 채널 층(356)의 외측을 둘러싸는 터널 절연 층(353), 상기 터널 절연 층(353)의 외측을 둘러싸는 전하 저장 층(352), 및 상기 전하 저장 층(352)의 외측을 둘러싸는 상부 블로킹 층(351B)을 포함할 수 있다. 상기 다수의 비트 플러그(375)의 각각은 상기 제4 층간 절연층(332)을 관통하여 상기 비트 패드(358)에 직접적으로 접촉될 수 있다.
상기 코어 패턴(357)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(low-K dielectrics), 하이-케이 유전물(high-K dielectrics), 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 채널 층(356)은 폴리실리콘, 비정질 실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 반도체 층을 포함할 수 있다. 상기 터널 절연 층(353)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 전하 저장 층(352)은 실리콘 질화물과 같은 절연층을 포함할 수 있다. 상기 상부 블로킹 층(351B)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 비트 패드(358)는 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
도 10을 참조하면, 상기 정보 저장 패턴(355)은 터널 절연 층(353), 전하 저장 층(352), 및 하부 블로킹 층(351A)을 포함할 수 있다. 상기 하부 블로킹 층(351A)은 상기 상부 블로킹 층(351B)과 실질적으로 동일한 물질 층을 포함할 수 있다.
도 11을 참조하면, 상기 연결 도전층(55)은 상기 지지대(57) 및 상기 수평 도전층(51) 사이에 배치될 수 있다. 상기 연결 도전층(55)은 정보 저장 패턴(355)의 측면을 관통하여 채널 층(356)의 측면에 직접적으로 접촉될 수 있다. 예를들면, 상기 연결 도전층(55)은 하부 블로킹 층(351A), 전하 저장 층(352), 및 터널 절연 층(353)을 관통하여 채널 층(356)의 측면에 직접적으로 접촉될 수 있다.
도 1, 및 도 9 내지 도 11을 다시 한번 참조하면, 블로킹 층(351A, 351B)은 상기 하부 적층 구조체(100) 내에 배치된 상기 하부 블로킹 층(351A) 및 상기 상부 적층 구조체(200) 내에 배치된 상기 상부 블로킹 층(351B)을 포함할 수 있다. 상기 블로킹 층(351A, 351B)은 상기 채널 층(356)의 외측에 배치될 수 있다. 상기 전하 저장 층(352)은 상기 채널 층(356) 및 상기 블로킹 층(351A, 351B) 사이에 배치될 수 있다. 상기 터널 절연 층(353)은 상기 채널 층(356) 및 상기 전하 저장 층(352) 사이에 배치될 수 있다. 상기 연결 도전층(55)은 상기 블로킹 층(351A, 351B), 상기 전하 저장 층(352), 및 상기 터널 절연 층(353)을 관통하여 상기 채널 층(356)의 측면에 직접적으로 접촉될 수 있다.
도 12는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(31), 수평 도전층(51), 연결 도전층(55), 지지대(57), 제3 층간 절연층(58), 하부 적층 구조체(100), 상부 적층 구조체(200), 다수의 채널 구조체(350), 제4 층간 절연층(332), 다수의 분리 패턴(344), 다수의 비트 플러그(375), 및 다수의 비트 라인(377)을 포함할 수 있다. 상기 수평 도전층(51)은 상기 기판(31) 상에 배치될 수 있다. 일 실시예에서, 상기 수평 도전층(51)은 상기 기판(31) 내에 형성될 수 있다.
도 13 내지 도 19는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 13을 참조하면, 기판(31) 상에 소자 분리층(33), 다수의 트랜지스터(35), 제1 층간 절연층(37), 다수의 주변 회로 배선(39), 캐핑층(43), 및 제2 층간 절연층(45)이 형성될 수 있다.
상기 기판(31)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 소자 분리층(33)은 에스티아이(Shallow Trench Isolation; STI) 방법을 이용하여 형성된 절연 층을 포함할 수 있다. 상기 다수의 트랜지스터(35)는 상기 기판(31)의 내부 및/또는 상기 기판(31) 상에 다양한 방법으로 형성될 수 있다. 상기 다수의 트랜지스터(35)는 핀펫(fin Field Effect Transistor; finFET), 멀티-브리지 채널 트랜지스터(multi-bridge channel transistor; MBC transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(recess channel transistor), 3-D 트랜지스터, 플라나 트랜지스터(planar transistor), 또는 이들의 조합을 포함할 수 있다.
상기 기판(31) 상에 상기 다수의 트랜지스터(35) 및 상기 소자 분리층(33)을 덮는 상기 제1 층간 절연 층(37)이 형성될 수 있다. 상기 제1 층간 절연 층(37) 상에 상기 캐핑층(43)이 형성될 수 있다. 일 실시예에서, 상기 캐핑층(43)은 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 또는 이들의 조합을 포함할 수 있다. 상기 캐핑층(43) 상에 상기 제2 층간 절연층(45)이 형성될 수 있다.
상기 제1 층간 절연 층(37), 상기 캐핑층(43), 및 상기 제2 층간 절연층(45) 내에 상기 다수의 주변 회로 배선(39)이 형성될 수 있다. 상기 다수의 주변 회로 배선(39)의 각각은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 주변 회로 배선(39)은 상기 다수의 트랜지스터(35)에 접속될 수 있다. 상기 다수의 주변 회로 배선(39)은 다양한 모양을 갖는 수평 배선 및 수직 배선을 포함할 수 있다. 상기 다수의 트랜지스터(35) 및 상기 다수의 주변 회로 배선(39)은 주변 회로를 구성할 수 있다.
상기 제2 층간 절연층(45)상에 수평 도전층(51)이 형성될 수 있다. 상기 수평 도전층(51) 상에 연결 몰드층(55S), 지지대(57), 및 제3 층간 절연층(58)이 형성될 수 있다. 일 실시예에서, 상기 수평 도전층(51)은 상기 다수의 주변 회로 배선(39) 중 선택된 하나에 전기적으로 접속될 수 있다. 상기 수평 도전층(51)은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 수평 도전층(51)은 도핑된 폴리실리콘 층을 포함할 수 있다. 상기 수평 도전층(51)은 단일 층 또는 멀티 층일 수 있다. 상기 연결 몰드층(55S)은 상기 수평 도전층(51)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 연결 몰드층(55S)은 단일 층 또는 멀티 층일 수 있다. 예를들면, 상기 연결 몰드층(55S)은 차례로 적층된 산화물 층, 질화물 층, 및 산화물 층을 포함할 수 있다. 상기 지지대(57)는 상기 연결 몰드층(55S)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 지지대(57)는 폴리실리콘 층을 포함할 수 있다.
상기 소자 분리층(33), 상기 제1 층간 절연 층(37), 상기 제2 층간 절연 층(45), 및 상기 제3 층간 절연 층(58)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(Low-K Dielectrics), 하이-케이 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 제3 층간 절연층(58) 상에 임시(preliminary) 하부 적층 구조체(100T)가 형성될 수 있다. 상기 임시 하부 적층 구조체(100T)는 번갈아 가며 반복적으로 적층된 다수의 하부 절연층(161-174) 및 다수의 하부 몰드층(180)을 포함할 수 있다. 상기 다수의 하부 몰드층(180)의 각각은 도 1 내지 도 8을 통하여 설명된 다수의 하부 전극 층(181-191) 중 대응하는 하나와 실질적으로 동일한 두께를 가질 수 있다. 상기 다수의 하부 몰드층(180)은 상기 다수의 하부 절연층(161-174)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 다수의 하부 절연층(161-174)은 실리콘 산화물 층을 포함할 수 있으며, 상기 다수의 하부 몰드층(180)은 실리콘 질화물 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 하부 몰드층(180)은 폴리실리콘 층을 포함할 수 있다.
도 14를 참조하면, 상기 임시 하부 적층 구조체(100T), 상기 제3 층간 절연 층(58), 상기 지지대(57), 및 상기 연결 몰드층(55S)을 관통하여 상기 수평 도전층(51) 내에 연장된 다수의 하부 채널 홀(150)이 형성될 수 있다. 상기 다수의 하부 채널 홀(150)의 측벽들 및 바닥들 상에 하부 블로킹 층(351A)이 형성될 수 있다. 상기 하부 블로킹 층(351A) 상에 상기 다수의 하부 채널 홀(150)을 채우는 희생층(152)이 형성될 수 있다.
상기 희생층(152)은 상기 하부 블로킹 층(351A)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 하부 블로킹 층(351A)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 일 실시예에서, 상기 하부 블로킹 층(351A)은 실리콘 산화물 층을 포함할 수 있으며, 상기 희생층(152)은 폴리실리콘 층을 포함할 수 있다.
도 15를 참조하면, 상기 임시 하부 적층 구조체(100T) 상에 임시 상부 적층 구조체(200T)가 형성될 수 있다. 상기 임시 상부 적층 구조체(200T)는 번갈아 가며 반복적으로 적층된 다수의 상부 절연층(261-273) 및 다수의 상부 몰드층(280)을 포함할 수 있다. 상기 다수의 상부 몰드층(280)의 각각은 도 1 내지 도 8을 통하여 설명된 다수의 상부 전극 층(281-291) 중 대응하는 하나와 실질적으로 동일한 두께를 가질 수 있다. 상기 다수의 상부 몰드층(280)은 상기 다수의 상부 절연층(261-273)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 다수의 상부 절연층(261-273)은 실리콘 산화물 층을 포함할 수 있으며, 상기 다수의 상부 몰드층(280)은 실리콘 질화물 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 상부 몰드층(280)은 폴리실리콘 층을 포함할 수 있다. 상기 다수의 상부 몰드층(280)은 상기 다수의 하부 몰드층(180)과 동일한 물질을 포함할 수 있다.
도 16을 참조하면, 상기 임시 상부 적층 구조체(200T)를 관통하여 상기 희생층(152)을 노출하는 다수의 상부 채널 홀(250)이 형성될 수 있다. 상기 다수의 상부 채널 홀(250)의 측벽들 상에 상부 블로킹 층(351B)이 형성될 수 있다. 상기 상부 블로킹 층(351B)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 일 실시예에서, 상기 상부 블로킹 층(351B)은 실리콘 산화물 층을 포함할 수 있다. 상기 상부 블로킹 층(351B)은 상기 하부 블로킹 층(351A)과 동일한 물질을 포함할 수 있다.
도 17을 참조하면, 상기 희생층(152)을 제거하여 상기 다수의 상부 채널 홀(250)의 각각은 상기 다수의 하부 채널 홀(150) 중 대응하는 하나에 연통될 수 있다. 상기 다수의 하부 채널 홀(150)의 측벽들 및 바닥들 상에 상기 하부 블로킹 층(351A)이 보존될 수 있다. 상기 다수의 상부 채널 홀(250)의 측벽들 상에 상기 상부 블로킹 층(351B)이 보존될 수 있다.
도 18을 참조하면, 상기 다수의 상부 채널 홀(250) 및 상기 다수의 하부 채널 홀(150) 내에 다수의 채널 구조체(350)가 형성될 수 있다. 상기 다수의 채널 구조체(350)의 각각은 도 9 내지 도 10을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 예를들면, 상기 다수의 채널 구조체(350)의 각각은 정보 저장 패턴(355), 채널 층(356), 코어 패턴(357), 및 비트 패드(358)를 포함할 수 있다. 상기 정보 저장 패턴(355)은 블로킹 층(351A, 351B), 전하 저장 층(352), 및 터널 절연 층(353)을 포함할 수 있다. 상기 블로킹 층(351A, 351B)은 상기 하부 블로킹 층(351A) 및 상기 상부 블로킹 층(351B)을 포함할 수 있다.
도 19를 참조하면, 상기 임시 상부 적층 구조체(200T) 상에 상기 다수의 채널 구조체(350)를 덮는 제4 층간 절연층(332)이 형성될 수 있다. 상기 제4 층간 절연층(332)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
상기 연결 몰드층(55S)을 제거하고 연결 도전층(55)이 형성될 수 있다. 상기 연결 도전층(55)은 도 11에 도시된 바와 같이 상기 정보 저장 패턴(355)의 측면을 관통하여 상기 채널 층(356)의 측면에 직접적으로 접촉될 수 있다. 상기 연결 도전층(55)은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 연결 도전층(55)은 도핑된 폴리실리콘 층을 포함할 수 있다.
상기 다수의 하부 몰드층(180)을 제거하고 다수의 하부 전극 층(181-191)이 형성될 수 있다. 번갈아 가며 반복적으로 적층된 상기 다수의 하부 절연층(161-174) 및 상기 다수의 하부 전극 층(181-191)은 하부 적층 구조체(100)를 구성할 수 있다. 상기 다수의 상부 몰드층(280)을 제거하고 다수의 상부 전극 층(281-291)이 형성될 수 있다. 번갈아 가며 반복적으로 적층된 상기 다수의 상부 절연층(261-273) 및 상기 다수의 상부 전극 층(281-291)은 상부 적층 구조체(200)를 구성할 수 있다. 상기 다수의 하부 전극 층(181-191) 및 상기 다수의 상부 전극 층(281-291)의 각각은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 하부 전극 층(181-191) 및 상기 다수의 상부 전극 층(281-291)의 각각은 단일 층 또는 멀티 층일 수 있다. 예를들면, 상기 다수의 하부 전극 층(181-191) 및 상기 다수의 상부 전극 층(281-291)의 각각은 W, WN, Ti, TiN, Ta, TaN, Ru, Pt, Ag, 또는 이들의 조합을 포함할 수 있다.
상기 제4 층간 절연층(332), 상기 상부 적층 구조체(200), 상기 하부 적층 구조체(100), 상기 제3 층간 절연층(58), 및 상기 지지대(57)를 관통하여 상기 연결 도전층(55) 내에 연장된 다수의 분리 패턴(344)이 형성될 수 있다. 일 실시예에서, 상기 다수의 분리 패턴(344)은 상기 연결 도전층(55)을 관통하여 상기 수평 도전층(51) 내에 연장될 수 있다. 상기 다수의 분리 패턴(344)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
도 1을 다시 한번 참조하면, 상기 제4 층간 절연층(332)을 관통하여 상기 다수의 채널 구조체(350)에 접속된 다수의 비트 플러그(375)가 형성될 수 있다. 상기 제4 층간 절연층(332) 상에 상기 다수의 비트 플러그(375)에 접촉된 다수의 비트 라인(377)이 형성될 수 있다. 상기 다수의 비트 플러그(375) 및 상기 다수의 비트 라인(377)은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
31: 기판
33: 소자 분리층
35: 트랜지스터 37: 제1 층간 절연층
39: 주변 회로 배선 43: 캐핑층
45: 제2 층간 절연층 51: 수평 도전층
55: 연결 도전층 57: 지지대
58: 제3 층간 절연층 100: 하부 적층 구조체
161-174: 하부 절연층 181-191: 하부 전극 층
200: 상부 적층 구조체 261-273: 상부 절연층
281-291: 상부 전극 층 332: 제4 층간 절연층
344: 분리 패턴 350: 채널 구조체
351A, 351B: 블로킹 층 352: 전하 저장 층
353: 터널 절연 층 355: 정보 저장 패턴
356: 채널 층 357: 코어 패턴
358: 비트 패드 375: 비트 플러그
377: 비트 라인
S1: 계면
35: 트랜지스터 37: 제1 층간 절연층
39: 주변 회로 배선 43: 캐핑층
45: 제2 층간 절연층 51: 수평 도전층
55: 연결 도전층 57: 지지대
58: 제3 층간 절연층 100: 하부 적층 구조체
161-174: 하부 절연층 181-191: 하부 전극 층
200: 상부 적층 구조체 261-273: 상부 절연층
281-291: 상부 전극 층 332: 제4 층간 절연층
344: 분리 패턴 350: 채널 구조체
351A, 351B: 블로킹 층 352: 전하 저장 층
353: 터널 절연 층 355: 정보 저장 패턴
356: 채널 층 357: 코어 패턴
358: 비트 패드 375: 비트 플러그
377: 비트 라인
S1: 계면
Claims (20)
- 다수의 하부 절연층 및 다수의 하부 전극 층이 번갈아 가며 적층된 하부 적층 구조체;
상기 하부 적층 구조체 상에 배치되고, 다수의 상부 절연층 및 다수의 상부 전극 층이 번갈아 가며 적층된 상부 적층 구조체; 및
상기 상부 적층 구조체 및 상기 하부 적층 구조체 내에 연장된 채널 구조체를 포함하되,
상기 다수의 하부 전극 층은 제1 하부 전극 층 및 제2 하부 전극 층을 포함하며,
상기 다수의 상부 전극 층은 제1 상부 전극 층 및 제2 상부 전극 층을 포함하고,
상기 제1 하부 전극 층 및 상기 제1 상부 전극 층 중 적어도 하나는 상기 제2 하부 전극 층보다 두껍고,
상기 다수의 하부 절연층 및 상기 다수의 상부 절연층 중 적어도 하나는 상기 제1 하부 전극 층 및 상기 제1 상부 전극 층 사이에 배치되며,
상기 제1 하부 전극 층은 상기 다수의 하부 전극 층 중 상기 하부 적층 구조체와 상기 상부 적층 구조체 사이의 계면에 가장 가깝게 배치되고, 상기 제2 하부 전극 층은 상기 하부 적층 구조체의 중심에 인접하게 배치되며,
상기 제1 상부 전극 층은 상기 다수의 상부 전극 층 중 상기 계면에 가장 가깝게 배치되고, 상기 제2 상부 전극 층은 상기 상부 적층 구조체의 중심에 인접하게 배치된 반도체 소자. - 제1 항에 있어서,
상기 제1 하부 전극 층은 상기 제2 하부 전극 층보다 두꺼운 반도체 소자. - 제2 항에 있어서,
상기 제1 상부 전극 층은 상기 제2 상부 전극 층과 동일한 두께를 갖는 반도체 소자. - 제1 항에 있어서,
상기 제1 상부 전극 층은 상기 제2 상부 전극 층보다 두꺼운 반도체 소자. - 제4 항에 있어서,
상기 제2 상부 전극 층은 상기 제2 하부 전극 층과 동일한 두께를 갖는 반도체 소자. - 제4 항에 있어서,
상기 제1 하부 전극 층은 상기 제2 하부 전극 층과 동일한 두께를 갖는 반도체 소자. - 제1 항에 있어서,
상기 다수의 하부 절연층은 상기 제1 하부 전극 층 및 상기 제1 상부 전극 층 사이의 제1 하부 절연층을 포함하는 반도체 소자. - 제7 항에 있어서,
상기 제1 하부 절연층은 상기 다수의 하부 절연층 중 상기 하부 적층 구조체의 중심에 인접한 제2 하부 절연층보다 두꺼운 반도체 소자. - 제1 항에 있어서,
상기 다수의 상부 전극 층 중 상기 하부 적층 구조체에서 가장 멀리 떨어진 제3 상부 전극 층은 상기 제2 상부 전극 층보다 두꺼운 반도체 소자. - 제1 항에 있어서,
상기 다수의 상부 전극 층 중 상기 제1 상부 전극 층에 인접한 제4 상부 전극 층은 상기 제2 상부 전극 층보다 두꺼운 반도체 소자. - 제1 항에 있어서,
상기 다수의 상부 절연층 중 적어도 하나는 상기 제1 상부 전극 층 및 상기 하부 적층 구조체 사이에 배치된 반도체 소자. - 제1 항에 있어서,
상기 다수의 하부 전극 층 중 상기 상부 적층 구조체에서 가장 멀리 떨어진 제3 하부 전극 층은 상기 제2 하부 전극 층보다 두꺼운 반도체 소자. - 제1 항에 있어서,
기판;
상기 기판 및 상기 하부 적층 구조체 사이의 수평 도전층;
상기 수평 도전층 및 상기 하부 적층 구조체 사이의 지지대; 및
상기 수평 도전층 및 상기 지지대 사이의 연결 도전층을 더 포함하되,
상기 채널 구조체는 상기 상부 적층 구조체, 상기 하부 적층 구조체, 및 상기 지지대를 관통하여 상기 수평 도전층 내에 연장된 반도체 소자. - 제13 항에 있어서,
상기 채널 구조체는
채널 층;
상기 채널 층 외측의 블로킹 층;
상기 채널 층 및 상기 블로킹 층 사이의 전하 저장 층; 및
상기 채널 층 및 상기 전하 저장 층 사이의 터널 절연층을 포함하되,
상기 연결 도전층은 상기 블로킹 층, 상기 전하 저장 층, 및 상기 터널 절연층을 관통하여 상기 채널 층에 접촉된 반도체 소자. - 제13 항에 있어서,
상기 기판 및 상기 수평 도전층 사이에 배치된 다수의 트랜지스터를 더 포함하는 반도체 소자. - 기판 상의 수평 도전층;
상기 수평 도전층 상에 배치되고 다수의 하부 절연층 및 다수의 하부 전극 층이 번갈아 가며 적층된 하부 적층 구조체;
상기 하부 적층 구조체 상에 배치되고, 다수의 상부 절연층 및 다수의 상부 전극 층이 번갈아 가며 적층된 상부 적층 구조체;
상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하여 상기 수평 도전층 내에 연장된 채널 구조체; 및
상기 상부 적층 구조체 상에 배치되고, 상기 채널 구조체에 접속된 비트 라인을 포함하되,
상기 다수의 하부 전극 층 중 상기 하부 적층 구조체와 상기 상부 적층 구조체 사이의 계면에 가장 가까운 제1 하부 전극 층은 상기 다수의 하부 전극 층 중 상기 하부 적층 구조체의 중심에 인접한 제2 하부 전극 층보다 두껍고,
상기 다수의 하부 절연층 및 상기 다수의 상부 절연층 중 적어도 하나는 상기 계면에 직접적으로 접촉된 반도체 소자. - 제16 항에 있어서,
상기 다수의 하부 절연층 중 상기 계면에 가장 가까운 제1 하부 절연층은 상기 다수의 하부 절연층 중 상기 하부 적층 구조체의 중심에 인접한 제2 하부 절연층보다 두껍고,
상기 제1 하부 절연층은 상기 계면에 직접적으로 접촉된 반도체 소자. - 기판 상의 수평 도전층;
상기 수평 도전층 상에 배치되고 다수의 하부 절연층 및 다수의 하부 전극 층이 번갈아 가며 적층된 하부 적층 구조체;
상기 하부 적층 구조체 상에 배치되고, 다수의 상부 절연층 및 다수의 상부 전극 층이 번갈아 가며 적층된 상부 적층 구조체;
상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하여 상기 수평 도전층 내에 연장된 채널 구조체; 및
상기 상부 적층 구조체 상에 배치되고, 상기 채널 구조체에 접속된 비트 라인을 포함하되,
상기 다수의 상부 전극 층 중 상기 하부 적층 구조체와 상기 상부 적층 구조체 사이의 계면에 가장 가까운 제1 상부 전극 층은 상기 다수의 상부 전극 층 중 상기 상부 적층 구조체의 중심에 인접한 제2 상부 전극 층보다 두껍고,
상기 다수의 하부 절연층 및 상기 다수의 상부 절연층 중 적어도 하나는 상기 계면에 직접적으로 접촉된 반도체 소자. - 제18 항에 있어서,
상기 다수의 하부 전극 층 중 상기 계면에 가장 가까운 제1 하부 전극 층은 상기 다수의 하부 전극 층 중 상기 하부 적층 구조체의 중심에 인접한 제2 하부 전극 층보다 두꺼운 반도체 소자. - 제18 항에 있어서,
상기 다수의 하부 전극 층 중 상기 계면에 가장 가까운 제1 하부 전극 층은 상기 다수의 하부 전극 층 중 상기 하부 적층 구조체의 중심에 인접한 제2 하부 전극 층과 동일한 두께를 갖는 반도체 소자.
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