CN109148462A - 三维半导体存储器装置 - Google Patents

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Abstract

公开了一种三维半导体存储器装置，其包括在衬底上在第一方向上排列的第一沟道组至第三沟道组。第一沟道组至第三沟道组在衬底上沿着第二方向彼此间隔开。第一沟道组至第三沟道组中的每一个包括在垂直于衬底的顶表面的第三方向上延伸的多个竖直沟道。第一沟道组和第二沟道组在第二方向上彼此邻近并且在第二方向上以第一距离间隔开。第二沟道组和第三沟道组在第二方向上彼此邻近并且以小于第一距离的第二距离间隔开。

Description

三维半导体存储器装置
相关申请的交叉引用
本申请要求于2017年6月27日提交的韩国专利申请No.
10-2017-0080913的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及三维半导体存储器装置，并且更具体地说，涉及集成度提高的三维半导体存储器装置。
背景技术
正在努力增加半导体装置的集成度。由于半导体装置的集成度是确定产品价格的一个重要因素，因此特别且越来越需要高集成度。二维或平面半导体装置的集成度主要基于其单位存储器单元占用的面积，因此精细图案的大小是一个因素。然而，需要非常昂贵的加工设备来生产精细图案，这对增加二维或平面半导体装置的集成度造成了实际限制。因此，已经提出了具有三维排列的存储器单元的三维半导体存储器装置。
发明内容
本发明构思的一些示例实施例提供了具有提高的集成度的三维半导体存储器装置。
本发明构思的特征和/或效果不限于上述这些，本领域技术人员将从下面的描述中清楚地理解上面未提及的其它特征和/或效果。
根据本发明构思的一些示例实施例，一种三维半导体存储器装置可包括衬底以及各自在衬底上在第一方向上排列的第一沟道组、第二沟道组和第三沟道组。第一沟道组至第三沟道组可沿着第二方向在衬底上彼此间隔开。第二方向可与第一方向交叉。第一沟道组、第二沟道组和第三沟道组中的每一个可包括在垂直于衬底的顶表面的第三方向上延伸的多个竖直沟道。第一沟道组和第二沟道组可在第二方向上彼此邻近，并且可在第二方向上以第一距离间隔开。第二沟道组和第三沟道组可在第二方向上彼此邻近，并且可以以小于第一距离的第二距离间隔开。
根据本发明构思的一些示例实施例，一种三维半导体存储器装置可包括衬底、衬底上的下电极结构、穿过下电极结构的多个下竖直沟道、下电极结构上的上电极结构以及穿过上电极结构并且连接至所述多个下竖直沟道的多个上竖直沟道。下电极结构可包括竖直地堆叠在衬底上的多个下电极。上电极结构可包括竖直地堆叠在下电极结构上的多个上电极。彼此邻近的所述多个下竖直沟道的上部之间的第一距离可与彼此邻近的所述多个上竖直沟道的上部之间的第二距离不同。
根据本发明构思的一些示例实施例，一种三维半导体存储器装置可包括衬底、衬底上的第一下沟道组和第二下沟道组以及衬底上的第一上沟道组和第二上沟道组，第一上沟道组和第二上沟道组的高度高于第一下沟道组的高度和第二下沟道组的高度。第一下沟道组和第二下沟道组各自可包括衬底上的多个下竖直沟道。第一下沟道组和第二下沟道组可以以第一距离间隔开。第一上沟道组和第二上沟道组可以以小于第一距离的第二距离间隔开。
附图说明
图1是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的简化构造的示意图。
图2是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的单元阵列的简化示意图。
图3A和图4A是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的一部分的简化平面图。
图3B和图4B是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的一部分的简化剖视图。
图5和图6是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的第一边缘区的简化平面图。
图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A是示出根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法的平面图。
图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B是分别沿着图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A的线I-I'截取的剖视图，示出了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。
图15至图25是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的剖视图。
图26是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的透视图。
具体实施方式
下文中将结合附图详细讨论根据本发明构思的一些示例实施例的三维半导体存储器装置和及其制造方法。
图1是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的简化构造的示意图。
参照图1，三维半导体存储器装置可包括单元阵列区CAR和外围电路区。外围电路区可包括行解码器区ROW DCR、页缓冲器区PBR、列解码器区COL DCR和控制电路区(未示出)。在一些实施例中，连接区CNR可布置在单元阵列区CAR与行解码器区ROW DCR之间。
单元阵列区CAR可包括存储器单元阵列，存储器单元阵列包括多个存储器单元。在一些实施例中，存储器单元阵列可包括三维排列的存储器单元和电连接至存储器单元的多条字线和位线。
行解码器区ROW DCR可包括选择存储器单元阵列的字线的行解码器，并且连接区CNR可包括线路结构，线路结构包括将存储器单元阵列电连接至行解码器的接触插塞和连接线。例如，线路结构可电连接至字线。行解码器可根据地址信息来选择存储器单元阵列的字线之一。行解码器可响应于来自控制电路的控制信号将字线电压提供至选择的字线和未选择的字线。
页缓冲器区PBR可设有读取存储在存储器单元中的数据的页缓冲器。根据操作模式，页缓冲器可临时存储将被存储在存储器单元中的数据，或者感测存储在存储器单元中的数据。页缓冲器可在编程操作模式下用作写驱动器电路和在读操作模式下用作读出放大器电路。
列解码器区COL DCR可包括连接至存储器单元阵列的位线的列解码器。列解码器可在页缓冲器与外部装置(例如，存储器控制器)之间提供数据传输路径。
图2是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的单元阵列的简化示意图。
参照图2，三维半导体存储器装置可包括图1的单元阵列区CAR，并且图1的单元阵列区CAR可包括第一边缘区ER1、第二边缘区ER2和第一边缘区ER1与第二边缘区ER2之间的中心区CR。
图1的单元阵列区CAR可包括多个单元阵列块10A、10B和10C。单元阵列块10A、10B和10C中的每一个可包括衬底上的三维排列的存储器单元和电连接至存储器单元的多条字线和位线。
例如，单元阵列块10A、10B和10C中的每一个可包括多个电极结构ST和穿过所述多个电极结构ST中的每一个的多个竖直沟道VC。电极结构ST和竖直沟道VC可构成三维排列的存储器单元。在一些实施例中，电极结构ST可在第一方向D1上延伸，并且在与第一方向D1交叉的第二方向D2上彼此间隔开。电极结构ST中的每一个可包括在垂直于第一方向D1和第二方向D2的第三方向D3上堆叠的各电极，并且竖直沟道VC可在第三方向D3上延伸。单元阵列块10A、10B和10C各自还可包括在第一方向D1上耦接至其相对两侧的图1的连接区CNR。
在一些实施例中，所述多个单元阵列块10A、10B和10C可在第二方向D2上彼此间隔开。邻近的各个单元阵列块10A、10B和10C之间的距离可随着从中心区CR沿着第二方向D2接近第一边缘区ER1和第二边缘区ER2而增大。例如，所述多个单元阵列块10A、10B和10C可包括设置在第一边缘区ER1和第二边缘区ER2中的每一个上的第一单元阵列块10A和第二单元阵列块10B以及设置在中心区CR上的多个第三单元阵列块10C。第二单元阵列块10B可与第一单元阵列块10A间隔开第一距离A，并且与第三单元阵列块10C间隔开小于第一距离A的第二距离B。在中心区CR上，第三单元阵列块10C可彼此间隔开小于第二距离B的第三距离C。
虽然图2示出了邻近的各个单元阵列块10A、10B和10C之间的距离随着从中心区CR接近第一边缘区ER1和第二边缘区ER2而增大，但是本发明构思不限于此。例如，在单元阵列块10A、10B和10C中的每一个上，竖直沟道VC可在第一方向D1和第二方向D2中的一个或多个上彼此间隔开一定距离，该距离在单元阵列块10A、10B和10C中的每一个中随着从中心区接近边缘区而增大。
图3A和图4A是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的一部分的简化平面图。图3B和图4B是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的一部分的简化剖视图。
参照图3A和图3B，可在衬底100上设置在第二方向D2上彼此间隔开的第一沟道组至第三沟道组G1、G2和G3。第一沟道组G1至第三沟道组G3中的相同沟道组可沿着第一方向D1排列成一行。各第一沟道组G1可在第一方向D1上彼此邻近地间隔开。
例如，可在单元阵列区(见图1的CAR)的边缘部分(其由图3A和图3B的文字“边缘”指示)上设置沿着第二方向D2依次排列的第一沟道组G1至第三沟道组G3，并且还在其中心部分(其由图3A和图3B的文字“中心”指示)上设置沿着第二方向D2彼此间隔开的多个第三沟道组G3。
第一沟道组G1至第三沟道组G3中的每一个可包括沿着第一方向D1和第二方向D2排列的多个竖直沟道VC。竖直沟道VC可在垂直于衬底100的顶表面的第三方向D3上延伸，并且可穿过沿着第三方向D3交替地堆叠在衬底100上的电极EL和绝缘层ILD。竖直沟道VC可包括半导体材料。在一些实施例中，第一沟道组G1至第三沟道组G3中的每一个可具有相同数量的竖直沟道VC和基本相同排列的竖直沟道VC。
在一些实施例中，第一沟道组G1至第三沟道组G3可在第二方向D2上彼此间隔开不同距离。邻近的各个第一沟道组G1至第三沟道组G3之间的距离可随着从单元阵列区的中心部分接近单元阵列区的边缘部分而增大。
例如，彼此邻近的第一沟道组G1和第二沟道组G2可在第二方向D2上间隔开第一距离A。彼此邻近的第二沟道组G2和第三沟道组G3可在第二方向D2上间隔开小于第一距离A的第二距离B。彼此邻近的第三沟道组G3可在第二方向D2上间隔开小于第二距离B的第三距离C。
第一沟道组G1至第三沟道组G3可分别被包括在设置在衬底100上的第一电极结构至第三电极结构STa、STb和STc中。例如，可在衬底100上设置第一电极结构STa、第二电极结构STb和多个第三电极结构STc。第一电极结构STa至第三电极结构STc中的每一个可在第一方向D1上延伸，并且可包括交替地和竖直地堆叠在衬底100上的电极EL和绝缘层ILD。第一电极结构STa至第三电极结构STc可在第二方向D2上彼此间隔开。
根据一些实施例，如图3A和图3B所示，第一电极结构STa至第三电极结构STc可彼此间隔开基本相同的距离。第一电极结构STa至第三电极结构STc可在第二方向D2上分别具有彼此不同的宽度W1、W2和W3。例如，第一电极结构STa可具有第一宽度W1，第二电极结构STb可具有小于第一宽度W1的第二宽度W2，并且第三电极结构STc可具有小于第二宽度W2的第三宽度W3。
在一些实施例中，第一电极结构STa可与单元阵列区的中心部分相距最远。第一电极结构STa中的第一沟道组G1可包括沿着第二方向D2依次排列的第一竖直沟道VCa、第二竖直沟道VCb、第三竖直沟道VCc和第四竖直沟道VCd。第一电极结构STa中的第一竖直沟道VCa至第四竖直沟道VCd可具有应力导致的相对于衬底100的顶表面的倾斜结构。第一竖直沟道VCa至第四竖直沟道VCd可在朝着单元阵列区的中心部分的方向上倾斜。这样，第一竖直沟道VCa至第四竖直沟道VCd可在它们的顶部之间具有比在它们的底部之间的间距更小的间距。例如，第一竖直沟道VCa与第一电极结构STa的一个侧壁间隔开的距离可随着从第一竖直沟道VCa的底部接近第一竖直沟道VCa的顶部而增大。
例如，第一竖直沟道VCa至第四竖直沟道VCd的底部可彼此间隔开第一底部距离d1，第一竖直沟道VCa和第二竖直沟道VCb的顶部可彼此间隔开第一顶部距离d2a，并且第二竖直沟道VCb和第三竖直沟道VCc的顶部可彼此间隔开大于第一顶部距离d2a的第二顶部距离d2b。第一顶部距离d2a和第二顶部距离d2b可小于第一底部距离d1。
在一些实施例中，竖直沟道VC的邻近的顶部可随着从单元阵列区的边缘部分接近单元阵列区的中心部分而减小。在一些实施例中，可将第一电极结构STa布置在单元阵列区的边缘部分或单元阵列块(见图2的10A、10B和10C)的每个边缘部分上。例如，邻近的各个第一沟道组G1至第三沟道组G3之间的距离可随着接近单元阵列区的边缘部分或每个单元阵列块的边缘部分而增大。
在一些实施例中，因为第一沟道组G1与第二沟道组G2之间的距离A大于各第三沟道组G3之间的距离C，所以即使第一沟道组G1的竖直沟道VC变弯曲或倾斜，也可确保在第一沟道组G1与第二沟道组G2之间设置了间距。
根据一些实施例，如图4A和图4B所示，第一电极结构STa至第三电极结构STc可在第二方向D2上具有基本相同的宽度W1，并且可彼此间隔开不同间距。例如，第一电极结构STa和第二电极结构STb可彼此间隔开第一水平距离，并且第二电极结构STb及其邻近的第三电极结构STc可彼此间隔开小于第一水平距离的第二水平距离。各第三电极结构STc可彼此间隔开小于第二水平距离的第三水平距离。
像图3A和图3B所示的实施例那样，第一沟道组G1至第三沟道组G3之间的距离A、B和C可随着从单元阵列区的中心部分接近单元阵列区的边缘部分而增大。第一沟道组G1至第三沟道组G3的排列方式可与参照图3A和图3B讨论的排列方式相同，因此为了简单起见，将省略重复描述。
图5和图6是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的一部分的简化平面图。在随后的实施例中，为了解释的简洁性，可省略与以上参照图3A和图3B讨论的三维半导体存储器装置的那些技术特征相同的技术特征的描述。
根据一些实施例，如图5所示，多个沟道组G1、G2和G3可沿着第一方向D1和第二方向D2间隔开排列。沟道组G1、G2和G3中的每一个可包括在垂直于衬底(见图3B或图4B的100)的顶表面的第三方向D3上延伸并且沿着第一方向D1和第二方向D2排列的竖直沟道VC。
例如，沟道组G1、G2和G3可包括多个第一沟道组G1、多个第二沟道组G2和多个第三沟道组G3。可分别在沿着第一方向D1延伸的第一电极结构至第三电极结构STa、STb和STc中设置第一沟道组至第三沟道组G1、G2和G3。例如，在第一方向D1上延伸的第一电极结构STa至第三电极结构STc可在第二方向D2上彼此间隔开。
邻近的各个第一沟道组至第三沟道组G1、G2和G3之间的距离可随着从单元阵列区的中心部分接近单元阵列区的边缘部分而增大。例如，第一电极结构STa中的第一沟道组G1可以以第一距离A1与第二电极结构STb中的第二沟道组G2间隔开。第二电极结构STb中的第二沟道组G2可以以第二距离B1与第三电极结构STc中的第三沟道组G3间隔开。第三电极结构STc中的各第三沟道组G3可以以小于第二距离B1的第三距离C1彼此间隔开。
第一电极结构STa可包括在第一方向D1上彼此间隔开的多个第一沟道组G1，并且第一沟道组G1可沿着第一方向D1彼此间隔开随着从单元阵列区的中心部分接近单元阵列区的边缘部分而增大的距离A2、B2和C2。类似地，各第二沟道组G2和各第三沟道组G3也可沿着第一方向D1以不同距离A2、B2和C2彼此间隔开。
根据一些实施例，如图6所示，单元阵列区的边缘部分上的第一电极结构STa和第二电极结构STb可包括沿着相对于第一方向D1和第二方向D2的斜线方向排列的竖直沟道VC。例如，第一电极结构STa的第一沟道组G1可在相对于第一方向D1的斜线方向上排列。在该构造中，竖直沟道VC可在第二方向D2上与第一电极结构STa的一侧以不同距离间隔开。另外，第一沟道组至第三沟道组G1、G2和G3可随着从单元阵列区的中心部分接近单元阵列区的边缘部分在相对于第二方向D2的斜线方向上排列。
图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A是示出根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法的平面图。图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B分别是沿着图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A的线I-I'截取的剖视图，示出了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。
参照图7A和图7B，下模制结构110可形成在衬底100上。可通过交替地和重复地堆叠下绝缘层ILD1和下牺牲层SL1来形成下模制结构110。
例如，下牺牲层SL1和下绝缘层ILD1可包括相对于彼此具有蚀刻选择性的绝缘材料。例如，下牺牲层SL1可包括氮化硅层，并且下绝缘层ILD1可包括氧化硅层。可替换地，下牺牲层SL1可包括导电材料，并且下绝缘层ILD1可包括绝缘材料。
可将下沟道孔CH1形成为穿过下模制结构110。下沟道孔CH1的形成可包括：在下模制结构110上形成掩模图案(未示出)；以及利用掩模图案作为蚀刻掩模在下模制结构110上执行各向异性蚀刻处理。各向异性蚀刻处理可将衬底100的顶表面过度蚀刻，因此，衬底100可在其对于下沟道孔CH1暴露的顶表面上凹陷。另外，各向异性蚀刻处理可使得各个下沟道孔CH1的下宽度小于上宽度并具有倾斜的内侧壁。
在一些实施例中，如参照图3A和图3B讨论的沟道组那样，可在下模制结构110中设置分别与第一沟道组至第三沟道组G1、G2和G3相对应的多个下沟道孔组。例如，可在下模制结构110中设置与第一沟道组G1相对应的第一下沟道孔组、与第二沟道组G2相对应的第二下沟道孔组G2和与第三沟道组G3相对应的第三下沟道孔组G3。第一下沟道孔组可布置在单元阵列区(见图1的CAR)的边缘部分(由文字“边缘”指示)上，并且第一下沟道孔组至第三下沟道孔组可沿着第二方向D2按次序布置。如以上参照图3A和图3B讨论的，第一下沟道孔组至第三下沟道孔组可彼此间隔开随着从单元阵列区的边缘部分接近单元阵列区的中心部分(由文字“中心”指示)沿着第二方向D2减小的距离A、B和C。例如，A＞B＞C。多个第三下沟道孔组可以以第三距离C彼此基本等距间隔开。
第一沟道组G1至第三沟道组G3中的每一个可包括沿着第一方向D1和第二方向D2排列的多个下沟道孔CH1。在一些实施例中，第一下沟道孔组至第三下沟道孔组的下沟道孔CH1可具有基本相同的数量和排列方式。
参照图8A和图8B，下竖直沟道VC1可形成在下沟道孔CH1中。下竖直沟道VC1可与衬底100接触，并且可具有带有闭合底端的通心粉形或管形。可在下竖直沟道VC1中填充绝缘材料或空气。下竖直沟道VC1可包括硅(Si)、锗(Ge)或它们的混合物，并且可为掺杂的半导体或未掺杂的本征半导体。下竖直沟道VC1可具有单晶结构、非晶结构和多晶结构中的一种或多种。连接焊盘PAD1可形成在下竖直沟道VC1的各个顶端上或各个顶端处。连接焊盘PAD1可包括掺杂的半导体材料、未掺杂的半导体材料或导电材料。
在一些实施例中，下竖直绝缘图案VP1可形成在下竖直沟道VC1与下模制结构110之间。在形成下竖直绝缘图案VP1之后可形成下竖直沟道VC1。下竖直绝缘图案VP1可包括单一薄层或多个薄层。在一些实施例中，下竖直绝缘图案VP1可包括用作NAND闪速存储器装置的存储器元件的电荷存储层。例如，电荷存储层可为俘获绝缘层或包括导电纳米点的绝缘层。可替换地，下竖直绝缘图案VP1可包括用于相变存储器装置或者可变电阻存储器装置的薄层。例如，参照图26，下竖直绝缘图案VP1可包括作为NAND闪速存储器装置的存储器元件的一部分的隧道绝缘层TIL和电荷存储层CL。
在一些实施例中，在形成下竖直沟道VC1之前或之后，下模制结构110可由于施加的应力收缩或膨胀。例如，在形成下竖直沟道VC1之后，可对下竖直沟道VC1执行退火处理，结果，下模制结构110可收缩。下模制结构110可沿着平行于衬底100的顶表面的第一方向D1和第二方向D2经历收缩。因此，在下模制结构110的边缘部分上，下竖直沟道VC1可变得朝着单元阵列区的中心部分弯曲。例如，与下竖直沟道VC1的下部相比，下竖直沟道VC1的上部可朝着下模制结构110的中心运动。在图8A中，虚线可指示下竖直沟道VC1的底表面(或它们的位置)，而实线可指示下竖直沟道VC1的顶表面(或它们的位置)。下竖直沟道VC1的上部的运动位移a、b和c可随着从下模制结构110的边缘接近下模制结构110的中心而减小。例如，a＞b＞c。虽然当前实施例讨论了下模制结构110的收缩，但是本发明构思不限于此，不排除下模制结构110的膨胀。
参照图9A和图9B，上模制结构210可形成在其中形成有下竖直沟道VC1的下模制结构110上。可通过将上绝缘层ILD2和上牺牲层SL2交替地和重复地堆叠在下模制结构110上来形成上模制结构210。在一些实施例中，上牺牲层SL2可包括与下牺牲层SL1的材料相同的材料，并且具有与下牺牲层SL1的厚度基本相同的厚度。
可形成上沟道孔CH2以穿过上模制结构210。上沟道孔CH2的形成可包括：在上模制结构210上形成掩模图案(未示出)；以及利用掩模图案作为蚀刻掩模在上模制结构210上执行各向异性蚀刻处理。各向异性蚀刻处理可将下竖直沟道VC1上的连接焊盘PAD1的顶表面过度蚀刻，因此连接焊盘PAD1可在它们对于上沟道孔CH2暴露的顶表面上凹陷。另外，各向异性蚀刻处理可使得各个上沟道孔CH2的下宽度小于上宽度并具有倾斜内侧壁。
与以上参照图3A和图3B讨论的第一沟道组至第三沟道组相似，可在上模制结构210中设置多个上沟道孔组。上沟道孔组中的每一个可包括沿着第一方向D1和第二方向D2排列的上沟道孔CH2。上沟道孔CH2的位置可与参照图7A讨论的下沟道孔CH1的位置不同。与下沟道孔CH1相比，在上模制结构210的边缘上，上沟道孔CH2可朝着单元阵列区的中心部分运动。
在一些实施例中，上沟道孔组可以以随着从单元阵列区的边缘部分接近单元阵列区的中心部分沿着第二方向D2减小的距离A'、B'和C'间隔开。例如，A'＞B'＞C'。上沟道组之间的距离A'、B'和C'可分别与下沟道组之间的距离A、B和C基本相同或小于距离A、B和C。
参照图10A和10B，上竖直沟道VC2可形成在上沟道孔CH2中。上竖直沟道VC2可电连接至对应的下竖直沟道VC1。上竖直沟道VC2可与下竖直沟道VC1上的连接焊盘PAD1接触，并且可具有带有闭合底端的通心粉形或管形。可在上竖直沟道VC2中填充绝缘材料或空气。可利用与下竖直沟道VC1的材料和工艺相同的材料和工艺来形成上竖直沟道VC2。
位线焊盘PAD2可形成在上竖直沟道VC2的各个顶端上或各个顶端处。位线焊盘PAD2可包括未掺杂的半导体材料、掺杂的半导体材料或导电材料。
在形成上竖直沟道VC2之前，可在上模制结构210与上竖直沟道VC2之间形成上竖直绝缘图案VP2。上竖直绝缘图案VP2可与下竖直绝缘图案VP1具有基本相同的薄层结构。在一些实施例中，上竖直绝缘图案VP2可为电荷俘获型闪速存储器晶体管的数据存储层的一部分。
如上所述，在形成上竖直沟道VC2之后，上模制结构210可在高温处理中收缩或膨胀。因此，在上模制结构210的边缘上，上竖直沟道VC2可变得朝单元阵列区的中心部分弯曲。例如，与上竖直沟道VC2的下部相比，上竖直沟道VC2的上部可朝着上模制结构210的中心移动。在图10A中，虚线可指示上竖直沟道VC2的底表面(或它们的位置)，而实线可指示上竖直沟道VC2的顶表面(或它们的位置)。上竖直沟道VC2的上部的运动位移可随着从上模制结构210的边缘接近上模制结构210的中心而减小。
参照图11A和图11B，可将下牺牲层SL1和上牺牲层SL2分别替换为下电极EL1和上电极EL2。
例如，下电极EL1和上电极EL2的形成可包括：形成沟槽T以穿过下模制结构110和上模制结构210；去除暴露于沟槽T的下牺牲层SL1和上牺牲层SL2，以形成下栅极区和上栅极区；以及在下栅极区和上栅极区中形成下电极EL1和上电极EL2。
沟槽T的形成可包括：形成封盖绝缘层40，以覆盖上竖直沟道VC2的顶表面；在封盖绝缘层40上形成限定沟槽T的平面位置的掩模图案(未示出)；以及利用掩模图案作为蚀刻掩模各向异性地蚀刻上模制结构210和下模制结构110。例如，沟槽T可具有随着从单元阵列区的边缘部分接近单元阵列区的中心部分而减小的宽度。通过沟槽T限定的上模制图案和下模制图案可具有基本相同的宽度。可替换地，如图13A和图13B所示，沟槽T可具有基本相同的宽度。
虽然图11B示出了沟槽T连续地穿过上模制结构210和下模制结构110的示例，但是本发明构思不限于此。例如，下沟槽和上沟槽可在单独工艺中分别形成。在这种情况下，在形成穿过下模制结构110的下沟槽之后可形成上模制结构210。在这种情况下，由上沟槽限定的上模制图案和由下沟槽限定的下模制图案可具有彼此不同的宽度。
下栅极区和上栅极区的形成可包括：蚀刻下牺牲层SL1和上牺牲层SL2，以暴露出下竖直绝缘图案VP1和上竖直绝缘图案VP2。可利用相对于下绝缘层ILD1和上绝缘层ILD2、下竖直绝缘图案VP1和上竖直绝缘图案VP2以及衬底100表现出蚀刻选择性的蚀刻配方来各向同性地蚀刻下牺牲层SL1和上牺牲层SL2。在一些实施例中，如图13A和图13B所示，当形成下栅极区和上栅极区时，可在单元阵列区的边缘部分上(或者在下模制结构110和上模制结构210的边缘上)不完全地去除下牺牲层SL1和上牺牲层SL2，从而在单元阵列区的边缘部分上(或者在下模制结构110和上模制结构210的边缘上)留下下牺牲层SL1和上牺牲层SL2的残余物RSL。
下电极EL1和上电极EL2可在第一方向D1上延伸并且可包围下竖直沟道VC1和上竖直沟道VC2。下电极EL1和上电极EL2可同时形成，并且可包括相同材料。在一些实施例中，下电极EL1和上电极EL2的形成可包括：沉积栅极导电层以填充下栅极区和上栅极区；去除形成在沟槽T中的栅极导电层，以形成局部地设置在下栅极区和上栅极区中的下电极EL1和上电极EL2。
在形成下电极EL1和上电极EL2之前，可形成水平绝缘图案(见图26的HP1)以保形地覆盖下栅极区和上栅极区的内壁。如图26所示，水平绝缘图案HP1可从各个下电极EL1的侧壁水平地延伸以覆盖各个下电极EL1的底表面和顶表面。类似地，水平绝缘图案HP1可包围上电极EL2的侧壁以及底表面和顶表面。在一些实施例中，水平绝缘图案HP1可为电荷俘获型闪速存储器晶体管的数据存储层的一部分。
当下电极EL1和上电极EL2的形成完成时，可在衬底100上设置按次序堆叠的下电极结构ST1和上电极结构ST2。下电极结构ST1可包括多个下电极EL1，上电极结构ST2可包括多个上电极EL2。
虽然图11B示出了下电极EL1的数量与上电极EL2的数量相同，但是本发明构思不限于此。例如，下电极EL1的数量和上电极EL2的数量可彼此不同。
在形成下电极结构ST1和上电极结构ST2之后，可在对于沟槽T暴露的衬底100中形成共源极区CSR。共源极区CSR可在第一方向D1上延伸。可通过为衬底100掺入电导率与衬底100的电导率不同的杂质来形成共源极区CSR。
参照图12A和图12B，在形成下电极结构ST1和上电极结构ST2之后，绝缘间隔件SP和共源极插塞CSP可形成在沟槽T中的每一个中。例如，共源极插塞CSP可具有基本均匀的上宽度，并且在第一方向D1上延伸。例如，绝缘间隔件SP可介于共源极插塞CSP与下电极结构ST1和上电极结构ST2的相对的侧壁之间。可替换地，共源极插塞CSP可穿过填充沟槽T的埋置的绝缘层，并且局部耦接至共源极区CSR。
可在封盖绝缘层40上的层间电介质层50上形成位线BL，并且位线BL可在第二方向D2上延伸。位线BL可通过位线接触插塞BPLG连接至位线焊盘PAD2。
根据一些实施例，如图14A和图14B所示，还可形成伪下竖直沟道DVC1以穿过下电极结构ST1的边缘部分，并且还可形成伪上竖直沟道DVC2以穿过上电极结构ST2的边缘部分。伪上竖直沟道DVC2可对应地连接至伪下竖直沟道DVC1。
在一些实施例中，与下竖直沟道VC1和上竖直沟道VC2相比，伪下竖直沟道DVC1和伪上竖直沟道DVC2可朝着单元阵列区的中心部分更加倾斜地布置。例如，衬底100的顶表面与伪下竖直沟道DVC1的主轴之间的锐角可小于衬底100的顶表面与下竖直沟道VC1的主轴之间的锐角。
图15至图25是示出根据本发明构思的一些示例实施例的三维半导体存储器装置的剖视图。在后面的实施例中，为了解释的简洁性，可省略与上面讨论的三维半导体存储器装置及其制造方法的技术特征相同的技术特征的描述。
根据一些实施例，如图15所示，衬底100可包括第一边缘区ER1和第二边缘区ER2以及它们之间的中心区CR。
第一下电极结构ST1a和第一上电极结构ST2a可在第一方向D1上在第一边缘区ER1上延伸。第二下电极结构ST1b和第二上电极结构ST2b可在第一方向D1上在中心区CR上延伸。第三下电极结构ST1c和第三上电极结构ST2c可在第一方向D1上在第二边缘区ER2上延伸。
第一下电极结构至第三下电极结构ST1a、ST1b和ST1c中的每一个可包括交替地和竖直地堆叠在衬底100上的下电极EL1和下绝缘层ILD1，并且第一上电极结构至第三上电极结构ST2a、ST2b和ST2c中的每一个可包括交替地和竖直地堆叠在第一下电极结构至第三下电极结构ST1a、ST1b和ST1c上的上电极EL2和上绝缘层ILD2。
第一下竖直沟道VC1a和第一上竖直沟道VC2a可分别穿过第一下电极结构ST1a和第一上电极结构ST2a。第二下竖直沟道VC1b和第二上竖直沟道VC2b可分别穿过第二下电极结构ST1b和第二上电极结构ST2b，并且第三下竖直沟道VC1c和第三上竖直沟道VC2c可分别穿过第三下电极结构ST1c和第三上电极结构ST2c。
在一些实施例中，在第一下电极结构ST1a和第一上电极结构ST2a以及第三下电极结构ST1c和第三上电极结构ST2c中的每一个中，第一上竖直沟道VC2a和第三上竖直沟道VC2c可从第一下竖直沟道VC1a和第三下竖直沟道VC1c朝着中心区CR偏移。另外，在第二下电极结构ST1b和第二上电极结构ST2b中，第二上竖直沟道VC2b可与第二下竖直沟道VC1b竖直地对齐。
例如，第一下电极结构ST1a和第一上电极结构ST2a可具有在第三方向D3上基本准确或大致地彼此对齐的侧壁。第一下电极结构ST1a的侧壁与其邻近的第一下竖直沟道VC1a之间的距离可大于第一上电极结构ST2a的侧壁与其邻近的第一上竖直沟道VC2a之间的距离。在该构造中，第一下电极结构ST1a的侧壁及其邻近的第一下竖直沟道VC1a可以以第一水平距离间隔开，并且第一上电极结构ST2a的侧壁及其邻近的第一上竖直沟道VC2a可以以与第一水平距离不同的第二水平距离间隔开。
彼此最邻近的第一上竖直沟道VC2a与第三上竖直沟道VC2c之间在第二方向D2上的距离可小于彼此最邻近的第一下竖直沟道VC1a与第三下竖直沟道VC1c之间在第二方向D2上的距离。另外，彼此邻近的第一上竖直沟道VC2a与第二上竖直沟道VC2b之间的距离可小于彼此邻近的第一下竖直沟道VC1a与第二下竖直沟道VC1b之间的距离。类似地，彼此邻近的第二上竖直沟道VC2b与第三上竖直沟道VC2c之间的距离可小于彼此邻近的第二下竖直沟道VC1b与第三下竖直沟道VC1c之间的距离。
根据一些实施例，如图16所示，下竖直沟道VC1可穿过下电极结构ST1，并且上竖直沟道VC2可穿过上电极结构ST2，并且连接至对应的下竖直沟道VC1。
下竖直沟道VC1可穿过下电极结构ST1并且与衬底100接触。下竖直沟道VC1中的每一个可具有小于上宽度的下宽度，并且具有倾斜的侧壁。
连接焊盘PAD1可形成在下竖直沟道VC1的各个顶端上或各个顶端处。连接焊盘PAD1可包括掺杂区或导电材料。例如，连接焊盘PAD1可被最上面的下绝缘层ILD1包围。最上面的下绝缘层ILD1可比其它下绝缘层ILD1更厚。
第一竖直绝缘图案VP1可包围下竖直沟道VC1中的每一个的侧壁。第一竖直绝缘图案VP1可在连接焊盘PAD1与最上面的下绝缘层ILD1之间延伸。第一竖直绝缘图案VP1可包括将数据存储在NAND闪速存储器装置中的数据存储层。例如，如图26所示，第一竖直绝缘图案VP1可包括构成数据存储层的隧道绝缘层TIL和电荷存储层CL。可替换地，第一竖直绝缘图案VP1可包括构成数据存储层的隧道绝缘层、电荷存储层和阻挡绝缘层。
上竖直沟道VC2可穿过上电极结构ST2并且与下竖直沟道VC1上的连接焊盘PAD1接触。上竖直沟道VC2和下竖直沟道VC1可具有基本相同的结构。上竖直沟道VC2中的每一个可具有小于上宽度的下宽度，并且上竖直沟道VC2的下宽度可小于下竖直沟道VC1的上宽度。上竖直沟道VC2的底表面可位于比连接焊盘PAD1的顶表面的水平更低的水平。
第二竖直绝缘图案VP2可包围上竖直沟道VC2中的每一个的侧壁。第二竖直绝缘图案VP2可在位线焊盘PAD2与最上面的上绝缘层ILD2之间延伸。第二竖直绝缘图案VP2和第一竖直绝缘图案VP1可具有基本相同的薄层结构。例如，第二竖直绝缘图案VP2可包括构成数据存储层的隧道绝缘层、电荷存储层以及(可选的)阻挡绝缘层。
位线焊盘PAD2可形成在上竖直沟道VC2的各个顶端上或各个顶端处。位线焊盘PAD2可包括掺杂区或导电材料。例如，位线焊盘PAD2的底表面可与最上面的上电极EL2的顶表面间隔开。
在一些实施例中，彼此邻近的下竖直沟道VC1可在第二方向D2上彼此间隔开第一间距。各下竖直沟道VC1的下部之间的第一下距离d1a可大于各下竖直沟道VC1的上部之间的第一上距离d2a。
在下竖直沟道VC1上，上竖直沟道VC2可在第二方向D2上以小于第一间距的第二间距彼此间隔开。各上竖直沟道VC2的下部之间的第二下距离d1b可大于各上竖直沟道VC2的上部之间的第二上距离d2b。各上竖直沟道VC2的上部之间的第二上距离d2b可小于各下竖直沟道VC1的上部之间的第一上距离d2a。
根据一些实施例，如图17所示，下竖直沟道VC1可在第二方向D2上彼此间隔开第一间距，并且上竖直沟道VC2可在第二方向D2上彼此间隔开大于第一间距的第三间距。上竖直沟道VC2的上部之间的第二上距离d2b可大于下竖直沟道VC1的上部之间的第一上距离d2a。
在一些实施例中，如图16和图17所示，与下电极结构ST1和上电极结构ST2的相对的侧壁相距最远的下竖直沟道VC1和上竖直沟道VC2可在第三方向D3上基本准确或大致地彼此对齐。
与下电极结构ST1和上电极结构ST2中的每一个的一个侧壁邻近的下竖直沟道VC1和上竖直沟道VC2可相对于下电极结构ST1和上电极结构ST2中的每一个的所述一个侧壁布置在不同距离。例如，如图16所示，上电极结构ST2的所述一个侧壁与其最外面的上竖直沟道VC2之间的距离可大于下电极结构ST1的所述一个侧壁与其最外面的下竖直沟道VC1之间的距离。可替换地，如图17所示，最外面的上竖直沟道VC2与上电极结构ST2的所述一个侧壁之间的距离可小于最外面的下竖直沟道VC1与下电极结构ST1的所述一个侧壁之间的距离。
根据一些实施例，如图18所示，下竖直沟道VC1上的连接焊盘PAD1可邻近于最上面的下电极EL1。例如，最上面的下电极EL1可包围连接焊盘PAD1。连接焊盘PAD1的底表面可位于最上面的下电极EL1的顶表面与底表面之间。上竖直沟道VC2的底表面可位于最上面的下电极EL1的顶表面下方。
根据一些实施例，如图19所示，构成下电极结构ST1的下电极EL1的数量可与构成上电极结构ST2的上电极EL2的数量不同。例如，下电极EL1的数量可大于上电极EL2的数量。下竖直沟道VC1在第三方向D3上的长度H1可大于上竖直沟道VC2在第三方向D3上的长度H2。在其它实施例中，下电极EL1的数量可小于上电极EL2的数量。
在一些实施例中，位线焊盘PAD2可具有比连接焊盘PAD1的厚度更大的厚度。位线焊盘PAD2的底表面可位于最上面的上电极EL2的顶表面与最上面的上绝缘层ILD2的顶表面之间。
根据图20的实施例，下竖直沟道VC1和上竖直沟道VC2中的每一个可具有小于上宽度的下宽度，并且下竖直沟道VC1的上宽度Wa可大于上竖直沟道VC2的上宽度Wb。
根据一些实施例，如图21所示，上竖直沟道VC2中的每一个可具有由最上面的下电极EL1包围的延伸的下部。在该构造中，上竖直沟道VC2的底表面可与连接焊盘PAD1的整个顶表面直接接触。例如，上竖直沟道VC2的下宽度可与下竖直沟道VC1的上宽度基本相同。
根据一些实施例，如图22所示，下竖直沟道VC1在其顶端可不具有连接焊盘，并且上竖直沟道VC2可与下竖直沟道VC1直接接触。上竖直沟道VC2的底表面可位于最上面的下电极EL1的底表面下方，并且上竖直沟道VC2的下部可与下竖直沟道VC1的内侧壁直接接触。
根据一些实施例，如图23所示，竖直沟道VC中的每一个可连续地穿过下电极结构ST1和上电极结构ST2。竖直沟道VC中的每一个可在其邻近于最上面的下电极EL1的部分处具有拐点。例如，竖直沟道VC可在其发生宽度变化的中间部分处具有拐点。竖直绝缘图案VP可包围竖直沟道VC的侧壁并且连续地穿过下电极结构ST1和上电极结构ST2。
图20和图21示出了上竖直沟道VC2与下竖直沟道VC1对齐，但是如上所述，上竖直沟道VC2中的至少一个可与其下方的下竖直沟道VC1不对齐。
在一些实施例中，如参照图7A和图7B至图14A和图14B的讨论，当制造三维半导体存储器装置时，下竖直沟道VC1和上竖直沟道VC2可不对准或弯曲。因此，如图24和图25所示，在单元阵列区的一部分上，上竖直沟道VC2的数量可变得与下竖直沟道VC1的数量不同。
例如，多个下竖直沟道VC1可穿过在第一方向D1上延伸的下电极结构ST1，并且多个上竖直沟道VC2可穿过在第一方向D1上延伸的上电极结构ST2。例如，如图24所示，沿着第二方向D2排列的下竖直沟道VC1的数量可大于沿着第二方向D2排列的上竖直沟道VC2的数量。在这种情况下，下竖直沟道VC1中的至少一个可为未电连接至上竖直沟道VC2的伪下竖直沟道DVC1。伪下竖直沟道DVC1随后可被电浮置。
可替换地，如图25所示，沿着第二方向D2排列的下竖直沟道VC1的数量可小于沿着第二方向D2排列的上竖直沟道VC2的数量。在这种情况下，上竖直沟道VC2中的至少一个可为未电连接至下竖直沟道VC1因此被电浮置的伪上竖直沟道DVC2。
根据本发明构思的一些示例实施例，在单元阵列区的中心部分和边缘部分上，可调整沟道组之间的距离以改进上下竖直沟道与下竖直沟道之间的不对齐。结果，可将三维半导体装置制造为具有优秀的可靠性和高集成度。
虽然已经描述了一些示例实施例，但是本领域技术人员应该理解，在不脱离本发明构思的技术精神和必要特征的情况下，可作出各种改变和修改。本领域技术人员应该清楚，在不脱离本发明构思的范围和精神的情况下，可对其作出各种替代、修改和改变。

Claims (25)

1.一种三维半导体存储器装置，包括：
衬底；以及
第一沟道组、第二沟道组和第三沟道组，它们各自在衬底上在第一方向上排列，
所述第一沟道组至所述第三沟道组沿着与所述第一方向交叉的第二方向在所述衬底上彼此间隔开，
所述第一沟道组、所述第二沟道组和所述第三沟道组中的每一个包括在垂直于所述衬底的顶表面的第三方向上延伸的多个竖直沟道，
所述第一沟道组和所述第二沟道组在所述第二方向上彼此邻近，并且在所述第二方向上以第一距离间隔开，并且
所述第二沟道组和所述第三沟道组在所述第二方向上彼此邻近，并且在所述第二方向上以小于所述第一距离的第二距离间隔开。
2.根据权利要求1所述的三维半导体存储器装置，还包括：第一电极结构、第二电极结构和第三电极结构，它们沿着所述第一方向延伸，并且沿着所述第二方向彼此间隔开，其中
所述第一电极结构、所述第二电极结构和所述第三电极结构中的每一个包括沿着所述第三方向堆叠在彼此的顶部上的多个电极，并且
所述第一沟道组的竖直沟道、所述第二沟道组的竖直沟道和所述第三沟道组的竖直沟道分别穿过所述第一电极结构、所述第二电极结构和所述第三电极结构。
3.根据权利要求2所述的三维半导体存储器装置，其中，所述第一电极结构、所述第二电极结构和所述第三电极结构沿着所述第二方向以相等距离间隔开。
4.根据权利要求2所述的三维半导体存储器装置，其中，所述第一电极结构、所述第二电极结构和所述第三电极结构在所述第二方向上具有实质上相同的宽度。
5.根据权利要求2所述的三维半导体存储器装置，还包括：
所述第一电极结构上的第一上电极结构，所述第一上电极结构包括沿着所述第三方向堆叠的多个上电极；以及
多个上竖直沟道，它们穿过所述第一上电极结构并且对应地连接至穿过所述第一电极结构的竖直沟道，其中
所述多个上竖直沟道中的邻近的各个上竖直沟道的上部之间的距离小于穿过所述第一电极结构的邻近的各个竖直沟道的上部之间的距离。
6.根据权利要求5所述的三维半导体存储器装置，其中，所述第一电极结构和所述第一上电极结构在所述第二方向上具有实质上相同的宽度，
所述竖直沟道之一同与其邻近的第一电极结构的第一侧壁以第一水平距离间隔开，并且
所述上竖直沟道之一同与其邻近的第一上电极结构的第一侧壁以第二水平距离间隔开，并且
所述第二水平距离与所述第一水平距离不同。
7.根据权利要求1所述的三维半导体存储器装置，其中，
所述竖直沟道包括沿着所述第二方向按次序排列的第一竖直沟道、第二竖直沟道和第三竖直沟道，
第一竖直沟道的下部、第二竖直沟道的下部和第三竖直沟道的下部以第一下距离彼此间隔开，并且
所述第一竖直沟道的上部和所述第二竖直沟道的上部以第一上距离间隔开，所述第二竖直沟道的上部和所述第三竖直沟道的上部以小于所述第一上距离的第二上距离间隔开，并且所述第一上距离和所述第二上距离小于所述第一下距离。
8.根据权利要求1所述的三维半导体存储器装置，还包括：多个第三沟道组，其中，
所述衬底包括第一边缘区、第二边缘区和所述第一边缘区与所述第二边缘区之间的中心区，
所述第一沟道组和所述第二沟道组设置在所述第一边缘区和所述第二边缘区中的每一个上，并且
所述多个第三沟道组包括所述第三沟道组并且位于所述中心区上，
所述多个第三沟道组以小于所述第二距离的第三距离彼此间隔开。
9.根据权利要求8所述的三维半导体存储器装置，其中，
所述多个第三沟道组中的每一个包括多个第三竖直沟道，
所述多个第三沟道组沿着所述第一方向排列，并且
所述第一沟道组包括在相对于所述第一方向和所述第二方向的斜线方向上排列的多个第一竖直沟道。
10.根据权利要求1所述的三维半导体存储器装置，还包括：所述衬底上的电极结构，其中
所述电极结构在所述衬底上沿着所述第二方向延伸，
所述电极结构包括沿着所述第三方向堆叠的多个电极，并且
所述第一沟道组的竖直沟道、所述第二沟道组的竖直沟道和所述第三沟道组的竖直沟道共同地穿过所述电极结构。
11.根据权利要求1所述的三维半导体存储器装置，还包括：
所述衬底上的上电极结构；以及
分别位于所述第一沟道组、所述第二沟道组和所述第三沟道组上的第一上沟道组、第二上沟道组和第三上沟道组，所述第一上沟道组至所述第三上沟道组中的每一个包括穿过所述上电极结构的多个上沟道，
其中，所述第一上沟道组和所述第二上沟道组在所述第二方向上彼此邻近，并且以小于所述第一距离的第三距离间隔开。
12.根据权利要求11所述的三维半导体存储器装置，其中，所述第二上沟道组和所述第三上沟道组在所述第二方向上彼此邻近，并且以小于所述第三距离的第四距离间隔开。
13.一种三维半导体存储器装置，包括：
衬底；
所述衬底上的下电极结构，所述下电极结构包括竖直地堆叠在所述衬底上的多个下电极；
穿过所述下电极结构的多个下竖直沟道；
所述下电极结构上的上电极结构，所述上电极结构包括竖直地堆叠在所述下电极结构上的多个上电极；以及
穿过所述上电极结构的多个上竖直沟道，所述多个上竖直沟道连接至所述多个下竖直沟道，
彼此邻近的所述多个下竖直沟道的上部之间的第一距离与彼此邻近的所述多个上竖直沟道的上部之间的第二距离不同。
14.根据权利要求13所述的三维半导体存储器装置，其中，所述第二距离小于所述第一距离。
15.根据权利要求13所述的三维半导体存储器装置，其中，所述多个上竖直沟道中的邻近的各个上竖直沟道的下部之间的距离与所述第一距离实质上相同。
16.根据权利要求13所述的三维半导体存储器装置，其中，所述多个下竖直沟道中的每一个的上宽度大于所述多个上竖直沟道中的每一个的上宽度。
17.根据权利要求13所述的三维半导体存储器装置，其中，所述多个下竖直沟道和所述多个上竖直沟道中的每一个的下宽度小于上宽度。
18.根据权利要求13所述的三维半导体存储器装置，其中，
所述下电极结构和所述上电极结构中的每一个的第一侧壁垂直于所述衬底，
所述多个下竖直沟道包括与所述下电极结构的第一侧壁以第一水平距离间隔开的第一下竖直沟道，并且
所述多个上竖直沟道包括与所述上电极结构的第一侧壁以与所述第一水平距离不同的第二水平距离间隔开的第一上竖直沟道，并且所述第一上竖直沟道连接至所述第一下竖直沟道。
19.根据权利要求13所述的三维半导体存储器装置，其中，所述多个下电极的数量与所述多个上电极的数量不同。
20.根据权利要求13所述的三维半导体存储器装置，还包括：
所述多个下竖直沟道与所述多个上竖直沟道之间的连接焊盘，其中，
所述多个下电极中的最上面的下电极包围所述连接焊盘。
21.一种三维半导体存储器装置，包括：
衬底；
所述衬底上的第一下沟道组和第二下沟道组，所述第一下沟道组和所述第二下沟道组各自包括所述衬底上的多个下竖直沟道，所述第一下沟道组和所述第二下沟道组以第一距离间隔开；以及
所述衬底上的第一上沟道组和第二上沟道组，所述第一上沟道组和所述第二上沟道组的高度高于所述第一下沟道组的高度和所述第二下沟道组的高度，所述第一上沟道组和所述第二上沟道组各自包括对应地连接至所述多个下竖直沟道的多个上竖直沟道，所述第一上沟道组和所述第二上沟道组以小于所述第一距离的第二距离间隔开。
22.根据权利要求21所述的三维半导体存储器装置，其中，
所述第一上沟道组的上竖直沟道与所述第一下沟道组的下竖直沟道竖直地对齐，并且
所述第二上沟道组的上竖直沟道与所述第二下沟道组的下竖直沟道在竖直方向上不对齐。
23.根据权利要求21所述的三维半导体存储器装置，其中，
所述第一下沟道组的下竖直沟道的上部以第一上距离间隔开，并且
所述第一上沟道组的上竖直沟道的上部以小于所述第一上距离的第二上距离间隔开。
24.根据权利要求21所述的三维半导体存储器装置，其中，所述下竖直沟道和所述上竖直沟道具有实质上相同的宽度。
25.根据权利要求21所述的三维半导体存储器装置，还包括：
在所述衬底上彼此间隔开的第一下电极结构和第二下电极结构；以及
分别位于所述第一下电极结构和所述第二下电极结构上的第一上电极结构和第二上电极结构，其中，
所述第一下结构和所述第二下电极结构中的每一个包括多个竖直堆叠的下电极，
所述第一上电极结构和所述第二上电极结构中的每一个包括多个竖直堆叠的上电极，并且
所述第一下电极结构和所述第二下电极结构具有实质上相同的宽度。
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