KR102517334B1 - 선택기를 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 하부 워드 라인을 갖는 하부 적층 구조체를 포함한다. 상기 하부 적층 구조체 상에 배치되고 상부 워드 라인을 갖는 상부 적층 구조체가 제공된다. 상기 하부 적층 구조체 및 상기 상부 적층 구조체와 인접한 디코더(Decoder)가 배치된다. 상기 디코더에 신호 배선이 접속된다. 상기 신호 배선에 접속되고, 상기 하부 워드 라인에 접속된 하단 선택기가 배치된다. 상기 신호 배선에 접속되며, 상기 하단 선택기와 이격되고, 상기 상부 워드 라인에 접속된 상단 선택기가 배치된다.

Description

선택기를 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING SELECTOR}
선택기(selector)를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 다수의 적층 구조체를 수직하게 형성하는 기술이 시도되고 있다. 어드레스 신호 배선의 수는 점점 증가하고 있다. 배선 수의 증가는 고집적화를 난해하게 한다. 하나의 배선에 두 개의 구성을 접속하는 기술은 불필요한 전력 소모의 증가를 유발한다.
본 개시의 실시예들에 따른 과제는 고집적화에 유리하고 낮은 전력 소모를 보이는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 다수의 하부 워드 라인 및 다수의 하부 절연층이 번갈아 가며 반복적으로 적층된 하부 적층 구조체를 포함한다. 상기 하부 적층 구조체를 관통하는 다수의 하부 채널 구조체가 제공된다. 상기 하부 적층 구조체 상에 배치되고 다수의 상부 워드 라인 및 다수의 상부 절연층이 번갈아 가며 반복적으로 적층된 상부 적층 구조체가 제공된다. 상기 다수의 하부 채널 구조체와 이격되고 상기 상부 적층 구조체를 관통하는 다수의 상부 채널 구조체가 배치된다. 상기 하부 적층 구조체 및 상기 상부 적층 구조체와 인접한 디코더(Decoder)가 배치된다. 상기 디코더에 접속된 다수의 신호 배선이 배치된다. 상기 다수의 하부 워드 라인에 접속된 다수의 하단 선택기가 배치된다. 상기 다수의 상부 워드 라인에 접속된 다수의 상단 선택기가 배치된다. 상기 다수의 신호 배선의 각각은 상기 다수의 하단 선택기 중 대응하는 하나에 접속되고 그리고 상기 다수의 상단 선택기 중 대응하는 하나에 접속된다.
본 개시의 실시예들에 따른 반도체 소자는 다수의 하부 워드 라인 및 다수의 하부 절연층이 번갈아 가며 반복적으로 적층된 하부 적층 구조체를 포함한다. 상기 하부 적층 구조체를 관통하는 다수의 하부 채널 구조체가 제공된다. 상기 하부 적층 구조체 상에 배치되고 다수의 상부 워드 라인 및 다수의 상부 절연층이 번갈아 가며 반복적으로 적층된 상부 적층 구조체가 제공된다. 상기 다수의 하부 채널 구조체와 이격되고 상기 상부 적층 구조체를 관통하는 다수의 상부 채널 구조체가 제공된다. 상기 하부 적층 구조체 및 상기 상부 적층 구조체와 인접한 디코더(Decoder)가 배치된다. 상기 디코더에 접속된 신호 배선이 배치된다. 상기 신호 배선에 접속되고, 상기 다수의 하부 워드 라인 중 대응하는 하나에 접속된 하단 선택기가 배치된다. 상기 하단 선택기와 이격되고, 상기 신호 배선에 접속되며, 상기 다수의 상부 워드 라인 중 대응하는 하나에 접속된 상단 선택기가 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 하부 워드 라인을 갖는 하부 적층 구조체를 포함한다. 상기 하부 적층 구조체 상에 배치되고 상부 워드 라인을 갖는 상부 적층 구조체가 제공된다. 상기 하부 적층 구조체 및 상기 상부 적층 구조체와 인접한 디코더(Decoder)가 배치된다. 상기 디코더에 신호 배선이 접속된다. 상기 신호 배선에 접속되고, 상기 하부 워드 라인에 접속된 하단 선택기가 배치된다. 상기 신호 배선에 접속되며, 상기 하단 선택기와 이격되고, 상기 상부 워드 라인에 접속된 상단 선택기가 배치된다.
본 개시의 실시예들에 따르면, 다수의 신호 배선, 다수의 하단 선택기, 및 다수의 상단 선택기가 제공된다. 상기 다수의 하단 선택기 및 상기 다수의 상단 선택기의 접속 구성은 배선의 수를 최소화하면서 전력 소모 감소에 유리할 수 있다. 고집적화에 유리하고 낮은 전력 소모를 보이는 반도체 소자를 구현할 수 있다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 회로도이다.
도 2는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 3 내지 도 6은 도 2의 일부분을 보여주는 확대도들이다.
도 7 내지 도 9는 본 개시에 따른 실시예로서, 반도체 소자의 일부 구성 요소를 설명하기 위한 단면도들이다.
도 10 내지 도 14는 도 2의 일부분을 보여주는 확대도들이다.
도 15 및 도 16은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 17은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 회로도이다.
도 18 내지 도 22는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 회로도이다. 본 개시의 실시예에 따른 반도체 소자는 VNAND 또는 3D 플래시 메모리와 같은 비-휘발성 메모리를 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 하부 적층 구조체(ST1), 다수의 하부 비트 라인(B11, B12), 다수의 상부 비트 라인(B21, B22), 상부 적층 구조체(ST2), 다수의 하단 선택기(SS11, SS12, SS13, SS14), 다수의 상단 선택기(SS21, SS22, SS23, SS24), 및 디코더(decoder; XD)를 포함할 수 있다. 일 실시예에서, 상기 디코더(XD)는 어드레스 디코더(Address Decoder) 또는 엑스-디코더(X-Decoder)에 해당될 수 있다.
상기 하부 적층 구조체(ST1)는 하부 소스 라인(C11) 및 다수의 하부 스트링(NS11, NS12, NS13, NS14)을 포함할 수 있다. 상기 다수의 하부 스트링(NS11, NS12, NS13, NS14)의 각각은 하부 접지 선택 트랜지스터(ground select transistor; GST1), 다수의 하부 메모리 셀(MC11, MC12, MC13, MC14), 및 하부 스트링 선택 트랜지스터(string select transistor; SST1)를 포함할 수 있다. 상기 하부 접지 선택 트랜지스터(GST1)는 하부 접지 선택 라인(ground select line; G11)에 접속될 수 있다. 상기 다수의 하부 메모리 셀(MC11, MC12, MC13, MC14)의 각각은 다수의 하부 워드 라인(W11, W12, W13, W14) 중 대응하는 하나에 접속될 수 있다. 상기 하부 스트링 선택 트랜지스터(SST1)는 다수의 하부 스트링 선택 라인(string select line; S11, S12) 중 대응하는 하나에 접속될 수 있다.
상기 상부 적층 구조체(ST2)는 상부 소스 라인(C21) 및 다수의 상부 스트링(NS21, NS22, NS23, NS24)을 포함할 수 있다. 상기 다수의 상부 스트링(NS21, NS22, NS23, NS24)의 각각은 상부 접지 선택 트랜지스터(GST2), 다수의 상부 메모리 셀(MC21, MC22, MC23, MC24), 및 상부 스트링 선택 트랜지스터(SST2)를 포함할 수 있다. 상기 상부 접지 선택 트랜지스터(GST2)는 상부 접지 선택 라인(G21)에 접속될 수 있다. 상기 다수의 상부 메모리 셀(MC21, MC22, MC23, MC24)의 각각은 다수의 상부 워드 라인(W21, W22, W23, W24) 중 대응하는 하나에 접속될 수 있다. 상기 상부 스트링 선택 트랜지스터(SST2)는 다수의 상부 스트링 선택 라인(S21, S22) 중 대응하는 하나에 접속될 수 있다.
상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)의 각각은 다수의 신호 배선(D1, D2, D3, D4) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)의 각각은 상기 다수의 하부 워드 라인(W11, W12, W13, W14) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)는 하단 선택 라인(SSG1)을 포함할 수 있다. 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 각각은 상기 다수의 신호 배선(D1, D2, D3, D4) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 각각은 상기 다수의 상부 워드 라인(W21, W22, W23, W24) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)는 상단 선택 라인(SSG2)을 포함할 수 있다.
도 2는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 제1 기판(21), 매립 도전층(23), 대체 도전성 라인(replacement conductive line; 25), 지지대(27), 다수의 하부 절연층(31), 하부 접지 선택 라인(G11), 다수의 하부 워드 라인(W11, W12, W13, W14), 하부 스트링 선택 라인(S11), 다수의 하부 채널 구조체(32), 다수의 하부 비트 라인(B11), 제1 절연층(41), 다수의 하부 콘택 플러그(43), 제2 절연층(45), 다수의 중간 패드(47), 다수의 상부 비트 라인(B21), 다수의 상부 절연층(51), 상부 스트링 선택 라인(S21), 다수의 상부 워드 라인(W21, W22, W23, W24), 상부 접지 선택 라인(G21), 다수의 상부 채널 구조체(52), 상부 소스 라인(C21), 제3 절연층(61), 제4 절연층(62), 다수의 상부 콘택 플러그(64), 제5 절연층(66), 다수의 상부 패드(67), 다수의 제1 전극(71A), 다수의 하단 선택 채널 구조체(73A), 다수의 제2 전극(79A), 다수의 제3 전극(71B), 다수의 상단 선택 채널 구조체(73B), 다수의 제4 전극(79B), 하단 선택 라인(SSG1), 상단 선택 라인(SSG2), 제6 절연층(81), 제7 절연층(82), 제8 절연층(83), 제9 절연층(84), 제10 절연층(89), 다수의 접합 패드(90), 제11 절연층(91), 다수의 신호 배선(D1, D2, D3, D4), 디코더(XD), 다수의 트랜지스터(93), 소자 분리 층(95), 및 제2 기판(99)을 포함할 수 있다.
상기 다수의 상부 채널 구조체(52)의 각각은 상부 소스 패드(59)를 포함할 수 있다. 상기 매립 도전층(23) 및 상기 대체 도전성 라인(25)은 하부 소스 라인(C11)을 구성할 수 있다. 상기 다수의 제1 전극(71A), 상기 다수의 하단 선택 채널 구조체(73A), 상기 다수의 제2 전극(79A), 및 상기 하단 선택 라인(SSG1)은 다수의 하단 선택기(SS11, SS12, SS13, SS14)를 구성할 수 있다. 상기 다수의 제3 전극(71B), 상기 다수의 상단 선택 채널 구조체(73B), 상기 다수의 제4 전극(79B), 및 상기 상단 선택 라인(SSG2)은 다수의 상단 선택기(SS21, SS22, SS23, SS24)를 구성할 수 있다.
일 실시예에서, 하부 적층 구조체(ST1)는 상기 매립 도전층(23), 상기 대체 도전성 라인(replacement conductive line; 25), 상기 지지대(27), 상기 다수의 하부 절연층(31), 상기 하부 접지 선택 라인(G11), 상기 다수의 하부 워드 라인(W11, W12, W13, W14), 및 상기 하부 스트링 선택 라인(S11)을 포함할 수 있다. 상부 적층 구조체(ST2)는 상기 다수의 상부 절연층(51), 상기 상부 스트링 선택 라인(S21), 상기 다수의 상부 워드 라인(W21, W22, W23, W24), 상기 상부 접지 선택 라인(G21), 상기 다수의 상부 채널 구조체(52), 및 상기 상부 소스 라인(C21)을 포함할 수 있다.
도 3 내지 도 6은 도 2의 일부분을 보여주는 확대도들이다.
도 3을 참조하면, 제1 하단 선택기(SS11)는 제1 전극(71A) 및 제2 전극(79A) 사이의 하단 선택 채널 구조체(73A)를 포함할 수 있다. 상기 하단 선택 채널 구조체(73A)는 하단 선택 라인(SSG1)을 관통할 수 있다. 상기 하단 선택 채널 구조체(73A)는 게이트 유전층(74), 채널층(75), 및 코어 층(76)을 포함할 수 있다. 상기 채널층(75)은 상기 코어 층(76)의 외측을 둘러쌀 수 있다. 상기 게이트 유전층(74)은 상기 채널층(75)의 외측을 둘러쌀 수 있다. 상기 게이트 유전층(74)은 상기 하단 선택 라인(SSG1) 및 상기 채널층(75) 사이에 개재될 수 있다.
상기 게이트 유전층(74)은 실리콘 산화물, 하이-케이 유전물(high-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 채널층(75)은 폴리실리콘, 비정질 실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 반도체 층을 포함할 수 있다. 상기 채널층(75)은 P형 불순물들을 포함할 수 있다. 일 실시예에서, 상기 채널층(75)의 양단들 내에 N형 불순물들을 갖는 반도체 층이 형성될 수 있다. 상기 코어 층(76)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(low-K dielectrics), 하이-케이 유전물(high-K dielectrics), 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
상기 게이트 유전층(74), 상기 채널층(75), 및 상기 코어 층(76)의 각각은 상기 제1 전극(71A) 및 상기 제2 전극(79A)에 직접적으로 접촉될 수 있다. 상기 제1 전극(71A) 및 상기 제2 전극(79A)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 일 실시예에서, 상기 제1 전극(71A) 및 상기 제2 전극(79A)의 각각은 N형 불순물들을 갖는 폴리실리콘 층을 포함할 수 있다. 상기 제1 전극(71A) 및 상기 제2 전극(79A)의 각각은 소스/드레인의 역할을 할 수 있다. 상기 하단 선택 라인(SSG1)은 게이트 전극의 역할을 할 수 있다. 상기 하단 선택 라인(SSG1), 상기 하단 선택 채널 구조체(73A), 상기 제1 전극(71A), 및 상기 제2 전극(79A)은 트랜지스터를 구성할 수 있다. 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)의 각각은 상기 제1 하단 선택기(SS11)와 실질적으로 동일한 구성을 포함할 수 있다.
제1 상단 선택기(SS21)는 제3 전극(71B) 및 제4 전극(79B) 사이의 상단 선택 채널 구조체(73B)를 포함할 수 있다. 상기 상단 선택 채널 구조체(73B)는 상단 선택 라인(SSG2)을 관통할 수 있다. 상기 상단 선택 채널 구조체(73B)는 상기 하단 선택 채널 구조체(73A)와 실질적으로 동일한 구성을 포함할 수 있다. 상기 게이트 유전층(74), 상기 채널층(75), 및 상기 코어 층(76)의 각각은 상기 제3 전극(71B) 및 상기 제4 전극(79B)에 직접적으로 접촉될 수 있다. 상기 제3 전극(71B) 및 상기 제4 전극(79B)의 각각은 상기 제1 전극(71A) 또는 상기 제2 전극(79A)과 실질적으로 동일한 구성을 포함할 수 있다. 상기 제3 전극(71B) 및 상기 제4 전극(79B)의 각각은 소스/드레인의 역할을 할 수 있다. 상기 상단 선택 라인(SSG2)은 게이트 전극의 역할을 할 수 있다. 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 각각은 상기 제1 상단 선택기(SS21)와 실질적으로 동일한 구성을 포함할 수 있다.
도 4를 참조하면, 채널층(75)은 코어 층(76)의 일단을 감쌀 수 있다.
제1 전극(71A) 또는 제3 전극(71B)은 게이트 유전층(74) 및 상기 채널층(75)에 직접적으로 접촉될 수 있다.
도 5를 참조하면, 하단 선택 채널 구조체(73A)는 게이트 유전층(74), 채널층(75), 코어 층(76), 및 선택 패드(77)를 포함할 수 있다. 상기 선택 패드(77)는 상기 채널층(75) 및 제2 전극(79A) 사이에 배치될 수 있다. 상기 선택 패드(77)는 N형 불순물들을 갖는 폴리실리콘 층을 포함할 수 있다. 상기 선택 패드(77)는 소스/드레인의 역할을 할 수 있다. 상단 선택 채널 구조체(73B)는 상기 하단 선택 채널 구조체(73A)와 실질적으로 동일한 구성을 포함할 수 있다.
도 6을 참조하면, 하단 선택 채널 구조체(73A)는 채널층(75) 및 상기 채널층(75)의 외측을 둘러싸는 게이트 유전층(74)을 포함할 수 있다.
도 7 내지 도 9는 본 개시에 따른 실시예로서, 반도체 소자의 일부 구성 요소를 설명하기 위한 단면도들이다.
도 7을 참조하면, 제1 하단 선택기(SS11)는 다수의 제1 전극(71AA, 71AB), 다수의 하단 선택 채널 구조체(73AA, 73AB, 73AC), 및 다수의 제2 전극(79AA, 79AB)을 포함할 수 있다. 상기 다수의 하단 선택 채널 구조체(73AA, 73AB, 73AC)의 각각은 하단 선택 라인(SSG1)을 관통할 수 있다. 상기 다수의 제1 전극(71AA, 71AB), 상기 다수의 하단 선택 채널 구조체(73AA, 73AB, 73AC), 상기 다수의 제2 전극(79AA, 79AB), 및 상기 하단 선택 라인(SSG1)은 다수의 수직 트랜지스터를 구성할 수 있다. 상기 제1 하단 선택기(SS11)는 직렬 접속된 다수의 수직 트랜지스터를 포함할 수 있다.
상기 다수의 하단 선택기(SS11, SS12, SS13, SS14) 및 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 각각은 상기 제1 하단 선택기(SS11)와 실질적으로 동일한 구성을 포함하거나 상기 제1 하단 선택기(SS11)와 유사한 구성을 포함할 수 있다.
도 8을 참조하면, 제1 하단 선택기(SS11)는 제1 전극(71A), 다수의 하단 선택 채널 구조체(73AA, 73AB), 및 제2 전극(79A)을 포함할 수 있다. 상기 다수의 하단 선택 채널 구조체(73AA, 73AB)의 각각은 하단 선택 라인(SSG1)을 관통할 수 있다. 상기 제1 하단 선택기(SS11)는 병렬 접속된 다수의 수직 트랜지스터를 포함할 수 있다. 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14) 및 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 각각은 상기 제1 하단 선택기(SS11)와 실질적으로 동일한 구성을 포함하거나 상기 제1 하단 선택기(SS11)와 유사한 구성을 포함할 수 있다.
도 9를 참조하면, 제1 하단 선택기(SS11)는 다수의 제1 전극(71AA, 71AB), 다수의 하단 선택 채널 구조체(73AA, 73AB, 73AC, 73AD, 73AE, 73AF), 및 다수의 제2 전극(79AA, 79AB)을 포함할 수 있다. 상기 다수의 하단 선택 채널 구조체(73AA, 73AB, 73AC, 73AD, 73AE, 73AF)의 각각은 하단 선택 라인(SSG1)을 관통할 수 있다. 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14) 및 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 각각은 상기 제1 하단 선택기(SS11)와 실질적으로 동일한 구성을 포함하거나 상기 제1 하단 선택기(SS11)와 유사한 구성을 포함할 수 있다.
도 10 내지 도 14는 도 2의 일부분을 보여주는 확대도들이다.
도 10을 참조하면, 하부 채널 구조체(32)는 제1 하부 워드 라인(W11)을 관통할 수 있다. 상기 하부 채널 구조체(32)는 하부 정보 저장 패턴(36), 하부 채널 패턴(37), 및 하부 코어 패턴(38)을 포함할 수 있다. 상기 하부 채널 패턴(37)은 상기 하부 코어 패턴(38)의 외측을 둘러쌀 수 있다. 상기 하부 정보 저장 패턴(36)은 상기 하부 채널 패턴(37)의 외측을 둘러쌀 수 있다. 상기 하부 정보 저장 패턴(36)은 상기 하부 채널 패턴(37)의 외측을 둘러싸는 하부 터널 절연 층(33), 상기 하부 터널 절연 층(33)의 외측을 둘러싸는 하부 전하 저장 층(34), 및 상기 하부 전하 저장 층(34)의 외측을 둘러싸는 하부 블로킹 층(35)을 포함할 수 있다. 상기 하부 블로킹 층(35)은 상기 하부 전하 저장 층(34) 및 상기 제1 하부 워드 라인(W11) 사이에 개재될 수 있다.
상기 하부 터널 절연 층(33)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 하부 전하 저장 층(34)은 실리콘 질화물과 같은 절연층을 포함할 수 있다. 상기 하부 블로킹 층(35)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 하부 채널 패턴(37)은 폴리실리콘, 비정질 실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 반도체 층을 포함할 수 있다. 상기 하부 채널 패턴(37)은 P형 불순물들을 포함할 수 있다. 상기 하부 코어 패턴(38)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(low-K dielectrics), 하이-케이 유전물(high-K dielectrics), 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
도 11을 참조하면, 상부 채널 구조체(52)는 제1 상부 워드 라인(W21)을 관통할 수 있다. 상기 상부 채널 구조체(52)는 상부 정보 저장 패턴(56), 상부 채널 패턴(57), 및 상부 코어 패턴(58)을 포함할 수 있다. 상기 상부 채널 패턴(57)은 상기 상부 코어 패턴(58)의 외측을 둘러쌀 수 있다. 상기 상부 정보 저장 패턴(56)은 상기 상부 채널 패턴(57)의 외측을 둘러쌀 수 있다. 상기 상부 정보 저장 패턴(56)은 상기 상부 채널 패턴(57)의 외측을 둘러싸는 상부 터널 절연 층(53), 상기 상부 터널 절연 층(53)의 외측을 둘러싸는 상부 전하 저장 층(54), 및 상기 상부 전하 저장 층(54)의 외측을 둘러싸는 상부 블로킹 층(55)을 포함할 수 있다. 상기 상부 블로킹 층(55)은 상기 상부 전하 저장 층(54) 및 상기 제1 상부 워드 라인(W21) 사이에 개재될 수 있다. 상기 상부 터널 절연 층(53), 상기 상부 전하 저장 층(54), 상기 상부 블로킹 층(55), 상기 상부 채널 패턴(57), 및 상기 상부 코어 패턴(58)은 상기 하부 터널 절연 층(33), 상기 하부 전하 저장 층(34), 상기 하부 블로킹 층(35), 상기 하부 채널 패턴(37), 및 상기 하부 코어 패턴(38)과 유사한 물질을 포함할 수 있다.
도 12를 참조하면, 하부 채널 구조체(32) 상에 하부 비트 라인(B11)이 배치될 수 있다. 상기 하부 채널 구조체(32)는 하부 스트링 선택 라인(string select line; S11)을 관통할 수 있다. 상기 하부 채널 구조체(32)는 하부 정보 저장 패턴(36), 하부 채널 패턴(37), 하부 코어 패턴(38), 및 하부 비트 패드(39)를 포함할 수 있다. 상기 하부 비트 패드(39)는 상기 하부 채널 패턴(37) 및 상기 하부 비트 라인(B11) 사이에 배치될 수 있다. 상기 하부 비트 패드(39)는 N형 불순물들을 갖는 폴리실리콘 층을 포함할 수 있다. 상기 하부 비트 패드(39)는 소스/드레인의 역할을 할 수 있다.
도 13을 참조하면, 상부 비트 라인(B21) 상에 상부 채널 구조체(52)가 배치될 수 있다. 상기 상부 채널 구조체(52)는 상부 스트링 선택 라인(string select line; S21)을 관통할 수 있다.
도 14를 참조하면, 대체 도전성 라인(replacement conductive line; 25)은 하부 정보 저장 패턴(36)을 관통하여 하부 채널 패턴(37)의 측면에 직접적으로 접촉될 수 있다. 매립 도전층(23) 및 상기 대체 도전성 라인(25)은 하부 소스 라인(C11)을 구성할 수 있다. 상기 하부 채널 패턴(37)은 상기 하부 소스 라인(C11)에 전기적으로 접속될 수 있다.
도 1 내지 도 14를 다시 한번 참조하면, 상기 제1 기판(21) 상에 상기 하부 적층 구조체(ST1)가 배치될 수 있다. 상기 하부 적층 구조체(ST1)는 번갈아 가며 반복적으로 적층된 상기 다수의 하부 절연층(31) 및 상기 다수의 하부 워드 라인(W11, W12, W13, W14)을 포함할 수 있다. 상기 제1 기판(21) 및 상기 다수의 하부 워드 라인(W11, W12, W13, W14) 사이에 상기 하부 접지 선택 라인(G11)이 배치될 수 있다. 상기 제1 기판(21) 및 상기 하부 접지 선택 라인(G11) 사이에 차례로 적층된 상기 매립 도전층(23), 상기 대체 도전성 라인(replacement conductive line; 25), 및 상기 지지대(27)가 배치될 수 있다. 상기 다수의 하부 워드 라인(W11, W12, W13, W14) 상에 상기 다수의 하부 스트링 선택 라인(S11, S12)이 배치될 수 있다.
상기 다수의 하부 채널 구조체(32)는 상기 하부 적층 구조체(ST1)를 관통할 수 있다. 상기 다수의 하부 채널 구조체(32)의 각각은 상기 다수의 하부 절연층(31), 상기 다수의 하부 스트링 선택 라인(S11, S12), 상기 다수의 하부 워드 라인(W11, W12, W13, W14), 상기 하부 접지 선택 라인(G11), 상기 지지대(27), 및 상기 대체 도전성 라인(25)을 수직하게 관통하여 상기 매립 도전층(23)내에 침투될 수 있다. 상기 다수의 하부 채널 구조체(32)의 각각은 도 2, 도 10, 도 12, 및 도 14를 통하여 설명된 것과 유사한 구성을 포함할 수 있다.
상기 하부 접지 선택 라인(G11), 상기 다수의 하부 워드 라인(W11, W12, W13, W14), 및 상기 다수의 하부 스트링 선택 라인(S11, S12)의 가장자리들은 상기 제1 절연층(41)으로 덮일 수 있다. 상기 다수의 하부 콘택 플러그(43)의 각각은 상기 제1 절연층(41)을 관통하여 상기 하부 접지 선택 라인(G11), 상기 다수의 하부 워드 라인(W11, W12, W13, W14), 및 상기 다수의 하부 스트링 선택 라인(S11, S12) 중 대응하는 하나에 직접적으로 접촉될 수 있다.
상기 제2 절연층(45)은 상기 하부 적층 구조체(ST1) 및 상기 제1 절연층(41) 상을 덮을 수 있다. 상기 제2 절연층(45) 내에 상기 다수의 하부 비트 라인(B11, B12), 상기 다수의 상부 비트 라인(B21, B22), 및 상기 다수의 중간 패드(47)가 배치될 수 있다. 상기 다수의 하부 비트 라인(B11, B12), 상기 다수의 상부 비트 라인(B21, B22), 및 상기 다수의 중간 패드(47)는 실질적으로 동일한 레벨에 배치될 수 있다. 상기 다수의 상부 비트 라인(B21, B22)은 상기 다수의 하부 비트 라인(B11, B12)과 이격될 수 있다. 상기 다수의 상부 비트 라인(B21, B22)의 각각은 상기 다수의 하부 비트 라인(B11, B12) 사이에 배치될 수 있다. 상기 다수의 하부 비트 라인(B11, B12)은 상기 다수의 하부 채널 구조체(32)의 상단들에 접촉될 수 있다. 상기 다수의 중간 패드(47)는 상기 다수의 하부 콘택 플러그(43)의 상단들에 접촉될 수 있다.
상기 제2 절연층(45) 상에 상기 상부 적층 구조체(ST2)가 배치될 수 있다. 상기 상부 적층 구조체(ST2)는 번갈아 가며 반복적으로 적층된 상기 다수의 상부 절연층(51) 및 상기 다수의 상부 워드 라인(W21, W22, W23, W24)을 포함할 수 있다. 상기 제2 절연층(45) 및 상기 다수의 상부 워드 라인(W21, W22, W23, W24) 사이에 상기 다수의 상부 스트링 선택 라인(S21, S22)이 배치될 수 있다. 상기 다수의 상부 워드 라인(W21, W22, W23, W24) 상에 상기 상부 접지 선택 라인(G21)이 배치될 수 있다. 상기 상부 접지 선택 라인(G21) 상에 상기 상부 소스 라인(C21)이 배치될 수 있다.
상기 다수의 상부 채널 구조체(52)는 상기 상부 적층 구조체(ST2)를 관통할 수 있다. 상기 다수의 상부 채널 구조체(52)는 상기 다수의 하부 채널 구조체(32)와 이격될 수 있다. 상기 다수의 상부 채널 구조체(52)의 각각은 상기 다수의 상부 절연층(51), 상기 상부 접지 선택 라인(G21), 상기 다수의 상부 워드 라인(W21, W22, W23, W24), 및 상기 다수의 상부 스트링 선택 라인(S21, S22)을 수직하게 관통하여 상기 다수의 상부 비트 라인(B21, B22) 중 대응하는 하나에 접촉될 수 있다. 상기 다수의 상부 채널 구조체(52)의 각각은 도 2, 도 11, 및 도 13을 통하여 설명된 것과 유사한 구성을 포함할 수 있다. 상기 상부 소스 라인(C21)은 상기 다수의 상부 채널 구조체(52)의 상단들에 접촉될 수 있다. 상기 다수의 하부 비트 라인(B11, B12) 및 상기 다수의 상부 비트 라인(B21, B22)은 상기 하부 적층 구조체(ST1) 및 상기 상부 적층 구조체(ST2)의 사이에 인접하게 배치될 수 있다.
상기 제2 절연층(45) 상에 상기 상부 접지 선택 라인(G21), 상기 다수의 상부 워드 라인(W21, W22, W23, W24), 및 상기 다수의 상부 스트링 선택 라인(S21, S22)의 가장자리들을 덮는 상기 제4 절연층(62)이 배치될 수 있다. 상기 다수의 상부 콘택 플러그(64) 중 몇몇은 상기 제4 절연층(62)을 관통하여 상기 상부 접지 선택 라인(G21), 상기 다수의 상부 워드 라인(W21, W22, W23, W24), 및 상기 다수의 상부 스트링 선택 라인(S21, S22)에 접촉될 수 있다. 상기 다수의 상부 콘택 플러그(64) 중 다른 몇몇은 상기 제4 절연층(62)을 관통하여 상기 다수의 중간 패드(47)에 접촉될 수 있다.
상기 상부 적층 구조체(ST2) 상에 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14) 및 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)가 배치될 수 있다. 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14) 및 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 각각은 도 2 내지 도 9를 통하여 설명된 것과 유사한 구성을 포함할 수 있다.
예를들면, 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)는 상기 하단 선택 라인(SSG1), 상기 하단 선택 라인(SSG1)을 관통하는 상기 다수의 하단 선택 채널 구조체(73A), 상기 다수의 하단 선택 채널 구조체(73A) 및 상기 다수의 하부 워드 라인(W11, W12, W13, W14) 사이의 상기 다수의 제1 전극(71A), 그리고 상기 다수의 하단 선택 채널 구조체(73A) 및 상기 다수의 신호 배선(D1, D2, D3, D4) 사이의 상기 다수의 제2 전극(79A)을 포함할 수 있다. 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)는 상기 하단 선택 라인(SSG1)과 이격된 상기 상단 선택 라인(SSG2), 상기 상단 선택 라인(SSG2)을 관통하는 상기 다수의 상단 선택 채널 구조체(73B), 상기 다수의 상단 선택 채널 구조체(73B) 및 상기 다수의 상부 워드 라인(W21, W22, W23, W24) 사이의 상기 다수의 제3 전극(71B), 그리고 상기 다수의 상단 선택 채널 구조체(73B) 및 상기 다수의 신호 배선(D1, D2, D3, D4) 사이의 상기 다수의 제4 전극(79B)을 포함할 수 있다. 상기 상단 선택 라인(SSG2)은 상기 하단 선택 라인(SSG1)과 실질적으로 동일한 레벨에 배치될 수 있다.
상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)의 각각은 상기 다수의 하부 워드 라인(W11, W12, W13, W14) 중 대응하는 하나에 접속될 수 있다. 예를들면, 상기 다수의 하단 선택 채널 구조체(73A)의 각각은 상기 다수의 제1 전극(71A), 상기 다수의 상부 콘택 플러그(64), 상기 다수의 중간 패드(47), 및 상기 다수의 하부 콘택 플러그(43)를 경유하여 상기 다수의 하부 워드 라인(W11, W12, W13, W14) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 각각은 상기 다수의 상부 워드 라인(W21, W22, W23, W24) 중 대응하는 하나에 접속될 수 있다. 예를들면, 상기 다수의 상단 선택 채널 구조체(73B)의 각각은 상기 다수의 제3 전극(71B) 및 상기 다수의 상부 콘택 플러그(64)를 경유하여 상기 다수의 상부 워드 라인(W21, W22, W23, W24) 중 대응하는 하나에 접속될 수 있다.
상기 다수의 하단 선택기(SS11, SS12, SS13, SS14) 및 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24) 상에 상기 디코더(XD)가 배치될 수 있다. 상기 다수의 신호 배선(D1, D2, D3, D4)의 각각은 상기 디코더(XD)에 접속될 수 있다. 상기 다수의 신호 배선(D1, D2, D3, D4)의 각각은 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14) 중 대응하는 하나에 접속되고, 그리고 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 신호 배선(D1, D2, D3, D4)의 각각은 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14) 중 대응하는 하나를 경유하여 상기 다수의 하부 워드 라인(W11, W12, W13, W14) 중 대응하는 하나에 접속되고, 그리고 상기 다수의 신호 배선(D1, D2, D3, D4)의 각각은 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24) 중 대응하는 하나를 경유하여 상기 다수의 상부 워드 라인(W21, W22, W23, W24) 중 대응하는 하나에 접속될 수 있다.
일 실시예에서, 제1 신호 배선(D1)은 제1 하단 선택기(SS11) 및 제1 상단 선택기(SS21)에 접속될 수 있다. 상기 제1 신호 배선(D1)은 상기 다수의 접합 패드(90) 중 대응하는 하나와, 상기 다수의 제2 전극(79A) 중 대응하는 하나와, 상기 다수의 하단 선택 채널 구조체(73A) 중 대응하는 하나와, 상기 다수의 제1 전극(71A) 중 대응하는 하나와, 상기 다수의 상부 콘택 플러그(64) 중 대응하는 하나와, 상기 다수의 중간 패드(47) 중 대응하는 하나와, 상기 다수의 하부 콘택 플러그(43) 중 대응하는 하나를 경유하여 제1 하부 워드 라인(W11)에 접속될 수 있다. 그리고, 상기 제1 신호 배선(D1)은 상기 다수의 접합 패드(90) 중 대응하는 하나와, 상기 다수의 제4 전극(79B) 중 대응하는 하나와, 상기 다수의 상단 선택 채널 구조체(73B) 중 대응하는 하나와, 상기 다수의 제3 전극(71B) 중 대응하는 하나와, 상기 다수의 상부 콘택 플러그(64) 중 대응하는 하나를 경유하여 제4 상부 워드 라인(W24)에 접속될 수 있다. 상기 제1 하부 워드 라인(W11)은 상기 다수의 하부 워드 라인(W11, W12, W13, W14) 중 최하층에 해당될 수 있다. 상기 제4 상부 워드 라인(W24)은 상기 다수의 상부 워드 라인(W21, W22, W23, W24) 중 최상층에 해당될 수 있다.
제2 신호 배선(D2)은 제2 하단 선택기(SS12) 및 제2 상단 선택기(SS22)에 접속될 수 있다. 상기 제2 신호 배선(D2)은 상기 제2 하단 선택기(SS12)를 경유하여 제2 하부 워드 라인(W12)에 접속될 수 있다. 그리고, 상기 제2 신호 배선(D2)은 상기 제2 상단 선택기(SS22)를 경유하여 제3 상부 워드 라인(W23)에 접속될 수 있다. 제3 신호 배선(D3)은 제3 하단 선택기(SS13) 및 제3 상단 선택기(SS23)에 접속될 수 있다. 상기 제3 신호 배선(D3)은 상기 제3 하단 선택기(SS13)를 경유하여 제3 하부 워드 라인(W13)에 접속될 수 있다. 그리고, 상기 제3 신호 배선(D3)은 상기 제3 상단 선택기(SS23)를 경유하여 제2 상부 워드 라인(W22)에 접속될 수 있다.
제4 신호 배선(D4)은 제4 하단 선택기(SS14) 및 제4 상단 선택기(SS24)에 접속될 수 있다. 상기 제4 신호 배선(D4)은 상기 제4 하단 선택기(SS14)를 경유하여 제4 하부 워드 라인(W14)에 접속될 수 있다. 그리고, 상기 제4 신호 배선(D4)은 상기 제4 상단 선택기(SS24)를 경유하여 제1 상부 워드 라인(W21)에 접속될 수 있다. 상기 제4 하부 워드 라인(W14)은 상기 다수의 하부 워드 라인(W11, W12, W13, W14) 중 최상층에 해당될 수 있다. 상기 제1 상부 워드 라인(W21)은 상기 다수의 상부 워드 라인(W21, W22, W23, W24) 중 최하층에 해당될 수 있다.
상기 다수의 하단 선택기(SS11, SS12, SS13, SS14) 및 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)는 단 선택기(stair selector)로 지칭될 수 있다. 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)는 상기 하단 선택 라인(SSG1)에 인가되는 전기 신호에 의하여 켜고/끌(ON/OFF) 수 있다. 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)는 상기 상단 선택 라인(SSG2)에 인가되는 전기 신호에 의하여 켜고/끌(ON/OFF) 수 있다. 예를들면, 상기 하단 선택 라인(SSG1)에 인가되는 전기 신호에 의하여 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)가 켜지고(ON) 상기 다수의 하부 워드 라인(W11, W12, W13, W14)이 동작하는 동안, 상기 다수의 상부 워드 라인(W21, W22, W23, W24)은 꺼질(OFF) 수 있다. 본 개시의 실시예들에 따르면, 상기 다수의 신호 배선(D1, D2, D3, D4), 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14), 및 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 접속 구성은 배선의 수를 최소화하면서 전력 소모 감소에 유리할 수 있다.
도 15 및 도 16은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 15를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 제12 절연층(97), 매립 도전층(23), 대체 도전성 라인(replacement conductive line; 25), 지지대(27), 다수의 하부 절연층(31), 하부 접지 선택 라인(G11), 다수의 하부 워드 라인(W11, W12, W13, W14), 하부 스트링 선택 라인(S11), 다수의 하부 채널 구조체(32), 다수의 하부 비트 라인(B11), 제1 절연층(41), 다수의 하부 콘택 플러그(43), 제2 절연층(45), 다수의 중간 패드(47), 다수의 상부 비트 라인(B21), 다수의 상부 절연층(51), 상부 스트링 선택 라인(S21), 다수의 상부 워드 라인(W21, W22, W23, W24), 상부 접지 선택 라인(G21), 다수의 상부 채널 구조체(52), 상부 소스 라인(C21), 제3 절연층(61), 제4 절연층(62), 다수의 상부 콘택 플러그(64), 제5 절연층(66), 다수의 상부 패드(67), 다수의 제1 전극(71A), 다수의 하단 선택 채널 구조체(73A), 다수의 제2 전극(79A), 다수의 제3 전극(71B), 다수의 상단 선택 채널 구조체(73B), 다수의 제4 전극(79B), 하단 선택 라인(SSG1), 상단 선택 라인(SSG2), 제6 절연층(81), 제7 절연층(82), 제8 절연층(83), 제9 절연층(84), 제10 절연층(89), 다수의 접합 패드(90), 제11 절연층(91), 다수의 신호 배선(D1, D2, D3, D4), 디코더(XD), 다수의 트랜지스터(93), 소자 분리 층(95), 및 제2 기판(99)을 포함할 수 있다.
도 16을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 제1 기판(21), 매립 도전층(23), 대체 도전성 라인(replacement conductive line; 25), 지지대(27), 다수의 하부 절연층(31), 하부 접지 선택 라인(G11), 다수의 하부 워드 라인(W11, W12, W13, W14), 하부 스트링 선택 라인(S11), 다수의 하부 채널 구조체(32), 다수의 하부 비트 라인(B11), 제1 절연층(41), 다수의 하부 콘택 플러그(43), 제2 절연층(45), 다수의 중간 패드(47), 다수의 상부 비트 라인(B21), 다수의 상부 절연층(51), 상부 스트링 선택 라인(S21), 다수의 상부 워드 라인(W21, W22, W23, W24), 상부 접지 선택 라인(G21), 다수의 상부 채널 구조체(52), 상부 소스 라인(C21), 제3 절연층(61), 제4 절연층(62), 다수의 상부 콘택 플러그(64), 제5 절연층(66), 다수의 상부 패드(67), 다수의 제1 전극(71A), 다수의 하단 선택 채널 구조체(73A), 다수의 제2 전극(79A), 다수의 제3 전극(71B), 다수의 상단 선택 채널 구조체(73B), 다수의 제4 전극(79B), 하단 선택 라인(SSG1), 상단 선택 라인(SSG2), 제6 절연층(81), 제7 절연층(82), 제8 절연층(83), 제9 절연층(84), 제11 절연층(91), 다수의 신호 배선(D1, D2, D3, D4), 및 디코더(XD)를 포함할 수 있다.
도 17은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 회로도이다.
도 17을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 하부 적층 구조체(ST1), 다수의 하부 비트 라인(B11, B12), 상부 적층 구조체(ST2), 다수의 상부 비트 라인(B21, B22), 다수의 하단 선택기(SS11, SS12, SS13, SS14), 다수의 상단 선택기(SS21, SS22, SS23, SS24), 및 디코더(decoder; XD)를 포함할 수 있다.
상기 하부 적층 구조체(ST1)는 하부 소스 라인(C11) 및 다수의 하부 스트링(NS11, NS12, NS13, NS14)을 포함할 수 있다. 상기 다수의 하부 스트링(NS11, NS12, NS13, NS14)의 각각은 하부 접지 선택 트랜지스터(ground select transistor; GST1), 다수의 하부 메모리 셀(MC11, MC12, MC13, MC14), 및 하부 스트링 선택 트랜지스터(string select transistor; SST1)를 포함할 수 있다. 상기 하부 접지 선택 트랜지스터(GST1)는 하부 접지 선택 라인(ground select line; G11)에 접속될 수 있다. 상기 다수의 하부 메모리 셀(MC11, MC12, MC13, MC14)의 각각은 다수의 하부 워드 라인(W11, W12, W13, W14) 중 대응하는 하나에 접속될 수 있다. 상기 하부 스트링 선택 트랜지스터(SST1)는 다수의 하부 스트링 선택 라인(string select line; S11, S12) 중 대응하는 하나에 접속될 수 있다.
상기 상부 적층 구조체(ST2)는 상부 소스 라인(C21) 및 다수의 상부 스트링(NS21, NS22, NS23, NS24)을 포함할 수 있다. 상기 다수의 상부 스트링(NS21, NS22, NS23, NS24)의 각각은 상부 접지 선택 트랜지스터(GST2), 다수의 상부 메모리 셀(MC21, MC22, MC23, MC24), 및 상부 스트링 선택 트랜지스터(SST2)를 포함할 수 있다. 상기 상부 접지 선택 트랜지스터(GST2)는 상부 접지 선택 라인(G21)에 접속될 수 있다. 상기 다수의 상부 메모리 셀(MC21, MC22, MC23, MC24)의 각각은 다수의 상부 워드 라인(W21, W22, W23, W24) 중 대응하는 하나에 접속될 수 있다. 상기 상부 스트링 선택 트랜지스터(SST2)는 다수의 상부 스트링 선택 라인(S21, S22) 중 대응하는 하나에 접속될 수 있다.
상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)의 각각은 다수의 신호 배선(D1, D2, D3, D4) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)의 각각은 상기 다수의 하부 워드 라인(W11, W12, W13, W14) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 하단 선택기(SS11, SS12, SS13, SS14)는 하단 선택 라인(SSG1)을 포함할 수 있다. 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 각각은 상기 다수의 신호 배선(D1, D2, D3, D4) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)의 각각은 상기 다수의 상부 워드 라인(W21, W22, W23, W24) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 상단 선택기(SS21, SS22, SS23, SS24)는 상단 선택 라인(SSG2)을 포함할 수 있다.
도 18 내지 도 22는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 18을 참조하면, 제1 기판(21) 상에 매립 도전층(23), 대체 도전성 라인(replacement conductive line; 25), 지지대(27), 다수의 하부 절연층(31), 하부 접지 선택 라인(G11), 다수의 하부 워드 라인(W11, W12, W13, W14), 하부 스트링 선택 라인(S11), 다수의 하부 채널 구조체(32), 다수의 하부 비트 라인(B11), 제1 절연층(41), 다수의 하부 콘택 플러그(43), 제2 절연층(45), 다수의 중간 패드(47), 및 다수의 상부 비트 라인(B21)이 형성될 수 있다.
상기 제1 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 매립 도전층(23)은 상기 제1 기판(21) 내에 N형 불순물들을 주입하여 형성될 수 있다. 상기 대체 도전성 라인(25)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 지지대(27)는 폴리실리콘 층을 포함할 수 있다. 상기 하부 접지 선택 라인(G11), 상기 다수의 하부 워드 라인(W11, W12, W13, W14), 상기 하부 스트링 선택 라인(S11), 상기 다수의 하부 비트 라인(B11), 상기 다수의 하부 콘택 플러그(43), 상기 다수의 중간 패드(47), 및 상기 다수의 상부 비트 라인(B21)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 다수의 하부 채널 구조체(32)는 도 2, 도 10, 도 12, 및 도 14를 통하여 설명된 것과 유사한 구성을 포함할 수 있다. 상기 다수의 하부 절연층(31), 상기 제1 절연층(41), 및 상기 제2 절연층(45)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 로우-케이 유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 19를 참조하면, 상기 다수의 하부 비트 라인(B11), 상기 다수의 상부 비트 라인(B21), 상기 다수의 중간 패드(47), 및 상기 제2 절연층(45) 상에 다수의 상부 절연층(51), 상부 스트링 선택 라인(S21), 다수의 상부 워드 라인(W21, W22, W23, W24), 상부 접지 선택 라인(G21), 다수의 상부 채널 구조체(52), 상부 소스 라인(C21), 제3 절연층(61), 제4 절연층(62), 및 다수의 상부 콘택 플러그(64)가 형성될 수 있다. 상기 다수의 상부 채널 구조체(52)의 각각은 상부 소스 패드(59)를 포함할 수 있다.
상기 상부 스트링 선택 라인(S21), 상기 다수의 상부 워드 라인(W21, W22, W23, W24), 상기 상부 접지 선택 라인(G21), 상기 상부 소스 라인(C21), 및 상기 다수의 상부 콘택 플러그(64)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 다수의 상부 채널 구조체(52)의 각각은 도 2, 도 11 및 도 13을 통하여 설명된 것과 유사한 구성을 포함할 수 있다. 상기 상부 소스 패드(59)는 N형 불순물들을 갖는 폴리실리콘 층을 포함할 수 있다. 상기 상부 소스 패드(59)는 소스/드레인의 역할을 할 수 있다. 상기 다수의 상부 절연층(51), 상기 제3 절연층(61), 및 상기 제4 절연층(62)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 로우-케이 유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 20을 참조하면, 상기 제3 절연층(61), 상기 제4 절연층(62), 및 상기 다수의 상부 콘택 플러그(64) 상에 제5 절연층(66), 다수의 상부 패드(67), 다수의 제1 전극(71A), 다수의 하단 선택 채널 구조체(73A), 다수의 제2 전극(79A), 다수의 제3 전극(71B), 다수의 상단 선택 채널 구조체(73B), 다수의 제4 전극(79B), 하단 선택 라인(SSG1), 상단 선택 라인(SSG2), 제6 절연층(81), 제7 절연층(82), 제8 절연층(83), 및 제9 절연층(84)이 형성될 수 있다.
상기 다수의 제1 전극(71A), 상기 다수의 하단 선택 채널 구조체(73A), 상기 다수의 제2 전극(79A), 상기 다수의 제3 전극(71B), 상기 다수의 상단 선택 채널 구조체(73B), 및 상기 다수의 제4 전극(79B)은 도 2 내지 도 9를 통하여 설명된 것과 유사한 구성을 포함할 수 있다. 상기 다수의 상부 패드(67), 상기 하단 선택 라인(SSG1), 및 상기 상단 선택 라인(SSG2)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 제5 절연층(66), 상기 제6 절연층(81), 상기 제7 절연층(82), 상기 제8 절연층(83), 및 상기 제9 절연층(84)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 로우-케이 유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 21을 참조하면, 제2 기판(99) 상에 다수의 트랜지스터(93), 소자 분리 층(95), 디코더(XD), 제11 절연층(91), 다수의 신호 배선(D1, D2, D3, D4), 제10 절연층(89), 및 다수의 접합 패드(90)가 형성될 수 있다.
상기 제2 기판(99)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 다수의 신호 배선(D1, D2, D3, D4) 및 상기 다수의 접합 패드(90)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 소자 분리 층(95), 상기 제10 절연층(89), 및 상기 제11 절연층(91)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 로우-케이 유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 22를 참조하면, 상기 제1 기판(21) 상에 상기 제2 기판(99)이 접합될 수 있다. 상기 제9 절연층(84), 상기 다수의 제2 전극(79A), 및 상기 다수의 제4 전극(79B)은 상기 제10 절연층(89) 및 상기 다수의 접합 패드(90)와 접합될 수 있다. 상기 다수의 접합 패드(90)의 각각은 상기 다수의 제2 전극(79A) 및 상기 다수의 제4 전극(79B) 중 대응하는 하나에 접속될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 제1 기판 23: 매립 도전층
25: 대체 도전성 라인 27: 지지대
31: 하부 절연층 32: 하부 채널 구조체
33: 하부 터널 절연 층 34: 하부 전하 저장 층
35: 하부 블로킹 층 36: 하부 정보 저장 패턴
37: 하부 채널 패턴 38: 하부 코어 패턴
39: 하부 비트 패드 41: 제1 절연층
43: 하부 콘택 플러그 45: 제2 절연층
47: 중간 패드 51: 상부 절연층
52: 상부 채널 구조체 53: 상부 터널 절연 층
54: 상부 전하 저장 층 55: 상부 블로킹 층
56: 상부 정보 저장 패턴 57: 상부 채널 패턴
58: 상부 코어 패턴 59: 상부 소스 패드
61: 제3 절연층 62: 제4 절연층
64: 상부 콘택 플러그 66: 제5 절연층
67: 상부 패드 71A: 제1 전극
73A: 하단 선택 채널 구조체 74: 게이트 유전층
75: 채널층 76: 코어 층
77: 선택 패드 79A: 제2 전극
71B: 제3 전극 73B: 상단 선택 채널 구조체
79B: 제4 전극 81: 제6 절연층
82: 제7 절연층 83: 제8 절연층
84: 제9 절연층 89: 제10 절연층
90: 접합 패드 91: 제11 절연층
93: 트랜지스터 95: 소자 분리 층
97: 제12 절연층 99: 제2 기판
ST1: 하부 적층 구조체 ST2: 상부 적층 구조체
B11, B12: 하부 비트 라인 B21, B22: 상부 비트 라인
C11: 하부 소스 라인 C21: 상부 소스 라인
G11: 하부 접지 선택 라인 G21: 상부 접지 선택 라인
GST1: 하부 접지 선택 트랜지스터(ground select transistor)
GST2: 상부 접지 선택 트랜지스터
NS11, NS12, NS13, NS14: 하부 스트링
NS21, NS22, NS23, NS24: 상부 스트링
S11, S12: 하부 스트링 선택 라인
S21, S22: 상부 스트링 선택 라인
SST1: 하부 스트링 선택 트랜지스터(string select transistor)
SST2: 상부 스트링 선택 트랜지스터
W11, W12, W13, W14: 하부 워드 라인
W21, W22, W23, W24: 상부 워드 라인
MC11, MC12, MC13, MC14: 하부 메모리 셀
MC21, MC22, MC23, MC24: 상부 메모리 셀
XD: 디코더(decoder)
SS11, SS12, SS13, SS14: 하단 선택기
SS21, SS22, SS23, SS24: 상단 선택기
SSG1: 하단 선택 라인 SSG2: 상단 선택 라인
D1, D2, D3, D4: 신호 배선

Claims (10)

  1. 다수의 하부 워드 라인 및 다수의 하부 절연층이 번갈아 가며 반복적으로 적층된 하부 적층 구조체;
    상기 하부 적층 구조체를 관통하는 다수의 하부 채널 구조체;
    상기 하부 적층 구조체 상에 배치되고 다수의 상부 워드 라인 및 다수의 상부 절연층이 번갈아 가며 반복적으로 적층된 상부 적층 구조체;
    상기 다수의 하부 채널 구조체와 이격되고 상기 상부 적층 구조체를 관통하는 다수의 상부 채널 구조체;
    상기 하부 적층 구조체 및 상기 상부 적층 구조체와 인접한 디코더(Decoder);
    상기 디코더에 접속된 다수의 신호 배선;
    상기 다수의 하부 워드 라인에 접속된 다수의 하단 선택기; 및
    상기 다수의 상부 워드 라인에 접속된 다수의 상단 선택기를 포함하되,
    상기 다수의 신호 배선의 각각은 상기 다수의 하단 선택기 중 대응하는 하나에 접속되고 그리고 상기 다수의 상단 선택기 중 대응하는 하나에 접속된 반도체 소자.
  2. 제1 항에 있어서,
    상기 다수의 신호 배선의 각각은,
    상기 다수의 하단 선택기 중 대응하는 하나를 경유하여 상기 다수의 하부 워드 라인 중 대응하는 하나에 접속되고, 그리고
    상기 다수의 상단 선택기 중 대응하는 하나를 경유하여 상기 다수의 상부 워드 라인 중 대응하는 하나에 접속된 반도체 소자.
  3. 제1 항에 있어서,
    상기 다수의 하단 선택기는
    하단 선택 라인;
    상기 하단 선택 라인에 인접한 다수의 하단 선택 채널 구조체
    상기 다수의 하단 선택 채널 구조체 및 상기 다수의 하부 워드 라인 사이의 다수의 제1 전극;
    상기 다수의 하단 선택 채널 구조체 및 상기 다수의 신호 배선 사이의 다수의 제2 전극을 포함하고,
    상기 다수의 상단 선택기는
    상기 하단 선택 라인과 이격된 상단 선택 라인;
    상기 상단 선택 라인에 인접한 다수의 상단 선택 채널 구조체
    상기 다수의 상단 선택 채널 구조체 및 상기 다수의 상부 워드 라인 사이의 다수의 제3 전극;
    상기 다수의 상단 선택 채널 구조체 및 상기 다수의 신호 배선 사이의 다수의 제4 전극을 포함하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 다수의 하단 선택 채널 구조체의 각각은 상기 하단 선택 라인을 관통하고,
    상기 다수의 상단 선택 채널 구조체의 각각은 상기 상단 선택 라인을 관통하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 다수의 하단 선택 채널 구조체 및 상기 다수의 상단 선택 채널 구조체의 각각은
    채널층; 및
    상기 채널층의 외측을 둘러싸는 게이트 유전층을 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 채널층은 상기 다수의 제1 전극 및 상기 다수의 제2 전극에 접속되거나,
    상기 채널층은 상기 다수의 제3 전극 및 상기 다수의 제4 전극에 접속된 반도체 소자.
  7. 제5 항에 있어서,
    상기 다수의 하단 선택 채널 구조체 및 상기 다수의 상단 선택 채널 구조체의 각각은 코어 층을 더 포함하되,
    상기 채널층은 상기 코어 층의 외측을 둘러싸는 반도체 소자.
  8. 제7 항에 있어서,
    상기 다수의 하단 선택 채널 구조체 및 상기 다수의 상단 선택 채널 구조체의 각각은 선택 패드를 더 포함하되,
    상기 선택 패드는 상기 채널층 및 상기 다수의 제2 전극 사이에 배치되거나,
    상기 선택 패드는 상기 채널층 및 상기 다수의 제4 전극 사이에 배치된 반도체 소자.
  9. 제3 항에 있어서,
    상기 상단 선택 라인은 상기 하단 선택 라인과 동일한 레벨에 배치된 반도체 소자.
  10. 하부 워드 라인을 갖는 하부 적층 구조체;
    상기 하부 적층 구조체 상에 배치되고 상부 워드 라인을 갖는 상부 적층 구조체;
    상기 하부 적층 구조체 및 상기 상부 적층 구조체와 인접한 디코더(Decoder);
    상기 디코더에 접속된 신호 배선;
    상기 신호 배선에 접속되고, 상기 하부 워드 라인에 접속된 하단 선택기; 및
    상기 신호 배선에 접속되며, 상기 하단 선택기와 이격되고, 상기 상부 워드 라인에 접속된 상단 선택기를 포함하는 반도체 소자.
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