CN113948527A - 三维半导体存储器件 - Google Patents

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Abstract

一种三维半导体存储器件包括：外围电路结构，所述外围电路结构包括位于半导体衬底上的外围电路和连接到所述外围电路的定位焊盘；电极结构，所述电极结构位于所述外围电路结构上，所述电极结构包括垂直堆叠的电极；平坦化电介质层，所述平坦化电介质层覆盖所述电极结构；外围贯通插塞，所述外围贯通插塞与所述电极结构间隔开，所述外围贯通插塞穿透所述平坦化电介质层以连接到所述定位焊盘；导线，所述导线通过接触插塞分别连接到所述外围贯通插塞；以及至少一个虚设贯通插塞，所述至少一个虚设贯通插塞与所述外围贯通插塞中的第一外围贯通插塞相邻，所述至少一个虚设贯通插塞穿透所述平坦化电介质层并且与所述导线绝缘。

Description

三维半导体存储器件
相关申请的交叉引用
通过引用将于2020年7月15日在韩国知识产权局提交的、题为“三维半导体存储器件(Three-Dimensional Semiconductor Memory Device)”的韩国专利申请No.10-2020-0087460的全部内容并入本文。
技术领域
本公开涉及一种三维半导体存储器件，更具体地，涉及一种具有改善的可靠性和增加的集成度的三维半导体存储器件。
背景技术
半导体器件已经高度集成，以满足客户所需的高性能和低制造成本。由于半导体器件的集成度是决定产品价格的重要因素，因此越来越需要高集成度。典型的二维或平面半导体器件的集成度主要由单位存储单元所占据的面积决定，因此集成度很大程度上受到用于形成精细图案的技术水平的影响。然而，增加图案精细度所需的极其昂贵的处理设备可能在增加二维或平面半导体器件的集成度方面设置实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
根据一些示例实施例，一种三维半导体存储器件可以包括：外围电路结构，所述外围电路结构包括集成在半导体衬底上的多个外围电路和连接到所述外围电路的多个定位焊盘；电极结构，所述电极结构位于所述外围电路结构上，所述电极结构包括多个垂直堆叠的电极；平坦化电介质层，所述平坦化电介质层覆盖所述电极结构；多个外围贯通插塞，所述多个外围贯通插塞与所述电极结构间隔开并且连接到所述定位焊盘，所述外围贯通插塞穿透所述平坦化电介质层；多条导线，所述多条导线通过多个接触插塞相应地连接到所述外围贯通插塞；以及虚设贯通插塞，所述虚设贯通插塞围绕所述外围贯通插塞中的第一外围贯通插塞设置并且穿透所述平坦化电介质层，所述虚设贯通插塞与所述导线绝缘。
根据一些示例实施例，一种三维半导体存储器件可以包括：外围电路结构，所述外围电路结构包括集成在半导体衬底上的多个外围电路和连接到所述外围电路的多个定位焊盘；水平层，所述水平层包括单元阵列区域、第一连接区域和第二连接区域；电极结构，所述电极结构位于所述单元阵列区域和所述第一连接区域上，所述电极结构包括垂直堆叠在所述水平层上的多个电极，并且所述电极结构在所述第一连接区域上具有阶梯结构；平坦化电介质层，所述平坦化电介质层覆盖所述电极结构；多个外围贯通插塞，所述多个外围贯通插塞位于所述第二连接区域上并且连接到所述定位焊盘，所述外围贯通插塞穿透所述平坦化电介质层。所述外围贯通插塞可以包括：第一外围贯通插塞；第二外围贯通插塞，所述第二外围贯通插塞与所述第一外围贯通插塞间隔开第一距离；第三外围贯通插塞，所述第三外围贯通插塞与所述第二外围贯通插塞间隔开第二距离，所述第二距离小于所述第一距离；以及虚设贯通插塞，所述虚设贯通插塞围绕所述第一外围贯通插塞，所述虚设贯通插塞穿透所述平坦化电介质层。所述第一外围贯通插塞、所述第二外围贯通插塞和所述第三外围贯通插塞均可以具有第一上部宽度。所述虚设贯通插塞可以具有小于所述第一上部宽度的第二上部宽度。
根据一些示例实施例，一种三维半导体存储器件可以包括：外围电路结构，所述外围电路结构包括集成在半导体衬底上的多个外围电路和连接到所述外围电路的多个定位焊盘；水平层，所述水平层包括单元阵列区域、第一连接区域和第二连接区域；电极结构，所述电极结构位于所述单元阵列区域和所述第一连接区域上，所述电极结构包括垂直堆叠在所述水平层上的多个电极，并且所述电极结构在所述第一连接区域上具有阶梯结构；平坦化电介质层，所述平坦化电介质层覆盖所述电极结构；多个垂直沟道结构，所述多个垂直沟道结构位于所述单元阵列区域上，所述垂直沟道结构穿透所述电极结构；单元贯通插塞，所述单元贯通插塞位于所述第一连接区域上并耦接到所述定位焊盘中的第一定位焊盘，所述单元贯通插塞穿透所述电极结构；第一外围贯通插塞，所述第一外围贯通插塞位于所述第二连接区域上并耦接到所述定位焊盘中的第二定位焊盘；第二外围贯通插塞，所述第二外围贯通插塞与所述第一外围贯通插塞间隔开第一距离；第三外围贯通插塞，所述第三外围贯通插塞与所述第二外围贯通插塞间隔开第二距离，所述第二距离小于所述第一距离；虚设贯通插塞，所述虚设贯通插塞围绕所述第一外围贯通插塞，所述虚设贯通插塞穿透所述平坦化电介质层；以及多条导线，所述多条导线位于在所述平坦化电介质层上的层间电介质层上，并且通过多个接触插塞相应地连接到所述第一外围贯通插塞、所述第二外围贯通插塞和所述第三外围贯通插塞。所述第一外围贯通插塞、所述第二外围贯通插塞和所述第三外围贯通插塞均可以具有第一上部宽度。所述虚设贯通插塞可以具有小于所述第一上部宽度的第二上部宽度。
附图说明
通过参照附图详细描述示例性实施例，对于本领域技术人员而言，特征将变得显而易见，其中：
图1示出了根据一些示例实施例的三维半导体存储器件的简化透视图。
图2示出了根据一些示例实施例的三维半导体存储器件的单元阵列的电路图。
图3示出了根据一些示例实施例的三维半导体存储器件的俯视图。
图4A示出了沿图3的线I-I'的截面图。
图4B示出了沿图3的线II-II'的截面图。
图5示出了图4B的部分A的放大图。
图6示出了根据一些示例实施例的三维半导体存储器件的俯视图。
图7示出了沿图6的线III-III'的截面图。
图8示出了沿图6的线III-III'的截面图。
图9示出了根据一些示例实施例的三维半导体存储器件的俯视图。
图10示出了根据一些示例实施例的三维半导体存储器件的俯视图。
图11示出了沿图10的线IV-IV'的截面图。
具体实施方式
图1示出了根据一些示例实施例的三维半导体存储器件的简化透视图。
参照图1，根据一些示例实施例的三维半导体存储器件可以包括外围电路结构PS、位于外围电路结构PS上的单元阵列结构CS以及将单元阵列结构CS连接到外围电路结构PS的布线结构。外围电路结构PS可以包括例如行译码器、列译码器、页面缓冲器和控制电路。当在俯视图中观察时，单元阵列结构CS可以与外围电路结构PS交叠。单元阵列结构CS可以包括多个存储块BLK1至BLKn，每个存储块是数据擦除单元。存储块BLK0至BLKn均可以包括具有三维结构(即，垂直结构)的存储单元阵列。
图2示出了图1的单元阵列结构CS的电路图。参照图2，单元串CSTR可以沿着第一方向D1和第二方向D2二维地布置，并且可以沿着第三方向D3延伸。多个单元串CSTR可以并联连接到位线BL0至BL2中的每条位线。多个单元串CSTR可以共同连接到公共源极线CSL。
每个单元串CSTR可以包括串联连接的串选择晶体管SST1和SST2、串联连接的存储单元晶体管MCT、接地选择晶体管GST和擦除控制晶体管ECT。每个存储单元晶体管MCT可以包括数据存储元件。每个单元串CSTR还可以包括连接在第一串选择晶体管SST1与存储单元晶体管MCT之间以及接地选择晶体管GST与存储单元晶体管MCT之间的虚设单元DMC。
第一串选择晶体管SST1可以由第一串选择线SSL1a、SSL1b和SSL1c之一控制，第二串选择晶体管SST2可以由第二串选择线SSL2a、SSL2b和SSL2c之一控制。可以通过相应的字线WL0至WLn控制存储单元晶体管MCT，并且可以通过相应的虚设字线DWL控制虚设单元DMC。接地选择晶体管GST可以由接地选择线GSL0、GSL1或GSL2控制，擦除控制晶体管ECT可以由擦除控制线ECL控制。
图3示出了根据一些示例实施例的三维半导体存储器件的俯视图。图4A示出了沿图3的线I-I'截取的截面图，图4B示出了沿图3的线II-II'截取的截面图，图5示出了图4B的部分A的放大图。
参照图3、图4A和图4B，如先前参照图1所讨论的，根据一些示例实施例的三维半导体存储器件可以包括外围电路结构PS和位于外围电路结构PS上的单元阵列结构CS。
外围电路结构PS可以包括集成在半导体衬底10的整个表面上的外围逻辑电路PTR，并且还包括覆盖外围逻辑电路PTR的下掩埋电介质层50。半导体衬底10可以是例如硅衬底。外围逻辑电路PTR可以是行译码器、列译码器、页面缓冲器、控制电路等。例如，外围逻辑电路PTR可以包括NMOS和PMOS晶体管。外围电路线33可以通过外围接触插塞31电连接到外围逻辑电路PTR。
下掩埋电介质层50可以设置在半导体衬底10的整个表面上。在半导体衬底10上，下掩埋电介质层50可以覆盖外围逻辑电路PTR、外围接触插塞31、外围电路线33和定位焊盘(landing pad)LP。下埋层电介质层50可以包括多个堆叠的电介质层。外围接触插塞31、外围电路线33和定位焊盘LP可以电连接到外围逻辑电路PTR。
单元阵列结构CS可以包括水平层100、电极结构ST、垂直沟道结构VS和贯穿线插塞(through line plug)。
水平层100可以包括单元阵列区域CAR、第一连接区域CNR1和第二连接区域CNR2。水平层100可以设置在下掩埋电介质层50的顶表面上。水平层100可以由例如半导体材料、电介质材料或导电材料形成。水平层100可以包括掺杂有具有第一导电类型(例如，n型)的杂质的半导体和/或未掺杂杂质的本征半导体。
电极结构ST可以包括位于水平层100上的水平结构HST和位于水平结构HST上的单元电极结构CST。
水平结构HST可以包括源极导电图案SC和位于源极导电图案SC上的支撑导电图案SP。电介质层可以介于源极导电图案SC与支撑导电图案SP之间。水平结构HST可以平行于水平层100的顶表面，并且位于单元阵列区域CAR上，可以在平行于单元电极结构CST的第一方向D1上延伸。
源极导电图案SC可以由掺杂有第一导电类型的杂质(例如，磷(P)或砷(As))的半导体材料形成。例如，源极导电图案SC可以由掺杂有n型杂质的半导体层形成。支撑导电图案SP可以覆盖源极导电图案SC的顶表面，并且可以包括掺杂有具有第一导电类型(例如，n型)的杂质的半导体和/或未掺杂杂质的本征半导体。
掩埋电介质层110可以在第一连接区域CNR1上设置在水平层100上，以覆盖水平结构HST的侧壁。掩埋电介质层110可以具有与水平结构HST的顶表面基本共面的顶表面。
单元电极结构CST可以设置在水平结构HST和掩埋电介质层110上。单元电极结构CST可以被设置为从单元阵列区域CAR到第一连接区域CNR1，并且可以在第一连接区域CNR1上具有阶梯结构。
单元电极结构CST可以包括沿第三方向D3(即，沿垂直于第一方向D1和第二方向D2的垂直方向)交替堆叠的电极EL和电介质层ILD。电极EL可以包括例如掺杂半导体(例如掺杂硅)、金属(例如钨、铜或铝)、导电金属氮化物(例如氮化钛、钽或氮化物)和过渡金属(例如钛或钽)中的至少一种。电介质层ILD可以包括例如氧化硅层和低k电介质层中的一个或更多个。根据一些示例实施例，三维半导体存储器件可以是垂直NAND闪存器件，并且在这种情况下，电极结构ST的电极EL可以用作参照图2讨论的擦除控制线ECL、接地选择线GSL0至GSL2、字线WL0至WLn和DWL、以及串选择线SSL1a至SSL1c和SSL2a至SSL2c。
每个电极EL可以在第一连接区域CNR1上具有焊盘部分。虚设分隔结构DSS可以将电极EL的焊盘部分在第二方向D2上彼此分隔开。
例如，单元电极结构CST中的第4n电极EL的焊盘部分可以沿第一方向D1设置(其中，n是正整数)。在这种情况下，第(4n-1)、第(4n-2)和第(4n-3)电极EL的侧壁可以与第4n电极EL的侧壁对准。单元接触插塞CPLG可以耦接到第4n电极EL的焊盘部分。
在另一示例中，单元电极结构CST中的偶数或奇数电极EL的焊盘部分可以沿第一方向D1设置，并且单元接触插塞CPLG可以耦接到偶数电极EL的相应焊盘部分。在又一示例中，电极EL的焊盘部分可以水平和垂直地位于不同的位置。
根据一些示例实施例，在第一连接区域CNR1上，单元电极结构CST可以包括模制图案MP，模制图案MP定位在与电极EL的水平高度相同的水平高度处并且设置在电介质层ILD之间。模制图案MP可以比电极EL的焊盘部分更靠近单元阵列区域CAR。
水平层100上可以设置有穿透电极结构ST的第一电极分隔结构ESS1和第二电极分隔结构ESS2。第一电极分隔结构ESS1可以沿第一方向D1从单元阵列区域CAR朝向第一连接区域CNR1延伸，并且可以在与第一方向D1相交的第二方向D2上彼此间隔开。第二电极分隔结构ESS2可以在单元阵列区域CAR上穿透电极结构ST。第二电极分隔结构ESS2可以设置在第一电极分隔结构ESS1之间。第二电极分隔结构ESS2在第一方向D1上的长度可以小于第一电极分隔结构ESS1在第一方向D1上的长度。或者，可以在第一电极分隔结构ESS1之间设置多个第二电极分隔结构ESS2。第一电极分隔结构ESS1和第二电极分隔结构ESS2均可以包括覆盖电极结构ST的侧壁的电介质层。
第一连接区域CNR1上可以设置有虚设分隔结构DSS，虚设分隔结构DSS与第一电极分隔结构ESS1和第二电极分隔结构ESS2间隔开并且穿透平坦化的电介质层(简称为“平坦化电介质层”)120和电极结构ST。虚设分隔结构DSS可以沿着第一方向D1延伸。
分隔电介质图案115可以穿透位于单元电极结构CST顶部的两个或三个电极EL。分隔电介质图案115可以具有在第一方向D1上延伸的线形，并且与分隔电介质图案115相邻的电极EL可以在第二方向D2上彼此间隔开。
蚀刻停止层ESL可以介于平坦化电介质层120与电极结构ST之间，并且可以具有基本均匀的厚度。例如，蚀刻停止层ESL可以共形地覆盖电极结构ST的阶梯结构的表面。在这种情况下，蚀刻停止层ESL可以在第一连接区域CNR1上覆盖电极EL的焊盘部分。蚀刻停止层ESL可以包括相对于平坦化电介质层120、电介质层ILD和电极结构ST的电极EL具有蚀刻选择性的材料。
平坦化电介质层120可以覆盖电极结构ST的阶梯状焊盘部分。平坦化电介质层120可以具有基本平坦的顶表面。平坦化电介质层120可以包括单个电介质层或多个堆叠的电介质层。第一、第二、第三和第四层间电介质层130、140、150和160可以顺序地堆叠在平坦化电介质层120上。
多个垂直沟道结构VS可以在单元阵列区域CAR上穿透电极结构ST。每个垂直沟道结构VS可以包括穿透电极结构ST的下部的下垂直结构LVS和穿透电极结构ST的上部的上垂直结构UVS。下垂直结构LVS和上垂直结构UVS均可以具有随着从其下部接近上部而增加的宽度(例如，直径)。
参照图5，下垂直结构LVS和上垂直结构UVS均可以包括垂直半导体图案VP和围绕垂直半导体图案VP的侧壁的数据存储图案DSP。例如，垂直半导体图案VP可以具有通心粉形状或底端闭合的管状。垂直半导体图案VP可以为类似U的形状，并且可以具有填充有电介质材料的内部。垂直半导体图案VP可以包括半导体材料，例如，硅(Si)、锗(Ge)或它们的混合物。包括半导体材料的垂直半导体图案VP可以用作参照图2讨论的擦除控制晶体管ECT、串选择晶体管SST和接地选择晶体管GST以及存储单元晶体管MCT的沟道。
数据存储图案DSP可以在第三方向D3上延伸并且可以围绕每个垂直半导体图案VP的侧壁。数据存储图案DSP可以具有通心粉形状或顶端和底端开放的管状。数据存储图案DSP可以由单个薄层或多个薄层形成。在一些示例实施例中，数据存储图案DSP可以包括顺序地堆叠在垂直半导体图案VP的侧壁上的隧穿电介质层TIL、电荷存储层CIL和阻挡电介质层BLK，其中层TIL、CIL和BLK构成NAND闪存器件的数据存储层。例如，电荷存储层CIL可以是捕获电介质层、浮置栅电极或包括导电纳米点的电介质层。另外，水平层100中可以包括与数据存储图案DSP垂直间隔开的虚设数据存储图案DSPR。虚设数据存储图案DSPR可以具有与数据存储图案DSP相同的薄层结构。
水平电介质图案HP可以设置在数据存储图案DSP与电极EL的侧壁之间。水平电介质图案HP可以从电极EL的侧壁延伸到电极EL的顶表面和底表面上。
返回参照图5，每个下垂直结构LVS的垂直半导体图案VP的侧壁的一部分可以与源极导电图案SC接触。每个下垂直结构LVS的数据存储图案DSP的底表面的水平高度可以低于最下面的电极EL的底表面的水平高度，并且可以高于源极导电图案SC的顶表面的水平高度。导电插塞PLG可以设置在电极分隔结构ESS1和ESS2中并且与水平层100接触。
尽管在俯视图中省略了位线，但是参照图4A和图4B，位线BL在单元阵列区域CAR上可以设置在第四层间电介质层160上，并且位线BL可以在第二方向D2上延伸，同时延伸跨过电极结构ST。位线BL可以通过位线接触插塞BPLG电连接到垂直沟道结构VS。
在第一连接区域CNRl上，单元贯通插塞CTP可以垂直穿透电极结构ST和水平层100。单元贯通插塞CTP可以穿透单元电极结构CST的模制图案MP，并且可以与外围电路结构PS的定位焊盘LP连接。单元贯通插塞CTP可以通过导线CL电连接到单元贯通插塞CPLG。单元贯通插塞CTP可以与外围贯通插塞TP1、TP2和TP3同时形成在第二连接区域CNR2上。
在第二连接区域CNR2上，外围贯通插塞TP1、TP2和TP3可以穿透平坦化电介质层120，并且可以耦接到外围电路结构PS的定位焊盘LP。外围贯通插塞TP1、TP2和TP3可以例如在第一方向D1上与水平层100和电极结构ST间隔开。在一些示例实施例中，外围贯通插塞TP1、TP2和TP3可以包括第一外围贯通插塞TP1、第二外围贯通插塞TP2和第三外围贯通插塞TP3。例如，如图3所示，第一外围贯通插塞TP1可以是与外围贯通插塞TP1至TP3的第一连接区域CNR1最邻近的外围贯通插塞，例如，外围贯通插塞TP1、TP2和TP3可以沿着第一方向D1从第一外围贯通插塞TP1对准。
第一外围贯通插塞TP1可以设置为与第二外围贯通插塞TP2间隔开第一距离A1。相邻的第二外围贯通插塞TP2和第三外围贯通插塞TP3可以设置为彼此间隔开第二距离A2。第二距离A2可以小于第一距离A1。第三外围贯通插塞TP3可以设置为彼此间隔开第三距离A3。第三距离A3可以与第二距离A2基本相同。第一外围贯通插塞TP1、第二外围贯通插塞TP2和第三外围贯通插塞TP3均可以具有第一上部宽度W1。第一上部宽度W1可以对应于第一外围贯通插塞TP1、第二外围贯通插塞TP2和第三外围贯通插塞TP3中的每一者的顶表面处的直径。
虚设贯通插塞DTP可以设置为围绕第一外围贯通插塞TP1，例如，虚设贯通插塞DTP可以形成为围绕第一外围贯通插塞TP1设置。
例如，虚设贯通插塞DTP可以设置在第一外围贯通插塞TP1的一侧或相对侧，例如，第一外围贯通插塞TP1可以沿着第一方向D1位于两个虚设贯通插塞DTP之间。例如，虚设贯通插塞DTP可以是不被施加电信号或不执行电特定功能的图案。
每个虚设贯通插塞DTP的第二上部宽度W2可以小于第一至第三外围贯通插塞TP1、TP2和TP3的第一上部宽度W1。第二上部宽度W2可以对应于在虚设贯通插塞DTP的顶表面处的直径。每个虚设贯通插塞DTP在第三方向D3上的垂直长度可以小于外围贯通插塞TP1、TP2和TP3中的每一者的垂直长度。
虚设贯通插塞DTP可以与外围电路结构PS的下掩埋电介质层50接触。或者，虚设贯通插塞DTP可以与单元阵列结构CS的平坦化电介质层120或掩埋电介质层110接触。
定位焊盘LP、外围逻辑电路PTR和外围电路线33均不可以设置在例如虚设贯通插塞DTP的下方，例如，正下方。例如，当在俯视图中观察时，虚设贯通插塞DTP的底部可以不与定位焊盘LP、外围逻辑电路PTR或外围电路线33的顶部交叠，例如，虚设贯通插塞DTP的底部可以与定位焊盘LP、外围逻辑电路PTR或外围电路线33的顶部水平地间隔开。
虚设贯通插塞DTP可以与定位焊盘LP垂直且水平地间隔开，例如，虚设贯通插塞DTP可以在向上的方向上与定位焊盘LP斜向地间隔开。例如，虚设贯通插塞DTP的底表面的水平高度可以高于定位焊盘LP的顶表面的水平高度，同时虚设贯通插塞DTP与定位焊盘LP、外围逻辑电路PTR或外围电路线33水平地间隔开。虚设贯通插塞DTP的顶表面可以与第一外围贯通插塞TP1、第二外围贯通插塞TP2和第三外围贯通插塞TP3的顶表面位于基本相同的水平高度。虚设贯通插塞DTP的顶表面可以与第三层间电介质层150直接接触，并且可以与导线CL电分隔开或电绝缘。
虚设贯通插塞DTP可以与第一外围贯通插塞TP1、第二外围贯通插塞TP2和第三外围贯通插塞TP3同时形成，并且在形成第一外围贯通插塞TP1时，可以减小工艺误差。例如，当第一外围贯通插塞TP1形成有围绕其的虚设贯通插塞DTP时，对于第一外围贯通插塞TP1而言，可以容易地形成暴露定位焊盘LP的通孔，例如，在为第一外围贯通插塞TP1和虚设贯通插塞DTP制作的孔中可以容易地识别暴露定位焊盘LP的通孔。
导线CL可以在第二连接区域CNR2上设置在第四层间电介质层160上，并且可以通过接触插塞CT耦接到第一外围贯通插塞TP1、第二外围贯通插塞TP2和第三外围贯通插塞TP3中的相应的外围贯通插塞。导线CL之一可以在第二连接区域CNR2上与虚设贯通插塞DTP交叠。
单元接触插塞CPLG可以穿透第一层间电介质层130、第二层间电介质层140和第三层间电介质层150以及平坦化电介质层120，并且可以耦接到电极EL的相应焊盘部分。单元接触插塞CPLG的垂直长度可以随着单元接触插塞CPLG接近单元阵列区域CAR而减小。单元接触插塞CPLG可以具有彼此基本共面的顶表面。导线CL可以在第一连接区域CNR1上设置在第四层间电介质层160上，并且可以通过接触插塞CT耦接到单元接触插塞CPLG。
以下将参照图6至图11描述根据一些示例实施例的三维半导体存储器件，并且为了描述简洁起见，将省略以避免重复说明上述三维半导体存储器件的相同技术特征，并且将讨论其不同之处。
图6示出了根据一些示例实施例的三维半导体存储器件的俯视图。图7示出了沿图6的线III-III'截取的截面图，图8示出了根据修改实施例的沿图6的线III-III'截取的截面图。
参照图6和图7，在第二连接区域CNR2上，第一外围贯通插塞TP1、第二外围贯通插塞TP3和第三外围贯通插塞TP3可以耦接到外围电路结构PS的定位焊盘LP。虚设贯通插塞DTP可以围绕第一外围贯通插塞TP1设置，并且第一外围贯通插塞TP1的第一上部宽度W1可以与虚设贯通插塞DTP的第二上部宽度W2基本相同。
与第一外围贯通插塞TP1类似，虚设贯通插塞DTP可以耦接到定位焊盘LP。例如，虚设贯通插塞DTP在第三方向D3上的长度可以与第一外围贯通插塞TP1在第三方向D3上的长度基本相同。
参照图8，虚设贯通插塞DTP可以具有与第一外围贯通插塞TP1的宽度相同的宽度，并且可以与定位焊盘LP间隔开。在这种情况下，虚设贯通插塞DTP的底表面可以位于比定位焊盘LP的底表面低的水平高度。例如，虚设贯通插塞DTP在第三方向D3上的长度可以大于第一外围贯通插塞TP1在第三方向D3上的长度。
定位焊盘LP、外围逻辑电路PTR和外围电路线33均不可以设置在虚设贯通插塞DTP下方，例如，正下方。例如，当在俯视图中观察时，虚设贯通插塞DTP可以不与定位焊盘LP、外围逻辑电路PTR和外围电路线33交叠。因此，即使虚设贯通插塞DTP具有长的垂直长度，也可以防止虚设贯通插塞DTP与外围逻辑电路PTR和外围电路线33接触。
图9示出了根据一些示例实施例的三维半导体存储器件的俯视图。
参照图9，虚设贯通插塞DTP可以围绕第一外围贯通插塞TP1设置。虚设贯通插塞DTP可以在相对于第一方向D1和第二方向D2的对角线方向上围绕第一外围贯通插塞TP1设置。虚设贯通插塞DTP的第二上部宽度W2可以小于第一外围贯通插塞TP1的第一上部宽度W1。
第二外围贯通插塞TP2和第三外围贯通插塞TP3可以沿着第一方向D1以Z字形布置，并且可以通过接触插塞CT对应地耦接到导线CL。
图10示出了根据一些示例实施例的三维半导体存储器件的俯视图。图11示出了沿图10的线IV-IV'截取的截面图。
参照图10和图11，类似于设置在第二连接区域CNR2上的虚设贯通插塞DTP，虚设单元贯通插塞DCTP可以设置在第一连接区域CNR1上并且围绕单元贯通插塞CTP。虚设单元贯通插塞DCTP可以穿透电极结构ST的模制图案MP。
虚设单元贯通插塞DCTP的上部宽度可以小于单元贯通插塞CTP的上部宽度。虚设单元贯通插塞DCTP可以与定位焊盘LP垂直地间隔开。例如，虚设单元贯通插塞DCTP的底表面可以与下掩埋电介质层50接触。虚设单元贯通插塞DCTP的顶表面可以与单元贯通插塞CTP的顶表面位于基本相同的水平高度。虚设单元贯通插塞DCTP可以与导线CL电分隔开。
通过总结和回顾，示例实施例提供了一种具有提高的可靠性和改善的电特性的三维半导体存储器件。即，根据一些示例实施例，在外围贯通插塞不太密集的区域上，可以在外围贯通插塞周围形成虚设贯通插塞，因此，可以减小没有定位焊盘暴露于用于形成外围贯通插塞的通孔中的误差。
这里已经公开了示例实施例，并且尽管采用了特定术语，但是仅在一般和描述性意义上使用和解释它们，而不是出于限制的目的。在某些情况下，对于递交本申请之时的本领域普通技术人员而言显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离如所附权利要求中所阐述的本发明的精神和范围的情况下，可以进行在形式和细节上的各种改变。

Claims (20)

1.一种三维半导体存储器件，所述三维半导体存储器件包括：
外围电路结构，所述外围电路结构包括：
外围电路，所述外围电路位于半导体衬底上，以及
定位焊盘，所述定位焊盘连接到所述外围电路；
电极结构，所述电极结构位于所述外围电路结构上，所述电极结构包括垂直堆叠的电极；
平坦化电介质层，所述平坦化电介质层覆盖所述电极结构；
外围贯通插塞，所述外围贯通插塞与所述电极结构间隔开，所述外围贯通插塞穿透所述平坦化电介质层以连接到所述定位焊盘；
导线，所述导线通过接触插塞分别连接到所述外围贯通插塞；以及
至少一个虚设贯通插塞，所述至少一个虚设贯通插塞与所述外围贯通插塞中的第一外围贯通插塞相邻，所述至少一个虚设贯通插塞穿透所述平坦化电介质层并且与所述导线绝缘。
2.根据权利要求1所述的三维半导体存储器件，其中，所述外围贯通插塞还包括：
第二外围贯通插塞，所述第二外围贯通插塞与所述第一外围贯通插塞间隔开第一距离；以及
第三外围贯通插塞，所述第三外围贯通插塞与所述第二外围贯通插塞间隔开第二距离，所述第二距离小于所述第一距离。
3.根据权利要求1所述的三维半导体存储器件，其中，每个所述外围贯通插塞具有第一上部宽度，并且所述至少一个虚设贯通插塞具有小于所述第一上部宽度的第二上部宽度。
4.根据权利要求3所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞的底表面的水平高度高于所述第一外围贯通插塞的底表面的水平高度。
5.根据权利要求1所述的三维半导体存储器件，其中，每个所述外围贯通插塞具有第一上部宽度，并且所述至少一个虚设贯通插塞具有基本上等于所述第一上部宽度的第二上部宽度。
6.根据权利要求5所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞耦接到所述定位焊盘之一。
7.根据权利要求1所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞的底表面位于与所述第一外围贯通插塞的底表面的水平高度不同的水平高度。
8.根据权利要求1所述的三维半导体存储器件，其中，
所述至少一个虚设贯通插塞的顶表面位于与所述第一外围贯通插塞的顶表面的水平高度相同的水平高度，并且
当在与所述半导体衬底的顶表面垂直的方向上观察时，所述至少一个虚设贯通插塞的长度与所述第一外围贯通插塞的长度不同。
9.根据权利要求1所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞不与所述外围电路交叠，并且所述至少一个虚设贯通插塞的底表面与覆盖所述外围电路和所述定位焊盘的电介质层接触。
10.根据权利要求1所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞包括围绕所述第一外围贯通插塞的至少两个虚设贯通插塞。
11.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：
水平层，所述水平层位于所述外围电路结构与所述电极结构之间，所述水平层包括单元阵列区域、第一连接区域和第二连接区域；以及
单元贯通插塞，所述单元贯通插塞位于所述第一连接区域上，所述单元贯通插塞穿透所述电极结构以连接到所述外围电路结构，
其中，所述电极结构在所述第一连接区域上具有阶梯结构。
12.根据权利要求11所述的三维半导体存储器件，其中，所述电极结构还包括位于所述第一连接区域上的模制图案，所述模制图案位于与所述电极的水平高度相同的水平高度，并且所述单元贯通插塞穿透所述模制图案。
13.一种三维半导体存储器件，所述三维半导体存储器件包括：
外围电路结构，所述外围电路结构包括：
外围电路，所述外围电路位于半导体衬底上，以及
定位焊盘，所述定位焊盘连接到所述外围电路；
水平层，所述水平层位于所述外围电路结构上，所述水平层包括单元阵列区域、第一连接区域和第二连接区域；
电极结构，所述电极结构位于所述单元阵列区域和所述第一连接区域上，所述电极结构包括垂直堆叠的电极并且在所述第一连接区域上具有阶梯结构；
平坦化电介质层，所述平坦化电介质层覆盖所述电极结构；
外围贯通插塞，所述外围贯通插塞位于所述第二连接区域上，所述外围贯通插塞穿透所述平坦化电介质层以连接到所述定位焊盘，并且所述外围贯通插塞包括：
第一外围贯通插塞，
第二外围贯通插塞，所述第二外围贯通插塞与所述第一外围贯通插塞间隔开第一距离，
第三外围贯通插塞，所述第三外围贯通插塞与所述第二外围贯通插塞间隔开第二距离，所述第二距离小于所述第一距离，以及
至少一个虚设贯通插塞，所述至少一个虚设贯通插塞与所述第一外围贯通插塞相邻，所述至少一个虚设贯通插塞穿透所述平坦化电介质层，
其中，所述第一外围贯通插塞、所述第二外围贯通插塞和所述第三外围贯通插塞均具有第一上部宽度，并且
其中，所述至少一个虚设贯通插塞具有小于所述第一上部宽度的第二上部宽度。
14.根据权利要求13所述的三维半导体存储器件，所述三维半导体存储器件还包括：
层间电介质层，所述层间电介质层位于所述平坦化电介质层上；以及
导线，所述导线位于所述层间电介质层上，所述导线通过接触插塞连接到所述第一外围贯通插塞、所述第二外围贯通插塞和所述第三外围贯通插塞中的相应的外围贯通插塞，
其中，所述至少一个虚设贯通插塞与所述导线绝缘。
15.根据权利要求13所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞的底表面位于与所述第一外围贯通插塞的底表面的水平高度不同的水平高度。
16.根据权利要求13所述的三维半导体存储器件，其中，所述至少一个虚设贯通插塞的底表面与覆盖所述外围电路和所述定位焊盘的电介质层接触。
17.根据权利要求13所述的三维半导体存储器件，其中，
所述至少一个虚设贯通插塞的顶表面位于与所述第一外围贯通插塞的顶表面的水平高度相同的水平高度，并且
当在与所述半导体衬底的顶表面垂直的方向上观察时，所述至少一个虚设贯通插塞的长度与所述第一外围贯通插塞的长度不同。
18.一种三维半导体存储器件，所述三维半导体存储器件包括：
外围电路结构，所述外围电路结构包括：
外围电路，所述外围电路位于半导体衬底上，以及
定位焊盘，所述定位焊盘连接到所述外围电路；
水平层，所述水平层位于所述外围电路结构上，所述水平层包括单元阵列区域、第一连接区域和第二连接区域；
电极结构，所述电极结构位于所述单元阵列区域和所述第一连接区域上，所述电极结构包括垂直堆叠的电极并且在所述第一连接区域上具有阶梯结构；
平坦化电介质层，所述平坦化电介质层覆盖所述电极结构；
垂直沟道结构，所述垂直沟道结构位于所述单元阵列区域上，所述垂直沟道结构穿透所述电极结构；
单元贯通插塞，所述单元贯通插塞位于所述第一连接区域上并耦接到所述定位焊盘中的第一定位焊盘，所述单元贯通插塞穿透所述电极结构；
第一外围贯通插塞，所述第一外围贯通插塞位于所述第二连接区域上，并耦接到所述定位焊盘中的第二定位焊盘；
第二外围贯通插塞，所述第二外围贯通插塞与所述第一外围贯通插塞间隔开第一距离；
第三外围贯通插塞，所述第三外围贯通插塞与所述第二外围贯通插塞间隔开第二距离，所述第二距离小于所述第一距离；
至少一个虚设贯通插塞，所述至少一个虚设贯通插塞与所述第一外围贯通插塞相邻，所述至少一个虚设贯通插塞穿透所述平坦化电介质层；
层间电介质层，所述层间电介质层位于所述平坦化电介质层上；以及
导线，所述导线位于所述层间电介质层上，所述导线通过接触插塞连接到所述第一外围贯通插塞、所述第二外围贯通插塞和所述第三外围贯通插塞中的相应的外围贯通插塞，
其中，所述第一外围贯通插塞、所述第二外围贯通插塞和所述第三外围贯通插塞均具有第一上部宽度，并且
其中，所述至少一个虚设贯通插塞具有小于所述第一上部宽度的第二上部宽度。
19.根据权利要求18所述的三维半导体存储器件，其中，
所述至少一个虚设贯通插塞的顶表面位于与所述第一外围贯通插塞、所述第二外围贯通插塞和所述第三外围贯通插塞的顶表面的水平高度相同的水平高度，并且
当在与所述半导体衬底的顶表面垂直的方向上观察时，所述至少一个虚设贯通插塞的长度与所述第一外围贯通插塞的长度不同。
20.根据权利要求18所述的三维半导体存储器件，其中，
所述外围电路结构包括覆盖所述外围电路和所述定位焊盘的电介质层，
水平层，所述水平层位于所述电介质层上，并且
所述至少一个虚设贯通插塞的底表面与所述电介质层接触。
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