KR102469334B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는 주변 회로 영역 및 상기 주변 회로 영역 상에 배치된 셀 영역을 포함할 수 있다. 상기 주변 회로 영역은 제1 기판과, 상기 제1 기판 상에 배치되는 주변 회로 소자와, 상기 주변 회로 소자를 덮는 제1 절연층과, 상기 제1 절연층 내에 배치되며 상기 주변 회로 소자에 전기적으로 연결되는 하부 배선을 포함할 수 있다. 상기 셀 영역은 상기 제1 절연층 상에 배치되는 제2 기판과, 상기 제2 기판 상에 배치되는 메모리 셀 어레이와, 상기 메모리 셀 어레이를 덮는 제2 절연층을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 상기 제2 기판의 상면에 수직한 제1 방향으로 상기 제2 절연층 및 상기 제1 절연층을 관통하여 상기 하부 배선에 연결되는 컨택과, 상기 제2 절연층 내에 상기 컨택과 인접하여 배치되는 더미 컨택을 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것이다.
기판상에 단층으로 메모리 셀들을 형성하는 2차원 구조의 반도체 메모리 장치의 집적도 향상이 한계에 도달함에 따라 메모리 셀들을 기판 상면에 수직한 방향으로 배치하여 집적도를 향상시키는 3차원 구조의 반도체 메모리 장치가 제안되었다.
본 발명의 실시예들은 향상된 신뢰성을 갖는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 주변 회로 영역 및 상기 주변 회로 영역 상에 배치된 셀 영역을 포함할 수 있다. 상기 주변 회로 영역은 제1 기판과, 상기 제1 기판 상에 배치되는 주변 회로 소자와, 상기 주변 회로 소자를 덮는 제1 절연층과, 상기 제1 절연층 내에 배치되며 상기 주변 회로 소자에 전기적으로 연결되는 하부 배선을 포함할 수 있다. 상기 셀 영역은 상기 제1 절연층 상에 배치되는 제2 기판과, 상기 제2 기판 상에 배치되는 메모리 셀 어레이와, 상기 메모리 셀 어레이를 덮는 제2 절연층을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 상기 제2 기판의 상면에 수직한 제1 방향으로 상기 제2 절연층 및 상기 제1 절연층을 관통하여 상기 하부 배선에 연결되는 컨택과, 상기 제2 절연층 내에 상기 컨택과 인접하여 배치되는 더미 컨택을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 주변 회로 영역 및 상기 주변 회로 영역 상에 배치된 셀 영역을 포함할 수 있다. 상기 주변 회로 영역은 제1 기판과, 상기 제1 기판 상에 배치되는 주변 회로 소자와, 상기 주변 회로 소자를 덮는 제1 절연층과, 상기 제1 절연층 내에 배치되며 상기 주변 회로 소자에 전기적으로 연결되는 하부 배선을 포함할 수 있다. 상기 셀 영역은 상기 제1 절연층 상에 배치되는 제2 기판 및 에치 스탑퍼와, 상기 제2 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체와, 상기 채널 구조체에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층들과, 상기 게이트 전극층들을 덮는 제2 절연층을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 상기 제1 방향으로 상기 제2 절연층 및 상기 제1 절연층을 관통하여 상기 하부 배선에 연결되는 컨택과, 상기 제1 방향으로 상기 제2 절연층을 관통하여 상기 에치 스탑퍼에 연결되며 상기 컨택에 인접하여 배치되는 복수의 더미 컨택들을 포함할 수 있다.
본 발명의 실시예들에 의하면, 메모리 셀 어레이의 상부에 위치하는 상부 배선과 메모리 셀 어레이의 하부에 위치하는 하부 배선간을 연결하는 컨택 형성시에 컨택의 주변에 더미 컨택을 추가로 형성하여 컨택을 형성하기 위한 홀 식각 공정시 홀 주변에서 폴리머 생성을 억제시키어 폴리머에 의한 홀 막힘을 방지하여 홀 내부로 에천트가 원할하게 유입되도록 함으로써 홀 오픈 불량을 방지할 수 있다. 따라서, 홀 오픈 불량으로 인한 컨택과 하부 배선간 접속 불량을 방지할 수 있으므로 반도체 메모리 장치의 신뢰성을 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 5는 도 3의 A 부분을 도시한 사시도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 9a 내지 도 17b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있다. 주변 회로(200)는 로우 디코더(210), 페이지 버퍼 회로(220), 제어 로직(230), 전압 발생기(240), 칼럼 디코더(250) 및 입출력 버퍼(260)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 각각의 셀 스트링들은 기판 상에 적층된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 비휘발성 메모리 셀일 수 있다.
메모리 셀 어레이(100)는 로우 라인들(RL)을 통해 로우 디코더(210)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 메모리 셀 어레이(100)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(220)에 연결될 수 있다. 로우 라인들(RL)은 메모리 블록들(BLK1~BLKn)에 각각 연결될 수 있다. 비트 라인들(BL)은 복수의 메모리 블록들(BLK1~BLKn)에 공통으로 연결될 수 있다.
로우 디코더(210)는 제어 로직(230)으로부터 제공되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(100)의 메모리 블록들(BLK1~BLKn) 중 어느 하나를 선택하도록 구성될 수 있다. 로우 디코더(210)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전압 발생기(240)로부터의 동작 전압, 예컨대 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 리드 전압(Vread)을 전달할 수 있다.
페이지 버퍼 회로(220)는 비트 라인들(BL)을 통해 메모리 셀 어레이(100)에 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼들(PB)은 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작하도록 구성될 수 있다. 프로그램 동작시 페이지 버퍼들(PB)은 입출력 버퍼(260) 및 칼럼 디코더(250)를 통해 수신되는 데이터(DATA)를 래치하고, 제어 로직(230)으로부터의 제어 신호에 응답하여 선택된 메모리 셀들에 데이터(DATA)를 저장하는데 필요한 전압을 비트 라인들(BL)에 인가하도록 구성될 수 있다. 독출 동작시 페이지 버퍼들(PB)은 선택된 메모리 셀에 저장된 데이터(DATA)를 비트 라인(BL)을 통해서 독출하여 칼럼 디코더(250) 및 입출력 버퍼(260)를 통해 외부로 출력하도록 구성될 수 있다. 소거 동작시 페이지 버퍼들(PB)은 비트 라인들(BL)을 플로팅(flaoting)시키도록 구성될 수 있다.
제어 로직(230)은 입출력 버퍼(260)를 통해 수신되는 어드레스(ADD) 중 로우 어드레스(RADD)를 로우 디코더(210)로 출력하고, 칼럼 어드레스(RADD)를 칼럼 디코더(250)로 출력하도록 구성될 수 있다. 제어 로직(230)은 입출력 버퍼(260)를 통해 수신되는 커멘드(CMD)에 응답하여 선택된 메모리 셀들을 액세스하도록 페이지 버퍼 회로(220) 및 전압 발생기(240)를 제어하도록 구성될 수 있다.
전압 발생기(240)는 메모리 장치에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(240)는 프로그램 전압, 패스 전압, 선택 읽기 전압 및 비선택 읽기 전압을 생성하도록 구성될 수 있다.
칼럼 디코더(250)는 제어 로직(230)의 칼럼 어드레스(CADD)에 응답하여 페이지 버퍼 회로(220)에 프로그램 데이터를 입력하도록 구성될 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)과 복수의 공통 소스 라인들(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR) 각각은 대응하는 비트 라인(BL) 및 대응하는 공통 소스 라인(CSL) 사이에 직렬로 연결되는 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다.
공통 소스 라인들(CSL)과 비트 라인들(BL) 사이에는 소스 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인들(DSL)이 제공될 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들 각각은 대응하는 워드 라인(WL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다.
소스 선택 트랜지스터(SST)의 소스는 대응하는 공통 소스 라인(CSL)에 연결될 수 있다. 소스 선택 트랜지스터(SST)의 드레인은 최하부 메모리 셀(MC)의 소스에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 소스는 최상부 메모리 셀(MC)의 드레인에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 드레인은 대응하는 비트 라인(BL)에 연결될 수 있다.
도 2에서는 각 셀 스트링들(CSTR)이 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)를 하나씩 포함하는 구조를 도시하였으나, 본 발명은 이에 한정되는 것은 아니며, 셀 스트링들(CSTR)은 복수의 드레인 선택 트랜지스터들(DST) 또는/및 복수의 소스 선택 트랜지스터들(SST)을 포함할 수 있다.
드레인 선택 라인(DSL)을 통해 드레인 선택 트랜지스터(DST)의 게이트에 신호가 인가되면 비트 라인(BL)을 통해 인가되는 신호가 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 수행될 수 있다. 소스 선택 라인(SSL)을 통해 소스 선택 트랜지스터(SST)의 게이트에 신호가 인가되면 메모리 셀들(MC)에 저장된 데이터를 모두 제거하는 소거 동작이 수행될 수 있다.
이하, 첨부된 도면들에서 기판의 상면에 수직한 방향을 제1 방향(FD)으로 정의하고, 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제2 방향(SD) 및 제3 방향(TD)으로 정의할 것이다. 상기 기판은 후술되는 제1 기판(도 4의 310) 또는 제2 기판(도 4의 410)에 해당할 수 있다. 제2 방향(SD)은 워드 라인들의 연장 방향에 해당할 수 있고, 제3 방향(TD)은 비트 라인들의 연장 방향에 해당할 수 있다. 제2 방향(SD)과 제3 방향(TD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 채널 구조체들(CH), 채널 구조체들(CH)에 인접하게 적층되는 복수의 게이트 전극층들(461-466,460)에 각각 연결되는 제1 컨택들(471-476,470), 하부 배선(도 4의 340)에 연결되는 제2 컨택(480), 제2 컨택(480)과 인접하여 배치되는 더미 컨택(482A)을 포함할 수 있다.
채널 구조체들(CH), 제1 컨택들(470), 제2 컨택(480) 및 더미 컨택(482A)은 제1 방향(FD)으로 연장될 수 있다. 게이트 전극층들(460)은 채널 구조체들(CH)에 인접하도록 제2 기판(410) 상에 제1 방향(FD)을 따라서 적층될 수 있다. 게이트 전극층들(460) 및 채널 구조체들(CH)은 수직 개구부들(TV)에 의해 복수의 영역들로 구분될 수 있다. 수직 개구부들(TV)에 의해 정의되는 복수의 영역들 각각은 메모리 블록으로 제공될 수 있다.
채널 구조체들(CH)은 제2 방향(SD) 및 제3 방향(TD)으로 서로 이격하여 배치될 수 있다. 채널 구조체들(CH)의 개수 및 배치는 다양하게 변경될 수 있다. 예를 들어, 도 3에 도시된 바와 같이 채널 구조체들(CH)은 지그재그(zigzga)의 형태로 배치될 수 있다. 수직 개구부(TV)를 사이에 두고 인접하는 메모리 블록들의 채널 구조체들(CH)의 배치는 도 3에 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
제2 기판(410)의 일측에는 에치 스탑퍼(411)가 배치될 수 있다. 에치 스탑퍼(4l1)는 제2 기판(410)과 소정의 간격을 갖고 이격하여 배치될 수 있다. 에치 스탑퍼(411)는 제2 컨택(480)과 중첩되는 개구부(OP)를 가질 수 있다. 제2 컨택(480)은 에치 스탑퍼(411)의 개구부(OP)를 통과할 수 있다.
더미 컨택(482A)은 제2 컨택(480)과 인접하여 배치될 수 있다. 더미 컨택(482A)은 제2 컨택(480) 주변에 복수개로 제공될 수 있다. 복수의 더미 컨택들(482A)은 제2 컨택(480)을 에워싸는 폐루프 형상으로 배열될 수 있다. 더미 컨택들(482A)은 에치 스탑퍼(411)와 제1 방향(FD)으로 중첩될 수 있다. 더미 컨택들(482A)은 에치 스탑퍼(411) 상에 개구부(OP)의 가장자리를 따라서 배열될 수 있다.
더미 컨택(482A)은 평면 상에서 보았을 때 제2 컨택(480)과 동일한 형상을 가질 수 있다. 예컨대, 제2 컨택(480) 및 더미 컨택(482A)은 평면 상에서 보았을 때 도 3에 도시된 바와 같이 원형의 형상을 가질 수 있다. 더미 컨택(482A)의 평면적은 제2 컨택(480)의 평면적과 실질적으로 동일할 수 있다. 더미 컨택(482A)은 제2 컨택(480)과 동일한 물질로 구성될 수 있다. 예컨대, 제2 컨택(480) 및 더미 컨택(482A)은 금속, 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
이하에서는 도 4 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 메모리 장치의 구성들을 보다 상세히 설명할 것이다. 도 4는 도 3의 Ⅰ-Ⅰ' 라인에 따른 단면도이고, 도 5는 도 3의 A 영역을 도시한 사시도이다. 도 5에서는 컨택들(470,480,482A)의 구조 및 배치를 용이하게 설명하기 위해 제2 절연층(440)을 도시하지 않았다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 복수의 게이트 전극층들(461-466,460) 및 채널 구조체들(CH)을 갖는 셀 영역(C)이, 복수의 주변 회로 소자들(320)을 갖는 주변 회로 영역(P)의 상부에 마련될 수 있다.
주변 회로 영역(P)은 제1 기판(310)을, 셀 영역(C)은 제2 기판(410)을 포함할 수 있다. 제1 기판(310)은 단결정 실리콘 기판으로 구성될 수 있다. 제2 기판(410)은 다결정 실리콘으로 구성될 수 있다. 단결정 실리콘 기판을 이용할 수 있는 제1 기판(310)과 달리 제2 기판(410)은 제1 절연층(330) 상에 형성되어야 하므로 다결정 실리콘으로 구성될 수 있다.
주변 회로 영역(P)은 제1 기판(310), 주변 회로 소자들(320), 제1 절연층(330) 및 하부 배선(340)을 포함할 수 있다. 주변 회로 소자들(320)은 수평 트랜지스터(planar transistor)를 포함할 수 있다. 주변 회로 소자(320)가 수평 트랜지스터로 이루어지는 경우, 주변 회로 소자(320)는 게이트 절연막(321), 게이트 전극(322), 소스/드레인 영역(323) 및 게이트 스페이서(324)를 포함할 수 있다. 주변 회로 소자들(320)은 도 1의 주변 회로(200)를 구성할 수 있다.
제1 절연층(330)은 제1 기판(310) 상에 주변 회로 소자들(320)을 덮도록 형성될 수 있다. 제1 절연층(330)은 절연 물질, 예컨대 실리콘 산화물을 포함할 수 있다.
하부 배선(340)은 제1 절연층(330) 내에 배치되며 주변 회로 소자들(320)의 적어도 하나에 전기적으로 연결될 수 있다.
셀 영역(C)은 주변 회로 영역(P) 상에 배치될 수 있다. 셀 영역(C)에 포함되는 제2 기판(410)은 주변 회로 영역(P)의 제1 절연층(330)의 상면 위에 배치될 수 있다.
제2 기판(410)의 상면 상에는 채널 구조체들(CH)이 배치될 수 있다. 채널 구조체들(CH)은 제2 기판(410)의 상면으로부터 제1 방향(FD)으로 연장될 수 있다. 게이트 전극층들(461-466,460)은 채널 구조체들(CH)과 인접하도록 제2 기판(410)의 상면 상에 적층될 수 있다.
게이트 전극층들(460)은 도 1을 참조로 하여 설명된 로우 라인들(RL)에 해당될 수 있다. 게이트 전극층들(460) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인으로 이용될 수 있다. 게이트 전극층들(460) 중 최상부로부터 적어도 하나의 층은 드레인 선택 라인으로 이용될 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 게이트 전극층들(460)은 워드 라인으로 이용될 수 있다. 소스 선택 라인이 채널 구조체(CH)를 감싸는 부분에서는 소스 선택 트랜지스터가 형성되고, 워드 라인들이 채널 구조체(CH)를 감싸는 부분에서는 메모리 셀들이 형성되고, 드레인 선택 라인이 채널 구조체(CH)를 감싸는 부분에서는 드레인 선택 트랜지스터가 형성될 수 있다. 상기 구조에 의하여, 채널 구조체(CH)를 따라서 배치되는 소스 선택 트랜지스터, 메모리 셀들, 드레인 선택 트랜지스터를 포함하는 셀 스트링이 구성될 수 있다.
게이트 전극층들(460)은 제2 방향(SD)을 따라 서로 다른 길이로 연장되어 제2 기판(410) 상의 일부 영역에서 스텝 구조를 형성할 수 있다. 게이트 전극층들(460)의 상부 및 하부에는 층간 절연층들(431-437,430)이 배치될 수 있다. 층간 절연층들(430)은 실리콘 산화막을 포함할 수 있다.
채널 구조체들(CH) 각각은 채널층(450), 채널층(450)과 게이트 전극층들(460) 사이에 배치되는 게이트 절연층(452)을 포함할 수 있다. 채널층(450)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(450)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
게이트 절연층(452)은 채널층(450)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층(452)은 도시하지 않았지만 채널층(450)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트 절연층(452)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
채널 구조체(CH)는 채널층(450) 및 게이트 절연층(452) 상에 배치되는 드레인 영역(454)을 더 포함할 수 있다. 드레인 영역(454)은 도핑된 폴리실리콘을 포함할 수 있다.
제1 절연층(330) 상에는 제2 기판(410), 게이트 전극층들(460) 및 층간 절연층들(430)의 측면 및 상부면을 덮고, 채널 구조체(CH)의 측면을 덮는 제2 절연층(440)이 마련될 수 있다. 제2 절연층(440)은 제1 절연층(330)과 동일한 물질로 구성될 수 있다.
게이트 전극층들(460)의 스텝 구조 상에 제1 방향(FD)으로 제2 절연층(440)을 관통하여 게이트 전극층들(461-466,460)에 각각 연결되는 복수의 제1 컨택들(471-476,470)이 마련될 수 있다.
게이트 전극층들(460) 및 제2 기판(41)의 일측에는 제1 방향(FD)으로 제2 절연층(440) 및 제1 절연층(330)을 관통하여 하부 배선(340)에 연결되는 제2 컨택(480)이 마련될 수 있다. 제2 컨택(480)은 하부 배선(340)을 통해 복수의 주변 회로 소자들(320) 중 적어도 하나에 전기적으로 연결될 수 있다.
제2 컨택(480)은 제2 절연층(440) 상부에 형성되는 상부 배선(미도시)과 하부 배선(340) 사이를 전기적으로 연결하는 역할을 하는 것으로, 필요한 개수가 적고 사용 빈도가 낮아 고립되어 배치된다.
제2 컨택(480)을 형성하기 위해 제2 절연층(440) 상에 제2 컨택(480) 형성 부위를 오픈하는 하드마스크 패턴을 형성하고 하드마스크 패턴에 의해 오픈된 제2 절연층(440) 및 제1 절연층(330)을 식각하여 하부 배선(340)을 노출하는 홀을 형성한 다음, 홀 내부에 도전성 물질을 채워 넣을 수 있다.
집적도 증가로 인해 게이트 전극층들(460)의 적층 개수가 늘어나고 제2 절연층(440)의 두께도 증가되고 있다. 홀 식각 과정에서 발생되는 식각 화학물인 수소화불화탄소로부터의 탄소는 식각 동안 홀 내에 퇴적되고 중합하여 폴리머를 형성하게 된다. 폴리머의 퇴적은 홀의 상부 측벽 근처인 하드마스크 패턴의 측벽들에 인접하여 발생된다. 제2 절연층(440)의 두께가 증가되어 홀 식각 공정시 식각해야 하는 양이 증가함에 따라 홀 식각 과정에서 발생되는 폴리머의 양이 증가되고 있다.
폴리머는 홀 패턴 밀도가 높은 부분에서는 적게 생성되는데 반해, 홀 패턴 밀도가 낮고 인접 홀과의 거리가 먼 경우에 생성량이 많아지게 된다. 제2 컨택(480)이 고립되어 배치되므로 홀 형성을 위한 식각 공정시 홀의 상부 측벽에 두꺼운 폴리머막이 퇴적되고 폴리머막에 의해 홀의 입구가 막히게 되어 홀 내부로 에천트 흐름이 차단될 수 있다. 이러한 경우, 홀의 바텀부가 오픈되지 않는 오픈 불량 문제가 발생되고 컨택(480)이 하부 배선(340)에 전기적으로 연결되지 못하게 되어 반도체 메모리 장치의 정상적인 동작이 불가능해져 반도체 메모리 장치의 신뢰성이 저하될 수 있다.
본 실시예에서는 제2 컨택(480)의 근처에 더미 컨택(482A)이 추가로 배치된다. 더미 컨택(482A)은 제1 방향(FD)으로 제2 절연층(440)을 관통할 수 있다.
더미 컨택(482A)은 제2 컨택(480) 형성시에 제2 컨택(480)과 함께 형성된다. 즉, 제2 컨택(480) 형성을 위한 홀 식각 공정에서 제2 컨택용 홀에 인접한 위치에 더미 컨택용 홀을 추가로 형성하고, 제2 컨택용 홀에 도전 물질을 채워 넣는 공정에서 더미 컨택용 홀에도 도전성 물질을 채워 넣음으로써 제2 컨택(480)과 더미 컨택(482A)을 일괄로 형성할 수 있다.
더미 컨택용 홀에 의해 제2 컨택용 홀 형성 영역의 패턴 밀도가 증가하게 되므로 홀 식각시 패턴 밀도가 낮음으로 인한 폴리머의 과도한 생성을 억제하여 폴리머에 의한 제2 컨택용 홀의 막힘을 방지할 수 있다. 따라서, 제2 컨택용 홀 내부로 에천트가 원할히 유입되도록 할 수 있으므로 제2 컨택용 홀의 오픈 불량을 방지할 수 있다. 따라서, 제2 컨택용 홀의 오픈 불량으로 인해 제2 컨택(480)이 하부 배선(340)에 전기적으로 연결되지 않는 불량을 방지할 수 있다.
더미 컨택(482A)의 하부에는 에치 스탑퍼(411)가 마련될 수 있다. 에치 스탑퍼(411)는 더미 컨택(482A)의 하단부에 연결될 수 있다. 에치 스탑퍼(411)는 제1 절연층(330)의 상면 위에 배치될 수 있다. 에치 스탑퍼(411)는 제1 절연층(330)의 상면 위에 제2 기판(410)과 플라나(planar)하게 배치될 수 있다.
에치 스탑퍼(411)는 제2 절연층(440)과 비교하여 소정의 식각 선택성을 갖는 물질을 포함할 수 있다. 일 실시예에서, 제2 절연층(440)이 실리콘 산화막인 경우, 에치 스탑퍼(411)는 실리콘 질화막 및 다결정 실리콘막의 하나 이상으로 구성될 수 있다. 에치 스탑퍼(411)는 제2 기판(410)과 같은 공정 단계에서 생성될 수 있다. 이러한 경우, 에치 스탑퍼(411)는 제2 기판(410)과 동일한 물질, 예컨대 다결정 실리콘막으로 구성될 수 있다.
더미 컨택용 홀을 형성하는 공정에서 에치 스탑퍼(411)에 의해 식각이 멈춰지게 되어 더미 컨택용 홀이 주변 회로 영역(P)의 하부 배선(340) 및 주변 회로 소자(320)까지 연장되지 않을 수 있다. 즉, 에치 스탑퍼(411)는 더미 컨택(482A)이 반도체 메모리 장치의 동작과 관련된 하부 배선(340) 및 주변 회로 소자(320) 등과 연결되어 발생하는 쇼트 불량을 방지할 수 있다.
에치 스탑퍼(411)는 제2 컨택(480)이 통과하는 개구부(OP)를 구비할 수 있다. 개구부(OP)는 하부 배선(340)의 일부와 제1 방향(FD)으로 중첩하여 배치될 수 있다. 제2 컨택(480)은 에치 스탑퍼(411)의 개구부(OP)를 통과하여 하부 배선(340)에 연결될 수 있다.
더미 컨택(482A)은 제1 방향(FD)으로 제2 절연층(440)을 관통하여 에치 스탑퍼(411)에 연결될 수 있다. 더미 컨택(482A)은 평면 상에서 보았을 때 제2 컨택(480)과 실질적으로 동일한 구조를 가질 수 있다. 예컨대, 제2 컨택(480) 및 더미 컨택(482A)은 평면 상에서 보았을 때 원형의 구조를 가질 수 있다. 더미 컨택(482A)은 평면 상에서 보았을 때 제2 컨택(480)과 실질적으로 동일한 사이즈를 가질 수 있다.
일 실시예에서, 제2 컨택(4870)의 주변에 복수의 더미 컨택들(482A)이 제공될 수 있다. 복수의 더미 컨택들(482A)은 평면상에서 보았을 때, 제2 컨택(480)을 에워싸는 폐루프 형상으로 배열될 수 있다. 일 실시예에서, 복수의 더미 컨택들(482A)은 에치 스탑퍼(411)의 개구부(OP) 가장자리를 따라서 배열될 수 있다.
본 실시예에서 의하면, 제2 컨택용 홀 형성을 위한 식각 공정에서 제2 컨택용 홀과 인접한 위치에 더미 컨택용 홀을 추가로 형성하여 제2 컨택용 홀을 형성하기 위한 식각 공정시 제2 컨택용 홀 주변에서 폴리머 생성을 억제시킬 수 있다. 따라서, 폴리머에 의한 제2 컨택용 홀의 막힘을 방지하여 제2 컨택용 홀 내부로 에천트가 원할히 유입되도록 할 수 있으므로 제2 컨택용 홀의 오픈 불량을 방지할 수 있다. 따라서, 제2 컨택용 홀 오픈 불량으로 인하여 제2 컨택(480)과 하부 배선(340)간 접속 불량을 방지할 수 있으므로 반도체 메모리 장치의 신뢰성을 높일 수 있다.
이하 도 6 내지 도 8을 참조로 하여 설명되는 실시예들에서는, 앞서 도 3 내지 도 5를 참조로 하여 설명된 실시예의 구성 요소와 실질적으로 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하고, 동일한 부분에 대한 중복된 설명을 생략하기로 한다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 6을 참조하면, 제2 절연층(440) 상에 제1 컨택들(470), 제2 컨택(480), 더미 컨택(482A) 및 채널 구조체들(CH)의 상부면을 덮는 제3 절연층(510)이 형성될 수 있다. 제3 절연층(510)은 예를 들어 실리콘 산화막과 같은 절연 물질을 포함할 수 있다.
제3 절연층(510)을 관통하여 제2 컨택(480)에 연결되는 제3 컨택(520)이 형성될 수 있다. 더미 컨택(482A) 상에는 컨택이 형성되지 않을 수 있다. 제3 절연층(510) 상에는 제3 컨택(520)에 연결되는 제1 상부 배선(530)이 형성될 수 있다. 제3 절연층(510) 상에는 제1 상부 배선(530)의 측면 및 상부면을 덮는 제4 절연층(512)이 마련될 수 있다. 제4 절연층(512)은 예를 들어 실리콘 산화막과 같은 절연 물질을 포함할 수 있다.
제4 절연층(512)을 관통하여 제1 상부 배선(530)에 연결되는 제4 컨택(522)이 형성될 수 있다. 제4 절연층(512) 상에는 제4 컨택(522)에 연결되는 제2 상부 배선(532)이 형성될 수 있다. 제4 절연층(512) 상에는 제2 상부 배선(532)의 측면 및 상부면을 덮는 제5 절연층(514)이 제공될 수 있다. 제5 절연층(514)은 예를 들어 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 제5 절연층(514)을 관통하여 제2 상부 배선(532)에 연결되는 제5 컨택(524)이 제공될 수 있다. 제5 절연층(514) 상에는 제5 컨택(524)에 연결되는 제3 상부 배선(534)이 형성될 수 있다. 제3 상부 배선(534)은 제5 컨택(524), 제2 상부 배선(532), 제4 컨택(522), 제1 상부 배선(530), 제3 컨택(520), 제2 컨택(480) 및 하부 배선(340)을 통해 주변 회로 소자(320)에 전기적으로 연결될 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 7을 참조하면, 복수의 더미 컨택들(482B)이 제2 컨택(480)과 인접하여 배치되어 있다. 더미 컨택들(482B)은 평면 상에서 보았을 때 제2 컨택(480)과 상이한 형상을 가질 수 있다. 예컨대, 제2 컨택(480)은 평면 상에서 보았을 때 원형의 형상을 가질 수 있고, 더미 컨택들(482B)은 바(bar) 형상을 가질 수 있다. 복수의 더미 컨택들(482B)은 평면상에서 보았을 때 제2 컨택(480)을 에워싸는 다각형의 형상으로 배열될 수 있다.
도 8을 참조하면, 제2 컨택(480) 주변에 더미 컨택(482C)이 배치될 수 있다. 더미 컨택(482C)은 평면 상에서 보았을 때 제2 컨택(480)을 에워싸는 폐루프 형상을 가질 수 있다. 일 실시예에서, 더미 컨택(482C)은 평면 상에서 보았을 때 사각틀 형상을 가질 수 있다.
도 9a 내지 도 17b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위해 제공된 도면들이다. 도 9b 내지 도 17b는 도 9a 내지 도 17a의 Ⅱ-Ⅱ' 라인에 따른 단면을 각각 나타낸다.
도 9a 및 도 9b를 참조하면, 제1 기판(310) 상에 주변 회로 소자들(320) 및 제1 절연층(330)이 형성될 수 있다. 제1 기판(310)은 단결정 실리콘 기판일 수 있다. 주변 회로 소자들(320)은 수평 트랜지스터들을 포함할 수 있다. 주변 회로 소자들(320)이 수평 트랜지스터로 이루어지는 경우, 각각의 주변 회로 소자들(320)은 게이트 절연막(321), 게이트 전극(322), 소스/드레인 영역(323), 게이트 스페이서(324)를 포함할 수 있다.
주변 회로 소자(320)는 제1 절연층(330)에 의해 덮일 수 있다. 제1 절연층(330)은 절연 물질, 예컨대 실리콘 산화물을 포함할 수 있다.
제1 절연층(330) 내에는 하부 배선(340)이 마련될 수 있다. 하부 배선(340)은 주변 회로 소자(320)에 전기적으로 연결될 수 있다.
제1 절연층(330)의 상면 위에 제2 기판(410)이 형성될 수 있다. 제2 기판(410)은 다결정 실리콘으로 구성될 수 있다. 제2 기판(410)은 제1 절연층(330) 상에 소정의 영역에 다결정 실리콘을 형성하고, 이를 시드층으로 이용하여 다결정 실리콘을 성장시키는 방법으로 형성될 수 있다.
제1 절연층(330)의 상면 위에 에치 스탑퍼(411)가 형성될 수 있다. 에치 스탑퍼(411)는 제1 절연층(330)의 상면 위에 제2 기판(410)과 플라나(planar)하게 배치될 수 있다. 에치 스탑퍼(411)는 도 11a 및 11b를 참조로 하여 설명되는 공정에서 생성되는 제2 절연층(440)과 비교하여 소정의 식각 선택성을 갖는 물질을 포함할 수 있다. 일 실시예에서, 제2 절연층(440)이 실리콘 산화막인 경우, 에치 스탑퍼(411)는 실리콘 질화막 및 다결정 실리콘막의 하나 이상을 포함할 수 있다.
일 실시예에서, 에치 스탑퍼(411)는 제2 기판(410)과 같은 공정 단계에서 생성될 수 있다. 이러한 경우, 에치 스탑퍼(411)은 제2 기판(410)과 동일한 물질로 구성될 수 있다. 에치 스탑퍼(411)는 하부 배선(340)의 일부분과 제1 방향(FD)으로 중첩되는 개구부(OP)를 가질 수 있다.
제2 기판(410) 상에 복수의 희생층들(421-426,420) 및 복수의 층간 절연층들(431-437,430)이 교대로 적층될 수 있다. 희생층들(420)은 층간 절연층들(430) 대비 높은 식각 선택성을 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층들(430)은 실리콘 산화막일 수 있고, 희생층들(420)은 실리콘 질화막일 수 있다.
도 10a 및 도 10b를 참조하면, 희생층들(420) 및 층간 절연층들(430)을 식각하여 단차를 갖는 스텝 구조를 형성할 수 있다. 제1 방향(FD)으로 인접한 희생층(420)과 층간 절연층(430) 사이에 단차를 형성하기 위해, 최상부 층간 절연층(437) 상에 소정의 마스크층(미도시)을 형성하고 마스크층에 의해 노출된 층간 절연층들(230) 및 희생층들(420)을 식각할 수 있다. 마스크층을 트리밍(trimming)하면서 마스크층에 의해 노출된 층간 절연층들(430) 및 희생층들(420)을 식각하는 공정을 복수 회 수행함으로써 층간 절연층들(430) 및 희생층들(420)을 순차적으로 식각하여 단차를 갖는 스텝 구조를 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 제1 절연층(330) 상에 제2 기판(410), 에치 스탑퍼(411), 희생층들(420) 및 층간 절연층들(430)의 측면 및 상부면을 덮는 제2 절연층(440)을 형성할 수 있다. 제2 절연층(440)은 실리콘 산화막을 포함할 수 있다. 에치 스탑퍼(411)의 개구부(OP)는 제2 절연층(440)으로 채워질 수 있다.
채널 구조체를 형성하기 위하여, 제2 절연층(440), 층간 절연층들(430) 및 희생층들(420)을 관통하여 제2 기판(410)에 연결되는 복수의 채널 홀들(TC)을 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 각각의 채널 홀들(TC) 내에 채널층(450), 게이트 절연층(452) 및 드레인 영역(454)을 형성하여 채널 구조체들(CH)을 형성할 수 있다.
채널층(450)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층(450)은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
채널층(450)을 형성하기 전에 채널 홀들(TC) 내에 ALD 또는 CVD 공정으로 게이트 절연층(452)이 형성될 수 있다. 게이트 절연층(452)은, 도시하지 않았지만 희생층들(420) 및 층간 절연층들(430)과 인접한 영역으로부터 순차적으로 적층된 블록킹막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물등의 단일막 또는 적층막을 포함할 수 있다. 채널층(450)은 터널 절연막의 내측에 형성될 수 있다. 일부 실시예에서, 게이트 절연층(452)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
드레인 영역(454)은 채널층(450) 및 게이트 절연층(452)의 상부에 형성될 수 있다. 드레인 영역(454)은 폴리실리콘 등의 도전성 물질을 포함할 수 있다.
도 13a를 참조하면, 희생층들(420) 및 층간 절연층들(430)에 제2 방향(FD)으로 연장되는 수직 개구부들(TV)이 형성될 수 있다. 도 13a 및 13b를 참조하면, 수직 개구부들(TV)을 통해 유입되는 식각제에 의해서 희생층들(420)을 선택적으로 제거할 수 있다. 희생층들(420)을 제거함으로써 층간 절연층들(430) 사이 사이에 복수의 수평 개구부들(TH)이 마련될 수 있다. 수평 개구부들(TH)에 의해서 게이트 절연층들(430)의 측면 일부가 노출될 수 잇다.
도 14a 및 도 14b를 참조하면, 희생층들(420)이 제거되어 마련된 복수의 수평 개구부들(도 13b의 TH) 내에 복수의 게이트 전극층들(461-466,460)을 형성할 수 있다. 게이트 전극층들(460)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 스텝 구조가 마련된 영역 상의 제2 절연층(440) 및 층간 절연층들(430)에 게이트 전극층들(460)을 각각 노출하는 홀들을 형성하고, 홀들에 도전성 물질을 채워 넣음으로써 제1 컨택들(470)이 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 제2 컨택 형성을 위하여 제2 절연층(440) 상에 제2 컨택 형성 부위를 오픈하는 하드마스크 패턴(미도시)을 형성하고, 하드마스크 패턴에 의해 오픈된 부위의 제2 절연층(440) 및 제1 절연층(330)을 식각하여 하부 배선(340)을 노출하는 홀(TS)을 형성할 수 있다.
반도체 메모리 장치의 집적도 증가로 인해 게이트 전극층들(460)의 적층 개수가 늘어나고 제2 절연층(440)의 두께가 증가하고 있다. 홀(TS) 식각 과정에서 발생되는 식각 화학물인 수소화불화탄소로부터의 탄소는 식각 공정 동안에 홀(TS) 내에 퇴적되고 중합하여 폴리머를 형성하게 된다. 폴리머의 퇴적은 홀(TS)의 상부 측벽 근처에 인접하여 발생한다. 제2 절연층(440)의 두께가 두꺼워져 홀(TS) 식각 과정에서 식각해야 하는 피식각물의 양이 증가함에 따라 홀(TS) 식각 과정에서 발생되는 폴리머의 양이 증가하고 있다. 폴리머는 홀의 패턴 밀도가 높은 부분에서는 적게 생성되는데 반해, 홀의 패턴 밀도가 낮고 인접 홀과의 거리가 먼 경우에 생성량이 많아지게 된다. 제2 컨택(480)이 고립되어 배치되므로 홀(TS) 형성을 위한 식각 공정시 홀(TS)의 상부 측벽에 두꺼운 폴리머막이 퇴적되고 이 폴리머막에 의해 홀(TS)의 입구가 막히게 되어 홀(TS) 내부로 에천트 흐름이 차단될 수 있다. 이러한 경우, 홀(TS)의 바텀부가 오픈되지 않는 오픈 불량 문제가 발생되고, 이에 따라 컨택(480, 도 4 참조)이 하부 배선(340)에 전기적으로 연결되지 못하게 되어 반도체 메모리 장치의 정상적인 동작이 불가능해져 반도체 메모리 장치의 신뢰성이 저하될 수 수 있다.
본 실시예에서는, 홀(TS) 형성시에 홀(TS)의 주변의 제2 절연층(440)에 더미 홀(TD)을 추가로 형성하여 이러한 문제를 해결할 수 있다. 홀(TS) 주변에 더미 홀(TD)을 추가로 형성하면 홀(TS) 형성 부위의 홀 패턴 밀도가 증가하므로 폴리머의 과도한 생성을 억제할 수 있다. 따라서, 폴리머에 의한 홀(TS) 막힘 현상을 방지하여 홀(TS) 내부로 에천트가 원할히 유입되도록 할 수 잇으므로 홀 오픈 불량을 방지할 수 있다.
도 17a 및 도 17b를 참조하면, 홀(TS) 및 더미 홀(TD) 내에 도전성 물질을 채워 넣음으로써 제2 컨택(480) 및 더미 컨택(482A)이 형성될 수 있다. 제2 컨택(480) 및 더미 컨택(482A)은 동일한 물질로 구성될 수 있다. 예컨대, 제2 컨택(480) 및 더미 컨택(482A)은 금속, 금속 실리사이드를 포함할 수 있다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 비휘발성 메모리 장치(610)와 인터페이싱 한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 19는 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 19를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(730), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(730)은, 예를 들면, 데이터를 저장하는데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(730)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 제1 기판, 상기 제1 기판 상에 배치되는 주변 회로 소자, 상기 주변 회로 소자를 덮는 제1 절연층, 상기 제1 절연층 내에 배치되며 상기 주변 회로 소자에 전기적으로 연결되는 하부 배선을 포함하는 주변 회로 영역;
    상기 제1 절연층 상에 배치되는 제2 기판, 상기 제2 기판의 상에 배치되는 메모리 셀 어레이, 상기 메모리 셀 어레이를 덮는 제2 절연층을 포함하는 셀 영역;
    상기 제2 기판의 상면에 수직한 제1 방향으로 상기 제2 절연층 및 상기 제1 절연층을 관통하여 상기 하부 배선에 연결되는 컨택;및
    상기 제2 절연층 내에 상기 컨택과 인접하여 배치되는 더미 컨택; 및
    상기 더미 컨택의 하단부에 연결되며 상기 컨택이 통과하는 개구부를 갖는 에치 스탑퍼;를 포함하는 반도체 메모리 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 에치 스탑퍼는 상기 제1 절연층의 상부면 상에 상기 제2 기판과 플라나하게 배치되는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 에치 스탑퍼는 상기 제2 절연층과 상이한 식각 선택성을 갖는 물질로 이루어진 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 제2 절연층은 실리콘 산화막을 포함하고, 상기 에치 스탑퍼는 다결정 실리콘막을 포함하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 에치 스탑퍼는 상기 제2 기판과 동일한 물질로 이루어진 반도체 메모리 장치.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 더미 컨택은 평면 상에서 보았을 때 상기 컨택과 동일한 형상을 갖는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 컨택은 평면 상에서 보았을 때 원형의 형상을 갖고 상기 더미 컨택은 평면 상에서 보았을 때 바(bar) 형상을 갖는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 컨택은 평면 상에서 보았을 때 원형의 형상을 갖고 상기 더미 컨택은 평면 상에서 보았을 때 상기 컨택을 에워싸는 폐루프 형상을 갖는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 컨택 및 상기 더미 컨택은 동일한 물질로 이루어진 반도체 메모리 장치.
  12. 제1 기판, 상기 제1 기판 상에 배치되는 주변 회로 소자, 상기 주변 회로 소자를 덮는 제1 절연층, 상기 제1 절연층 내에 배치되며 상기 주변 회로 소자에 전기적으로 연결되는 하부 배선을 포함하는 주변 회로 영역;
    상기 제1 절연층 상에 배치되는 제2 기판 및 에치 스탑퍼, 상기 제2 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체, 상기 채널 구조체에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층들, 상기 게이트 전극층들을 덮는 제2 절연층을 포함하는 셀 영역;
    상기 제1 방향으로 상기 제2 절연층 및 상기 제1 절연층을 관통하여 상기 하부 배선에 연결되는 컨택;및
    상기 제1 방향으로 상기 제2 절연층을 관통하여 상기 에치 스탑퍼에 연결되며 상기 컨택에 인접하여 배치되는 복수의 더미 컨택들;을 포함하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 더미 컨택들은 상기 컨택을 에워싸는 폐루프 형상으로 배열되는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 더미 컨택들 각각은 평면 상에서 보았을 때 상기 컨택과 동일한 형상을 갖는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 컨택은 평면 상에서 보았을 때 원형의 형상을 갖고 상기 더미 컨택들 각각은 평면 상에서 보았을 때 바 형상을 갖는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 에치 스탑퍼는 상기 제2 절연층과 상이한 식각 선택성을 갖는 물질로 이루어진 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 에치 스탑퍼는 상기 컨택이 통과하는 개구부를 포함하는 반도체 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 더미 컨택들은 상기 개구부의 가장자리를 따라서 배열되는 반도체 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 컨택 및 상기 더미 컨택들은 동일한 물질로 이루어진 반도체 메모리 장치.
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