KR102635659B1 - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리는 셀 영역 및 슬리밍 영역이 정의된 기판과, 상기 기판 상에 배치되며 로직 회로 소자들 및 상기 로직 회로 소자들에 전기적으로 연결되는 하부 배선들을 포함하는 로직 구조체와, 상기 로직 구조체 상에 배치되는 소스 플레이트와, 상기 셀 영역의 소스 플레이트 상에 배치되는 복수의 메모리 셀들 및 상기 셀 영역 및 슬리밍 영역의 소스 플레이트 상에 서로 이격하여 적층되며 상기 메모리 셀들에 연결되는 복수의 게이트 전극층들을 포함하는 메모리 구조체와, 상기 셀 영역과 상기 슬리밍 영역간 경계에서 상기 소스 플레이트를 절단하는 제1 슬릿을 포함할 수 있다. 상기 슬리밍 영역의 소스 플레이트는 상기 메모리 셀들 및 상기 로직 회로 소자들의 동작 여부와 관계없이 플로팅될 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 3차원 구조의 반도체 메모리 장치에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라서 반도체 메모리 장치의 대용량화 및 고집적화가 요구되고 있으며, 반도체 메모리 장치의 동작 및 전기적 연결을 위하여 반도체 메모리 장치에 포함되는 로직 회로 및 배선의 구조가 복잡해지고 있다. 이에 따라, 전기적 특성이 우수한 반도체 메모리 장치가 요구되고 있다.
본 발명의 실시예들은 향상된 전기적 특성을 갖는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 셀 영역 및 슬리밍 영역이 정의된 기판과, 상기 기판 상에 배치되며 로직 회로 소자들 및 상기 로직 회로 소자들에 전기적으로 연결되는 하부 배선들을 포함하는 로직 구조체와, 상기 로직 구조체 상에 배치되는 소스 플레이트와, 상기 셀 영역의 소스 플레이트 상에 배치되는 복수의 메모리 셀들 및 상기 셀 영역 및 슬리밍 영역의 소스 플레이트 상에 서로 이격하여 적층되며 상기 메모리 셀들에 연결되는 복수의 게이트 전극층들을 포함하는 메모리 구조체와, 상기 셀 영역과 상기 슬리밍 영역간 경계에서 상기 소스 플레이트를 절단하는 제1 슬릿을 포함할 수 있다. 상기 슬리밍 영역의 소스 플레이트는 상기 메모리 셀들 및 상기 로직 회로 소자들의 동작 여부와 관계없이 플로팅될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 셀 영역 및 슬리밍 영역의 소스 플레이트 상에 교대로 적층되는 복수의 게이트 전극층들 및 층간절연층들, 상기 게이트 전극층들 및 층간절연층들을 관통하여 상기 셀 영역의 소스 플레이트에 연결되는 복수의 채널 구조체들을 포함하는 메모리 구조체와, 기판과 상기 소스 플레이트 사이에 배치되며 상기 메모리 구조체를 제어하는 로직 회로 소자들 및 상기 로직 회로 소자들에 연결되는 하부 배선들을 포함하는 로직 구조체와, 상기 셀 영역과 상기 슬리밍 영역간 경계에서 상기 소스 플레이트를 절단하는 제1 슬릿을 포함할 수 있다. 상기 슬리밍 영역의 소스 플레이트는 상기 셀 영역의 소스 플레이트 및 상기 로직 구조체와 전기적으로 분리될 수 있다.
본 발명의 실시예들에 의하면, 셀 영역과 슬리밍 영역간 경계에서 소스 플레이트를 절단하여 반도체 메모리 장치의 동작 여부에 관계없이 슬리밍 영역의 소스 플레이트가 플로팅 상태가 되도록 함으로써 슬리밍 영역의 소스 플레이트와 그 하부의 배선 간에 전기적 간섭을 억제시킬 수 있다. 이처럼 원치 않는 전기적 간섭을 억제시킴으로써 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예들에 따른 반도체 메모리 장치의 영역들을 나타내는 평면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 평면도이다.
도 5는 도 4의 A-A' 라인에 따른 단면도이다.
도 6은 도 4의 B-B' 라인에 따른 단면도이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 단면도들이다.
도 10a 내지 도 15c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다
도 17은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예들에 따른 반도체 메모리 장치의 영역들을 나타내는 평면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 평면도이다.
도 5는 도 4의 A-A' 라인에 따른 단면도이다.
도 6은 도 4의 B-B' 라인에 따른 단면도이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 단면도들이다.
도 10a 내지 도 15c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다
도 17은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1-BLKn)을 포함할 수 있다. 메모리 블록들(BLK1-BLKn) 각각은, 도시하지 않았지만, 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 워드 라인 및 비트 라인에 의해서 억세스(access)될 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다.
이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
로우 디코더(120)는 로우 라인들(RL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 로우 디코더(120)는 어드레스 정보에 따라서 메모리 셀 어레이(110)의 메모리 블록들(BLK1-BLKn)의 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 주변 회로(140)로부터의 동작 전압(V_X), 예컨대, 프로그램 전압, 패스 전압 및 리드 전압을 전달할 수 있다. 동작 전압(V_X)의 전달을 위하여, 로우 디코더(120)는 로우 라인들(RL)에 각각 연결되는 복수의 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다.
페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 연결된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신되는 데이터 신호(DATA)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 로우 디코더(120)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)을 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)으로부터 데이터(DATA)를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이고, 도 3a 및 도 3b는 본 발명의 일 실시예들에 따른 반도체 메모리 장치의 영역들을 나타내는 평면도들이다.
도 2를 참조하면, 기판(10)에 셀 영역(CR) 및 슬리밍 영역(SR)이 정의될 수 있다. 슬리밍 영역(SR)은 셀 영역(CR)의 가장자리에 인접하여 배치될 수 있다.
반도체 메모리 장치(100)는 기판(10) 상에 배치되는 로직 구조체(20), 로직 구조체(20) 상에 배치되는 소스 플레이트(30), 소스 플레이트(30) 상에 배치되는 메모리 구조체(40)를 포함할 수 있다. 메모리 구조체(40)는 도 1의 메모리 셀 어레이(110)를 포함할 수 있고, 로직 구조체(20)는 메모리 구조체(40)의 메모리 셀 어레이(110)를 제어하기 위한 로직 회로들, 예컨대 도 1의 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있다.
소스 플레이트(30)는 셀 영역(CR)과 슬리밍 영역(SR)간 경계에서 제1 슬릿(ST1)에 의해서 절단될 수 있다. 제1 슬릿(ST1)에는 제1 슬릿 절연막(32)이 채워질 수 있다. 소스 플레이트(30)는 제1 슬릿(ST1) 및 제1 슬릿 절연막(32)에 의해서 제1,제2 소스 플레이트(30A,30B)로 분리될 수 있다.
제1 소스 플레이트(30A)는 셀 영역(CR)에 배치되고, 제2 소스 플레이트(30B)는 슬리밍 영역(SR)에 배치될 수 있다. 슬리밍 영역(SR)의 제2 소스 플레이트(30B)는 셀 영역(CR)의 제1 소스 플레이트(30A)와 물리적 및 전기적으로 분리될 수 있다. 본 실시예에서는, 슬리밍 영역(SR)의 제2 소스 플레이트(30B)를 셀 영역(CR)의 제1 소스 플레이트(30A)와 분리함으로써 소스 플레이트(30)와 로직 구조체(20)간 전기적 간섭을 억제시킬 수 있다.
도 3a 및 도 3b를 참조하면, 슬리밍 영역(SR)은 제1 슬리밍 영역(SR1) 및 제2 슬리밍 영역(SR2)을 포함할 수 있다. 제1 슬리밍 영역(SR1)은 제1 방향(FD)으로 마주하는 셀 영역(CR)의 양측에 배치될 수 있고, 제2 슬리밍 영역(SR2)은 제2 방향(SD)으로 마주하는 셀 영역(CR)의 다른 양측에 배치될 수 있다. 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 기판(10)의 상부면으로부터 수직하게 돌출되는 방향은 제3 방향(TD)에 해당될 수 있다.
로우 디코더(120)는 제1 슬리밍 영역(SR1)에 배치될 수 있다. 페이지 버퍼 회로(130)는, 도 3a에 도시된 바와 같이 제2 슬리밍 영역(SR2)에 배치될 수 있다. 페이지 버퍼 회로(130)는, 도 3b에 도시된 바와 같이 제2 슬리밍 영역(SR2)에 인접한 셀 영역(CR)의 가장자리에 배치될 수도 있다.
주변 회로(140)는 필요에 따라 다양한 형태로 배치될 수 있다. 예컨대, 주변 회로(140)는 도 3a에 도시된 바와 같이 셀 영역(CR)에 배치될 수도 있고, 도 3b에 도시된 바와 같이 셀 영역(CR) 및 제2 슬리밍 영역(SR2)에 분산하여 배치될 수도 있다. 한편, 도시하지 않았지만, 주변 회로(140)는 셀 영역(CR) 및 제1,제2 슬리밍 영역(SR1,SR2)의 바깥에 배치될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 평면도이고, 도 5는 도 4의 A-A' 라인에 따른 단면도이고, 도 6은 도 4의 B-B' 라인에 따른 단면도이다. 도면의 간소화를 위하여, 도 4에서는 제1,제2 상부 절연층(43,51) 및 비트 라인들(BL)의 도시를 생략하였다.
도 4 내지 도 6을 참조하면, 기판(10)은 제1 방향(FD) 및 제2 방향(SD)으로 연장되는 주면을 가질 수 있다. 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
기판(10)에는 셀 영역(CR) 및 슬리밍 영역(SR)이 정의될 수 있다. 일 실시예에서, 슬리밍 영역(SR)은 제1 방향(FD)으로 셀 영역(CR)의 가장자리에 인접하여 배치될 수 있다.
기판(10) 상에 로직 구조체(20)가 배치될 수 있고, 로직 구조체(20) 상에 소스 플레이트(30)가 배치될 수 있다. 소스 플레이트(30)는 다결정 실리콘으로 구성될 수 있다. 단결정 실리콘을 이용할 수 있는 기판(10)과 달리, 소스 플레이트(30)는 로직 구조체(20)의 제4 하부 절연층(22D) 상에 형성되어야 하므로 다결정 실리콘으로 구성될 수 있다.
셀 영역(CR)과 슬리밍 영역(SR)간 경계에 소스 플레이트(30)를 절단하는 제1 슬릿(ST1)이 마련될 수 있다. 일 실시예에서, 셀 영역(CR) 및 슬리밍 영역(SR)은 제1 방향(FD)을 따라서 배치되고, 제1 슬릿(ST1)은 제2 방향(SD)을 따라서 연장될 수 있다.
소스 플레이트(30)는 제1 슬릿(ST1)에 의해서 제1,제2 소스 플레이트(30A,30B)로 분리될 수 있다. 제1 소스 플레이트(30A)는 셀 영역(CR)에 배치되고, 제2 소스 플레이트(30B)는 슬리밍 영역(SR)에 배치될 수 있다. 제1 슬릿(ST1)에는 제1 슬릿 절연막(32)이 채워질 수 있다. 제1 슬릿 절연막(32)은 절연 물질, 예컨대 실리콘 산화막을 포함할 수 있다. 제2 소스 플레이트(30B)는 제1 슬릿(ST1) 및 제1 슬릿 절연막(32)에 의해서 제1 소스 플레이트(30A)와 물리적 및 전기적으로 분리될 수 있다.
소스 플레이트(30) 및 제1 슬릿 절연막(32) 상에 메모리 구조체(40)가 배치될 수 있다. 메모리 구조체(40)는 복수의 게이트 전극층들(41), 복수의 채널 구조체들(CH) 및 제1 상부 절연층(43)을 포함할 수 있다.
게이트 전극층들(41)은 도 1을 참조로 하여 설명된 로우 라인들(RL)에 해당될 수 있다. 게이트 전극층들(41)은 셀 영역(CR) 및 슬리밍 영역(SR)의 소스 플레이트(30) 및 제1 슬릿 절연막(32) 상에 제3 방향(TD)을 따라서 서로 이격하여 적층될 수 있다. 게이트 전극층들(41) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인으로 이용될 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인으로 이용될 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 게이트 전극층들(41)은 워드 라인들로 이용될 수 있다
컨택 플러그들이 접촉되는 패드들을 제공하기 위하여, 게이트 전극층들(41)은 슬리밍 영역(SR) 상에서 계단식 구조를 가질 수 있다. 슬리밍 영역(SR)에서 게이트 전극층들(41) 각각은 그것의 상부에 위치하는 게이트 전극층에 의해 노출되는 패드를 구비할 수 있다. 게이트 전극층들(41)의 상부 및 하부에는 층간절연층들(42)이 배치될 수 있다. 층간절연층들(42)은 실리콘 산화막을 포함할 수 있다.
제1 상부 절연층(43)은 소스 플레이트(30) 상에 형성되어 게이트 전극층들(41) 및 층간절연층들(42)의 측면 및 상부면을 덮을 수 있다. 제1 상부 절연층(43)은 실리콘 산화막을 포함할 수 있다.
셀 영역(CR)에는 제1 상부 절연층(43), 층간절연층들(42) 및 게이트 전극층들(41)을 관통하여 제1 소스 플레이트(30A)에 연결되는 복수의 채널 구조체들(CH)이 마련될 수 있다. 게이트 전극층들(41)이 채널 구조체들(CH)을 감싸는 부분들에는 메모리 셀들, 드레인 선택 라인들 및 소스 선택 라인들이 형성될 수 있다.
채널 구조체들(CH) 각각은 채널층(47) 및 게이트 절연층(48)을 포함할 수 있다. 채널층(47)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(47)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
게이트 절연층(48)은 채널층(47)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층(48)은 도시하지 않았지만 채널층(47)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트 절연층(48)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
제1 상부 절연층(43), 층간절연층들(42) 및 게이트 전극층들(41)은 제2,제3 슬릿들(ST2,ST3) 및 더미 슬릿들(STD)에 의해서 관통될 수 있다. 제2,제3 슬릿들(ST2,ST3) 및 더미 슬릿들(STD)은 소스 플레이트(30) 또는/및 제1 슬릿 절연막(32)에 연결될 수 있다.
제2 슬릿들(ST2)은 셀 영역(CR)과 슬리밍 영역(SR)간 경계를 따라서 배치될 수 있다. 제2 슬릿들(ST2)은 제2 슬릿 절연막들(44)로 채워질 수 있다. 제2 슬릿 절연막들(44)은 제1 슬릿 절연막(32)에 연결될 수 있다. 제2 슬릿 절연막들(44)의 높이는 소스 플레이트(30) 및 제1 슬릿 절연막(32)의 상부면으로부터 제1 상부 절연층(43)의 상부면에 이르는 거리와 실질적으로 동일할 수 있다.
메모리 구조체(40)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 제2 슬릿 절연막들(44)은 인접 메모리 블록들(BLK) 사이에 배치될 수 있다. 인접 제2 슬릿 절연막들(44)간 간격은 메모리 블록(BLK)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다. 제2 슬릿 절연막들(44) 각각의 제2 방향(SD) 폭은 인접 메모리 블록들(BLK)간 간격과 실질적으로 동일할 수 있다.
제2 슬릿 절연막들(44)은 셀 영역(CR)과 슬리밍 영역(SR)간 경계를 식별하기 위한 가이드로서 활용될 수 있다. 제2 슬릿 절연막들(44)은 메모리 블록들(BLK)간 경계를 식별하기 위한 가이드로서 활용될 수 있다.
더미 슬릿(STD)은 셀 영역(CR) 및 슬리밍 영역(SR)의 전반에 걸쳐서 분포될 수 있다. 더미 슬릿들(STD)은 더미 슬릿 절연막들(45)으로 채워질 수 있다. 더미 슬릿들(STD)은 제2 슬릿들(ST2)과 동시에 형성될 수 있고, 더미 슬릿 절연막들(45)은 제2 슬릿 절연막들(44)과 동시에 형성될 수 있다. 더미 슬릿 절연막들(45) 중 일부는 제1 소스 플레이트(30A)에 연결될 수 있다. 더미 슬릿 절연막들(45)의 다른 일부는 제2 소스 플레이트(30B)에 연결될 수 있다. 나머지 더미 슬릿 절연막들(45)은 제1 슬릿 절연막(32)에 연결될 수 있다. 제2 슬릿 절연막들(44) 및 더미 슬릿 절연막들(45)은 메모리 구조체(40)의 지지대 역할을 할 수 있다.
제3 슬릿들(ST3)은 제1 방향(FD)으로 셀 영역(CR) 및 슬리밍 영역(SR)을 가로지를 수 있다. 제1 상부 절연층(43), 층간절연층들(42), 게이트 전극층들(41) 및 채널 구조체들(CH)은 제3 슬릿들(ST3)에 의해서 복수의 영역들로 분리될 수 있다. 제3 슬릿들(ST3)에 의해 정의되는 복수의 영역들 각각은 메모리 블록(BLK)으로 제공될 수 있다. 제3 슬릿들(ST3) 각각은 셀 영역(CR)과 슬리밍 영역(SR)간 경계에서 제2 슬릿 절연막(44)에 의해서 분할될 수 있다.
제3 슬릿들(ST3)에는 공통 소스 라인들(CSL)이 각각 형성될 수 있다. 공통 소스 라인들(CSL)의 높이는 소스 플레이트(30) 및 제1 슬릿 절연막(32)의 상부면으로부터 제1 상부 절연층(43)의 상부면에 이르는 거리와 실질적으로 동일할 수 있다. 공통 소스 라인들(CSL)의 높이는 제2 슬릿 절연막들(44)의 높이와 실질적으로 동일할 수 있다.
공통 소스 라인들(CSL) 각각은 제2 슬릿 절연막(44)에 의해서 제1,제2 공통 소스 라인(CSL1,CSL2)으로 분리될 수 있다. 제1 공통 소스 라인(CSL1)은 셀 영역(CR)에 배치되고, 제 2 공통 소스 라인(CSL2)은 슬리밍 영역(SR)에 배치될 수 있다. 제1 공통 소스 라인(CSL1)은 제1 소스 플레이트(30A)에 연결될 수 있고, 제2 공통 소스 라인(CSL2)은 제2 소스 플레이트(30B)에 연결될 수 있다. 슬리밍 영역(SR)의 제2 소스 플레이트(30B)는 셀 영역(CR)의 제1 소스 플레이트(30A)와 전기적으로 분리될 수 있다. 후술되는 바와 같이, 슬리밍 영역(SR)의 제2 소스 플레이트(30B)는 로직 구조체(20)와 전기적으로 분리될 수 있다. 이에 따라, 슬리밍 영역(SR)의 제2 소스 플레이트(30B)는 반도체 메모리 장치의 동작 여부와 관계없이 플로팅될 수 있다.
제1,제2 공통 소스 라인들(CSL1,CSL2)의 양측면에는 측벽 절연막(46)이 형성되어, 제1,제2 공통 소스 라인들(CSL1,CSL2)과 게이트 전극층들(41) 사이를 분리할 수 있다.
제1 상부 절연층(43), 제2 슬릿 절연막들(44), 더미 슬릿 절연막들(45), 제1,제2 공통 소스 라인들(CSL1,CSL2) 및 채널 구조체들(CH) 상에 제2 상부 절연층(51)이 형성될 수 있다. 제2 상부 절연층(51)은 실리콘 산화막을 포함할 수 있다. 제2 상부 절연층(51) 상에는 비트 라인들(BL)이 형성될 수 있고, 비트 라인들(BL)의 하부에는 제2 상부 절연층(51)을 관통하여 채널 구조체들(CH)에 연결되는 비트 라인 컨택들(BLC)이 형성될 수 있다.
로직 구조체(20)는 기판(10) 상에 배치되는 복수의 로직 회로 소자들(21), 로직 회로 소자들(21)을 덮는 하부 절연층들(22A-22D), 하부 절연층들(22A-22D) 내에 배치되며 로직 회로 소자들(21)에 전기적으로 연결되는 하부 배선들(23A-23C,24A-24B)을 포함할 수 있다.
로직 회로 소자들(21)은 수평 트랜지스터들을 포함할 수 있다. 로직 회로 소자들(21)이 수평 트랜지스터로 이루어지는 경우에, 로직 회로 소자들(21) 각각은 게이트(21A) 및 소스/드레인 영역(21B)를 포함할 수 있다.
로직 회로 소자들(21)은 도 1의 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 구성할 수 있다. 일 실시예에서, 슬리밍 영역(SR)에 배치되는 로직 회로 소자들(21)은 로우 디코더(120)의 패스 트랜지스터들(PT)에 해당될 수 있다.
하부 절연층들(22A-22D)은 기판(10) 상에 순차로 적층되는 제1 내지 제4 하부 절연층들을 포함할 수 있고, 하부 배선들(23A-23C,24A-24B)은 제1 하부 절연층(22A) 상의 제1 배선층에 배치되는 제1 하부 배선들(23A,24A), 제2 하부 절연층(22B) 상의 제2 배선층에 배치되는 제2 하부 배선들(23B,24B), 제3 하부 절연층(22C) 상의 제3 배선층에 배치되는 제3 하부 배선들(23C)을 포함할 수 있다. 제1 내지 제3 하부 절연층들(22A-22C)을 관통하여 로직 회로 소자들(21)과 하부 배선들(23A-23C,24A-24B) 사이, 그리고 서로 다른 층에 배치된 하부 배선들(23A-23C,24A-24B) 사이를 전기적으로 연결하는 컨택 플러그들(25)이 형성될 수 있다.
슬리밍 영역(SR)에 배치되는 하부 배선들(23A-23B)은 패스 트랜지스터들(PT)과 메모리 구조체(40)의 게이트 전극층들(41) 사이를 전기적으로 연결되는데 사용될 수 있다.
셀 영역(CR)의 제1 소스 플레이트(30A)는 로직 구조체(20)의 하부 배선들(23A-23C,24A-24B) 및 로직 회로 소자들(21)과 전기적으로 연결될 수 있다. 슬리밍 영역(SR)의 제2 소스 플레이트(30B)는 로직 구조체(20)의 하부 배선들(23A-23C,24A-24B) 및 로직 회로 소자들(21)과 전기적으로 분리될 수 있다.
반도체 메모리 장치가 대용량화 및 고집적화됨에 따라서 게이트 전극층들(41)의 개수가 증가하고 있으며, 이에 따라 패스 트랜지스터들(PT)의 개수 역시 증가되고 있다. 패스 트랜지스터들(PT)의 개수가 늘어남에 따라서 패스 트랜지스터들(PT)과 게이트 전극층들(41) 사이를 연결하는데 필요한 하부 배선의 개수가 증가되어, 단위 면적당 슬리밍 영역(SR)에 형성해야 하는 하부 배선의 개수가 셀 영역(CR)에 형성해야 하는 하부 배선의 개수에 비해서 많아지게 되었다. 소스 플레이트(30)와의 전기적 간섭을 줄이기 위해서는, 하부 배선과 소스 플레이트(30)간 이격 거리를 늘려야 할 것이다. 이러한 이유로, 셀 영역(CR)의 하부 배선들(24A-24B)은 소스 플레이트(30)와의 거리가 가까운 배선층을 피해서 배치되는 반면에, 단위 면적당 형성해야 하는 하부 배선의 개수가 많은 슬리밍 영역(SR)에서는 최상부 배선층에도 하부 배선(23C)이 배치된다. 셀 영역(CR)과 비교해서 슬리밍 영역(SR)에서 소스 플레이트(30)와 하부 배선간 이격 거리가 작으므로, 슬리밍 영역(SR)은 셀 영역(CR)에 비해 소스 플레이트(30)와 하부 배선들(23A-23B)간 전기적 간섭에 취약할 것이다.
반도체 메모리 장치의 동작시에 로직 구조체(20)의 하부 배선들(23A-23C, 24A-24B) 및 셀 영역(CR)의 제1 소스 플레이트(30A)에 전압이 인가될 수 있다. 예컨대, 소거 동작시 셀 영역(CR)의 제1 소스 플레이트(30A)에 하이 레벨의 소거 전압이 인가되고, 게이트 라인들(41)에 접지 레벨의 전압을 전달하기 위하여 슬리밍 영역(SR)의 하부 배선들(23A-23C)에 접지 레벨의 전압이 인가될 수 있다.
본 실시예에서와 다르게, 소스 플레이트(30)가 분리되지 않은 경우에는 반도체 메모리 장치의 동작시 소스 플레이트(30) 및 하부 배선들(23A-23C)에 전압이 인가되면, 전기적 간섭에 취약한 슬리밍 영역(SR)에서 소스 플레이트(30)와 하부 배선들(23A-23C)간 전기적 간섭이 과도하게 커지게 되어 반도체 메모리 장치의 오동작이 유발될 수 있다.
본 실시예에 의하면, 제1 슬릿(ST1) 및 제1 슬릿 절연막(32)에 의해서 슬리밍 영역(SR)의 제2 소스 플레이트(30B)가 셀 영역(CR)의 제1 소스 플레이트(30A)와 전기적으로 분리되어 슬리밍 영역(SR)의 제2 소스 플레이트(30B)가 반도체 메모리 장치의 동작 여부와 관계없이 언제나 플로팅 상태에 있게 된다. 따라서, 전기적 간섭에 취약한 슬리밍 영역(SR)에서 제2 소스 플레이트(30B)와 하부 배선들(23A-23C)간 전기적 간섭을 억제시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 단면도이다.
도 7을 참조하면, 슬리밍 영역(SR)의 로직 회로 소자들(21)은 패스 트랜지스터들(PT)을 포함할 수 있으며, 셀 영역(CR)의 로직 회로 소자들(21)에 비해서 밀집하여 배치될 수 있다. 이에 따라, 슬리밍 영역(SR)의 로직 회로 소자들(21)에 연결되는 하부 배선들(23A-23C)의 선폭은 셀 영역(CR)의 로직 회로 소자들(21)에 연결되는 하부 배선들(24A-24B)의 선폭보다 작을 수 있다.
주지된 바와 같이, 작은 선폭을 갖는 배선은 큰 선폭을 갖는 배선에 비해서 식각에 의해 쉽게 소실될 수 있다. 슬리밍 영역(SR)의 로직 회로 소자들(21)에 연결되는 하부 배선들(23A-23C)은 셀 영역(CR)의 로직 회로 소자들(21)에 연결되는 하부 배선들(24A-24B)에 비해서 식각에 의해 쉽게 소실될 수 있다.
더미 슬릿들(STD)의 적어도 하나가 제1 슬릿 절연막(32)에 연결될 수 있다. 더미 슬릿(STD)에는 더미 슬릿 절연막(45)이 채워질 수 있다. 더미 슬릿(STD) 형성 공정에서 식각되는 피식각층들과 충분한 식각 선택성을 갖는 소스 플레이트(30)와 다르게, 제1 슬릿 절연막(32)은 피식각층들과 충분한 식각 선택성을 갖지 않을 수 있다. 이러한 이유로, 더미 슬릿(STD) 형성을 위한 식각 공정에서 제1 슬릿 절연막(32)이 위치하는 부분에서 식각이 과도하게 진행되어, 더미 슬릿(STD)이 제1 슬릿 절연막(32)을 관통하여 로직 구조체(20)로 연장될 수 있으며, 더미 슬릿(STD)에 채워지는 더미 슬릿 절연막(45)이 로직 구조체(20)에 연결될 수 있다. 슬리밍 영역(SR)의 로직 회로 소자들(21)에 연결되는 하부 배선들(23A-23C)이 제1 슬릿 절연막(32)과 제3 방향(TD)으로 중첩하여 배치되는 경우에 과도 식각에 의해서 하부 배선들(23A-23C)이 소실될 수 있다.
슬리밍 영역(SR)의 로직 회로 소자들(21)에 연결되는 하부 배선들(23A-23C)은 제1 슬릿 절연막(32)과 제3 방향(TD)으로 중첩되지 않을 수 있다. 슬리밍 영역(SR)의 로직 회로 소자들(21)에 연결되는 하부 배선들(23A-23C)이 제1 슬릿 절연막(32)의 하부에 배치되지 않으므로, 더미 슬릿(STD) 형성을 위한 식각 공정에서 제1 슬릿 절연막(32)이 위치하는 영역에서 과도 식각이 진행되더라도 하부 배선들(23A-23C)의 소실이 발생하지 않는다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 단면도이다.
도 8을 참조하면, 셀 영역(CR)의 로직 회로 소자(21)에 연결되는 하부 배선(24B)의 일부가 제1 슬릿 절연막(32) 하부로 연장될 수 있다. 하부 배선(24B)은 제3 방향(TD)으로 제1 슬릿 절연막(32)과 중첩되는 연장부(EP)를 가질 수 있다.
더미 슬릿들(STD)의 적어도 하나가 제1 슬릿 절연막(32)에 연결될 수 있다. 더미 슬릿(STD)에는 더미 슬릿 절연막(45)이 채워질 수 있다.
하부 배선(24B)은 예컨대, 텅스텐으로 구성될 수 있으며, 더미 슬릿(STD) 형성시 식각되는 피식각층들과 충분한 식각 선택성을 가질 수 있다. 또한, 전술한 바와 같이 셀 영역(CR)의 로직 회로 소자(21)에 연결되는 하부 배선(24B)은 슬리밍 영역(SR)의 로직 회로 소자(21)에 연결되는 하부 배선들(23A-23C)보다 큰 선폭을 가지므로, 하부 배선(24B)의 연장부(EP)는 더미 슬릿(STD)을 형성하기 위한 식각 공정에서 소실되지 않고 에치 스탑퍼(etch stopper)의 역할을 할 수 있다.
따라서, 더미 슬릿(STD) 형성을 위한 식각 공정에서 제1 슬릿 절연막(32)이 위치하는 영역에서 식각이 하부 배선(24B)의 연장부(EP)에서 멈춰질 수 있고, 더미 슬릿(STD)에 채워지는 더미 슬릿 절연막(45)은 연장부(EP)에 연결될 수 있다.
본 실시예에 의하면, 더미 슬릿(STD) 형성을 위한 식각 공정에서 식각이 하부 배선(24B)의 연장부(EP)에서 멈춰지게 되므로, 로직 회로 소자들(21)이 손상되는 불량을 억제시킬 수 있다
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 단면도로, 비트 라인(BL)의 신장 방향인 제2 방향(SD)을 따라서 절단한 단면도이다.
도 9를 참조하면, 슬리밍 영역(SR)에 배치되는 로직 회로 소자들(21)은 페이지 버퍼 회로(도 1의 130)를 구성하는 소자들에 해당될 수 있다. 도시하지 않았지만, 도 3b에 나타낸 바와 같이 페이지 버퍼 회로(130)를 구성하는 로직 회로 소자들은 셀 영역(CR)의 가장자리에 슬리밍 영역(SR)과 인접하여 배치될 수도 있다. 슬리밍 영역(SR)에 배치되는 하부 배선들(23A-23C)은 페이지 버퍼 회로를 구성하는 로직 회로 소자들(21)을 비트 라인(BL)에 전기적으로 연결되는데 사용될 수 있다.
도시하지 않았지만, 복수의 비트 라인들이 제1 방향(FD)을 따라서 반복적으로 배치될 수 있다. 비트 라인들과의 연결을 위해서, 단위 면적당 슬리밍 영역(SR)에 형성해야 하는 하부 배선들의 개수는, 셀 영역(CR)에 형성해야 하는 하부 배선들의 개수에 비해서 많을 수 있다.
소스 플레이트(30)와의 전기적 간섭을 줄이기 위해서는, 하부 배선과 소스 플레이트(30)간 이격 거리를 늘려야 할 것이다. 이러한 이유들로 인해서, 셀 영역(CR)의 하부 배선들(24A-24B)은 소스 플레이트(30)와의 거리가 가까운 배선층을 피해서 배치되는 반면에, 슬리밍 영역(SR)의 하부 배선들(23A-23B)은 소스 플레이트(30)와의 거리가 가까운 배선층에도 배치된다. 셀 영역(CR)과 비교해서 슬리밍 영역(SR)에서 소스 플레이트(30)와 하부 배선간 이격 거리가 작으므로, 슬리밍 영역(SR)은 셀 영역(CR)에 비해 소스 플레이트(30)와 하부 배선들(23A-23B)간 전기적 간섭에 취약할 것이다.
본 실시에에서, 셀 영역(CR)과 슬리밍 영역(SR)간 경계에 소스 플레이트(30)를 절단하는 제1 슬릿(ST1)이 형성되고, 제1 슬릿(ST1)에 제1 슬릿 절연막(32)이 채워질 수 있다. 소스 플레이트(30)는 제1 소스 플레이트(30A) 및 제2 소스 플레이트(30B)로 분리될 수 있다. 제1 소스 플레이트(30A)는 셀 영역(CR)에 배치되고, 제2 소스 플레이트(30B)는 슬리밍 영역(SR)에 배치될 수 있다. 슬리밍 영역(SR)의 제2 소스 플레이트(30B)는 셀 영역(CR)의 제1 소스 플레이트(30A)와 전기적으로 분리될 수 있다.
반도체 메모리 장치의 동작시에 셀 영역(CR)의 제1 소스 플레이트(30A) 및 로직 구조체(20)의 하부 배선들(23A-23C,24A-24B)에 전압이 인가될 수 있다. 본 실시예에서와 다르게, 소스 플레이트(30)가 분리되지 않은 경우에는 반도체 메모리 장치의 동작시 소스 플레이트(30) 및 하부 배선들(23A-23C,24A-24B)에 전압이 인가되면, 전기적 간섭에 취약한 슬리밍 영역(SR)에서 소스 플레이트(30)와 하부 배선들(23A-23C)간 전기적 간섭이 과도하게 커지게 되어 오동작이 유발될 수 있다.
본 실시예에 의하면, 슬리밍 영역(SR)의 제2 소스 플레이트(30B)가 셀 영역(CR)의 제1 소스 플레이트(30A)와 전기적으로 분리되어, 반도체 메모리 장치의 동작 여부와 관계없이 슬리밍 영역(SR)의 제2 소스 플레이트(30B)가 언제나 플로팅 상태에 있으므로, 전기적 간섭에 취약한 슬리밍 영역(SR)에서 제2 소스 플레이트(30B)와 하부 배선들(23A-23C)간 전기적 간섭을 억제시킬 수 있다.
도 10a 내지 도 15c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들로, 도 10a 내지 도 15a는 각 제조 단계별 평면 구조를 나타내고, 도 10b 내지 도 15b는 도 9a 내지 도 15a의 C-C' 라인에 따른 단면들을 각각 나타내고, 도 15c는 도 15a의 D-D' 라인에 따른 단면을 나타낸다.
도 10a 및 도 10b를 참조하면, 기판(10)의 셀 영역(CR) 및 슬리밍 영역(SR) 상에 로직 회로 소자들(21)을 형성할 수 있다.
기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
로직 회로 소자들(21)은 수평 트랜지스터들을 포함할 수 있다. 로직 회로 소자들(21)이 수평 트랜지스터로 이루어지는 경우, 각각의 로직 회로 소자들(21)은 게이트(21A) 및 소스/드레인 영역(21B)을 포함할 수 있다. 슬리밍 영역(SR)의 로직 회로 소자들(21)은 패스 트랜지스터들(PT)에 해당될 수 있다. 한편, 슬리밍 영역(SR)의 로직 회로 소자들(21)은 페이지 버퍼 회로를 구성하는 소자들일 수도 있다.
기판(10) 상에 로직 회로 소자들(21)을 덮는 복수의 하부 절연층들(22A-22D)이 적층될 수 있고, 하부 절연층들(22A-22D) 내에는 로직 회로 소자들(21)에 전기적으로 연결되는 하부 배선들(23A-23C,24A-24B) 및 컨택 플러그들(25)이 형성될 수 있다.
하부 절연층들(22A-22D) 중 최상부 하부 절연층(22D)의 상면 위에 소스 플레이트(30)가 형성될 수 있다. 소스 플레이트(30)는 다결정 실리콘으로 구성될 수 있다. 소스 플레이트(30)는 하부 절연층(22D) 상에 소정의 영역에 다결정 실리콘을 형성하고, 이를 씨드층으로 이용하여 다결정 실리콘을 성장시키는 방법으로 형성할 수 있다.
셀 영역(CR)과 슬리밍 영역(SR)간 경계에 소스 플레이트(30)를 절단하는 제1 슬릿(ST1)을 형성할 수 있다. 소스 플레이트(30)는 제1 슬릿(ST1)에 의해서 제1, 제2 소스 플레이트(30A,30B)로 분리될 수 있다. 제1 소스 플레이트(30A)는 셀 영역(CR)에 배치되고, 제2 소스 플레이트(30B)는 슬리밍 영역(SR)에 배치될 수 있다.
그런 다음, 제1 슬릿(ST1) 내부를 절연물질, 예컨대 실리콘 산화물로 채워서 제1 슬릿 절연막(32)을 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 제1,제2 소스 플레이트(30A,30B) 및 제1 슬릿 절연막(32) 상에 복수의 희생층들(70) 및 복수의 층간절연층들(42)을 교대로 적층할 수 있다. 희생층들(70)은 층간절연층들(42) 대비 높은 식각 선택성을 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간절연층들(42)은 실리콘 산화막일 수 있고, 희생층들(70)은 실리콘 질화막일 수 있다.
슬리밍 영역(SR)의 희생층들(70) 및 층간절연층들(42)을 식각하여 계단 구조를 형성할 수 있다. 계단 구조를 형성하기 위해, 최상부 층간절연층(42) 상에 소정의 마스크층(미도시)을 형성하고 마스크층에 의해 노출된 층간절연층들(42) 및 희생층들(70)을 식각할 수 있다. 마스크층을 트리밍(trimming)하면서 마스크층에 의해 노출되는 층간절연층들(42) 및 희생층들(70)을 식각하는 공정을 복수 회 수행함으로써 층간절연층들(42) 및 희생층들(70)을 순차적으로 식각하여 계단 구조를 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 제1,제2 소스 플레이트(30A,30B) 및 제1 슬릿 절연막(32) 상에 희생층들(70) 및 층간절연층들(42)의 측면 및 상부면을 덮는 제1 상부 절연층(43)을 형성할 수 있다. 제1 상부 절연층(43)은 실리콘 산화막을 포함할 수 있다.
셀 영역(CR)의 제1 상부 절연층(43), 층간절연층들(42) 및 희생층들(70)을 관통하여 제1 소스 플레이트(30A)에 연결되는 복수의 채널 홀들을 형성할 수 있다.
그 다음, 각각의 채널 홀들 내에 채널층(47) 및 게이트 절연층(48)을 형성하여 채널 구조체들(CH)을 형성할 수 있다. 채널층(47)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층(47)은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
게이트 절연층(48)은 채널층(47)을 형성하기 전에 채널 홀들 내에 ALD 또는 CVD 공정으로 형성할 수 있다. 게이트 절연층(48)은, 도시하지 않았지만 희생층들(70) 및 층간절연층들(42)과 인접한 영역으로부터 순차적으로 적층된 블록킹막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물등의 단일막 또는 적층막을 포함할 수 있다. 채널층(47)은 터널 절연막의 내측에 형성될 수 있다. 일부 실시예에서, 게이트 절연층(48)은 산화막-질화막-산화막이 순차적으로 적층된 ONO 적층 구조를 가질 수 있다.
도 13a 및 도 13b를 참조하면, 제1 상부 절연층(43), 희생층들(70) 및 층간절연층들(42)을 식각하여 이들을 관통하는 제2 슬릿들(ST2) 및 더미 슬릿들(STD)을 형성할 수 있다. 제1,제2 소스 플레이트(30A,30B)는 제2 슬릿들(ST2) 및 더미 슬릿들(STD)을 형성을 위한 식각 공정에서 에치 스탑퍼의 기능을 할 수 있다.
제2 슬릿들(ST2)은 셀 영역(CR)과 슬리밍 영역(SR)간 경계를 따라서 배치될 수 있다. 일 실시예에서, 셀 영역(CR)과 슬리밍 영역(SR)간 경계는 제2 방향(SD)으로 신장되고, 제2 슬릿들(ST2)은 제2 방향(SD)을 따라서 배치될 수 있다. 인접 제2 슬릿들(ST2)의 간격은 메모리 블록의 제2 방향(SD) 폭에 해당할 수 있다. 제2 슬릿들(ST2) 각각의 제2 방향(SD) 폭은 인접 메모리 블록들간 간격에 해당할 수 있다. 더미 슬릿(STD)은 셀 영역(CR) 및 슬리밍 영역(SR)의 전반에 걸쳐서 분포될 수 있다.
그 다음, 제2 슬릿들(ST2) 및 더미 슬릿들(STD)의 내부를 절연 물질, 예컨대 실리콘 산화물로 채워서 제2 슬릿 절연막들(44) 및 더미 슬릿 절연막들(45)을 형성할 수 있다. 상술한 제2 슬릿 절연막들(44) 및 더미 슬릿 절연막들(45)은 도 14a 및 도 14b를 참조로 하여 후술되는 공정에서 지지대의 역할을 할 수 있다.
도 14a 및 도 14b를 참조하면, 제1 상부 절연층(43), 희생층들(70) 및 층간절연층들(42)을 식각하여 이들을 관통하는 제3 슬릿들(ST3)을 형성할 수 있다. 제3 슬릿들(ST3) 각각은 셀 영역(CR) 및 슬리밍 영역(SR)을 제1 방향(FD)으로 가로지르는 형태를 가질 수 있다. 제1 상부 절연층(43), 희생층들(70), 층간절연층들(42) 및 채널 구조체들(CH)은 제3 슬릿들(ST3)에 의해서 복수의 영역들로 분리될 수 있다. 제3 슬릿들(ST3)에 의해 정의되는 복수의 영역들 각각은 메모리 블록으로 정의될 수 있다. 제3 슬릿들(ST3)은 셀 영역(CR)과 슬리밍 영역(SR)간 경계에서 제2 슬릿 절연막들(44)에 의해서 분할될 수 있다.
제3 슬릿들(ST3)은 희생층들(70)을 선택적으로 제거하는 과정에서 식각 물질의 유입 경로로 이용될 수 있다. 제3 슬릿들(ST3)을 통해서 유입되는 식각제에 의해서 희생층들(70)을 선택적으로 제거할 수 있다. 희생층들(70)을 제거함으로써 층간절연층들(42) 사이에 복수의 수평 개구부들(H)이 마련될 수 있다. 수평 개구부들(H)에 의해서 게이트 절연층들(48)의 측면 일부가 노출될 수 있다. 희생층들(70)이 제거되더라도 층간절연층들(42) 및 제1 상부 절연층(43)은 제2 슬릿 절연막들(44) 및 더미 슬릿 절연막들(45)에 의해서 견고하게 지지될 수 있다.
도 15a 내지 도 15c를 참조하면, 희생층들(70)이 제거되어 마련된 복수의 수평 개구부들(H) 내에 복수의 게이트 전극층들(41)을 형성할 수 있다. 게이트 전극층들(41)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
제3 슬릿들(ST3)의 측면에 측벽 절연막(46)을 형성하고, 측벽 절연막(46)이 형성된 제3 슬릿들(ST3) 내부에 도전 물질을 채워 공통 소스 라인들(CSL)을 형성할 수 있다. 공통 소스 라인들(CSL) 각각은 제2 슬릿 절연막(44)에 의해서 제1,제2 공통 소스 라인(CSL1,CSL2)으로 분리될 수 있다. 제1 공통 소스 라인(CSL1)은 셀 영역(CR)에 배치되고, 제 2 공통 소스 라인(CSL2)은 슬리밍 영역(SR)에 배치될 수 있다. 제2 공통 소스 라인들(CSL2)은 제2 슬릿 절연막들(44)에 의해서 제1 공통 소스 라인들(CSL1)과 물리적 및 전기적으로 분리될 수 있다. 제1 공통 소스 라인(CSL1)의 하단부는 셀 영역(CR)의 제1 소스 플레이트(30A)에 연결되고, 제2 공통 소스 라인(CSL2)의 하단부는 슬리밍 영역(SR)의 제2 소스 플레이트(30B)에 연결될 수 있다.
이후, 도 5 내지 도 6에 도시된 바와 같이, 제1 상부 절연층(43), 제2 슬릿 절연막들(44), 더미 슬릿 절연막들(45), 공통 소스 라인들(CSL) 및 채널 구조체들(CH) 상에 제2 상부 절연층(51)을 형성할 수 있다. 제2 상부 절연층(51)은 실리콘 산화막을 포함할 수 있다.
그런 다음, 제2 상부 절연층(51)을 관통하여 채널 구조체들(CH)에 연결되는 비트 라인 컨택들(BLC)을 형성하고, 제2 상부 절연층(51) 상에 비트 라인 컨택들(BLC)에 연결되는 비트 라인들(BL)을 형성할 수 있다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 17을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (21)
- 셀 영역 및 슬리밍 영역이 정의된 기판;
상기 기판 상에 배치되며 로직 회로 소자들 및 상기 로직 회로 소자들에 전기적으로 연결되는 하부 배선들을 포함하는 로직 구조체;
상기 로직 구조체 상에 배치되는 소스 플레이트;
상기 셀 영역의 소스 플레이트 상에 배치되는 복수의 메모리 셀들 및 상기 셀 영역 및 슬리밍 영역의 소스 플레이트 상에 서로 이격하여 적층되며 상기 메모리 셀들에 연결되는 복수의 게이트 전극층들을 포함하는 메모리 구조체;및
상기 셀 영역과 상기 슬리밍 영역간 경계에서 상기 소스 플레이트를 절단하고, 상기 소스 플레이트를 상기 셀 영역의 제1 부분과 상기 슬리밍 영역의 제2 부분으로 나누는 제1 슬릿;을 포함하며,
상기 소스 플레이트의 상기 제2 부분은 상기 메모리 셀들 및 상기 로직 회로 소자들의 동작 여부와 관계없이 플로팅되는 반도체 메모리 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 게이트 전극층들은 상기 슬리밍 영역에서 계단식 구조를 갖는 반도체 메모리 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 로직 회로 소자들은 상기 게이트 전극층들에 전압을 전달하는 패스 트랜지스터들을 포함하는 반도체 메모리 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3 항에 있어서, 상기 패스 트랜지스터들은 상기 슬리밍 영역에 배치되는 반도체 메모리 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제4 항에 있어서, 상기 슬리밍 영역에 배치되는 하부 배선들은 상기 패스 트랜지스터들과 상기 게이트 전극층들을 전기적으로 연결하는데 사용되는 반도체 메모리 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 로직 회로 소자들은 상기 복수의 메모리 셀들에 연결되는 비트 라인들과 전기적으로 연결되는 페이지 버퍼 회로를 포함하는 반도체 메모리 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제6 항에 있어서, 상기 슬리밍 영역에 배치되는 하부 배선들은 상기 페이지 버퍼 회로와 상기 비트 라인들을 전기적으로 연결하는데 사용되는 반도체 메모리 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 제1 슬릿에 채워지는 제1 슬릿 절연막을 더 포함하는 반도체 메모리 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8 항에 있어서, 상기 기판의 상부면과 수직한 방향으로 상기 메모리 구조체를 관통하고 상기 메모리 구조체를 지지하는 복수의 더미 슬릿 절연막들을 더 포함하는 반도체 메모리 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제9 항에 있어서, 상기 더미 슬릿 절연막들의 적어도 하나는 상기 제1 슬릿 절연막을 관통하여 상기 로직 구조체에 연결되는 반도체 메모리 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제9 항에 있어서, 상기 슬리밍 영역에 배치된 로직 회로 소자들에 전기적으로 연결되는 하부 배선들은 상기 기판의 상부면과 수직한 방향에서 상기 제1 슬릿 절연막과 중첩되지 않는 반도체 메모리 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제9 항에 있어서, 상기 셀 영역에 배치된 로직 회로 소자들에 전기적으로 연결되는 하부 배선들의 적어도 하나는 상기 기판의 상부면과 수직한 방향에서 상기 제1 슬릿 절연막과 중첩되는 연장부를 구비하는 반도체 메모리 장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12 항에 있어서, 상기 제1 슬릿 절연막을 관통하는 더미 슬릿 절연막의 하단부는 상기 연장부에 연결되는 반도체 메모리 장치.
- 셀 영역 및 슬리밍 영역의 소스 플레이트 상에 교대로 적층되는 복수의 게이트 전극층들 및 층간절연층들, 상기 게이트 전극층들 및 층간절연층들을 관통하여 상기 셀 영역의 소스 플레이트에 연결되는 복수의 채널 구조체들을 포함하는 메모리 구조체;
기판과 상기 소스 플레이트 사이에 배치되며 상기 메모리 구조체를 제어하는 로직 회로 소자들 및 상기 로직 회로 소자들에 연결되는 하부 배선들을 포함하는 로직 구조체;및
상기 셀 영역과 상기 슬리밍 영역간 경계에서 상기 소스 플레이트를 절단하고, 상기 소스 플레이트를 상기 셀 영역의 제1 부분과 상기 슬리밍 영역의 제2 부분으로 나누는 제1 슬릿;을 포함하며,
상기 소스 플레이트의 상기 제2 부분은 상기 셀 영역의 소스 플레이트 및 상기 로직 구조체와 전기적으로 분리되는 반도체 메모리 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14 항에 있어서, 상기 슬리밍 영역의 소스 플레이트가 플로팅되는 반도체 메모리 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제14 항에 있어서, 상기 제1 슬릿에 채워지는 제1 슬릿 절연막을 더 포함하는 반도체 메모리 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16 항에 있어서, 상기 셀 영역과 상기 슬리밍 영역간 경계에서 상기 메모리 구조체를 관통하여 상기 제1 슬릿 절연막에 연결되는 복수의 제2 슬릿 절연막들을 더 포함하는 반도체 메모리 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서, 상기 메모리 구조체는 복수의 메모리 블록들을 포함하고,
상기 메모리 블록들 및 상기 제2 슬릿 절연막들은 제1 방향과 교차되는 제2 방향을 따라서 교대로 배치되는 반도체 메모리 장치. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제18 항에 있어서, 상기 제2 슬릿 절연막들 각각의 상기 제2 방향 폭은 인접한 상기 메모리 블록들간 간격과 동일하고, 인접한 상기 제2 슬릿 절연막들간 간격은 상기 메모리 블록들 각각의 상기 제2 방향 폭과 동일한 반도체 메모리 장치.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서, 상기 메모리 구조체를 복수의 메모리 블록들로 분리하는 제3 슬릿들;및
상기 제3 슬릿들 내에 배치되는 복수의 공통 소스 라인들;을 더 포함하며,
상기 공통 소스 라인들 각각은 상기 셀 영역의 소스 플레이트에 연결되는 제1 공통 소스 라인; 및
상기 슬리밍 영역의 소스 플레이트에 연결되고 상기 제1 공통 소스 라인과 전기적으로 분리되는 제2 공통 소스 라인;을 포함하는 반도체 메모리 장치. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제20 항에 있어서, 상기 제1 공통 소스 라인과 상기 제2 공통 소스 라인 사이에 상기 제2 슬릿 절연막들의 하나가 배치되는 반도체 메모리 장치.
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