CN107369688B - 闪存的制备方法 - Google Patents

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Abstract

本发明提供了一种闪存的制备方法，包括在衬底上形成第一介质层、浮栅层和第二介质层，再刻蚀所述闪存区的第二介质层、浮栅层和第一介质层形成一开口，在开口的内壁形成隔离侧墙，再沉积源极多晶硅层覆盖第二介质层并填充开口，研磨直至暴露出第二介质层后，不再进行过研磨，而是使用光罩作为掩模，去除逻辑区的源极多晶硅残留，光罩保护着闪存区，所以刻蚀逻辑区的源极多晶硅层时不会对闪存区开口边缘的侧墙造成损伤，从而既减少了逻辑区的源极多晶硅残留，又不会对闪存区造成影响，保证了器件的性能和良率；并且，光罩是在闪存制备的后续工艺中使用的，使用光罩作为掩模，不额外增加工序和成本。

Description

闪存的制备方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种闪存的制备方法。
背景技术
闪存(Flash Memory)是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，由于其断电时仍能保存数据，闪存通常被用来保存设置信息，如在电脑的BIOS(基本程序)、PDA(个人数字助理)、数码相机中保存资料等。
现有的闪存通常包括闪存区和逻辑区，制造闪存时，通常在半导体衬底上依次沉积氧化硅层、浮栅层及氮化硅层，然后刻蚀闪存区的氧化硅层、浮栅层及氮化硅层以形成一开口，所述开口两侧具有侧墙，所述侧墙之间填充有源多晶硅(Source Poly)。利用现有技术制造出的闪存的开口边缘的侧墙有损伤，导致器件的性能下降，可靠性和良率降低。
发明内容
本发明的目的在于提供一种闪存的制备方法，在对器件闪存区开口边缘的侧墙无损伤的情况下减少逻辑区源极多晶硅残留。
为了达到上述目的，本发明提供了一种闪存的制备方法，所述闪存的制备方法包括：提供一衬底，所述衬底包括闪存区和逻辑区，所述衬底上依次形成有第一介质层、浮栅层和第二介质层；刻蚀所述闪存区的所述第二介质层、所述浮栅层和所述第一介质层，形成一开口，暴露出衬底；在所述开口的内壁形成侧墙；形成源极多晶硅层，所述源极多晶硅层覆盖所述第二介质层并填充所述开口；对所述源极多晶硅层进行研磨，直至刚好露出所述第二介质层；以光罩为掩模，刻蚀以去除所述逻辑区的全部源极多晶硅层；
可选的，所述光罩覆盖所述闪存区，暴露出所述逻辑区；
可选的，通过干法刻蚀去除所述逻辑区的源极多晶硅层残留；
可选的，所述第一介质层的材料包括氧化硅、氮氧化硅和碳氧化硅中的一种或多种；
可选的，所述第一介质层的厚度为80埃-110埃；
可选的，所述浮栅层的材料包括未掺杂的多晶硅和/或掺杂的多晶硅；
可选的，所述浮栅层的厚度为300埃-800埃；
可选的，所述第二介质层的材料包括氮化硅；
可选的，所述第二介质层的厚度为1000埃-6000埃；
可选的，所述衬底中还形成有沟槽隔离结构；
可选的，通过化学气相沉积或原子层沉积形成源极多晶硅层；
可选的，刻蚀所述闪存区的所述第二介质层、所述浮栅层和所述第一介质层，形成一开口，暴露出衬底的步骤包括：
采用各向异性及各向同性的方法刻蚀所述第一介质层和所述浮栅层的一部分，形成一开口；
采用各向同性的方法刻蚀所述开口内剩余的浮栅层和所述第一介质层，直至暴露出衬底。
发明人发现，利用现有技术制造出的闪存的开口边缘的侧墙有损伤，导致器件的性能下降，可靠性和良率降低的原因是：在开口内填充源极多晶硅时，是在整个逻辑区和闪存区都覆盖一层源极多晶硅，后续工艺通常需要研磨去除逻辑区的源极多晶硅层，为了保证逻辑区的源极多晶硅层被去除干净，没有源极多晶硅残留(Source poly residue)，通常需要过研磨。在制造浮栅密度比较高的闪存过程中，过研磨会损伤闪存区开口边缘的侧墙，使侧墙高度变低，导致开口内的源极多晶硅凹陷，进而导致形成的闪存单元高度变矮，从而影响器件的性能，导致器件的可靠性和良率降低。
在本发明提供的大浮栅密度闪存的制备方法中，包括在衬底上形成第一介质层、浮栅层和第二介质层，再刻蚀所述闪存区的第二介质层、浮栅层和第一介质层形成一开口，在开口的内壁形成隔离侧墙，再沉积源极多晶硅层覆盖第二介质层并填充开口，研磨所述源极多晶硅层，直至暴露出所述第二介质层后，不再进行过研磨，而是使用光罩作为掩模，去除所述逻辑区的全部源极多晶硅残留，光罩覆盖并保护着闪存区，所以去除逻辑区的源极多晶硅残留时不会对闪存区开口边缘的侧墙造成损伤，从而既减少了逻辑区的源极多晶硅残留，又不会对闪存区造成影响，保证了器件的性能和良率；并且，光罩是在闪存制备的后续工艺中用于形成图形化掩模的，使用光罩作为掩模，不额外增加工序和器件的制造成本。
附图说明
图1为实施例提供的闪存的制备方法；
图2-图4为使用实施例提供的闪存制备方法形成的闪存的结构的示意图；
其中，1-衬底，11-闪存区，12-逻辑区，13-浅沟槽隔离结构，2-第一介质层，3-浮栅层，4-第二介质层，5-源极多晶硅层，51-源极多晶硅残留，6-开口，7-侧墙。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1-图4，其为实施例提供的闪存的制备方法及使用闪存的制备方法形成的结构的示意图，如图1和图4所示，所述大浮栅密度闪存的制备方法包括：S1：提供一衬底1，所述衬底包括闪存区11和逻辑区12，所述衬底1上依次形成有第一介质层2、浮栅层3和第二介质层4；S2：刻蚀所述闪存区11的所述第二介质层4、所述浮栅层3和所述第一介质层2，形成一开口6，暴露出衬底1；S3：在所述开口6的内壁形成侧墙7；S4：形成源极多晶硅层5，所述源极多晶硅层5覆盖所述第二介质层4并填充所述开口6；S5：对所述源极多晶硅层5进行研磨，直至刚好露出所述第二介质层4；S6：以光罩为掩模，去除所述逻辑区的源极多晶硅残留。
参阅图3，对所述源极多晶硅层5进行研磨，研磨停止在刚好露出所述第二介质层4，由于工艺的缺陷，研磨无法去除全部的源极多晶硅残留51，还有一些残渣残留在第二介质层4的表面，使用光罩作为掩模，去除逻辑区12的源极多晶硅残留51，所述光罩保护着闪存区11，所以去除逻辑区12的源极多晶硅残留51时不会对闪存区11开口边缘的侧墙造成损伤，从而既减少了逻辑区12的源极多晶硅残留51，又不会对闪存区11造成影响，保证了器件的性能和良率；并且，光罩是在闪存制备的后续工艺中用于制成图形化掩模板的，使用光罩作为掩模，不额外增加工序和器件的制造成本。
S1：提供一衬底1，所述衬底1的材料优选的为硅，具体可以是单晶硅、多晶硅、绝缘体上的硅等；同时其也可以是锗、锗化硅、砷化镓等材料，所述衬底1上依次形成有第一介质层2、浮栅层3和第二介质层4。所述第一介质层2隔离所述浮栅层3和衬底1，所述第一介质层2的材料优选为氧化硅，也可以是氮氧化硅或碳氧化硅等，其厚度范围为80埃-110埃，例如是100埃。所述浮栅层3的材料为多晶硅或掺杂的多晶硅，为后续浮栅的制作提供基础，其厚度范围为300埃-800埃，例如是400埃、600埃。所述第二介质层4为一层硬掩模，优选的，所述第二介质层4的材料为氮化硅，其厚度范围为1000埃-6000埃，例如是3000埃、4000埃、5000埃。
所述衬底1内还形成有沟槽隔离结构13，本领域技术人员应该认识到，沟槽隔离结构13在闪存区11和逻辑区12都有，所述沟槽隔离结构13用于把不同的器件隔离开，所述沟槽隔离结构13可以高于所述衬底1或者与所述衬底1齐平。所述闪存区11的衬底1的表面还形成有闪存阱区，形成的方法和掺杂的类型可以采用现有的任何一种，这里不再过多叙述。
S2：刻蚀所述闪存区11的所述第二介质层4、所述浮栅层3和所述第一介质层2，形成一开口6，暴露出衬底1。优选的，采用各向异性的方法刻蚀所述第二介质层4和所述浮栅层3的一部分厚度，形成一开口6，再使用各向同性的方法进一步刻蚀开口6内一定厚度的浮栅层3，使得被刻蚀后的浮栅层3表面呈弧形，刻蚀的厚度可以是10埃-500埃，例如是50埃、100埃、200埃、300埃、400埃等，再采用各向同性的方法刻蚀浮栅层3的剩余部分和第一介质层2，直至暴露出衬底，由于浮栅层3中这种弧形的存在使最终刻蚀后的浮栅层3具有浮栅尖端，从而提高了反复擦写的次数，进而延长了闪存的寿命。
S3：在所述开口6的内壁形成侧墙7，优选的，首先刻蚀所述第二介质层4和所述浮栅层3的一部分，形成开口6后，在开口6的内壁形成第一侧墙，再以所述第一侧墙为掩模，刻蚀所述开口6内剩余的浮栅层3和第一介质层2，然后在浮栅层3的侧壁上形成第二侧墙，所述第一侧墙和第二侧墙构成侧墙7，所述侧墙7的材料优选的为氧化硅，也可以是氧化硅-氮化硅的复合结构层。形成所述第一侧墙和第二侧墙的方法可以是现有的任何一种，这里不再过多叙述。
S4：形成源极多晶硅层5，所述源极多晶硅层5覆盖所述第二介质层4并填充所述开口6。优选的，采用高密度等离子体化学气相沉积沉积所述源极多晶硅层5，当然，本领域技术人员应该理解，也可以通过化学气相沉积或原子层沉积的方式形成所述源极多晶硅层5，具体如图2所示。
S5：所述源极多晶硅层5的表面不平整，并且高于所述第二介质层4，优选的，采用化学机械平坦化的方法研磨所述源极多晶硅层5，研磨停止在刚好暴露出第二介质层4，而不损坏闪存区11的开口边缘的侧墙，但是所述逻辑层12由于工艺缺陷，会有源极多晶硅残留51，影响后续的工艺，具体如图3所示。
S6：以光罩为掩模，去除所述逻辑区的源极多晶硅残留51。所述光罩覆盖所述闪存区11，暴露出所述逻辑区12，所述光罩作为掩模，其作用是在去除所述逻辑区12的源极多晶硅残留51时盖住闪存区11，从而保护闪存区11不受刻蚀的影响。如图4所示，优选的，采用干法刻蚀以去除所述逻辑区12的源极多晶硅残留51，达到减少或去除逻辑区12的源极多晶硅残留51的效果，并且由于光罩保护着闪存区11，刻蚀不会对闪存区11造成影响，保证了器件的性能和良率。所述光罩是在闪存制备的后续工艺用于形成图形化掩模的，此步骤使用光罩作为掩模，提高了器件的性能并且不增加器件的制造成本。
优选的，使用所述闪存的制造方法形成嵌入式的闪存，当然，本发明并不限于嵌入式的闪存，对于形成其他闪存结构依然适用。
综上，在本发明实施例提供的闪存的制备方法中，具有如下的优点：在衬底上形成第一介质层、浮栅层和第二介质层，再刻蚀所述闪存区的第二介质层、浮栅层和第一介质层形成一开口，在开口的内壁形成隔离侧墙，再沉积源极多晶硅层覆盖第二介质层并填充开口，研磨所述源极多晶硅层，直至刚好暴露出所述第二介质层后，不再进行过研磨，而是使用光罩作为掩模，去除所述逻辑区的全部源极多晶硅残留，光罩覆盖并保护着闪存区，所以去除逻辑区的源极多晶硅残留时不会对闪存区开口边缘的侧墙造成损伤，从而既减少了逻辑区的源极多晶硅残留，又不会对闪存区造成影响，保证了器件的性能和良率；并且，光罩是在闪存制备的后续工艺中用于形成图形化掩模的，使用光罩作为掩模，不额外增加工序和器件的制造成本。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (12)

1.一种闪存的制备方法，其特征在于，所述闪存的制备方法包括：
提供一衬底，所述衬底包括闪存区和逻辑区，所述衬底上依次形成有第一介质层、浮栅层和第二介质层；
刻蚀所述闪存区的所述第二介质层、所述浮栅层和所述第一介质层，形成一开口，暴露出衬底；
在所述开口的内壁形成侧墙；
形成源极多晶硅层，所述源极多晶硅层覆盖所述第二介质层并填充所述开口；
对所述源极多晶硅层进行研磨，直至刚好露出所述第二介质层；
以光罩为掩模，去除所述逻辑区的源极多晶硅残留；
其中，所述光罩是在所述闪存的制备方法的后续工艺中用于形成图形化掩模的。
2.如权利要求1所述的闪存的制备方法，其特征在于，所述光罩覆盖所述闪存区，暴露出所述逻辑区。
3.如权利要求1所述的闪存的制备方法，其特征在于，通过干法刻蚀去除所述逻辑区的全部源极多晶硅残留。
4.如权利要求1所述的闪存的制备方法，其特征在于，所述第一介质层的材料包括氧化硅、氮氧化硅和碳氧化硅中的一种或多种。
5.如权利要求1所述的闪存的制备方法，其特征在于，所述第一介质层的厚度为90埃-110埃。
6.如权利要求1所述的闪存的制备方法，其特征在于，所述浮栅层的材料包括未掺杂多晶硅和/或掺杂的多晶硅。
7.如权利要求1所述的闪存的制备方法，其特征在于，所述浮栅层的厚度为200埃-600埃。
8.如权利要求1所述的闪存的制备方法，其特征在于，所述第二介质层的材料包括氮化硅。
9.如权利要求1所述的闪存的制备方法，其特征在于，所述第二介质层的厚度为1000埃-6000埃。
10.如权利要求1所述的闪存的制备方法，其特征在于，所述衬底中还形成有沟槽隔离结构。
11.如权利要求1所述的闪存的制备方法，其特征在于，通过化学气相沉积或原子层沉积形成源极多晶硅层。
12.如权利要求1所述的闪存的制备方法，其特征在于，刻蚀所述闪存区的所述第二介质层、所述浮栅层和所述第一介质层，形成一开口，暴露出衬底的步骤包括：
采用各向异性的方法刻蚀所述第二介质层和所述浮栅层的一部分，形成一开口；采用各向同性的方法刻蚀所述开口内剩余的浮栅层和所述第一介质层，直至暴露出衬底。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108538843A (zh) * 2018-04-09 2018-09-14 上海华虹宏力半导体制造有限公司 闪存单元及半导体结构的制备方法
KR102635659B1 (ko) * 2018-07-12 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치
CN111081710B (zh) * 2019-12-24 2023-08-15 上海华虹宏力半导体制造有限公司 共享源线的闪存单元的制造方法及共享源线的闪存单元
CN113130500B (zh) * 2019-12-31 2023-11-07 无锡华润微电子有限公司 半导体器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102361021A (zh) * 2011-09-28 2012-02-22 上海宏力半导体制造有限公司 一种嵌入式闪存的制作方法
CN103839796A (zh) * 2014-03-17 2014-06-04 上海华虹宏力半导体制造有限公司 源极多晶硅的形成方法
CN106340520A (zh) * 2016-10-11 2017-01-18 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
CN106783866A (zh) * 2017-01-05 2017-05-31 上海华虹宏力半导体制造有限公司 闪存器件的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100416380B1 (ko) * 2001-12-18 2004-01-31 삼성전자주식회사 플래시 메모리 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102361021A (zh) * 2011-09-28 2012-02-22 上海宏力半导体制造有限公司 一种嵌入式闪存的制作方法
CN103839796A (zh) * 2014-03-17 2014-06-04 上海华虹宏力半导体制造有限公司 源极多晶硅的形成方法
CN106340520A (zh) * 2016-10-11 2017-01-18 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
CN106783866A (zh) * 2017-01-05 2017-05-31 上海华虹宏力半导体制造有限公司 闪存器件的制造方法

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