CN108807403B - 一种半导体器件及其制作方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，在所述半导体衬底上形成隔离结构材料层和隔离结构硬掩膜层；图形化所述隔离结构硬掩膜层和隔离结构材料层，以形成隔离结构并露出所述半导体衬底；在露出的所述半导体衬底上沉积半导体材料以形成被所述隔离结构分隔的有源区，其中，所述隔离结构材料层和所述有源区的厚度限定所述半导体器件的有效场高度。该制作方法可以更好地控制快闪存储器的有效场高度，从而提高快闪存储器存储单元阈值电压的均一性，进而提高快闪存储器的性能。该半导体器件和电子装置具有类似的优点。

Description

一种半导体器件及其制作方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快闪存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。

在NAND快闪存储器中有效场高度EFH(effective field height)存储单元(cell)阈值电压(VT)的均一性非常重要。存储单元阈值电压控制变得越来越重要，尤其是对于2X/1Xnm的NAND器件。然而，目前有效场高度是通过隔离结构氧化物的凹陷刻蚀和回蚀刻工艺来控制，有效场高度很容易受蚀刻速率变化影响，因此由于工艺复杂在晶圆/晶圆组(lot)中存储单元阈值电压均一性不容易控制，从而影响了器件性能。

因此有必要提出一种新的半导体器件的制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以更好地控制快闪存储器的有效场高度，从而提高快闪存储器存储单元阈值电压的均一性，进而提高快闪存储器的性能。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，包括：

提供半导体衬底，在所述半导体衬底上形成隔离结构材料层和隔离结构硬掩膜层；

图形化所述隔离结构硬掩膜层和隔离结构材料层，以形成隔离结构并露出所述半导体衬底；

在露出的所述半导体衬底上沉积半导体材料以形成被所述隔离结构分隔的有源区，

其中，所述隔离结构材料层和所述有源区的厚度限定所述半导体器件的有效场高度。

进一步地，所述隔离结构硬掩膜层包括第一硬掩膜层和第二硬掩膜层。

进一步地，所述第一硬掩膜层为多晶硅，所述第二硬掩膜层为氧化物。

进一步地，所述有源区的半导体材料通过外延法形成。

进一步地，在所述隔离结构材料层和所述隔离结构硬掩膜层之间还形成有浮栅限定层。

进一步地，在形成所述有源区之后还包括：

在所述有源区上形成栅极氧化层和位于所述栅极氧化层之上的浮栅材料层；

以所述浮栅限定层为停止层对所述浮栅材料层进行平坦化，以形成浮栅，所述浮栅的高度与所述浮栅限定层的高度一致。

进一步地，所述浮栅限定层为氮化硅层。

进一步地，该制作方法还包括：

去除所述浮栅限定层；

在所述浮栅上形成隔离层和位于所述隔离层之上的控制栅。。

根据本发明的半导体器件的制作方法，先通过图形化隔离结构材料层形成隔离结构，再沉积形成有源区，因此有效场高度可以由隔离结构材料层和有源区厚度控制。即，根据本发明的半导体器件的制作方法可以更好地控制快闪存储器的有效场高度，从而提高快闪存储器存储单元阈值电压的均一性，进而提高快闪存储器的性能。

本发明另一方面提供一种半导体器件，该半导体器件包括：半导体衬底，在所述半导体衬底上形成有隔离结构和被所述隔离结构分隔的有源区；在所述有源区上形成有浮栅和位于所述浮栅之上的控制栅。

本发明提出的半导体器件有效场高度控制良好，存储单元阈值电压的均一性提高，储器性能提高。

本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。

本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；

图2A～图8A示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；

图2B～图8B示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；

图9示出了根据本发明一实施方式的半导体器件的示意性版图，其中图2A～图8A为沿X方向的剖面图，图2B～图8B为依次与图2A～图8A对应的沿Y方向的剖面图；

图10示出了根据本发明一实施方式的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如前所述目前的NAND器件有效场高度不容易控制影响器件性能，本发明基于此，提供一种半导体器件的制作方法，用于制作快闪存储器，如图1所示，该制作方法包括：步骤101，提供半导体衬底，在所述半导体衬底上形成隔离结构材料层和隔离结构硬掩膜层；步骤102，图形化所述隔离结构硬掩膜层和隔离结构材料层，以形成隔离结构并露出所述半导体衬底；步骤103，在露出的所述半导体衬底上沉积半导体材料以形成被所述隔离结构分隔的有源区，其中，所述隔离结构材料层和所述有源区的厚度限定所述半导体器件的有效场高度。

根据本发明的半导体器件的制作方法，先通过图形化隔离结构材料层形成隔离结构，再沉积形成有源区，因此有效场高度可以由隔离结构材料层和有源区厚度控制。即，根据本发明的半导体器件的制作方法可以更好地控制快闪存储器的有效场高度，从而提高快闪存储器存储单元阈值电压的均一性，进而提高快闪存储器的性能。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将参照图2A～图8A，图2B～图8B以及图9对本发明一实施方式的半导体器件的制作方法做详细描述。其中，图9示出了根据本发明一实施方式的半导体器件的示意性版图，图2A～图8A示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件沿X方向的剖面示意图；图2B～图8B示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件沿Y方向的剖面示意图。

可以理解的是，对于快闪存储器，不仅包括存储区(cell)，还包括外围区，而本实施例的半导体器件的制作方法的主要针对快闪存储器的存储区，因而在图2A～图8A以及图2B～图8B中仅示出快闪存储器存储区的剖面示意图。

首先，提供半导体衬底200，在所述半导体衬底上依次形成隔离结构材料层201、浮栅限定层202和隔离结构硬掩膜层，所述隔离结构硬掩膜层包括第一硬掩膜层203和第二硬掩膜层204，所形成的结构如图2A和图2B所示。

其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。

隔离结构材料层201可以采用常用的隔离结构材料，示例性地，在本实施例中，隔离结构材料层201采用氧化层，其可以通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

浮栅限定层202可以采用各种合适的材料，其与浮栅材料之间具有合适的刻蚀选择比。示例性地，在本实施例中，浮栅限定层202采用氮化硅层，以便在后续工艺方便通过热氧化将部分牺牲层(牺牲层的外侧)转变为绝缘介质层。浮栅限定层202可以通炉管氧化、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法中的一种或多种形成。

隔离结构硬掩膜层用于形成隔离结构的硬掩膜，示例性地，在本实施例中，所述隔离结构硬掩膜层包括依次形成的第一硬掩膜层203和第二硬掩膜层204，其中第一硬掩膜层203示例性地为氧化物，例如氧化硅层，第二硬掩膜层204示例性地为多晶硅层。第一硬掩膜层203和第二硬掩膜层204可以通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)、分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种或多种方法形成。

接着，对所述隔离结构硬掩膜层、浮栅限定层202和隔离结构材料层201进行图形化，以形成隔离结构201A和位于所述隔离结构201A之上的图形化的浮栅限定层202和隔离结构硬掩膜层，所形成的结构如图3A和图3B所示。

对所述隔离结构硬掩膜层、浮栅限定层202和隔离结构材料层201进行图形化具体可以通过下述步骤形成：

首先，在所述隔离结构硬掩膜层上形成图形化的光刻胶层，所述图形化的光刻胶具有隔离结构的图案，即所述图形化的光刻胶层用于定义所述隔离结构的位置和形状，所述隔离结构的形状和位于与图9中的位线的位置和形状对应，即在图9中在Y方向上位于位线之间的区域即表示隔离结构的形状和位置，此外，位线的形状和位置也表示其后形成的有源区的形状和位置。

然后，以所述图形化的光刻胶层为掩膜通过合适的干法和湿法刻蚀工艺依次刻蚀所述隔离结构硬掩膜层中的第二硬掩膜层204和第一硬掩膜层203，以将所述图形化的光刻胶层的图案转移至所述隔离结构硬掩膜层；

然后，在以图形化的所述隔离结构硬掩膜层为掩膜通过合适的干法或湿法刻蚀工艺刻蚀浮栅限定层202和隔离结构材料层201，以形成隔离结构201A和位于所述隔离结构201A之上的图形化的浮栅限定层202和隔离结构硬掩膜层。

示例性地，在本实施例中，所述湿法蚀刻工艺包括但不限于：氢氟酸、硝酸、双氧水、磷酸等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。示例性，在本实施中，在本实施中，采用干法刻蚀工艺执行回蚀刻，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含Cl、HBr、CF4或CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫托。

可以理解的是，在刻蚀过程中所述隔离结构硬掩膜层也会被消耗，例如在本实施例中第二硬掩膜层204和部分第一硬掩膜层203被消耗掉。

接着，去除所述半导体衬底表面的氧化层，并在所述半导体衬底上形成有源区205，所形成的结构如图4A和4B所示。

示例性地，首先，通过合适的干法刻蚀工艺或其他非等向性刻蚀工艺刻蚀所述半导体衬底200，以去除所述半导体衬底200表面的氧化层。

然后，通过外延法，例如分子束外延工艺或其他合适的外延工艺在所述半导体衬底200上形成有源区205，所述有源区205位于所述隔离结构201A之间的间隙中，即，所述有源区205被隔离结构201A分隔。

接着，在所述有源区205上形成栅极氧化层206和位于所述栅极氧化层206之上的浮栅材料层207，所形成的结构如图5A和图5B所示。

栅极氧化层206可以通过热氧化法形成，例如炉管工艺等热氧化法形成。浮栅材料层207示例性地采用多晶硅材料，其可以通过可以选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。

可以理解的是，浮栅材料层207的高度高于隔离结构硬掩膜层的高度。

接着，以所述浮栅限定层202为停止层对所述浮栅材料层207进行平坦化，以形成所述浮栅207A，所述浮栅207A的高度与所述浮栅限定层202的高度一致，所形成的结构如图6A和图6B所示。

示例性地，通过CMP(化学机械抛光)等平坦化工艺，以浮栅限定层202为停止层，对所述浮栅材料层207进行平坦化，以形成浮栅207A，因此浮栅207A的高度与浮栅限定层202的高度一致。

接着，去除浮栅限定层202，所形成的结构如图7A和图7B所示。

示例性地，通过合适的湿法工艺，例如磷酸去除浮栅限定层202，从而使浮栅207A之间的间隔露出。

接着，在浮栅207A的表面和侧壁上形成隔离层208，在所述隔离层208上形成控制栅209，所形成的结构如图8A和8B所示。

示例性地，隔离层208采用ONO(氧化物-氮化物-氧化物)结构，其可以通过热氧化法、PVD、CVD或ALD等中的一种或几种工艺形成。

控制栅209示例性地采用包括多晶硅层，其中可以通过分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。

至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如阱区注入、离子掺杂，其都包括在本实施制作方法的范围内。

在本实施例中，先通过图形化隔离结构材料层形成隔离结构，再沉积半导体材料形成有源区，因此在本实施例中，如图7A、图8A和图8B所示，有效场高度EFH(即有源区205的顶部到隔离结构201A顶部的距离)由隔离结构材料层201和有源区205厚度控制，即根据本实施例的半导体器件的制作方法，通过控制薄膜厚度来实现对有效场高度的控制，而不是通过隔离结构氧化物的凹陷刻蚀和回蚀刻工艺来控制，因此可以更好地控制快闪存储器的有效场高度，从而提高快闪存储器存储单元阈值电压的均一性，进而提高快闪存储器的性能。

实施例二

本发明还提供一种半导体器件，如图8A和图8B所示，该半导体器件包括：半导体衬底200，在所述半导体衬底200上形成有隔离结构201A和被所述隔离结构分隔的有源区205；在所述有源区205上形成有栅极氧化层206和位于所述栅极氧化层之上的浮栅207A；在所述浮栅207A上形成有隔离层208和位于所述隔离层208之上的控制栅209，所述控制栅沿垂直于所述有源区的方向延伸。

其中半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。

进一步地，栅极氧化层206可以采用本领域常用的材料，比如二氧化硅，浮栅207A和控制栅209可以采用诸如多晶硅等常用材料。而隔离层208则优选地采用ONO结构，即，氧化物、氮化物、氧化物结构，这样既具有良好的界面性能，也具有较高的介电常数。

根据本实施例的半导体器件，有效场高度控制良好，存储单元阈值电压的均一性提高，储器性能提高。

实施例三

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，在所述半导体衬底上形成有隔离结构和被所述隔离结构分隔的有源区；在所述有源区上形成有栅极氧化层和位于所述栅极氧化层之上的浮栅；在所述浮栅上形成有隔离层和位于所述隔离层之上的控制栅，所述控制栅沿垂直于所述有源区的方向延伸。

其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底的构成材料选用单晶硅。

进一步地，栅极氧化层可以采用本领域常用的材料，比如二氧化硅，浮栅和控制栅可以采用诸如多晶硅等常用材料。而隔离层则优选地采用ONO结构，即，氧化物、氮化物、氧化物结构，这样既具有良好的界面性能，也具有较高的介电常数。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图10示出手机的示例。手机300的外部设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。

本发明实施例的电子装置，由于所包含的半导体器件有效场高度控制良好，存储单元阈值电压的均一性提高，储器性能提高。因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种快闪存储器的制作方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底上形成隔离结构材料层和隔离结构硬掩膜层；

图形化所述隔离结构硬掩膜层和隔离结构材料层，以形成隔离结构并露出所述半导体衬底；

在露出的所述半导体衬底上沉积半导体材料以形成被所述隔离结构分隔的有源区，

其中，所述隔离结构材料层和所述有源区的厚度限定所述快闪存储器的有效场高度，所述快闪存储器的有效场高度为所述有源区的顶部到所述隔离结构顶部的距离；

在所述隔离结构材料层和所述隔离结构硬掩膜层之间还形成有浮栅限定层，在形成所述有源区之后还包括：

在所述有源区上形成栅极氧化层和位于所述栅极氧化层之上的浮栅材料层；以所述浮栅限定层为停止层对所述浮栅材料层进行平坦化，以形成浮栅，所述浮栅的高度与所述浮栅限定层的高度一致。

2.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述隔离结构硬掩膜层包括第一硬掩膜层和第二硬掩膜层。

3.根据权利要求2所述的快闪存储器的制作方法，其特征在于，所述第一硬掩膜层为多晶硅，所述第二硬掩膜层为氧化物。

4.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述有源区的半导体材料通过外延法形成。

5.根据权利要求如权利要求1所述的快闪存储器的制作方法，其特征在于，所述浮栅限定层为氮化硅层。

6.根据权利要求1所述的快闪存储器的制作方法，其特征在于，还包括：

去除所述浮栅限定层；

在所述浮栅上形成隔离层和位于所述隔离层之上的控制栅。

7.一种采用如权利要求1-6中的任意一项所述的快闪存储器的制作方法制作的快闪存储器，其特征在于，包括：

半导体衬底，在所述半导体衬底上形成有隔离结构和被所述隔离结构分隔的有源区；

在所述有源区上形成有浮栅和位于所述浮栅之上的控制栅。

8.一种电子装置，其特征在于，包括如权利要求7所述的快闪存储器。

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