CN107706095B - 自对准双重构图方法、半导体器件及其制作方法、电子装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 88
- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000000059 patterning Methods 0.000 title abstract description 14
- 238000003860 storage Methods 0.000 claims description 53
- 125000006850 spacer group Chemical group 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 44
- 230000002093 peripheral effect Effects 0.000 claims description 44
- 230000015654 memory Effects 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 238000011049 filling Methods 0.000 claims description 21
- 238000002513 implantation Methods 0.000 claims description 4
- 238000003475 lamination Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 169
- 239000000463 material Substances 0.000 description 19
- 230000000694 effects Effects 0.000 description 16
- 229910052732 germanium Inorganic materials 0.000 description 9
- 239000012212 insulator Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000011068 loading method Methods 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910000673 Indium arsenide Inorganic materials 0.000 description 3
- 229910003811 SiGeC Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 229910003465 moissanite Inorganic materials 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供一种自对准双重构图方法、半导体器件及其制作方法、电子装置，该制作方法采用新的自对准双重构图方法制作字线，增加了选择栅的刻蚀窗口，避免了由于刻蚀负载效应导致的刻蚀凹痕。该半导体器件和电子装置由于上述制作方法使得性能和良率提高。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种自对准双重构图方法、半导体器件及其制作方法、电子装置。
背景技术
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快速存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。近来，NAND快闪存储器芯片的容量已经达到2GB，并且尺寸迅速增加。已经开发出基于NAND快闪存储器芯片的固态硬盘，并在便携计算机中用作存储设备。因此，近年来，NAND快闪存储器广泛用作嵌入式系统中的存储设备，也用作个人计算机系统中的存储设备。
随着NAND快闪存储器存储单元的关键尺寸缩小至38m以下，存储单元字线(wordline)宽度和高度分别变窄变高，在虚拟字线和选择栅之间也存在严重的蚀刻负载效应，使得蚀刻凹痕问题频繁发生。如图1所示，其示意性示出在NAND快闪存储器存储单元由于刻蚀负载效应在选择栅SG之间，以及虚拟字线WL’(位于字线外侧，例如仅起连接作用而不用于编程的字线)和选择栅SG之间出现刻蚀凹痕10，这是因为选择栅SG之间以及虚拟字线WL’和选择栅SG之间的距离要比字线之间的距离大，在刻蚀时由于刻蚀负载效应产生凹痕。此外，由于存储阵列和外围区的图形密度不同，在栅极刻蚀时在存储阵列和外围区之间也存在严重的负载效应。
因此，需要提出一种新的半导体器件的制作方法，以至少部分地解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种新的半导体器件的制作方法，可以克服NAND快闪存储器制作中由于不同区域图形密度不同导致的刻蚀负载效应。
为了克服目前存在的问题，本发明一方面提供一种自对准双重构图方法，其包括下述步骤：提供半导体衬底，在所述半导体衬底上形成牺牲层，并图形化所述牺牲层；在所述衬底的表面以及所述牺牲层的表面和侧壁上形成硬掩膜材料层；执行回蚀刻，以在所述牺牲层的侧壁上形成由所述硬掩膜材料层构成的间隙壁；去除所述牺牲层，其中，所述图形化的牺牲层包括具有第一间距的图案和具有第二间距的图案，所述第二间距小于所述第一间距，所述第二间距小于所述间隙壁宽度的二倍。
进一步地，所述第一间距大于所述间隙壁宽度的二倍。
为了克服目前存在的问题，本发明另一方面提供一半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底包括存储区，在所述半导体衬底的存储区上形成栅极叠层和硬掩膜层；在所述硬掩膜层上形成图形化的牺牲层，所述图形化的牺牲层包括具有第一间距的图案和具有第二间距的图案，所述第二间距小于所述第一间距；在所述图形化的牺牲层的侧壁上形成间隙壁，并去除所述牺牲层，在所述牺牲层具有第一间距的图案上形成的间隙壁用于定义存储区的字线，在所述牺牲层具有第二间距的图案上形成的间隙壁用于定义存储区的选择栅；形成填充所述间隙壁的之间间隙的填充层，并在所述填充层上形成图形化的光刻胶层，所述图形化的光刻胶层用于和在所述牺牲层具有第二间距的图案上形成的间隙壁一起定义选择栅；以所述间隙壁和所述图形化的光刻胶层为掩膜刻蚀所述硬掩膜层，以图形化所述硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述栅极叠层，在所述存储区上形成字线和选择栅，其中，所述第二间距小于所述间隙壁宽度的二倍。
进一步地，所述字线包括用于编程的字线和邻近所述选择栅的虚拟字线，所述用于编程的字线之间的间距与所述虚拟字线和所述选择栅之间的间距相同。
为了克服目前存在的问题，本发明另一方面提供一半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底包括存储区和外围区，在所述半导体衬底的存储区和外围区上形成栅极叠层和硬掩膜层；在所述硬掩膜层上形成图形化的牺牲层，所述图形化的牺牲层包括具有第一间距的图案和具有第二间距的图案，所述第二间距小于所述第一间距；在所述图形化的牺牲层的侧壁上形成间隙壁，并去除所述牺牲层，在所述牺牲层具有第一间距的图案上形成的间隙壁用于定义存储区的字线，在所述牺牲层具有第二间距的图案上形成的间隙壁用于定义存储区的选择栅；形成填充所述间隙壁的之间间隙的填充层，并在所述填充层上形成图形化的光刻胶层，用于定义存储区的选择栅和外围区的逻辑栅；以所述间隙壁和所述图形化的光刻胶层为掩膜刻蚀所述硬掩膜层，以图形化所述硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述栅极叠层，在所述存储区形成字线和选择栅，在所述外围区形成逻辑栅极，其中，所述第二间距小于所述间隙壁宽度的二倍，所述选择栅由所述图形化的光刻胶层中用于定义选择栅的部分和在所述牺牲层具有第二间距的图案上形成的间隙壁共同定义。
进一步地，以所述硬掩膜层为掩膜刻蚀所述栅极叠层时包括下述步骤：遮蔽所述硬掩膜层中与存储区字线对应的部分，然后以所述硬掩膜层为掩膜刻蚀所述栅极叠层，以在外围区形成栅极，并打开所述栅极叠层中位于选择栅之间的区域；遮蔽所述外围区和所述选择栅之间的区域，以所述硬掩膜层为掩膜刻蚀所述栅极叠层，以在所述存储区形成字线和选择栅。
进一步地，在所述存储区形成字线和选择栅之前还包括下述步骤：遮蔽所述存储区，在所述外围区执行LDD注入。
进一步地，所述硬掩膜层包括第一硬掩膜层和第二硬掩膜层。
进一步地，所述字线包括用于编程的字线和邻近所述选择栅的虚拟字线，所述用于编程的字线之间的间距与所述虚拟字线和所述选择栅之间的间距相同。
本发明提出的半导体器件的制作方法，采用双重构图定义字线，并在字线边缘形成融合的间隙壁，以该融合的间隙壁和选择栅图案共同定义选择栅，从而由于融合的间隙壁存在，增了选择栅的刻蚀窗口，使得字线和选择栅之间的距离(即虚拟字线和选择栅之间的距离)与字线之间的距离相等，因而后续刻蚀时，由于图形密度一致，不会产生刻蚀负载效应。
本发明又一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底包括存储区和外围区，在所述存储区上形成有字线和选择栅，在所述外围区上形成有逻辑栅、源极和漏极，其中，所述字线包括用于编程的字线和邻近所述选择栅的虚拟字线，所述用于编程的字线之间的间距与所述虚拟字线和所述选择栅之间的间距相同。
本发明提出的半导体器件具有较少的由刻蚀负载效应导致的凹痕，因而具有更好的良率和性能。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示意性示出目前NAND快闪存储器制作中存在的刻蚀凹痕问题；
图2A至图2D示出了常规的自对准双重构图方法和根据本发明的自对准双重构图方法的原理示意图；
图3示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图
图4A～图4I示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图5示出了根据本发明一实施方式的半导体器件的剖视图；
图6示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，在制作NAND型快闪存储器时由于图形密度不同，容易在虚拟字线和选择栅之间，以及外围区上形成凹痕，进而影响器件良率和性能，本发明为了解决这一技术问题提出了新的自对准构图方法用于定义字线和选择栅，从而避免由于刻蚀负载效应导致形成刻蚀凹痕。
首先，如图2A和2B所述，采用常规的自对准双重构图方法定义字线时，先形成均匀的图形化牺牲层，即图中间距a和间距b相等，然后在牺牲层上形成间隙壁，并去除牺牲层，从而获得字线图案，这样由于字线间距较小，从而在后续定义选择栅时，为了保证足够的曝光，选择栅和字线之间的距离(即选择栅与最近的字线(例如为虚拟字线)之间距离要比字线之间的距离大，从而导致后续刻蚀时，由于图形密度不同形成刻蚀凹痕。
为此本发明为了解决这一技术问题提出了新的自对准双重构图方法，如图2C和图2D所示，本发明提出的自对准双重构图方法，首先形成图形化的牺牲层，该图形化的牺牲层包括具有第一间距a的图案和第二间距b的图案，然后在牺牲层上形成间隙壁，其中第二间距b小于第一间距a，且小于间隙壁宽度的2倍(第一间距a大于间隙壁宽度的2倍)，这样在具有第二间距b的图案上形成的间隙会自动融合，构成一个较大的间隙壁。采用这种双重构图方法定义字线时，可以用具有第一间距a的图案上形成的间隙壁来定义字线，用融合形成的间隙壁和后续选择栅图案来定义选择栅，字线图案和选择栅图案之间存在较大的间隙壁，因而增大了选择栅的刻蚀窗口，从而可以减少甚至避免刻蚀负载效应。
本发明基于此，提出了一种半导体器件的制作方法，用于制作NAND存储器件的字线和选择栅，如图3所示，该制作方法包括：步骤301：提供半导体衬底，所述半导体衬底包括存储区，在所述半导体衬底的存储区上形成栅极叠层和硬掩膜层；步骤302：在所述硬掩膜层上形成图形化的牺牲层，所述图形化的牺牲层包括具有第一间距的图案和具有第二间距的图案，所述第二间距小于所述第一间距；步骤S303：在所述图形化的牺牲层的侧壁上形成间隙壁，并去除所述牺牲层，在所述牺牲层具有第一间距的图案上形成的间隙壁用于定义存储区的字线，在所述牺牲层具有第二间距的图案上形成的间隙壁用于定义存储区的选择栅；步骤S304：形成填充所述间隙壁的之间间隙的填充层，并在所述填充层上形成图形化的光刻胶层，所述图形化的光刻胶层用于和在所述牺牲层具有第二间距的图案上形成的间隙壁一起定义选择栅；步骤S305：以所述间隙壁和所述图形化的光刻胶层的为掩膜刻蚀所述硬掩膜层，以图形化所述硬掩膜层；步骤S306：以所述硬掩膜层为掩膜刻蚀所述栅极叠层，在所述存储区上形成字线和选择栅，其中，所述第二间距小于所述间隙壁宽度的二倍。
其中，所述字线包括用于编程的字线和邻近所述选择栅的虚拟字线，所述用于编程的字线之间的间距与所述虚拟字线和所述选择栅之间的间距相同。
本发明提出的半导体器件的制作方法，采用双重构图定义字线，并在字线边缘形成融合的间隙壁，以该融合的间隙壁和选择栅图案共同定义选择栅，从而由于融合的间隙壁存在，增了选择栅的刻蚀窗口，使得字线和选择栅之间的距离(即虚拟字线和选择栅之间的距离)与字线之间的距离相等，因而后续刻蚀时，由于图形密度一致，不会产生刻蚀负载效应。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图4A～图4I对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，如图4A所示，提供半导体衬底400，所述半导体衬底400包括存储区400A和外围区400B，在所述存储区400A和外围区400B上形成栅极叠层，所述栅极叠层包括隧穿氧化层(未示出)、浮栅材料层401、栅极介电层402和控制栅材料层403，在所述栅极叠层上形成有第一硬掩膜层404、第二硬掩膜层405和图形化的牺牲层406。
其中，半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底400的构成材料选用单晶硅。
存储区400A用于形成存储单元，例如字线、位线、选择栅等，外围区400B用于形成逻辑单元，存储区400A和外围区400B可以通过隔离结构，例如浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构隔离，本发明附图中出于简洁目的，仅以虚线示出存储区和外围区的界限，并未示出隔离结构。
栅极叠层采用本领域常用的结构和形成方法制作，例如隧穿氧化层示例性地为氧化硅层，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。浮栅材料层401示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。栅极介电层402比如为氧化物、氮化物等介电材料，优选地，在本实施例中，栅极介电层402采用ONO结构(即，氧化物-氮化物-氧化物)，这样既具有良好的界面性能，也具有良好的介电性能和合适的厚度。控制栅材料层403示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。
第一掩膜层404和第二硬掩膜层405采用本领域常用的材料和方法制作，第一硬掩膜层404对栅极叠层具有选择性，第二硬掩膜层405对牺牲层406具有选择性。示例性地，在本实施例中，第一掩膜层404为氧化物，例如氧化硅，第二硬掩膜层405为非晶硅。第一掩膜层404和第二硬掩膜层405采用PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。
图形化的牺牲层406用于通过本发明提出的上述自对准双重构图方法定义字线和选择栅，图形化的牺牲层406可以通过本领域常用的光刻刻蚀方法形成，例如先形成牺牲层，然后在其上形成硬掩膜层407和光刻胶层，然后通过光刻刻蚀方法图形化。在本实施例中，图形化的牺牲层406包括具有第一间距a的图案和具有第二间距b的图案，第二间距b小于第一间距a，具有第一间距a的图案与字线的形成区域对应，有第二间距b的图案与选择栅的形成区域对应。
接着，如图4B所示，在所述图形化的牺牲层406的侧壁上形成间隙壁408，在所述牺牲层406具有第一间距a的图案上形成的间隙壁用于定义存储区的字线，在所述牺牲层406具有第二间距b的图案上形成的间隙壁用于定义存储区的选择栅。
间隙壁408的示例性通过下述步骤形成：在所述图形化的牺牲层上沉积间隙壁材料层，示例性在本实施例中，通过原子层沉积方法沉积氧化物作为间隙壁材料层，然后通过刻蚀方法去除位于牺牲顶部和第二硬掩膜层表层的部分，保留位于侧壁的部分，从而形成间隙壁408。
如图4B所示，在本实施例中，第二间距b小于间隙壁408的宽度的2倍，因而在具有第二间距b的图案上形成间隙壁，或者说在具有图形化的牺牲层406的第二间距b的间隙中形成的间隙壁融合在一起，形成一个较大的间隙壁，借助于该间隙可以扩大后续选择栅的刻蚀窗口。
可以理解的是，在形成间隙壁408之后，还包括去除牺牲层的步骤，牺牲层406的去除可以通过合适的湿法刻蚀或干法刻蚀工艺完成，在此不再赘述。
接着，如图4C所示，形成填充所述间隙壁408的之间间隙的填充层409，并在所述填充层409上形成图形化的光刻胶层410，用于定义存储区的选择栅和外围区的逻辑栅。
填充层409优选采用流动性和填充性较好的材料，示例性地，在本实施例中，填充层409采用有机填充层(ODL)。
图形化的光刻胶层410包括用于定义外围区逻辑栅的图案(gate)和用于定义存储区选择栅的图案(SG)。
如图4C所示，在本实施例中，选择栅由前述形成的较大的间隙壁和图形化的光刻胶层410用于定义存储区选择栅的图案的共同定义，这样增大了选择栅的刻蚀窗口。即，由于较大的间隙的的存在，选择栅的图案与字线的图案之间的距离无需增大即可足有足够的曝光窗口，这样后续形成的选择栅和字线之间的距离与字线之间的距离一致，即图形密度一致，因而可以避免刻蚀负载效应。
接着，如图4D所示，以所述间隙壁408和所述图形化的光刻胶层410的为掩膜刻蚀所述第二硬掩膜层405，以图形化所述第二硬掩膜层405。
具体地，通过合适的湿法刻蚀工艺和干法刻蚀工艺刻蚀所述第二硬掩膜层405，以形成图形化的第二硬掩膜层405A。所述湿法刻蚀工艺包括诸如硝酸和氢氟酸混合溶液等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
接着，如图4E所示，遮蔽所述存储区的字线区域，暴露所述外围区和存储区中选择栅之间的区域。
具体地，首先在图形化的第二硬掩膜层405A上形成遮蔽层，例如光刻胶层，然后通过曝光等显影等操作图形化，从而形成遮蔽所述存储区的字线区域，暴露所述外围区和存储区中选择栅之间的区域的遮蔽层411。
接着，如图4F所示，以所述遮蔽层411和图形化的第二硬掩膜层405A为掩膜刻蚀所述第一硬掩膜层和栅极叠层，从而在外围区形成逻辑栅(gate)，并打开存储区上选择栅之间区域。
具体地，首先以所述遮蔽层411和图形化的第二硬掩膜层405A为掩膜刻蚀所述第一硬掩膜层404，然后再以第一硬掩膜层为掩膜刻蚀栅极叠层，以在外围区形成逻辑栅(gate)，并打开存储区上选择栅之间区域。
由于外围区以及存储区中的选择栅之间图形密度较小，因而通过分将这些图形密度较小的区域和诸如字线等图形密度较大的区域分两步刻蚀，可以减小甚至避免刻蚀负载效应。
可以理解的是，在完成该步骤之后包括去除遮蔽层411的步骤，其可以通过合适的容积或灰化方法去除。
接着，如图4G所示，遮蔽存储区400A，在外围区400执行LDD注入。
具体地，在存储区400A上形成遮蔽层412，然后以遮蔽层412为掩膜在在外围区400执行LDD注入。
可以理解的是，该步骤还可以包括形成源极、漏极的步骤，并且当完成该步骤之后，还包括去除遮蔽层412的步骤，当遮蔽层412采用光阻材料时，其可以通过合适的容积或灰化方法去除。
接着，如图4H所示，形成遮蔽外围区和存储区中选择栅之间区域的遮蔽层413。
具体地，在外围区400B和存储区400A中的选择栅之间的区域形成遮蔽层413，例如为光刻胶层。
最后，如图4I所示，以遮蔽层413和图形化的第一硬掩膜层405A为掩膜，刻蚀所述存储区中的栅极叠层，以形成字线和选择栅。
具体地，首先以遮蔽层413和图形化的第一硬掩膜层405A为掩膜刻蚀第二硬掩膜层404，然后以第二硬掩膜层为掩膜刻蚀所述栅极叠层从而形成字线和选择栅。
由于外围区和选择栅之间区域被遮挡，因而被刻蚀区域的图形密度一致，减少由于刻蚀负载效应导致的刻蚀凹痕，提高器件良率和性能。
此外，如图4I所示，所述字线包括用于编程的字线WL和邻近所述选择栅SG的虚拟字线WL’，由上述制作过程刻蚀，所述用于编程的字线WL之间的间距与所述虚拟字线WL’和所述选择栅SG之间的间距相同。
可以理解的是，在该步骤之后或之后还可以包括去除遮蔽层413和图形化的第一硬掩膜层405A的步骤，其通过本领域常用方法完成，在此不再赘述。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，在形成栅极叠层之后或之前还包括形成源/漏极的步骤。
本实施例提出的半导体器件的制作方法，采用双重构图定义字线，并在字线边缘形成融合的间隙壁，以该融合的间隙壁和选择栅图案共同定义选择栅，从而由于融合的间隙壁存在，增了选择栅的刻蚀窗口，使得字线和选择栅之间的距离(即虚拟字线和选择栅之间的距离)与字线之间的距离相等，因而后续刻蚀时，由于图形密度一致，不会产生刻蚀负载效应。
此外，在本实施例中，先刻蚀例如外围区、选择栅之间的区域等图形密度较小的区域，然后在刻蚀字线等密度较大的区域，因而可以进一步减少刻蚀负载效应。
实施例二
本发明还提供一种采用上述方法制作的半导体器件，如图5所示，该半导体器件包括：半导体衬底500，所述半导体衬底500包括存储区500A和外围区500B，在所述存储区500A上形成有字线WL和选择栅SG，在所述外围区500B上形成有逻辑栅Gate、源极和漏极，其中，所述字线包括用于编程的字线WL和邻近所述选择栅SG的虚拟字线WL’，所述用于编程的字线WL之间的间距与所述虚拟字线WL’和所述选择栅SG之间的间距相同
其中半导体衬底500可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底500的构成材料选用单晶硅。
存储区500A用于形成存储单元，例如字线、位线、选择栅等，外围区500B用于形成逻辑单元，存储区500A和外围区500B可以通过隔离结构，例如浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构隔离，本发明附图中出于简洁目的，仅以虚线示出存储区和外围区的界限，并未示出隔离结构。
字线WL、选择栅SG和逻辑栅Gate通过图形化包括隧穿氧化层、浮栅501、栅极介电层502和控制栅503和硬掩膜层504的栅极叠层得到。
本实施例的半导体器件具有较少的由刻蚀负载效应导致的凹痕，因而具有更好的良率和性能。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底包括存储区和外围区，在所述存储区上形成有字线和选择栅，在所述外围区上形成有逻辑栅、源极和漏极，其中，所述字线包括用于编程的字线和邻近所述选择栅的虚拟字线，所述用于编程的字线之间的间距与所述虚拟字线和所述选择栅之间的间距相同。
其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底的构成材料选用单晶硅。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图6示出手机的示例。手机600的外部设置有包括在外壳601中的显示部分602、操作按钮603、外部连接端口604、扬声器605、话筒606等。
本发明实施例的电子装置，由于所包含的半导体器件具有较少的由刻蚀负载效应导致的凹痕，因而具有更好的良率和性能。因此该电子装置同样具有类似的优点。
Claims (9)
1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，所述半导体衬底包括存储区，在所述半导体衬底的存储区上形成栅极叠层和硬掩膜层；
在所述硬掩膜层上形成图形化的牺牲层，所述图形化的牺牲层包括具有第一间距的图案和具有第二间距的图案，所述第二间距小于所述第一间距；
在所述图形化的牺牲层的侧壁上形成间隙壁，并去除所述牺牲层，在所述牺牲层具有第一间距的图案上形成的间隙壁用于定义存储区的字线，在所述牺牲层具有第二间距的图案上形成的间隙壁用于定义存储区的选择栅；
形成填充所述间隙壁的之间间隙的填充层，并在所述填充层上形成图形化的光刻胶层，所述图形化的光刻胶层用于和在所述牺牲层具有第二间距的图案上形成的间隙壁一起定义选择栅；
以所述间隙壁和所述图形化的光刻胶层为掩膜刻蚀所述硬掩膜层，以图形化所述硬掩膜层；
以所述硬掩膜层为掩膜刻蚀所述栅极叠层，在所述存储区上形成字线和选择栅，
其中，所述第二间距小于所述间隙壁宽度的二倍。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述字线包括用于编程的字线和邻近所述选择栅的虚拟字线，所述用于编程的字线之间的间距与所述虚拟字线和所述选择栅之间的间距相同。
3.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，所述半导体衬底包括存储区和外围区，在所述半导体衬底的存储区和外围区上形成栅极叠层和硬掩膜层；
在所述硬掩膜层上形成图形化的牺牲层，所述图形化的牺牲层包括具有第一间距的图案和具有第二间距的图案，所述第二间距小于所述第一间距；
在所述图形化的牺牲层的侧壁上形成间隙壁，并去除所述牺牲层，在所述牺牲层具有第一间距的图案上形成的间隙壁用于定义存储区的字线，在所述牺牲层具有第二间距的图案上形成的间隙壁用于定义存储区的选择栅；
形成填充所述间隙壁的之间间隙的填充层，并在所述填充层上形成图形化的光刻胶层，用于定义存储区的选择栅和外围区的逻辑栅；
以所述间隙壁和所述图形化的光刻胶层为掩膜刻蚀所述硬掩膜层，以图形化所述硬掩膜层；
以所述硬掩膜层为掩膜刻蚀所述栅极叠层，在所述存储区形成字线和选择栅，在所述外围区形成逻辑栅极，
其中，所述第二间距小于所述间隙壁宽度的二倍，所述选择栅由所述图形化的光刻胶层中用于定义选择栅的部分和在所述牺牲层具有第二间距的图案上形成的间隙壁共同定义。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，以所述硬掩膜层为掩膜刻蚀所述栅极叠层时包括下述步骤：
遮蔽所述硬掩膜层中与存储区字线对应的部分，然后以所述硬掩膜层为掩膜刻蚀所述栅极叠层，以在外围区形成栅极，并打开所述栅极叠层中位于选择栅之间的区域；
遮蔽所述外围区和所述选择栅之间的区域，以所述硬掩膜层为掩膜刻蚀所述栅极叠层，以在所述存储区形成字线和选择栅。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，在所述存储区形成字线和选择栅之前还包括下述步骤：
遮蔽所述存储区，在所述外围区执行LDD注入。
6.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述硬掩膜层包括第一硬掩膜层和第二硬掩膜层。
7.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述字线包括用于编程的字线和邻近所述选择栅的虚拟字线，所述用于编程的字线之间的间距与所述虚拟字线和所述选择栅之间的间距相同。
8.一种采用如权利要求3-6中任意一项所述的制作方法制作的半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底包括存储区和外围区，在所述存储区上形成有字线和选择栅，在所述外围区上形成有逻辑栅、源极和漏极，其中，所述字线包括用于编程的字线和邻近所述选择栅的虚拟字线，所述用于编程的字线之间的间距与所述虚拟字线和所述选择栅之间的间距相同。
9.一种电子装置，其特征在于，包括如权利要求8所述的半导体器件以及与所述半导体器件相连接的电子组件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610446548.8A CN107706095B (zh) | 2016-06-20 | 2016-06-20 | 自对准双重构图方法、半导体器件及其制作方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610446548.8A CN107706095B (zh) | 2016-06-20 | 2016-06-20 | 自对准双重构图方法、半导体器件及其制作方法、电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107706095A CN107706095A (zh) | 2018-02-16 |
| CN107706095B true CN107706095B (zh) | 2020-10-16 |
Family
ID=61168281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610446548.8A Active CN107706095B (zh) | 2016-06-20 | 2016-06-20 | 自对准双重构图方法、半导体器件及其制作方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107706095B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110571219B (zh) * | 2018-06-05 | 2021-09-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法和掩膜板 |
| CN110571220B (zh) * | 2018-06-05 | 2021-09-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法和掩膜板 |
| CN110890328B (zh) * | 2018-09-11 | 2022-03-18 | 长鑫存储技术有限公司 | 半导体存储器的形成方法 |
| US10804281B2 (en) * | 2018-09-28 | 2020-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Anti-dishing structure for embedded memory |
| CN111146082B (zh) * | 2019-12-30 | 2023-04-14 | 上海集成电路研发中心有限公司 | 头对头图形的制备方法 |
| CN113451317B (zh) * | 2020-03-26 | 2023-10-10 | 华邦电子股份有限公司 | 非易失性存储器装置及其制造方法 |
| CN114706282A (zh) * | 2022-03-22 | 2022-07-05 | 福建省晋华集成电路有限公司 | 应用于自对准反相图形工艺中的识别标记的制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100994715B1 (ko) * | 2008-12-31 | 2010-11-17 | 주식회사 하이닉스반도체 | 4중 패터닝을 이용한 반도체 소자의 미세 패턴 형성방법 |
| US8383479B2 (en) * | 2009-07-21 | 2013-02-26 | Sandisk Technologies Inc. | Integrated nanostructure-based non-volatile memory fabrication |
| US8461053B2 (en) * | 2010-12-17 | 2013-06-11 | Spansion Llc | Self-aligned NAND flash select-gate wordlines for spacer double patterning |
| TWI487004B (zh) * | 2013-03-01 | 2015-06-01 | Winbond Electronics Corp | 圖案化的方法及記憶體元件的形成方法 |
-
2016
- 2016-06-20 CN CN201610446548.8A patent/CN107706095B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107706095A (zh) | 2018-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |