KR20210152147A - 수직형 구조를 갖는 메모리 장치 - Google Patents

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KR20210152147A
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logic
insulating layer
cell
disposed
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KR1020200068847A
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오성래
박상우
채동혁
김기수
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에스케이하이닉스 주식회사
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Abstract

메모리 장치가 개시되어 있다. 개시된 메모리 장치는, 메모리 셀 어레이를 포함하는 셀 웨이퍼; 상기 셀 웨이퍼 일면에 본딩되며 상기 메모리 셀 어레이를 제어하는 제1 로직 회로를 포함하는 제1 로직 웨이퍼; 및 상기 일면과 대향하는 상기 셀 웨이퍼의 타면에 본딩되며 상기 메모리 셀 어레이를 제어하는 제2 로직 회로를 포함하는 제2 로직 웨이퍼;를 포함할 수 있다.

Description

수직형 구조를 갖는 메모리 장치{MEMORY DEVICE HAVING VERTICAL STRUCTIRE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 수직형 구조를 갖는 메모리 장치에 관한 것이다.
메모리 장치는 저장된 데이터에 따라 상이한 상태를 가지는 메모리 셀들로 구성된 메모리 셀 어레이를 포함할 수 있다. 메모리 셀은 워드 라인 및 비트 라인에 의해서 액세스될 수 있고, 메모리 장치는 워드 라인 및 비트 라인을 제어함으로써 메모리 셀을 액세스하도록 구성된 회로를 포함할 수 있다. 뿐만 아니라, 메모리 장치는 외부로부터 요청된 동작, 예컨대 데이터 쓰기(write), 독출(read), 소거(erase) 등을 수행하도록 구성된 회로를 포함할 수 있다.
본 발명의 실시예들은 메모리 장치의 사이즈 축소에 기여할 수 있는 방안을 제시할 수 있다.
본 발명의 실시예들은 메모리 장치의 생산성 향상에 기여할 수 있는 방안을 제시할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 메모리 셀 어레이를 포함하는 셀 웨이퍼; 상기 셀 웨이퍼의 일면에 본딩되며 상기 메모리 셀 어레이를 제어하는 제1 로직 회로를 포함하는 제1 로직 웨이퍼; 및 상기 일면과 대향하는 상기 셀 웨이퍼의 타면에 본딩되며 상기 메모리 셀 어레이를 제어하는 제2 로직 회로를 포함하는 제2 로직 웨이퍼;를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 메모리 셀 어레이를 포함하는 셀 웨이퍼; 상기 셀 웨이퍼 하부에 본딩되고 제1 로직 회로를 포함하는 제1 로직 웨이퍼; 및 상기 셀 웨이퍼 상부에 본딩되고 제2 로직 회로를 포함하는 제2 로직 웨이퍼;를 포함할 수 있다. 상기 메모리 셀 어레이는 소스 플레이트; 상기 소스 플레이트 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 포함하는 적층 구조체를 포함할 수 있다.
본 발명의 실시예들에 의하면, 메모리 셀 어레이를 제어하는 로직 회로가 제1 로직 웨이퍼 및 제2 로직 웨이퍼에 구성되고, 제1 로직 웨이퍼 및 제2 로직 웨이퍼가 메모리 셀 어레이가 마련된 셀 웨이퍼의 상, 하에 본딩되어, 로직 회로를 구성하는 회로들의 2가지 이상이 메모리 셀 어레이와 수직 방향으로 중첩되는 것이 가능하므로 레이아웃 사용 효율을 높이고 메모리 장치의 사이즈를 줄이는데 기여할 수 있다.
본 발명의 실시예들에 의하면, 메모리 셀 어레이가 로직 회로와 별도의 웨이퍼에 제작되어, 메모리 셀 어레이가 로직 회로와 같은 웨이퍼 상에 제작되는 경우와 비교해서, 셀 웨이퍼 제작에 필요한 공정 스텝 수를 줄이고 제작 시간을 단축시키는 것이 가능하므로 생산성을 향상시키는데 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 영역을 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 나타낸 도면이다.
도 5는 도 4의 FD 방향에 따른 예시적인 단면도이다.
도 6은 도 4의 SD 방향에 따른 예시적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 예시적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 ESD 소자들의 배치를 예시하는 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 나타낸 도면이다.
도 10은 도 9의 FD 방향에 따른 예시적인 단면도이다.
도 11 내지 도 26은 본 발명에 따른 메모리 장치의 실시예들을 예시하는 도면들이다.
도 27은 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 28은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록(BLK)은 복수의 워드 라인들(WL)을 통해서 로우 디코더(121)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 워드 라인들(WL)에 전달할 수 있다.
도시하지 않았지만, 로우 디코더(X-DEC)는 패스 트랜지스터 회로 및 블록 스위치 회로를 포함할 수 있다. 패스 트랜지스터 회로는 복수의 패스 트랜지스터 그룹들을 포함할 수 있다. 복수의 패스 트랜지스터 그룹들은 복수의 메모리 블록들(BLK)에 각각 연결될 수 있다. 패스 트랜지스터 그룹은 복수의 워드 라인들(WL)을 통해서 대응하는 메모리 블록(BLK)에 연결될 수 있다. 블록 스위치 회로는 주변 회로(123)로부터 수신되는 로우 어드레스(X_A)에 응답하여 패스 트랜지스터 회로에 포함된 패스 트랜지스터 그룹들의 하나를 선택할 수 있다. 블록 스위치 회로는 패스 트랜지스터 그룹들에 각각 연결되는 복수의 블록 스위치들을 포함할 수 있다. 주변 회로(123)로부터 로우 어드레스(X_A)가 수신되면 수신된 로우 어드레스(X_A)에 응답하여 블록 스위치들 중 어느 하나가 활성화될 수 있다. 활성화된 블록 스위치는 주변 회로(123)로부터 제공되는 신호를 대응하는 패스 트랜지스터 그룹에 전달할 수 있다. 블록 스위치 회로에 의해 선택된, 즉 블록 스위치 회로로부터 신호를 제공받은 패스 트랜지스터 그룹은 대응하는 메모리 블록(BLK)에 연결된 워드 라인들(WL)에 동작 전압(X_V)을 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼(PB)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 비트 라인(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼(PB)는 활성화된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(100)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
메모리 장치(100)의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 로우 디코더(121)로부터의 동작 전압이 워드 라인들(WL)로 전달되는 과정에서 발생하는 지연 시간을 줄일 필요가 있다. 이에, 로우 디코더(121)는 워드 라인들(WL)이 나열된 방향으로 연장되는 형상을 가지도록 배치될 수 있고, 워드 라인들(WL)이 나열된 방향에서 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
메모리 장치(100)의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 페이지 버퍼 회로(122)에 의해 비트 라인들(BL)에 인가되는 신호 또는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 제공되는 신호의 지연 시간을 줄일 필요가 있다. 이에, 페이지 버퍼 회로(122)는 비트 라인들(BL)이 나열된 방향으로 연장되는 형상을 가지도록 배치될 수 있고, 비트 라인들(BL)이 나열된 방향에서 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
메모리 장치(100)가 탑재되는 전자 제품의 크기가 감소함에 따라서 메모리 장치(100)의 사이즈 감소가 지속적으로 요구되고 있다. 고용량화에 대한 요구로 워드 라인들(WL)의 개수가 증가함에 따라서 로우 디코더(121)의 패스 트랜지스터들의 개수가 늘어나고 있다. 이에, 패스 트랜지스터들을 워드 라인들(WL)의 신장 방향을 따라서 복수의 열(column)에 배치하고 있으며, 이로 인해 워드 라인들(WL)의 신장 방향에서 로우 디코더(122)의 폭이 증가하여 로우 디코더(122)의 점유 면적이 커지고 있다.
집적도 증가로 비트 라인들(BL)의 피치가 감소함에 따라서 페이지 버퍼 회로(122)를 구성하는 페이지 버퍼들(PB)을 비트 라인들(BL)의 신장 방향을 따라서 복수의 행(row)에 배치하고 있다. 이에 따라, 비트 라인들(BL)의 신장 방향에서 페이지 버퍼 회로(122)의 길이가 증가하여 페이지 버퍼 회로(122)의 점유 면적이 커지고 있다.
이처럼, 메모리 장치(100)의 사이즈가 감소하고, 로우 디코더(121) 및 페이지 버퍼 회로(122)의 점유 면적이 증가함에 따라서 효율적인 레이아웃 활용 방안에 대한 요구가 커지고 있다. 본 발명의 실시예들은 메모리 장치(100)의 사이즈 감소, 고용량화 및 고집적화에 적합한 레이아웃 활용 방안을 제시할 수 있다.
이하, 첨부된 도면들에서 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 수직 방향(VD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
비록, 본 명세서에서는 메모리 장치(100)가 플래시 메모리인 경우를 예를 들어 설명하나, 메모리의 종류가 이에 한정되는 것은 아니며, 본 발명의 기술적 사상은 플래시 메모리 이외의 다른 메모리에도 적용 가능하다. 예를 들어, 메모리는 DRAM, PCRAM, ReRAM일 수도 있다. 본 명세서에서는 메모리 셀 어레이(110)의 워드 라인들(WL)에 연결되는 로우 제어 회로가 로우 디코더이고, 메모리 셀 어레이(110)의 비트 라인들(BL)에 연결되는 칼럼 제어 회로가 페이지 버퍼 회로인 경우를 나타내나, 이는 메모리가 플래시 메모리인 경우의 회로 구성을 나타낸 것이며, 로우 제어 회로 및 칼럼 제어 회로는 메모리 종류에 따라서 달라지는 것으로 이해되어야 할 것이다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 연결될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 수직 방향(VD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 수직 방향(VD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 영역을 나타낸 평면도이다.
도 3을 참조하면, 메모리 장치는 제1 셀 영역(CR1),제2 셀 영역(CR2), 슬리밍 영역(SR), 패드 영역(PADR) 및 주변 영역(PR)으로 구분될 수 있다.
패드 영역(PADR)은 메모리 장치의 가장자리에 제1 방향(FD)으로 신장되는 형태로 배치될 수 있다. 슬리밍 영역(SR)은 메모리 장치의 중심부에 제2 방향(SD)으로 신장되는 형태로 배치될 수 있다. 제1 셀 영역(CR1)과 제2 영역(CR2)은 제1 방향(FD)에서 슬리밍 영역(SR)의 양측에 배치될 수 있다. 주변 영역(PR)은 패드 영역(PADR), 슬리밍 영역(SR), 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)을 제외한 나머지 영역으로 정의될 수 있다. 본 실시에에서는 2개의 셀 영역들(CR1,CR2)을 포함하는 경우를 나타내나, 셀 영역의 개수는 1개일 수도 있고 3개 이상일 수도 있다.
도 4는 본 발명의 일 실시예 따른 메모리 장치를 개략적으로 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 제1 로직 웨이퍼(LW1), 제1 로직 웨이퍼(LW1) 상에 본딩된 셀 웨이퍼(CW), 셀 웨이퍼(CW) 상에 본딩된 제2 로직 웨이퍼(LW2)를 포함할 수 있다.
이해를 돕기 위하여, 도 4에는 제1 로직 웨이퍼(LW1)와 셀 웨이퍼(CW)가 서로 분리되고 셀 웨이퍼(CW)와 제2 로직 웨이퍼(LW2)가 서로 분리된 것으로 도시되어 있으나, 제1 로직 웨이퍼(LW1)의 상면과 셀 웨이퍼(CW)의 하면이 서로 접하고 셀 웨이퍼(CW)의 상면과 제2 로직 웨이퍼(LW2)의 하면이 서로 접하는 것으로 이해되어야 할 것이다.
셀 웨이퍼(CW)는 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 도 1의 메모리 셀 어레이(110)를 구성할 수 있다. 메모리 셀 어레이(MCA)는 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)에 배치될 수 있다. 도시하지 않았지만, 메모리 셀 어레이(MCA)는 제1 방향(FD)으로 신장되는 복수의 워드 라인들, 제2 방향(SD)으로 신장되는 복수의 비트 라인들, 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다. .
제1,제2 셀 영역(CR1,CR2) 각각은 복수의 관통 배선 영역들(OFC)을 포함할 수 있다. 관통 배선 영역(OFC)은 메모리 셀 어레이(MCA)의 비트 라인들과 페이지 버퍼 회로(PBC)를 전기적으로 연결하는 배선 구조물을 포함하는 영역일 수 있다. 도 4에는 제1,제2 셀 영역(CR1,CR2) 각각이 복수의 관통 배선 영역(OFC)을 포함하는 경우를 나타내나, 제1,제2 셀 영역(CR1,CR2) 각각에 포함된 관통 배선 영역(OFC)의 개수는 1개일 수도 있다.
슬리밍 영역(SR)은 메모리 셀 어레이(MCA)의 워드 라인들과 로우 디코더(X-DEC)를 전기적으로 연결하는 배선 구조물을 포함하는 영역일 수 있다.
제1 로직 웨이퍼(LW1)는 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)를 포함할 수 있다. 페이지 버퍼 회로(PBC)는 도 1의 페이지 버퍼 회로(122)를 구성할 수 있다. 페이지 버퍼 회로(PBC)는 제1, 제2 셀 영역(CR1,CR2)에 배치될 수 있으며, 메모리 셀 어레이(MCA)의 하부에서 메모리 셀 어레이(MCA)와 수직 방향(VD)으로 중첩될 수 있다. 제1 주변 회로(PERI_A)는 제1 로직 웨이퍼(LW1)에서 페이지 버퍼 회로(PBC)가 배치되지 아니한 영역에 배치될 수 있다.
제2 로직 웨이퍼(LW2)는 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)를 포함할 수 있다. 로우 디코더(X-DEC)는 도 1의 로우 디코더(121)를 구성할 수 있다. 제2 주변 회로(PERI_B)는 제1 주변 회로(PERI_A)와 함께 도 1의 주변 회로(123)를 구성할 수 있다. 예시적으로, 제1 주변 회로(PERI_A)는 페이지 버퍼 회로(PBC)를 제어하기 위한 제1 제어 회로를 포함할 수 있고, 제2 주변 회로(PERI_B)는 로우 디코더(X-DEC)를 제어하기 위한 제2 제어 회로를 포함할 수 있다.
로우 디코더(X-DEC)는 슬리밍 영역(SR) 및 슬리밍 영역(SR)과 인접한 제1, 제2 셀 영역(CR1,CR2)의 가장자리에 제2 방향(SD)으로 신장되는 형태를 가지도록 배치될 수 있다. 로우 디코더(X-DEC)의 일부는 메모리 셀 어레이(MCA)와 수직 방향(VD)으로 중첩될 수 있다. 예시적으로, 슬리밍 영역(SR)과 인접한 제1, 제2 셀 영역(CR1,CR2)의 가장자리에서 로우 디코더(X-DEC)가 메모리 셀 어레이(MCA)와 수직 방향(VD)으로 중첩될 수 있다.
로우 디코더(X-DEC)의 일부는 페이지 버퍼 회로(PBC)와 수직 방향(VD)으로 중첩될 수 있다. 예시적으로, 슬리밍 영역(SR)과 인접한 제1, 제2 셀 영역(CR1,CR2)의 가장자리에서 로우 디코더(X-DEC)가 페이지 버퍼 회로(PBC)와 수직 방향(VD)으로 중첩될 수 있다.
제2 주변 회로(PERI_B)는 제2 로직 웨이퍼(LW2)에서 로우 디코더(X-DEC)가 배치되지 아니한 영역에 배치될 수 있다. 제2 주변 회로(PERI_B)의 일부는 메모리 셀 어레이(MCA)와 수직 방향(VD)으로 중첩될 수 있다. 제2 주변 회로(PERI_B)의 일부는 페이지 버퍼 회로(PBC)와 수직 방향(VD)으로 중첩될 수 있다.
제2 로직 웨이퍼(LW2) 상면의 패드 영역(PADR)에 복수의 외부 연결 패드들(130)이 배치될 수 있다. 외부 연결 패드들(130)은 외부 장치, 예를 들어 메모리 컨트롤러와의 연결을 위한 메모리 장치의 외부 접점에 해당할 수 있다. 패드 영역(PADR)에서 외부 연결 패드들(130)은 제1 주변 회로(PERI_A) 및 제2 주변 회로(PERI_B)의 적어도 하나와 수직 방향(VD)으로 중첩될 수 있다.
비록, 본 실시예에서는 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)를 포함하는 제1 로직 웨이퍼(LW1)가 셀 웨이퍼(CW) 하부에 본딩되고, 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)를 포함하는 제2 로직 웨이퍼(LW2)가 셀 웨이퍼(CW) 상부에 본딩되는 경우를 나타내나, 이에 한정되는 것은 아니다. 제1 로직 웨이퍼(LW1)가 셀 웨이퍼(CW) 상부에 본딩되고, 제2 로직 웨이퍼(LW2)가 셀 웨이퍼(CW) 하부에 본딩될 수도 있다.
도 5 및 도 6은 도 4의 일부를 절취한 단면도들이다.
도 5에서는 제1 셀 영역(CR1) 및 슬리밍 영역(SR)을 제1 방향(FD)으로 절취한 단면을 도시하고, 도 6에서는 제1 셀 영역(CR1), 주변 영역(PR) 및 패드 영역(PADR)을 제2 방향(SD)으로 절취한 단면을 도시한다. 이하의 실시예들에서는 제1 셀 영역(CR1)의 구조만 나타내고 제2 셀 영역(CR2)의 구조를 나타내지 않았으나, 제2 셀 영역(CR2)도 제1 셀 영역(CR1)과 실질적으로 동일한 구조를 갖는 것으로 이해되어야 할 것이다.
도 5를 참조하면, 제1 로직 웨이퍼(LW1)는 제1 기판(10) 및 제1 기판(10) 상에 마련된 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)를 포함할 수 있다.
제1 기판(10)은 단결정 반도체막일 수 있다. 예를 들어, 제1 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
페이지 버퍼 회로(PBC)는 제1 기판(10)의 제1 셀 영역(CR1)에 배치될 수 있고, 제1 주변 회로(PERI_A)는 페이지 버퍼 회로(PBC)가 배치되지 아니한 영역에 배치될 수 있다. 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A) 각각은 복수의 제1 수평 트랜지스터들(TR1)을 포함할 수 있다. 제1 수평 트랜지스터(TR1)는 제1 기판(10) 상에 배치된 게이트 절연층(Gox1), 게이트 절연층(Gox1) 상에 배치된 게이트 전극(GE1), 게이트 전극(GE1) 양측 제1 기판(10)의 활성 영역에 마련된 정션들(Jn11,Jn12)을 포함할 수 있다. 정션들(Jn11,Jn12)은 제1 기판(10)의 활성 영역에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 정션들(Jn11,Jn12)의 하나는 제1 수평 트랜지스터(TR1)의 소스 영역으로 이용되고 나머지 하나는 제1 수평 트랜지스터(TR1)의 드레인 영역으로 이용될 수 있다.
제1 기판(10) 상에 절연층(12)이 마련되어 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)를 덮을 수 있다. 절연층(12)의 상부면은 셀 웨이퍼(CW)와 본딩되는 제1 로직 웨이퍼(LW1)의 일측면을 구성할 수 있다. 절연층(12) 내에 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A) 각각에 연결되는 컨택 구조물(14a-14f,14)이 마련될 수 있다. 컨택 구조물(14)은 서로 다른 높이 레벨에 배치된 복수의 배선들(14b,14d,14f), 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)의 적어도 하나와 복수의 배선들(14b,14d,14f)을 연결하는 복수의 컨택들(14a,14c,14e)을 포함할 수 있다.
셀 웨이퍼(CW)는 제1 셀 영역(CR1) 및 슬리밍 영역(SR)에 마련된 소스 플레이트(20) 및 소스 플레이트(20) 상에 마련된 적층 구조체를 포함할 수 있다. 적층 구조체는 소스 플레이트(20) 상에 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 포함할 수 있다.
소스 플레이트(20)는 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 소스 플레이트(20)는 다결정층 또는 에피택셜층으로 제공될 수 있다.
전극층들(22)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(22)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 전극층들(22) 중 최하부로부터 적어도 하나는 소스 선택 라인(SSL)을 구성할 수 있다. 전극층들(22) 중 최상부로부터 적어도 하나는 드레인 선택 라인(DSL)을 구성할 수 있다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 전극층들(22)은 워드 라인들(WL)을 구성할 수 있다. 층간절연층들(24)은 실리콘 산화물을 포함할 수 있다.
도시하지 않았지만, 적층체를 메모리 블록 단위로 분할하는 복수의 제1 슬릿들이 마련될 수 있다. 인접한 제1 슬릿들 사이에서 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)을 메모리 블록보다 작은 단위, 예를 들어 서브 블록 단위로 분할하는 제2 슬릿이 마련될 수 있다. 이에 따라, 워드 라인들(WL)은 메모리 블록 단위로 분할될 수 있고, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)은 서브 블록 단위로 분할될 수 있다.
전극층들(22)은 제1 셀 영역(CR1)으로부터 슬리밍 영역(SR)으로 서로 다른 길이로 연장되어 슬리밍 영역(SR)에서 계단 형상의 단차를 이룰 수 있다. 슬리밍 영역(SR)에서 전극층들(22)은 제1 방향(FD)을 따라서 도 5에 도시된 것과 같은 단차를 이루도록 배치될 수 있다. 도시하지 않았지만, 슬리밍 영역(SR)에서 전극층들(22)은 제2 방향(SD)에서도 단차를 이루도록 배치될 수 있다.
상기 단차에 의하여, 하부의 전극층(22)이 상부의 전극층(22)보다 길게 연장되어 전극층들(22) 각각에 상부로 노출된 컨택 패드 영역이 마련될 수 있다. 전극층(22)의 컨택 패드 영역에 컨택 구조물(27a-27f, 27)의 컨택(27a)이 연결될 수 있다.
제1 셀 영역(CR1)에 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 자세히 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 형태를 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인(SSL)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들(WL)이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인(DSL)이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링(CSTR)을 구성할 수 있다.
교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 포함하는 적층 구조체 상부에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 나열될 수 있다. 비트 라인(BL)은 하부에 마련된 컨택 구조물(25a,25b)를 통해서 수직 채널(CH)에 연결될 수 있다.
셀 웨이퍼(CW)는 소스 플레이트(20) 하면에 마련된 베이스 절연층(21)을 더 포함할 수 있다. 베이스 절연층(21)은 제1 로직 웨이퍼(LW1)와 본딩될 수 있다. 베이스 절연층(21)은 제1 로직 웨이퍼(LW1)의 절연층(12)과 동일한 물질, 예를 들어 산화물로 구성될 수 있다.
베이스 절연층(21) 상에 절연층(26)이 마련되어 소스 플레이트(20), 적층 구조체 및 비트 라인들(BL)을 덮을 수 있다. 절연층(26)의 상면은 제2 로직 웨이퍼(LW2)와 본딩되는 셀 웨이퍼(CW)의 타면을 구성할 수 있다.
제2 로직 웨이퍼(LW2)는 제2 기판(30) 및 제2 기판(30)의 하면 상에 마련된 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)를 포함할 수 있다.
제2 기판(30)은 제1 방향(FD) 및 제2 방향(SD)으로 확장되는 하면을 가질 수 있다. 제2 기판(20)은, 예를 들어 벌크 실리콘 기판, 실리콘-온-인슐레이터(SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장 방식을 통해 형성된 에피택시얼 박막일 수 있다.
로우 디코더(X-DEC)는 슬리밍 영역(SR) 및 슬리밍 영역(SR)과 인접한 제1 셀 영역(CR1) 가장자리에 배치될 수 있다. 제2 주변 회로(PERI_B)는 로우 디코더(X-DEC)가 배치되지 아니한 영역에 배치될 수 있다.
로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B) 각각은 복수의 제2 수평 트랜지스터들(TR2)을 포함할 수 있다. 제2 수평 트랜지스터(TR2)는 제2 기판(30)의 하면 상에 배치된 게이트 절연층(Gox2), 게이트 절연층(Gox2) 하부에 배치된 게이트 전극(GE2), 게이트 전극(GE2) 양측의 제2 기판(30)의 활성 영역에 배치된 정션들(Jn21,Jn22)을 포함할 수 있다. 정션들(Jn21,Jn22)은 제2 기판(30)의 활성 영역에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 정션들(Jn21,Jn22)의 하나는 제2 수평 트랜지스터(TR2)의 소스 영역으로 이용되고 나머지 하나는 제2 수평 트랜지스터(TR2)의 드레인 영역으로 이용될 수 있다.
제2 기판(30)의 상면 상에 절연층(32)이 마련되어 제2 기판(30)의 상면을 덮을 수 있다. 제2 기판(30)의 하면 상에 절연층(34)이 마련되어 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)를 덮을 수 있다. 절연층(34)의 하면은 셀 웨이퍼(CW)와 본딩되는 제2 로직 웨이퍼(LW2)의 일측면을 구성할 수 있다.
로우 디코더(X-DEC)는 박막 트랜지스터(thin film transistor), 저전압 트랜지스터(low volatage transistor) 및 고전압 트랜지스터(high volatage transistor)를 포함할 수 있다. 페이지 버퍼 회로(PB)는 저전압 트랜지스터들 및 고전압 트랜지스터들을 포함하고, 박막 트랜지스터를 포함하지 않을 수 있다. 주변 회로(PERI)는 박막 트랜지스터, 저전압 트랜지스터 및 고전압 트랜지스터를 포함할 수 있다. 주변 회로(PERI)의 박막 트랜지스터들은 제2 주변 회로(PERI_B)에 포함되고, 제1 주변 회로(PERI_A)에 포함되지 않을 수 있다.
이러한 경우, 제1 로직 웨이퍼(LW1)의 제1 수평 트랜지스터들(TR1)은 저전압 트랜지스터 및 고전압 트랜지스터만 포함하고, 박막 트랜지스터는 포함하지 않을 것이다. 제2 로직 웨이퍼(LW2)의 제2 수평 트랜지스터들(TR2)은 박막 트랜지스터, 저전압 트랜지스터 및 고전압 트랜지스터를 포함할 것이다.
게이트 절연층의 두께는 고전압 트랜지스터가 가장 두껍고, 저전압 트랜지스터 및 박막 트랜지스터의 순으로 얇다. 따라서, 제1 로직 웨이퍼(LW1)에 마련된 게이트 절연층들(Gox1) 중에서 가장 얇은 것의 두께는 제2 로직 웨이퍼(LW2)에 마련된 게이트 절연층들(Gox2) 중에서 가장 얇은 것의 두께보다 두꺼울 것이다. 그리고, 제1 로직 웨이퍼(LW1)에 마련된 게이트 절연층(Gox1) 두께의 가짓수는 제2 로직 웨이퍼(LW2)에 마련된 게이트 절연층(Gox2) 두께의 가짓수보다 적을 것이다.
단일 웨이퍼에 서로 다른 두께의 게이트 절연층을 형성하기 위한 방법으로, 기판 상에 두꺼운 게이트 절연층을 형성하고, 얇은 게이트 절연층 형성 영역에 마련된 두꺼운 게이트 절연층을 제거하고, 얇은 두께의 게이트 절연층을 추가로 형성하는 방법이 사용될 수 있다. 얇은 게이트 절연층 형성 영역에 마련된 두꺼운 게이트 절연층을 제거하기 위해서는 얇은 게이트 절연층 형성 영역을 노출하는 마스크 패턴을 형성하는 마스크 패턴 형성 공정, 마스크 패턴에 의해 노출된 두꺼운 게이트 절연층을 제거하는 식각 공정, 식각 후 남아있는 마스크 패턴을 제거하는 스트립 공정 등이 요구될 수 있다. 따라서, 단일 웨이퍼에 형성해야 하는 게이트 절연층의 두께의 가짓수가 많을 수록 게이트 절연층 형성을 위한 제조 단계들은 늘어날 것이다. 주지된 바와 같이, 제조 단계들이 많아지게 되면 제조 시간 및 제조 비용이 늘어날 수 있다.
제1 로직 웨이퍼(LW1)에 저전압 트랜지스터 및 고전압 트랜지스터를 포함하고 박막 트랜지스터는 포함하지 않는 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)를 배치함으로써, 본 실시예에 따른 메모리 장치는 제1 로직 웨이퍼(LW1)의 게이트 절연층 형성에 필요한 제조 단계들을 줄이어 공정을 단순화하여 제조 시간 및 제조 비용을 줄이는데 기여할 수 있다.
한편, 고집적화로 비트 라인들(BL)이 미세 피치(fine pitch)화됨에 따라서 비트 라인들(BL)과 페이지 버퍼 회로(PBC)를 연결하는 배선의 피치도 미세화되고 있다. 배선의 피치가 미세화되면 배선 제작 공정의 마진이 타이트(tight)해지게 되어 공정의 난이도가 높아지고 공정 중에 불량이 발생할 확률이 커질 수 있다. 메모리 장치의 제작에 드는 비용을 줄이기 위해서는 불량 확률이 높은 페이지 버퍼 회로(PBC)를 포함하는 제1 로직 웨이퍼(LW1)의 제작 비용을 낮출 필요가 있다.
로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)를 페이지 버퍼 회로(PBC)와 별도의 웨이퍼에 구성하여 페이지 버퍼 회로(PBC)와 같은 웨이퍼 상에 배치되는 로직 회로의 수를 줄임으로써, 본 발명의 실시예들은 페이지 버퍼 회로(PBC)를 포함하는 웨이퍼(LW1)의 제작 비용을 줄이는데 기여할 수 있다. 더욱이, 페이지 버퍼 회로(PBC)를 포함하는 웨이퍼(LW1)에 고전압 트랜지스터 및 저전압 트랜지스터만 배치하고 박막 트랜지스터를 배치하지 않아 웨이퍼(LW1)에 구성되는 게이트 절연층(Gox1)의 가짓수를 줄임으로써, 본 발명의 실시예들은 페이지 버퍼 회로(PBC)를 포함하는 웨이퍼(LW1)의 제작 비용을 줄이는데 더욱 기여할 수 있다.
도 6을 참조하면, 셀 웨이퍼(CW)의 베이스 절연층(21) 상에 소스 플레이트(20) 및 더미 소스 플레이트(20A)가 배치될 수 있다. 소스 플레이트(20)는 제1 셀 영역(CR1) 및 슬리밍 영역(도 5의 SR)에 배치될 수 있고, 더미 소스 플레이트(20A)는 소스 플레이트(20)가 배치되지 아니한 영역에 배치될 수 있다. 더미 소스 플레이트(20A)는 소스 플레이트(20)와 같은 공정 단계에서 생성될 수 있고, 같은 물질로 구성될 수 있다. 소스 플레이트(20) 상에 상기 적층 구조체가 배치될 수 있고, 더미 소스 플레이트(20A) 상에 더미 적층 구조체가 배치될 수 있다.
제1 셀 영역(CR1)에 적층 구조체를 관통하는 에치 배리어(41)가 마련될 수 있다. 에치 배리어(41)는 제1 셀 영역(CR1)의 일부 영역을 둘러싸는 형태로 제공될 수 있다. 에치 배리어(41)에 둘러싸인 영역은 도 4에 정의된 관통 배선 영역(OFC)에 해당할 수 있다. 적층 구조체는 에치 베리어(41)를 기준으로 서로 다른 구조를 가질 수 있다. 구체적으로, 에치 베리어(41)에 둘러싸인 적층 구조체는 복수의 절연층들(23) 및 복수의 층간절연층들(24)이 교대로 적층된 구조(이하, '적층 구조체의 절연 스택'이라 함)를 가질 수 있고, 에치 베리어(41) 외부의 적층 구조체는 복수의 전극층들(22) 및 복수의 층간절연층들(24)이 교대로 적층된 구조(이하, '전극 스택'이라 함)를 가질 수 있다. 적층 구조체의 절연 스택은 제1 셀 영역(CR1)에서 페이지 버퍼 회로(PBC)와 수직 방향(VD)으로 중첩될 수 있다.
복수의 절연층들(23) 및 복수의 층간절연층들(24)이 교대로 적층된 후에 절연층들(23)이 치환되어, 전극층들(22)이 형성될 수 있다. 절연층들(23)은 희생층 역할을 하는 것으로, 층간절연층들(24)에 대한 식각 선택성을 갖는 절연 물질로 구성될 수 있다. 예컨대, 층간절연층들(24)은 실리콘 산화물일 수 있고, 절연층들(23)은 실리콘 질화물일 수 있다. 절연층들(23)을 전극층들(22)로 치환하는 공정은, 절연층들(23)을 제거하고, 절연층들(23)이 제거된 공간에 전극 물질을 채워 넣는 방식으로 진행될 수 있다. 에치 배리어(41)는 절연층들(23)을 제거하는 공정에서 절연층들(23)의 제거에 사용되는 에천트가 관통 배선 영역으로 유입되는 것을 차단하는 역할을 할 수 있다. 에치 배리어(41)는 절연층들(23)에 대한 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 절연층들(23)이 실리콘 질화물인 경우, 에치 배리어(41)는 실리콘 산화물일 수 있다.
더미 적층 구조체는 적층 구조체 형성시에 적층 구조체와 함께 형성될 수 있다. 전술한 절연층들(23)을 제거하는 공정에서 절연층들(23)의 제거에 사용된 에천트가 더미 적층 구조체의 측면을 통해서 침투하여 측면과 가까운 더미 적층 구조체의 외곽부에서 절연층들(23)이 제거되고, 측면과 멀리 떨어진 더미 적층 구조체의 내부에서는 절연층들(23)이 제거되지 않고 남을 것이다. 이에 따라, 측면과 가까운 더미 적층 구조체의 외곽부에서는 절연층들(23)이 전극층들(22)로 치환되고, 측면과 멀리 떨어진 더미 적층 구조체의 내부에서는 절연층들(23)이 전극층들(22)로 치환되지 않게 되어, 더미 적층 구조체의 외곽부는 전극층들(22)과 층간절연층들(24)이 교대로 적층된 구조를 가질 수 있고 외곽부에 의해 둘러싸인 더미 적층 구조체의 내부는 절연층들(23)과 층간절연층들(24)이 교대로 적층된 구조(이하, '더미 적층 구조체의 절연 스택'이라 함)를 가질 수 있다.
소스 플레이트(20) 및 더미 소스 플레이트(20A)를 관통하는 분리 절연막들(40a)이 마련될 수 있다. 제1 로직 웨이퍼(LW1)는 셀 웨이퍼(CW)와 본딩되는 일측면에 복수의 본딩 패드들(BP1)을 구비할 수 있다. 본딩 패드들(BP1)은 절연층(12) 내부에 마련된 컨택 구조물(14)을 통해서 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)의 하나에 연결될 수 있다.
셀 웨이퍼(CW)는 제1 로직 웨이퍼(LW1)와 본딩되는 일면에 복수의 본딩 패드들(BP1)에 본딩되는 복수의 본딩 패드들(BP2)을 구비할 수 있다. 본딩 패드(BP2)는 베이스 절연층(21)의 하면으로부터 베이스 절연층(21)을 관통하는 홀을 형성하고 홀에 도전 물질을 충진하여 생성될 수 있다. 홀 형성을 위한 식각 공정 중에 식각 로딩으로 인하여 홀은 측면 슬로프를 가질 수 있다. 이러한 공정상의 특징으로 인하여, 본딩 패드(BP2)의 폭은 하부에서 상부로 갈수록 좁아질 수 있다.
적층 구조체의 절연 스택 및 분리 절연막(40a)을 관통하여 본딩 패드들(BP2)의 하나에 연결되는 컨택(42)이 마련될 수 있다. 비트 라인(BL)은 적층 구조체 상부에 배치되며 컨택 구조물(43a,43b)을 통해서 컨택(42)에 연결될 수 있다. 컨택 구조물(43a,43b), 컨택(42), 본딩 패드들(BP1,BP2) 및 컨택 구조물(14)은 비트 라인(BL)과 페이지 버퍼 회로(PBC)를 연결하는 배선 구조물을 구성할 수 있다. 더미 적층 구조체의 절연 스택 및 분리 절연막(40a)을 관통하여 본딩 패드들(BP2)의 다른 하나에 연결되는 컨택(44)이 마련될 수 있다.
도 5 및 도 6을 다시 참조하면, 셀 웨이퍼(CW)는 제2 로직 웨이퍼(LW2)와 본딩되는 타면에 복수의 본딩 패드들(BP3)을 구비할 수 있다. 본딩 패드들(BP3)은 절연층(26)의 상면으로 노출될 수 있다. 본딩 패드들(BP3)의 하나는 절연층(26) 내부에 마련된 컨택 구조물(27a-27f, 27)을 통해서 전극층(22)에 연결될 수 있다. 본딩 패드들(BP3)의 다른 하나는 절연층(26) 내부에 마련된 컨택 구조물(45a-45e, 45)을 통해서 컨택(44)에 연결될 수 있다.
간소화를 위하여, 도 5에는 하나의 전극층(22)에 연결되는 하나의 컨택 구조물(27) 및 하나의 본딩 패드(BP3)만 나타내었으나, 복수의 전극층들(22)에 연결되는 복수의 컨택 구조물(27) 및 복수의 본딩 패드(BP3)이 제공되는 것으로 이해되어야 할 것이다.
간소화를 위하여, 도 6에는 하나의 컨택(42)만 나타내었으나, 복수의 비트 라인들(BL)에 연결되는 복수의 컨택들(42)이 제공되는 것으로 이해되어야 할 것이다. 간소화를 위하여, 도 6에는 더미 적층 구조체를 관통하는 하나의 컨택(44)만 나타내었으나, 더미 적층 구조체를 관통하는 복수의 컨택들이 제공되는 것으로 이해되어야 할 것이다.
제2 로직 웨이퍼(LW2)는 셀 웨이퍼(CW)와 본딩되는 일측면에 셀 웨이퍼(CW)의 본딩 패드들(BP3)과 본딩되는 복수의 본딩 패드들(BP4)을 구비할 수 있다. 본딩 패드(BP4)는 절연층(34) 내부에 마련된 컨택 구조물(36a-36f,36)을 통해서 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)의 하나에 연결될 수 있다.
제2 기판(30)에 제2 기판(30)을 관통하는 분리 절연막(50)이 마련될 수 있다. 분리 절연막(50)은 후술되는 플러그(51)와 제2 기판(30)을 절연 분리하는 역할을 하는 것으로, 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)가 배치되지 아니한 영역에 연속적으로 배치될 수 있다.
제2 기판(30) 및 분리 절연막(50)의 상면은 절연층(32a)으로 덮일 수 있다. 절연층(32a)의 상면으로부터 절연층(32a) 및 분리 절연막(50)을 관통하여 절연층(34) 내부의 배선(37)에 연결되는 플러그(51)가 마련될 수 있다. 배선(37)은 제2 주변 회로(PERI_B)에 전기적으로 연결될 수 있다.
비록, 본 실시예에서는 분리 절연막(50) 및 플러그(51)가 패드 영역(PADR)에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 분리 절연막(50) 및 플러그(51)는 제2 기판(30)에서 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)가 배치되지 아니한 영역에 배치될 수 있다.
절연층(32a) 상에 배선(52)이 마련되어 플러그(51)와 연결될 수 있다. 절연층(32a) 상에 절연층(32b)이 마련될 수 있다. 절연층(32b)은 패드 영역(PADR)에서 배선(52)의 일부를 노출하는 개구를 가질 수 있다. 개구에 의해 노출되는 배선(52) 부분은 외부 연결 패드(130)를 구성할 수 있다.
도 4 내지 도 6을 참조로 하여 설명된 실시예에 의하면, 페이지 버퍼 회로(PBC)가 마련된 제1 로직 웨이퍼(LW1)가 셀 웨이퍼(CW)의 하부에 본딩되고, 로우 디코더(X-DEC)가 마련된 제2 로직 웨이퍼(LW2)가 셀 웨이퍼(CW)의 상부에 본딩되므로, 메모리 셀 어레이(MCA)의 비트 라인들(BL)과 페이지 버퍼 회로(PBC) 간 연결에 사용되는 본딩 패드들과, 메모리 셀 어레이(MCA)의 워드 라인들(전극층들(22))과 로우 디코더(X-DEC) 간 연결에 사용되는 본딩 패드들이 서로 다른 평면에 배치될 수 있다. 따라서, 단일 평면에 배치되는 본딩 패드들의 개수가 적어 본딩 패드를 보다 큰 사이즈로 구성하는 것이 가능하므로 웨이퍼들 간 본딩시 패드 얼라인 마진을 향상시키어 본딩 패드들간 연결 불량을 줄이는데 기여할 수 있다.
메모리 용량 향상을 위하여 전극층들(22)의 적층 개수가 많아짐에 따라서 메모리 셀 어레이 제작에 소요되는 시간이 길어지고 있다. 본 발명의 실시예들에 의하면, 메모리 셀 어레이가 칼럼 제어 회로 및 로우 제어 회로와 별도의 웨이퍼에 제작되므로, 메모리 셀 어레이가 칼럼 제어 회로 및/또는 로우 제어 회로와 같은 웨이퍼 상에 제작되는 경우와 비교해서, 메모리 셀 어레이를 포함하는 웨이퍼 제작에 필요한 공정 스텝 수를 줄이고 제작 시간을 단축시키는 것이 가능하므로 생산성을 향상시키는데 기여할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 예시적인 단면도이다.
도 7을 참조하면, 제1 셀 영역(CR1)에서 비트 라인들(BL) 상부의 배선층(M2)에 소스 전극(SE)이 배치될 수 있다. 앞서, 도 6을 참조로 하여 설명한 바와 같이, 비트 라인(BL)과 페이지 버퍼 회로(PBC) 간을 연결하는 배선 구조물(43a,43b,42,BP1,BP2,14)이 비트 라인(BL)의 하부에 구성되므로, 제1 셀 영역(CR1)에서 비트 라인들(BL) 상부의 배선층(M2)은 비트 라인(BL)과 페이지 버퍼 회로(PBC) 간을 연결하는 배선 구조물을 구성하는데 사용되지 않을 것이다. 배선 구조물의 구성에 사용되지 않는 배선층(M2)의 제1 셀 영역(CR1)에 소스 전극(SE)이 배치될 수 있다. 소스 전극(SE)은 제1 셀 영역(CR1)에 대응하는 평판 형태를 가질 수 있다. 제1 셀 영역(CR1)에서 소스 전극(SE)은 소스 플레이트(20)와 수직 방향(VD)으로 중첩될 수 있다.
소스 전극(SE) 하부에 적층 구조물을 관통하여 소스 플레이트(20)에 연결되는 컨택 구조물(29a-29e)이 마련되어 소스 전극(SE)과 소스 플레이트(20)를 연결할 수 있다. 도면의 간소화를 위하여, 도 7에서는 컨택 구조물(29a-29e)을 하나만 도시하였으나, 소스 전극(SE)과 소스 플레이트(20) 사이에 복수의 컨택 구조물들이 병렬적으로 연결될 수 있다.
소스 전극(SE)에 복수의 본딩 패드들(BP3)이 공통으로 연결될 수 있다. 제2 로직 웨이퍼(LW2)의 제2 기판(30) 하면 상에 복수의 소스 트랜지스터들(SCTR)이 마련될 수 있다. 셀 웨이퍼(CW)와 본딩되는 제2 로직 웨이퍼(LW2)의 일측면에 마련된 복수의 본딩 패드들(BP4) 각각이 절연층(34) 내부에 마련된 컨택 구조물(36a-36f,36)을 통해서 소스 트랜지스터(SCTR)의 소스/드레인 영역들의 어느 한쪽에 연결될 수 있다. 제2 기판(30)의 상면을 덮는 절연층(32a) 상에 소스 라인(SL)이 마련될 수 있다.
소스 라인(SL)은 제1 셀 영역(CR1)으로부터 패드 영역(PADR)으로 연장될 수 있다. 절연층(32a) 상에 절연층(32b)이 마련되어 소스 라인(SL)을 덮을 수 있다. 절연층(32b)은 패드 영역(PADR)에서 소스 라인(SL)의 일부를 노출할 수 있다. 절연층(32b)에 의해 노출된 소스 라인(SL)은 접지 전압(Vss)용 외부 연결 패드(130)를 구성할 수 있다.
제1 셀 영역(CR1)에서 소스 라인(SL)은 소스 전극(SE)과 수직 방향(VD)으로 중첩될 수 있다. 제1 셀 영역(CR1)에서 소스 배선(SL) 하부에 절연층(32a) 및 분리 절연막(50)을 관통하여 절연층(34) 내부의 배선(53)에 연결되는 플러그(51)가 마련될 수 있다. 배선(53)은 컨택 구조물(54a-54c)을 통해서 소스 트랜지스터(SCTR)의 소스/드레인 영역들의 다른 한쪽에 연결될 수 있다.
소스 라인(SL)과 소스 전극(SE) 사이에 플러그(51), 배선(53), 컨택 구조물(54a-54c), 소스 트랜지스터(SCTR), 컨택 구조물(36a-36f) 및 본딩 패드들(BP3,PAD4)이 직렬로 연결되어, 하나의 전기 경로를 구성할 수 있다. 복수의 전기 경로들이 소스 라인(SL)과 소스 전극(SE) 사이에 병렬적으로 연결될 수 있다.
독출 동작 또는 검증 동작시 소스 라인(SL)으로부터의 접지 전압(Vss)이 소스 플레이트(20)에 제공되며, 이상적으로 소스 플레이트(20)는 접지 레벨이 되어야 할 것이다. 그런데, 소스 플레이트(20)는 그 자체가 저항으로 작용하고, 독출 동작 또는 검증 동작시 수직 채널들(CH)을 통해서 비트 라인들(BL)로부터 소스 플레이트(20)로 향하는 전류가 크기 때문에 소스 플레이트(20)의 전위는 상승할 것이다. 이를 소스 라인 바운싱 현상이라고 한다. 결국, 소스 플레이트(20)의 저항 때문에 독출 대상 메모리 셀(또는 검증 대상 메모리 셀)의 센싱 전류는 감소되고, 이로 인해 메모리 셀의 문턱 전압이 독출 전압(또는 검증 전압)보다 낮음에도 불구하고 프로그램된 셀로 인식될 수 있다. 이에 따라, 독출 동작인 경우에 프로그램되지 않은 메모리 셀이 프로그램된 셀로 독출되는 독출 폐일(read fail)이 발생할 수 있고, 검증 동작인 경우에 프로그램이 완료되지 않은 메모리 셀이 프로그램 완료된 셀로 인식되어 다음 프로그램 동작에서 더 이상 프로그램되지 않는 언더 프로그램(under program)이 발생할 수 있다.
소스 라인(SL)과 소스 전극(SE) 사이를 연결하는 전기 경로는 소스 전극(SE)과 소스 라인(SL) 간 중첩 영역에 구성될 것이다. 소스 전극(SE)과 소스 플레이트(20) 간을 연결하는 컨택 구조물(29a-29e)은 소스 전극(SE)과 소스 플레이트(20) 간 중첩 영역에 구성될 수 있다.
비트 라인들(BL) 상부 배선층(M2)의 미사용 영역을 활용하여 소스 전극(SE)을 제1 셀 영역(CR1)에 대응하는 평판 형태로 구성할 수 있으므로, 소스 전극(SE)과 소스 라인(SL) 간 중첩 면적, 그리고 소스 전극(SE)과 소스 플레이트(20) 간 중첩 면적을 늘리는 것이 가능하다. 따라서, 소스 라인(SL)과 소스 전극(SE) 사이를 연결하는 전기 경로들의 개수 및 소스 전극(SE)과 소스 플레이트(20) 간을 연결하는 컨택 구조물들(29a-29e)의 개수를 늘리는 것이 가능하고, 인접 컨택 구조물들(29a-29e) 사이의 간격을 줄이는 것이 가능하므로 소스 플레이트(20)의 저항으로 인한 소스 플레이트(20)의 전위 상승을 억제하여 소스 바운싱 현상을 줄여 줄 수 있다.
도 8은 본 발명에 따른 메모리 장치의 ESD 소자의 배치를 예시하는 도면이다.
도 8을 참조하면, 메모리 장치는 복수의 외부 연결 패드들(130)에 연결되는 복수의 ESD 소자들(E)을 포함할 수 있다. ESD 소자(E)는 외부 연결 패드(130)에 강한 전압이 인가되었을 때 전하를 방출함으로써 내부 회로를 보호하는 역할을 하는 것으로, 이러한 역할을 하기 위해서 ESD 소자(E)는 패드(130)에 비해 큰 평면 사이즈를 가질 수 있다.
ESD 소자들(E)의 일부는 패드 영역(PADR)에서 제1 로직 웨이퍼(LW1)의 제1 기판(10) 상에 배치될 수 있다. 나머지 ESD 소자들(E)은 주변 영역(PR)에서 제2 로직 웨이퍼(LW2)의 제2 기판(30) 상에 배치될 수 있다. ESD 소자들(E)을 하나의 기판 상에 배치하지 않고 두 개의 기판에 나누어서 배치하고, ESD 소자들(E)의 일부를 주변 영역(PERI)에 배치함으로써, 본 실시예에 따른 메모리 장치는 ESD 소자들(E)로 인한 패드 영역(PADR)의 면적 증가를 억제하고, 패드 영역(PADR)의 사이즈를 줄이는데 기여할 수 있다.
도 9는 본 발명의 다른 실시예 따른 메모리 장치를 개략적으로 나타낸 도면이다.
도 9를 참조하면, 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)를 포함하는 제1 로직 웨이퍼(LW1)가 셀 웨이퍼(CW) 상부에 본딩되고, 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)를 포함하는 제2 로직 웨이퍼(LW2)가 셀 웨이퍼(CW) 하부에 본딩될 수 있다. 복수의 외부 연결 패드들(130)이 제1 로직 웨이퍼(LW1) 상면의 패드 영역(PADR)에 배치될 수 있다.
도 10은 도 9의 일부분을 도시한 단면도이다. 도 10에서는 제1 셀 영역(CR1) 및 슬리밍 영역(SR)을 제1 방향(FD)으로 절취한 단면을 도시한다.
도 10을 참조하면, 셀 웨이퍼(CW)는 소스 플레이트(20) 및 소스 플레이트(20) 상에 배치된 적층 구조체를 포함할 수 있다.
슬리밍 영역(SR)에 적층 구조체를 관통하는 에치 배리어(41a)가 마련될 수 있다. 슬리밍 영역(SR)에서 적층 구조체는 계단 구조를 가질 수 있고, 에치 배리어(41a)는 적층 구조체의 계단 구조를 관통할 수 있다. 에치 배리어(41a)는 슬리밍 영역(SR)에서 적층 구조체의 일부를 둘러싸는 형태로 제공될 수 있다. 적층 구조체는 에치 베리어(41a)를 기준으로 서로 다른 구조를 가질 수 있다. 구체적으로, 에치 베리어(41a)에 둘러싸인 적층 구조체는 복수의 절연층들(23) 및 복수의 층간절연층들(24)이 교대로 적층된 구조(이하, '적층 구조체의 절연 스택'이라 함)를 가질 수 있고, 에치 배리어(41a) 외부의 적층 구조체는 복수의 전극층들(22) 및 복수의 층간절연층들(24)이 교대로 적층된 구조를 가질 수 있다.
슬리밍 영역(SR)에 소스 플레이트(20)를 관통하는 분리 절연막(40a)이 마련될 수 있다. 분리 절연막(40a)은 적층 구조체의 절연 스택 하부에 배치될 수 있다.
절연층(26) 내에 배선(60)이 마련될 수 있다. 배선(60)은 비트 라인들(BL)과 같은 층에 배치될 수 있다. 배선(60)은 절연층(26)에 마련된 컨택 구조물(61a-61c)을 통해서 전극층(22)에 연결될 수 있다. 배선(60) 하부에 절연층(26), 적층 구조체의 절연 스택 및 분리 절연막(40a)을 관통하여 본딩 패드(BP3)에 연결되는 컨택(62)이 마련될 수 있다. 전극층(22)은 컨택 구조물(61a-61c), 배선(60), 컨택(62)을 통해서 본딩 패드(BP3)에 연결될 수 있다.
본딩 패드(BP3)는 제2 로직 웨이퍼(LW2)의 본딩 패드(BP4)에 본딩되며, 본딩 패드(BP4)에 연결된 컨택 구조물(36a-36c,36)을 통해서 로우 디코더(X-DEC)에 연결될 수 있다. 도면의 간소화를 위하여, 도 10에는 하나의 전극층(22)이 로우 디코더(X-DEC)에 연결되는 것으로 도시되어 있으나, 복수의 전극층들(22)이 각각 개별적인 전기 경로를 통해서 로우 디코더(X-DEC)에 연결되는 것으로 이해되어야 할 것이다.
제1 로직 웨이퍼(LW1)와 본딩되는 셀 웨이퍼(CW)의 일면에 복수의 본딩 패드들(BP2)이 마련될 수 있다. 본딩 패드(BP2)는 절연층(26) 내부에 마련된 컨택 구조물(63a-63b)을 통해서 비트 라인(BL)에 연결될 수 있다. 도면의 간소화를 위하여, 도 10에는 일부 비트 라인들(BL)에 연결되는 본딩 패드(BP2)만 나타내었으나, 셀 웨이퍼(CW)의 일면에 비트 라인들(BL) 각각에 연결되는 복수의 본딩 패드들이 마련되는 것으로 이해되어야 할 것이다.
제1 로직 웨이퍼(LW1)는 셀 웨이퍼(CW)와 본딩되는 일측면에 본딩 패드(BP2)과 본딩되는 본딩 패드(BP1)를 구비할 수 있다. 본딩 패드(BP1)는 절연층(12) 내에 마련된 컨택 구조물(14a-14f,14)를 통해서 페이지 버퍼 회로(PBC)에 연결될 수 있다.
도 11 내지 도 26은 본 발명의 다양한 실시예들에 따른 메모리 장치를 나타낸 도면들이다.
도 11 내지 도 26은 발명의 이해를 돕기 위한 도면으로, 특정 방향을 따라서 절취한 단면이 아님을 유념해야 할 것이다. 도 11 내지 도 26을 참조로 하는 실시예들에서는 제1 로직 웨이퍼(LW1)가 셀 웨이퍼(CW) 하부에 본딩되고, 제2 로직 웨이퍼(LW2)가 셀 웨이퍼(CW) 상부에 본딩되는 경우를 나타내나, 제1 로직 웨이퍼(LW1)가 셀 웨이퍼(CW) 상부에 본딩되고 제2 로직 웨이퍼(LW2)가 셀 웨이퍼(CW) 하부에 본딩될 수 있는 것으로 이해되어야 할 것이다.
도 11을 참조하면, 제1 로직 웨이퍼(LW1)의 제1 기판(10)의 활성 영역에 디스차지 불순물 영역(DCI) 마련될 수 있다. 디스차지 불순물 영역(DCI)은 PN 다이오드를 형성하는 도전형 불순물을 포함할 수 있다. 디스차지 불순물 영역(DCI)은 셀 웨이퍼(CW)의 소스 플레이트(20)에 축적된 전하를 방출하기 위한 경로로 이용될 수 있다.
제1 로직 웨이퍼(LW1)는 제1 로직 회로를 포함할 수 있다. 제1 로직 회로는 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)를 포함할 수 있다. 셀 웨이퍼(CW)와 본딩되는 제1 로직 웨이퍼(LW1)의 일측면에 복수의 본딩 패드들(BP1)이 마련될 수 있다.
복수의 본딩 패드들(BP1) 각각은 절연층(12) 내에 마련된 컨택 구조물(14)을 통해서 디스차지 불순물 영역(DCI) 및 제1 로직 회로의 하나에 연결될 수 있다.
소스 플레이트(20)는 도전성 컨택 플러그(DCC1)에 의해 관통되며 도전성 컨택 플러그(DCC1)와 전기적으로 연결될 수 있다. 도전성 컨택 플러그(DCC1)는 소스 플레이트(20) 및 베이스 절연층(21)을 관통하여, 디스차지 불순물 영역(DCI)과 연결된 본딩 패드(BP1)에 연결될 수 있다. 소스 플레이트(20)에 축적된 전하는 도전성 컨택 플러그(DCC1), 본딩 패드(BP1) 및 컨택 구조물(14)을 경유하여 디스차지 불순물 영역(DCI)을 통해 제1 기판(10)으로 방출될 수 있다.
분리 절연막들(40a) 및 베이스 절연층(21)을 관통하여 제1 로직 웨이퍼(LW1)의 본딩 패드들(BP1)에 각각 연결되는 복수의 도전성 컨택 플러그들(DCC2)이 마련될 수 있다. 도전성 컨택 플러그들(DCC2)은 도전성 컨택 플러그(DCC1) 생성시에 도전성 컨택 플러그(DCC1)와 함께 생성될 수 있다.
도전성 컨택 플러그들(DCC2)에 적층 구조체의 절연 스택을 관통하는 컨택(42) 및 더미 적층 구조체의 절연 스택을 관통하는 컨택(44)이 각각 연결될 수 있다.
도 12를 참조하면, 셀 웨이퍼(CW)는 제1 로직 웨이퍼(LW1)와 본딩되는 일면에 제1 로직 웨이퍼(LW1)의 본딩 패드들(BP1)에 본딩되는 본딩 패드들(BP2)을 구비할 수 있다.
소스 플레이트(20)는 도전성 컨택 플러그(DCC1)에 의해 관통되며 도전성 컨택 플러그(DCC1)와 전기적으로 연결될 수 있다. 도전성 컨택 플러그(DCC1)는 소스 플레이트(20)를 관통하여 복수의 본딩 패드들(BP2)의 하나에 연결될 수 있다.
컨택들(42,44) 하부에 분리 절연막들(40a)을 관통하는 도전성 컨택 플러그들(DCC2)이 마련될 수 있다. 도전성 컨택 플러그(DCC2)는 분리 절연막(40a)을 관통하여 복수의 본딩 패드들(BP2)의 하나에 연결될 수 있다. 도전성 컨택 플러그(DCC2)는 도전성 컨택 플러그(DCC1) 형성시에 도전성 컨택 플러그(DCC1)와 함께 형성될 수 있다. 컨택(42)은 적층 구조체의 절연 스택을 관통하여 도전성 컨택 플러그들(DCC2)의 하나에 연결될 수 있고, 컨택(44)은 더미 적층 구조체의 절연 스택을 관통하여 도전성 컨택 플러그들(DCC2)의 다른 하나에 연결될 수 있다.
본딩 패드들(BP2)은 베이스 절연층(21)의 하부면으로부터 베이스 절연층(21)을 관통하여 도전성 컨택 플러그들(DCC1, DCC2)에 각각 연결될 수 있다. 본딩 패드(BP2)는 베이스 절연층(21)의 하면으로부터 베이스 절연층(21)을 관통하는 홀을 형성하고 홀에 도전 물질을 충진하여 생성될 수 있다. 홀 형성을 위한 식각 공정 중에 식각 로딩으로 인하여 홀은 측면 슬로프를 가질 수 있다. 이러한 공정상의 특징으로 인하여, 본딩 패드(BP2)의 폭은 하부에서 상부로 갈수록 좁아질 수 있다.
도 13을 참조하면, 수직 채널(CH)과 소스 플레이트(20) 사이에 반도체 기둥(SP)이 구성될 수 있다. 반도체 기둥(SP)은 소스 플레이트(20)의 상면 상에 배치되며 소스 선택 라인(SSL)을 관통할 수 있다. 수직 채널(CH)과 반도체 기둥(SP)은 서로 전기적으로 연결될 수 있다. 반도체 기둥(SP)은 소스 플레이트(20)와 동일한 도전형의 반도체 또는 진성 반도체(intrinsic semiconductor)일 수 있다. 예를 들어, 반도체 기둥(SP)은 단결정의 진성 반도체 또는 p형 도전형을 갖는 반도체일 수 있다.
컨택(42)과 제1 로직 웨이퍼(LW1)의 본딩 패드(BP1) 사이에 본딩 컨택(42a)이 구성될 수 있다. 컨택(42)은 적층 구조체의 절연 스택의 상부를 관통하여 본딩 컨택(42a)에 연결될 수 있다. 본딩 컨택(42a)은 적층 구조체의 절연 스택의 하부, 분리 절연막(40a) 및 베이스 절연층(21)을 관통할 수 있고, 제1 로직 웨이퍼(LW1)의 본딩 패드(BP1)에 본딩될 수 있다. 본딩 컨택(42a)은 컨택(42)과 제1 로직 웨이퍼(LW1)의 본딩 패드(BP1)를 전기적으로 연결할 수 있다.
컨택(44)과 제1 로직 웨이퍼(LW1)의 본딩 패드(BP1) 사이에 본딩 컨택(44a)이 구성될 수 있다. 컨택(44)은 더미 적층 구조체의 절연 스택의 상부를 관통하여 본딩 컨택(44a)에 연결될 수 있다. 본딩 컨택(44a)은 더미 적층 구조체의 절연 스택의 하부, 분리 절연막(40a) 및 베이스 절연층(21)을 관통할 수 있고, 제1 로직 웨이퍼(LW1)의 본딩 패드(BP1)에 본딩될 수 있다. 본딩 컨택(44a)은 컨택(44)과 제1 로직 웨이퍼(LW1)의 본딩 패드(BP1)를 전기적으로 연결할 수 있다.
예시적으로, 본딩 컨택(42a) 및 본딩 컨택(44a)의 상면은 반도체 기둥(SP)의 상면과 같은 평면 상에 배치될 수 있다. 반도체 기둥(SP), 본딩 컨택(42a) 및 본딩 컨택(44a)의 상단부는 소스 선택 라인(SSL)의 상면 위로 돌출될 수 있다.
도 14를 참조하면, 컨택(42)이 적층 구조체의 절연 스택, 분리 절연막(40a) 및 베이스 절연층(21)을 관통하여 제1 로직 웨이퍼(LW1)의 본딩 패드(BP1)에 직접 연결될 수 있다.
컨택(44)이 더미 적층 구조체의 절연 스택, 분리 절연막(40a) 및 베이스 절연층(21)을 관통하여 제1 로직 웨이퍼(LW1)의 본딩 패드(BP1)에 직접 연결될 수 있다. 적층 구조체 및 더미 적층 구조체가 형성된 후, 셀 웨이퍼(CW)가 제1 로직 웨이퍼(LW)에 본딩될 수 있다. 그 다음, 적층 구조체의 절연 스택, 분리 절연막(40a) 및 베이스 절연층(21)을 관통하여 본딩 패드(BP1)을 노출하는 홀 및 더미 적층 구조체의 절연 스택, 분리 절연막(40a) 및 베이스 절연층(21)을 관통하여 본딩 패드(BP1)을 노출하는 홀을 형성하고, 홀들에 도전 물질을 충진하여 컨택들(42,44)이 형성될 수 있다. 이러한 공정상의 특징으로 인하여, 컨택들(42,44)은 하단부로 갈수록 좁아지는 폭을 가질 수 있다.
도 15를 참조하면, 컨택들(42,44) 각각은 셀 웨이퍼(CW)와 제1 로직 웨이퍼(LW1)간 본딩면을 관통하여 제1 로직 웨이퍼(LW1)의 절연층(12) 내부에 마련된 컨택 구조물(14)에 직접 연결될 수 있다.
컨택(42)은 적층 구조체의 절연 스택, 분리 절연막(40a), 베이스 절연층(21) 및 절연층(12)을 관통할 수 있다. 컨택(44)은 더미 적층 구조체의 절연 스택, 분리 절연막(40a), 베이스 절연층(21) 및 절연층(12)을 관통할 수 있다.
도 16을 참조하면, 적층 구조체와 비트 라인(BL) 사이의 배선층(M0)에 배선(43b)이 마련될 수 있다. 배선(43b)은 컨택(43a)를 통해서 비트 라인(BL)에 연결될 수 있다. 상기 배선층(M0)에 컨택 구조물(45b-45e)를 통해서 본딩 패드(BP3)에 연결되는 배선(45a)이 마련될 수 있다.
컨택(42)은 적층 구조체의 절연 스택을 관통하여 적층 구조체 상부의 배선(43b)에 연결될 수 있다. 컨택(44)은 더미 적층 구조체의 절연 스택을 관통하여 더미 적층 구조체 상부의 배선(45a)에 연결될 수 있다.
컨택(42)은 분리 절연막(40a)과 접하는 적층 구조체의 하단부로부터 적층 구조체를 관통하는 홀을 형성하고 홀에 도전 물질을 충진하여 생성될 수 있다. 홀 형성을 위한 식각 공정 중에 식각 로딩으로 인하여 홀은 측면 슬로프를 가질 수 있다. 이러한 공정상의 특징으로 인하여, 컨택(42)의 폭은 하부에서 상부로 갈수록 좁아질 수 있다. 컨택(44)은 컨택(42) 형성시에 컨택(42)과 함께 생성될 수 있다. 컨택(42)과 마찬가지로, 컨택(44)은 하부에서 상부로 갈수록 좁아지는 폭을 가질 수 있다. 제2 본딩 패드들(BP2)은 베이스 절연층(21) 및 분리 절연막(40a)을 관통하여 컨택들(42,44)에 각각 연결될 수 있다. 제2 본딩 패드들(BP2)은 분리 절연막(40a)의 하면으로부터 분리 절연막(40a) 및 베이스 절연층(21)을 관통하는 홀을 형성하고 홀에 도전 물질을 충진하여 생성될 수 있다. 제2 본딩 패드들(BP2)의 폭은 하부에서 상부로 갈수록 좁아질 수 있다.
도 17을 참조하면, 컨택(42)은 적층 구조체의 절연 스택의 상부를 관통할 수 있다. 컨택(44)은 더미 적층 구조체의 절연 스택의 상부를 관통할 수 있다.
컨택(42) 하부에 본딩 컨택(42a)이 마련되어 컨택(42)에 연결될 수 있다. 컨택(44) 하부에 본딩 컨택(44a)이 마련되어 컨택(44)에 연결될 수 있다. 본딩 컨택(42a)은 제1 로직 웨이퍼(LW1)과 접하는 셀 웨이퍼(CW)의 일면으로부터 베이스 절연층(21), 분리 절연막(40a), 적층 구조체의 절연 스택의 하부를 관통하여 컨택(42)에 연결될 수 있다. 본딩 컨택(44a)은 셀 웨이퍼(CW)의 일면으로부터 베이스 절연층(21), 분리 절연막(40a), 더미 적층 구조체의 절연 스택의 하부를 관통하여 컨택(44)에 연결될 수 있다.
본딩 컨택(42a)은 베이스 절연층(21)의 하면으로부터 베이스 절연층(21), 분리 절연막(40a), 적층 구조체의 절연 스택을 관통하여 컨택(42)을 노출하는 홀을 형성하고 홀에 도전 물질을 충진하여 생성될 수 있다. 홀 형성을 위한 식각 공정 중에 식각 로딩으로 인하여 홀은 측면 슬로프를 가질 수 있다. 이러한 공정상의 특징으로 인하여, 본딩 컨택(42a)의 폭은 하부에서 상부로 갈수록 좁아질 수 있다. 본딩 컨택(44a)은 본딩 컨택(42a) 형성시에 본딩 컨택(42a)과 함께 형성될 수 있다. 본딩 컨택(42a)과 마찬가지로 본딩 컨택(44a)의 폭은 하부에서 상부로 갈수록 좁아질 수 있다.
본딩 컨택들(42a,44a)은 제1 로직 웨이퍼(LW1)의 본딩 패드들(BP1)에 각각 본딩될 수 있다.
도 18을 참조하면, 제1 로직 웨이퍼(LW1)는 제1 기판(10)의 상면에 마련된 소스 트랜지스터(SCTR)를 포함할 수 있다. 셀 웨이퍼(CW)와 본딩되는 제1 로직 웨이퍼(LW1)의 일측면에 복수의 본딩 패드들(BP1)이 마련될 수 있다. 절연층(12) 내부에 소스 트랜지스터(SCTR)의 소스/드레인 영역의 어느 하나에 연결되는 컨택 구조물(14)이 마련될 수 있다. 복수의 본딩 패드들(BP1)의 하나가 컨택 구조물(14)을 통해서 소스 트랜지스터(SCTR)에 연결될 수 있다.
제1 로직 웨이퍼(LW1)와 본딩되는 셀 웨이퍼(CW)의 일면에 제1 로직 웨이퍼(LW1)의 본딩 패드들(BP1)에 본딩되는 복수의 본딩 패드들(BP2)이 마련될 수 있다. 본딩 패드들(BP2)은 베이스 절연층(21)을 관통할 수 있다. 본딩 패드들(BP2)의 하나는 본딩 패드(BP1) 및 컨택 구조물(14)을 통해서 소스 트랜지스터(SCTR)에 연결될 수 있다. 소스 트랜지스터(SCTR)에 연결된 본딩 패드(BP2)는 베이스 절연층(21)을 관통하여 소스 플레이트(20)에 연결될 수 있다. 이에 따라, 소스 트랜지스터(SCTR)로부터의 전압은 컨택 구조물(14), 본딩 패드(BP1) 및 본딩 패드(BP2)를 경유하여 소스 플레이트(20)에 제공될 수 있다.
소스 트랜지스터(SCTR)가 제1 로직 웨이퍼(LW1)에 배치되므로 소스 트랜지스터(SCTR)와 소스 플레이트(20) 간 연결을 위해서 비트 라인들(BL) 상부의 배선층을 사용하지 않을 수 있다. 사용하지 않는 비트 라인들(BL) 상부의 배선층이 제거될 수 있다. 비트 라인들(BL)과 동일한 높이 레벨에 본딩 패드들(BP3)이 배치될 수 있다. 본딩 패드들(BP3)에 제2 로직 웨이퍼(LW2)의 본딩 패드들(BP4)이 본딩될 수 있다.
이해를 돕기 위하여, 도 18 및 후술되는 도 19 내지 도 21에서는 셀 웨이퍼(CW)와 제2 로직 웨이퍼(LW2)가 분리된 것으로 도시하였으나, 셀 웨이퍼(CW)의 타면과 제2 로직 웨이퍼(LW2)의 일측면이 서로 접하고 있는 것으로 이해되어야 할 것이다.
제2 로직 웨이퍼(LW2)와 본딩되는 셀 웨이퍼(CW)의 타면은 비트 라인들(BL) 및 본딩 패드들(BP3)의 상면과 같은 평면에 배치될 수 있다.
도 19를 참조하면, 셀 웨이퍼(CW)의 본딩 패드들(BP3)이 비트 라인들(BL)과 동일한 높이 레벨에 배치될 수 있다. 비트 라인들(BL)은 제1 셀 영역(CR1)에 배치될 수 있고, 본딩 패드들(BP3)은 제1 셀 영역(CR1) 외부에 배치될 수 있다.
제1 셀 영역(CR1)에서 절연층(26)의 상면은 비트 라인들(BL) 및 본딩 패드들(BP3)의 상면보다 위에 배치되고, 제1 셀 영역(CR1) 외부에서 절연층(26)의 상면은 비트 라인들(BL) 및 본딩 패드들(BP3)의 상면과 같은 평면에 배치될 수 있다. 이에 따라, 절연층(26)의 상면은 굴곡진 형태를 가질 수 있다.
절연층(26)의 상면은 제2 로직 웨이퍼(LW2)와 본딩되는 셀 웨이퍼(CW)의 타면을 구성할 수 있다. 셀 웨이퍼(CW)의 타면은 굴곡진 형태를 가질 수 있다. 셀 웨이퍼(CW)의 타면에 본딩되는 제2 로직 웨이퍼(LW2)의 일측면은 셀 웨이퍼(CW) 타면의 형상에 대응하는 굴곡을 가질 수 있다.
도 20을 참조하면, 적층 구조체와 비트 라인(BL) 사이의 배선층(M0)에 셀 웨이퍼(CW)의 본딩 패드들(BP3)이 배치될 수 있다. 이에 따라, 본딩 패드들(BP3)과 소스 플레이트(20)간 수직적 거리는 비트 라인(BL)과 소스 플레이트(20)간 수직적 거리보다 작을 수 있다.
비트 라인들(BL)은 제1 셀 영역(CR1)에 배치될 수 있고, 본딩 패드들(BP3)은 제1 셀 영역(CR1) 외부에 배치될 수 있다. 제1 셀 영역(CR1)에서 절연층(26)의 상면은 비트 라인들(BL)의 상면보다 위에 배치되고, 제1 셀 영역(CR1) 외부에서 절연층(26)의 상면은 본딩 패드들(BP3)의 상면과 같은 평면에 배치될 수 있다. 이에 따라, 절연층(26)의 상면은 굴곡진 형태를 가질 수 있다.
절연층(26)의 상면은 제2 로직 웨이퍼(LW2)와 본딩되는 셀 웨이퍼(CW)의 타면을 구성할 수 있다. 셀 웨이퍼(CW)의 타면은 굴곡진 형태를 가질 수 있다. 셀 웨이퍼(CW)의 타면에 본딩되는 제2 로직 웨이퍼(LW2)의 일측면은 셀 웨이퍼(CW) 타면의 형상에 대응하는 굴곡을 가질 수 있다.
도 21을 참조하면, 셀 웨이퍼(CW)는 소스 플레이트(20) 하면 상에 배치되고 소스 플레이트(20)에 전기적으로 연결된 메탈 전극(70)을 더 포함할 수 있다. 메탈 전극(70)은 소스 플레이트(20)에 소스 전압을 전달하는 역할을 하는 것으로, 소스 플레이트(20)보다 낮은 저항을 갖는 물질, 예를 들어 텅스텐으로 구성될 수 있다.
셀 웨이퍼(CW)는 더미 소스 플레이트(20A) 하면에 배치되며 메탈 전극(70)과 동일하거나 유사한 형상을 갖는 더미 전극들(DUMMY)을 더 포함할 수 있다. 더미 전극들(DUMMY)은 제2 본딩 패드들(BP2) 및 메탈 전극(60) 형성시에 제2 본딩 패드들(BP2) 및 메탈 전극(60)과 함께 형성될 수 있으며, 제2 본딩 패드들(BP2) 및 메탈 전극(70)과 동일한 물질로 구성될 수 있다.
더미 전극들(DUMMY)은 전기적 연결을 위한 기능을 수행하지 않는다. 더미 전극들(DUMMY)은 제2 본딩 패드들(BP2) 및 메탈 전극(70)과 함께 균일한 패턴 밀도를 이루도록 배치되어, 제2 본딩 패드들(BP2) 및 메탈 전극(70)의 불균일한 배치로 인한 응력 집중 현상 및 그에 따른 휨(warpage)을 억제하는 역할을 할 수 있다.
도 22를 참조하면, 제1 로직 웨이퍼(LW1)의 제1 본딩 패드들(BP1)과 본딩될 수 있도록, 제2 본딩 패드들(BP2)은 베이스 절연층(21)의 하면으로 노출될 수 있다. 메탈 전극(70) 및 더미 전극들(DUMMY)은 제2 본딩 패드들(BP2)보다 작은 두께를 가질 수 있으며, 베이스 절연층(21)에 의해 덮일 수 있다. 베이스 절연층(21)에 의해서 메탈 전극(70)과 제1 로직 웨이퍼(LW1) 사이, 더미 전극들(DUMMY)과 제1 로직 웨이퍼(LW1) 사이가 분리될 수 있다. 이에 따라, 메탈 전극(70) 및 더미 전극들(DUMMY)이 제1 로직 웨이퍼(LW1)의 상면에 마련된 도전성 구조물과 단락되는 불량이 방지될 수 있다.
도 23을 참조하면, 더미 소스 플레이트(도 22의 20A)가 제거되어 제1 로직 웨이퍼(LW1)와 본딩되는 셀 웨이퍼(CW)의 일면에 요부이 마련될 수 있다.
더미 적층체의 하면은 소스 플레이트(20)의 상면과 같은 평면에 배치될 수 있다. 더미 적층체의 하면 및 소스 플레이트(20)의 하면이 제1 로직 웨이퍼(LW1)와 본딩될 수 있다.
제1 로직 웨이퍼(LW1)의 절연층(12)의 상부면은 셀 웨이퍼(CW)의 일면의 요부에 결합되는 돌출부를 구비할 수 있다. 제1 로직 웨이퍼(LW1)는 적층체 하부에 배치된 본딩 패드(BP1) 및 더미 적층체 하부에 랜딩 패드(LP1)를 포함할 수 있다. 본딩 패드(BP1)와 랜딩 패드(LP1)는 같은 높이 레벨에 배치될 수 있다. 본딩 패드(BP1)는 절연층(12)의 상부면으로 노출되고, 랜딩 패드(LP1)는 절연층(12)에 의해 덮일 수 있다.
컨택(42)은 적층 구조체의 절연 스택 및 분리 절연막(40a)을 관통하여 본딩 패드(BP1)에 연결될 수 있다. 더미 적층 구조체를 관통하는 컨택(44)은 더미 적층 구조체의 절연 스택 및 제1 로직 웨이퍼(LW1)의 절연층(12)을 관통하여 절연층(12) 내부에 마련된 랜딩 패드(LP1)에 연결될 수 있다. 컨택(42)은 셀 웨이퍼(CW)와 제1 로직 웨이퍼(LW1)간 본딩면을 관통하지 않고, 컨택(44)은 셀 웨이퍼(CW)와 제1 로직 웨이퍼(LW1)간 본딩면을 관통할 수 있다.
도 24를 참조하면, 제1 로직 웨이퍼(LW1)는 절연층(12) 내부에 마련된 제1 컨택 구조물(14’) 및 제2 컨택 구조물(14“)을 포함할 수 있다.
제1 컨택 구조물(14’)은 소스 플레이트(20)와 중첩되는 영역에 배치될 수 있고, 제2 컨택 구조물(14“)은 소스 플레이트(20)와 비중첩되는 영역에 배치될 수 있다.
제1 컨택 구조물(14’)은 제1 배선층(UM0)에 배치된 배선(14b), 제1 배선층(UM0) 상부의 제2 배선층(UM1)에 배치된 배선(14d)를 포함할 수 있다. 제2 컨택 구조물(14“)은 제1 배선층(UM0)에 배치된 제2 배선(14b), 제1 배선층(UM0) 상부의 제2 배선층(UM1)에 배치된 배선(14d), 제2 배선층(UM1) 상부의 제3 배선층(UM2)에 배치된 배선(14f)을 포함할 수 있다. 제1 컨택 구조물(14’)에 포함된 배선들(14b,14d) 중 최상부의 배선(14d)은 제2 컨택 구조물(14“)에 포함된 배선들(14b,14d,14f) 중 최상부의 배선(14f)보다 낮은 높이 레벨에 배치될 수 있다.
이에 따라, 소스 플레이트(20)와 제1 컨택 구조물(14’)간 수직적 거리가 소스 플레이트(20)와 제3 배선층(UM2) 간 수직적 거리보다 넓어지게 되어, 소스 플레이트(20)와 제1 컨택 구조물(14’) 간 커플링을 줄여줄 수 있다.
제1 컨택 구조물(14’)의 최상부 배선(14d) 상에 본딩 패드(BP1)가 마련될 수 있다. 본딩 패드(BP1)는 셀 웨이퍼(CW)와 본딩되는 제1 로직 웨이퍼(LW1)의 일측면으로 노출될 수 있다. 제2 컨택 구조물(14“)의 최상부 배선(14f) 상에 랜딩 패드(LP1)가 마련될 수 있다. 본딩 패드(BP1)의 상면과 랜딩 패드(LP1)의 상면은 동일한 평면에 배치될 수 있고, 본딩 패드(BP1)의 높이는 랜딩 패드(LP1)의 높이보다 클 수 있다. 랜딩 패드(LP1)는 셀 웨이퍼(CW)와 본딩되는 제1 로직 웨이퍼(LW1)의 일측면으로 노출되지 않을 수 있다.
도 25를 참조하면, 도 24의 본딩 패드(BP1) 및 랜딩 패드(LP1)가 제거될 수 있다. 소스 플레이트(20)와 중첩되는 영역에서 컨택(42)이 셀 웨이퍼(CW)와 제1 로직 웨이퍼(LW1)간 본딩면을 관통하여 제1 로직 웨이퍼(LW1)의 제1 컨택 구조물(14’)의 최상부 배선(14d)에 직접 연결될 수 있다. 소스 플레이트(20)와 비중첩되는 영역에서 컨택(44)이 셀 웨이퍼(CW)와 제1 로직 웨이퍼(LW1)간 본딩면을 관통하여 제1 로직 웨이퍼(LW1)의 제2 컨택 구조물(14“)의 최상부 배선(14f)에 직접 연결될 수 있다.
제1 컨택 구조물(14’)의 최상부 배선(14d)이 제2 컨택 구조물(14“)의 최상부 배선(14f)보다 하부에 위치하므로, 컨택(42)의 하단부는 컨택(44)의 하단부보다 아래에 배치될 수 있다.
도 26을 참조하면, 제2 로직 웨이퍼(LW2)의 제2 기판(30)은 절연층(30a) 및 절연층(30a) 상에 적층된 반도체층(30b)을 포함할 수 있다. 절연층(30a)은 실리콘 산화물을 포함할 수 있다. 반도체층(30b)은 실리콘 또는 게르마늄을 포함할 수 있다. 제2 기판(30)은 실리콘-온-인슐레이터(SOI) 기판일 수 있다. 반도체층(30b)의 상면은 제2 기판(30)의 활성면을 구성할 수 있고, 절연층(30a)의 하면은 제2 기판(30)의 후면을 구성할 수 있다.
반도체층(30b)의 상면에 로우 디코더(미도시) 및 제2 주변 회로(PERI_B)를 구성하는 복수의 제2 트랜지스터들(TR2)이 마련될 수 있다. 제2 기판(30)의 후면을 구성하는 절연층(30b)이 셀 웨이퍼(CW)의 절연층(26) 상에 본딩될 수 있다. 제2 로직 웨이퍼(LW2)는 제2 기판(30)의 후면이 셀 웨이퍼(CW)와 접하도록 페이스 업 형태로 셀 웨이퍼(CW) 상에 본딩될 수 있다.
제2 기판(30)의 절연층(30a)은 제2 트랜지스터들(TR2)의 정션들(Jn21,Jn22)에 주입되는 이온이 확산되는 범위를 제한할 수 있고, 제2 트랜지스터들(TR2)의 정션들(Jn11,Jn12)과 셀 웨이퍼(CW) 간을 절연 분리할 수 있다. 따라서, 제2 트랜지스터들(TR2)의 정션들(Jn21,Jn22)과 셀 웨이퍼(CW)간 절연을 위해서 셀 웨이퍼(CW)의 절연층(26)의 두께를 두껍게 형성하지 않아도 되므로 셀 웨이퍼(CW)의 두께를 줄이는데 기여할 수 있다.
제2 기판(30)의 후면으로부터 제2 기판(30)을 관통하는 분리 절연막(50)이 마련될 수 있다. 분리 절연막(50)은 산화물로 구성될 수 있다. 분리 절연막(50)은 플러그들(51)에 의해 관통될 수 있으며, 플러그들(51)과 제2 기판(30) 간을 절연하는 역할을 할 수 있다. 분리 절연막(50)은 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)가 배치되지 아니한 영역에 연속적으로 형성될 수 있다. 분리 절연막(50)을 개별 플러그(51)의 주위에만 국부적으로 형성할 경우, 반도체층(30b)과 플러그(51) 간 커플링이 과도하게 커지게 되어 메모리 장치의 전기적 특성이 저하될 수 있다. 분리 절연막(50)은 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)가 배치되지 아니한 영역에 연속적으로 배치되고, 플러그(51)는 제2 기판(30)과 소정 간격 이상 이격된 위치에서 분리 절연막(50)을 관통할 수 있다. 이에 따라, 반도체층(30b)과 플러그(51) 사이의 분리 절연막(50)의 두께를 확보하는 것이 가능하게 되어 반도체층(30b)과 플러그(51)간 커플링 캐패시턴스를 줄여줄 수 있다.
이상, 도 11 내지 도 26을 참조로 하여 설명된 실시예들에서는 제1 로직 웨이퍼(LW1)에 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)가 배치되고, 제2 로직 웨이퍼(LW2)에 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)가 배치되는 경우를 나타내었으나, 이와 반대의 배치도 가능하다.
이상, 도 4 내지 도 26을 참조로 하여 설명된 실시예들에서는 로직 회로가 페이지 버퍼 회로(PBC) 및 제1 주변 회로(PERI_A)와, 로우 디코더(X-DEC) 및 제2 주변 회로(PERI_B)로 구분되어 서로 다른 웨이퍼에 배치되는 경우를 나타내었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 본 발명은, 로직 회로가 제1 로직 웨이퍼 및 제2 로직 웨이퍼에 나뉘어 배치되고, 제1 로직 웨이퍼 및 제2 로직 웨이퍼가 메모리 셀 어레이가 마련된 셀 웨이퍼의 상, 하에 본딩되어, 로직 회로를 구성하는 회로들의 2가지 이상이 메모리 셀 어레이와 수직 방향으로 중첩되는 모든 경우를 포함할 수 있다.
도 27은 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 27을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 28은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 28을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (42)

  1. 메모리 셀 어레이를 포함하는 셀 웨이퍼;
    상기 셀 웨이퍼의 일면에 본딩되며 상기 메모리 셀 어레이를 제어하는 제1 로직 회로를 포함하는 제1 로직 웨이퍼; 및
    상기 일면과 대향하는 상기 셀 웨이퍼의 타면에 본딩되며 상기 메모리 셀 어레이를 제어하는 제2 로직 회로를 포함하는 제2 로직 웨이퍼;를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 로직 회로는 복수의 제1 수평 트랜지스터들을 포함하고, 상기 제2 로직 회로는 복수의 제2 수평 트랜지스터들을 포함하며,
    상기 제1 수평 트랜지스터들의 게이트 절연층들 중에서 가장 얇은 것의 두께가 상기 제2 수평 트랜지스터들의 게이트 절연층들 중에서 가장 얇은 것의 두께보다 두꺼운 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서, 상기 제1 로직 회로는 복수의 제1 수평 트랜지스터들을 포함하고, 상기 제2 로직 회로는 복수의 제2 수평 트랜지스터들을 포함하며,
    상기 제1 수평 트랜지스터들의 게이트 절연층들의 두께의 가짓수가 상기 제2 수평 트랜지스터들의 게이트 절연층들의 두께의 가짓수보다 적은 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서, 상기 제1 로직 회로는 칼럼 제어 회로를 포함하고, 상기 제2 로직 회로는 로우 제어 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서, 상기 칼럼 제어 회로의 일부와 상기 로우 제어 회로의 일부가 서로 중첩되는 것을 특징으로 하는 메모리 장치.
  6. 제4 항에 있어서, 상기 제1 로직 회로는 제1 주변 회로를 더 포함하고,
    상기 제2 로직 회로는 제2 주변 회로를 더 포함하며,
    상기 제1 주변 회로는 상기 제1 로직 웨이퍼에서 상기 칼럼 제어 회로가 배치되지 아니한 영역에 배치되고,상기 제2 주변 회로는 상기 제2 로직 웨이퍼에서 상기 로우 제어 회로가 배치되지 아니한 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서, 상기 제1 주변 회로는 복수의 제1 수평 트랜지스터들을 포함하고, 상기 제2 주변 회로는 복수의 제2 수평 트랜지스터들을 포함하며,
    상기 제1 수평 트랜지스터들의 게이트 절연층들 중에서 가장 얇은 것의 두께가 상기 제2 수평 트랜지스터들의 게이트 절연층들 중에서 가장 얇은 것의 두께보다 두꺼운 것을 특징으로 하는 메모리 장치.
  8. 제6 항에 있어서, 상기 제1 주변 회로는 제1 수평 트랜지스터들을 포함하고, 상기 제2 주변 회로는 제2 수평 트랜지스터들을 포함하며,
    상기 제1 수평 트랜지스터들의 게이트 절연층들의 두께의 가짓수가 상기 제2 수평 트랜지스터들의 게이트 절연층들의 두께의 가짓수보다 적은 것을 특징으로 하는 메모리 장치.
  9. 제6 항에 있어서, 상기 제1 주변 회로는 상기 칼럼 제어 회로를 제어하는 제1 제어 회로를 포함하고, 상기 제2 주변 회로는 상기 로우 제어 회로를 제어하는 제2 제어 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제4 항에 있어서, 상기 메모리 셀 어레이는 셀 영역에 배치되고,
    상기 칼럼 제어 회로는 상기 셀 영역에서 상기 메모리 셀 어레이와 중첩되는 것을 특징으로 하는 메모리 장치.
  11. 제4 항에 있어서, 상기 메모리 셀 어레이는 셀 영역에 배치되고,
    상기 로우 제어 회로는 슬리밍 영역 및 상기 슬리밍 영역과 인접한 상기 셀 영역의 가장자리에 배치되는 것을 특징으로 하는 메모리 장치.
  12. 제1 항에 있어서, 상기 제2 로직 웨이퍼는 기판;
    상기 기판의 활성면 상에 마련된 상기 제2 로직 회로;
    상기 기판을 관통하는 분리 절연막; 및
    상기 분리 절연막을 관통하는 플러그;를 포함하고,
    상기 분리 절연막은 상기 제2 로직 회로가 배치되지 아니한 영역에 연속적으로 배치되고, 상기 플러그는 상기 기판과 소정 간격 이상 이격된 부분에서 상기 분리 절연막을 관통하는 것을 특징으로 하는 메모리 장치.
  13. 제1 항에 있어서, 상기 제2 로직 웨이퍼는 기판; 및
    상기 기판의 활성면 상에 마련된 상기 제2 로직 회로;를 포함하고,
    상기 제2 로직 회로가 위치하는 상기 기판의 활성면과 대향하는 상기 기판의 후면이 상기 셀 웨이퍼와 본딩되는 것을 특징으로 하는 메모리 장치.
  14. 제13 항에 있어서, 상기 기판은 SOI 기판을 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제1 항에 있어서, 상기 셀 웨이퍼와 본딩되는 상기 제2 로직 웨이퍼의 일측면과 대향하는 상기 제2 로직 웨이퍼의 타측면에 마련된 복수의 외부 연결 패드들;
    상기 외부 연결 패드들에 각각 연결되는 복수의 ESD 소자들;을 더 포함하며,
    상기 복수의 외부 연결 패드들은 패드 영역에 배치되고,
    상기 복수의 ESD 소자들의 일부는 상기 패드 영역에서 상기 제1 로직 웨이퍼에 배치되고,
    상기 복수의 ESD 소자들의 다른 일부는 상기 패드 영역과 인접한 주변 영역에서 상기 제2 로직 웨이퍼에 배치되는 것을 특징으로 하는 메모리 장치.
  16. 메모리 셀 어레이를 포함하는 셀 웨이퍼;
    상기 셀 웨이퍼 하부에 본딩되고 제1 로직 회로를 포함하는 제1 로직 웨이퍼; 및
    상기 셀 웨이퍼 상부에 본딩되고 제2 로직 회로를 포함하는 제2 로직 웨이퍼;를 포함하며,
    상기 메모리 셀 어레이는, 소스 플레이트; 및
    상기 소스 플레이트 상에 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 포함하는 적층 구조체;를 포함하는 것을 특징으로 하는 메모리 장치.
  17. 제16 항에 있어서, 상기 적층 구조체는 교대로 적층된 복수의 절연층들 및 상기 복수의 층간절연층들을 포함하는 절연 스택을 더 포함하고,
    상기 메모리 셀 어레이는 상기 절연 스택을 관통하는 컨택을 통해서 상기 제1 로직 회로에 연결되는 것을 특징으로 하는 메모리 장치.
  18. 제17 항에 있어서, 상기 제1 로직 회로는 칼럼 제어 회로를 포함하고,
    상기 메모리 셀 어레이는 상기 절연 스택 상에 배치된 비트 라인을 더 포함하고,
    상기 컨택은 상기 비트 라인과 상기 칼럼 제어 회로를 연결하는 것을 특징으로 하는 메모리 장치.
  19. 제18 항에 있어서, 상기 칼럼 제어 회로는 상기 셀 영역에 배치되고, 상기 절연 스택은 상기 셀 영역에서 상기 칼럼 제어 회로와 중첩되는 것을 특징으로 하는 메모리 장치.
  20. 제18 항에 있어서, 상기 셀 웨이퍼는 상기 비트 라인 상부의 배선층 배치된 소스 전극을 더 포함하고,
    상기 소스 전극은 상기 셀 영역에 배치되고, 상기 적층 구조체를 관통하는 컨택 구조물을 통해서 상기 소스 플레이트에 연결되는 것을 특징으로 하는 메모리 장치.
  21. 제20 항에 있어서, 상기 소스 전극은 상기 셀 영역에 대응하는 평판 형태를 갖는 것을 특징으로 하는 메모리 장치.
  22. 제17 항에 있어서, 상기 제1 로직 회로는 로우 제어 회로를 포함하고,
    상기 컨택은 상기 전극층들의 하나와 상기 로우 제어 회로를 연결하는 것을 특징으로 하는 메모리 장치.
  23. 제22 항에 있어서, 상기 로우 제어 회로는 슬리밍 영역 및 상기 슬리밍 영역과 인접한 상기 셀 영역의 가장자리에 배치되고,
    상기 절연 스택은 상기 로우 제어 회로와 중첩되는 것을 특징으로 하는 메모리 장치.
  24. 제17 항에 있어서, 상기 제1 로직 웨이퍼는 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 로직 회로에 연결되는 제1 본딩 패드를 더 포함하고,
    상기 셀 웨이퍼는 상기 소스 플레이트를 지지하며 상기 제1 로직 웨이퍼와 본딩되는 베이스 절연층;
    상기 제1 본딩 패드에 본딩된 제2 본딩 패드; 및
    상기 절연 스택 하부에서 상기 소스 플레이트를 관통하는 분리 절연막; 을 더 포함하며,
    상기 컨택은 상기 분리 절연막을 관통하고, 상기 제2 본딩 패드는 상기 베이스 절연층을 관통하여 상기 컨택에 연결되는 것을 특징으로 하는 메모리 장치.
  25. 제17 항에 있어서, 상기 제1 로직 웨이퍼는 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 로직 회로와 연결되는 본딩 패드를 더 포함하고,
    상기 셀 웨이퍼는 상기 소스 플레이트를 지지하며 상기 제1 로직 웨이퍼와 본딩되는 베이스 절연층;
    상기 절연 스택 하부에서 상기 소스 플레이트를 관통하는 분리 절연막; 및
    상기 분리 절연막 및 상기 베이스 절연층은 관통하여 상기 본딩 패드에 연결되는 도전성 컨택 플러그;를 더 포함하며,
    상기 컨택의 하단이 상기 도전성 컨택 플러그에 연결되는 것을 특징으로 하는 메모리 장치.
  26. 제17 항에 있어서, 상기 제1 로직 웨이퍼는 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 로직 회로와 연결되는 제1 본딩 패드를 더 포함하고,
    상기 셀 웨이퍼는 상기 소스 플레이트를 지지하며 상기 제1 로직 웨이퍼와 본딩되는 베이스 절연층;
    상기 절연 스택 하부에서 상기 소스 플레이트를 관통하는 분리 절연막;
    상기 분리 절연막을 관통하는 도전성 컨택 플러그; 및
    상기 제1 본딩 패드에 본딩되는 제2 본딩 패드;를 더 포함하고,
    상기 컨택의 하단이 상기 도전성 컨택 플러그에 연결되고, 상기 제2 본딩 패드는 상기 베이스 절연층을 관통하여 상기 도전성 컨택 플러그에 연결되는 것을 특징으로 하는 메모리 장치.
  27. 제17 항에 있어서, 상기 제1 로직 웨이퍼는 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 로직 회로와 연결되는 본딩 패드를 더 포함하고,
    상기 셀 웨이퍼는 상기 소스 플레이트를 지지하며 상기 제1 로직 웨이퍼와 본딩되는 베이스 절연층;
    상기 소스 플레이트를 관통하는 분리 절연막; 및
    상기 본딩 패드에 본딩되는 본딩 컨택;을 더 포함하며,
    상기 컨택은 상기 절연 스택의 상부를 관통하여 상기 본딩 컨택에 연결되고, 상기 본딩 컨택은 상기 절연 스택의 하부, 상기 분리 절연막 및 상기 베이스 절연층을 관통하는 것을 특징으로 하는 메모리 장치.
  28. 제27 항에 있어서, 상기 전극층들은 상기 소스 플레이트 상에 적층된 적어도 하나의 소스 선택 라인, 상기 소스 선택 라인 상에 적층된 복수의 워드 라인들, 상기 복수의 워드 라인들 상에 적층된 적어도 하나의 드레인 선택 라인을 포함하고,
    상기 본딩 컨택의 상단부가 상기 소스 선택 라인의 상면 위로 돌출되는 것을 특징으로 하는 메모리 장치.
  29. 제17 항에 있어서, 상기 제1 로직 웨이퍼는 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 로직 회로와 연결되는 본딩 패드를 더 포함하고,
    상기 셀 웨이퍼는 상기 제1 로직 웨이퍼와 본딩되고 상기 소스 플레이트를 지지하는 베이스 절연층;
    상기 절연 스택의 하부에서 상기 소스 플레이트를 관통하는 분리 절연막; 을 더 포함하며,
    상기 컨택은 상기 분리 절연막 및 상기 베이스 절연층을 관통하여 상기 본딩 패드에 연결되는 것을 특징으로 하는 메모리 장치.
  30. 제17 항에 있어서, 상기 제1 로직 웨이퍼는 상기 제1 로직 회로가 마련된 제1 기판;
    상기 제1 기판 상에 마련되어 상기 제1 로직 회로를 덮는 제1 절연층;
    상기 제1 절연층 내에 배치되고 상기 제1 로직 회로에 연결된 컨택 구조물;을 더 포함하며,
    상기 컨택은 상기 셀 웨이퍼와 상기 제1 로직 웨이퍼간 본딩면을 관통하여 상기 컨택 구조물에 연결되는 것을 특징으로 하는 메모리 장치.
  31. 제17 항에 있어서, 상기 제1 로직 웨이퍼는 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 로직 회로와 연결되는 제1 본딩 패드를 더 포함하고,
    상기 셀 웨이퍼는 상기 제1 로직 웨이퍼와 본딩되고 상기 소스 플레이트를 지지하는 베이스 절연층;
    상기 절연 스택 하부에서 상기 소스 플레이트를 관통하는 분리 절연막;
    상기 적층 구조체와 상기 비트 라인 사이에 배치된 배선; 및
    상기 제1 본딩 패드와 본딩되는 제2 본딩 패드;를 더 포함하며,
    상기 컨택은 상기 절연 스택을 관통하여 상기 배선에 연결되고, 상기 제2 본딩 패드는 상기 베이스 절연층 및 상기 분리 절연막을 관통하여 상기 컨택에 연결되는 것을 특징으로 하는 메모리 장치.
  32. 제17 항에 있어서, 상기 제1 로직 웨이퍼는 상기 셀 웨이퍼와 본딩되는 일측면에 상기 제1 로직 회로와 연결되는 본딩 패드를 더 포함하고,
    상기 셀 웨이퍼는 상기 소스 플레이트를 지지하며 상기 제1 로직 웨이퍼와 본딩되는 베이스 절연층;
    상기 절연 스택 하부에서 상기 소스 플레이트를 관통하는 분리 절연막; 및
    상기 본딩 패드와 본딩되는 본딩 컨택;을 포함하고,
    상기 컨택은 상기 절연 스택의 상부를 관통하고,
    상기 본딩 컨택은 상기 베이스 절연층, 상기 분리 절연막 및 상기 절연 스택의 하부를 관통하여 상기 컨택에 연결되는 것을 특징으로 하는 메모리 장치.
  33. 제17 항에 있어서, 상기 제1 로직 웨이퍼는 소스 트랜지스터; 및
    상기 셀 웨이퍼와 본딩되는 상기 제1 로직 웨이퍼의 일측면에 배치되며 상기 소스 트랜지스터와 연결된 제1 본딩 패드;를 더 포함하며,
    상기 셀 웨이퍼는 상기 소스 플레이트에 연결되고 상기 제1 본딩 패드에 본딩된 제2 본딩 패드;를 더 포함하는 것을 특징으로 하는 메모리 장치.
  34. 제33 항에 있어서, 상기 셀 웨이퍼는 상기 비트 라인과 동일한 높이 레벨에 배치된 제3 본딩 패드를 더 포함하고,
    상기 제2 로직 웨이퍼와 본딩되는 상기 셀 웨이퍼의 일면이 상기 비트 라인 및 상기 제3 본딩 패드의 상면과 같은 평면에 배치되는 것을 특징으로 하는 메모리 장치.
  35. 제33 항에 있어서, 상기 셀 웨이퍼는 상기 비트 라인과 동일한 높이 레벨에 위치하는 제3 본딩 패드를 더 포함하고,
    상기 비트 라인은 셀 영역에 배치되고, 상기 제3 본딩 패드는 상기 셀 영역 외부에 배치되고,
    상기 제2 로직 웨이퍼와 본딩되는 상기 셀 웨이퍼의 일면은 상기 셀 영역에서 상기 비트 라인 및 상기 제3 본딩 패드의 상면보다 위에 배치되고, 상기 셀 영역 외부에서 상기 비트 라인 및 상기 제3 본딩 패드의 상면과 같은 평면에 배치되는 것을 특징으로 하는 메모리 장치.
  36. 제33 항에 있어서, 상기 셀 웨이퍼는 상기 적층 구조체와 상기 비트 라인 사이의 배선층에 배치된 제3 본딩 패드를 더 포함하며,
    상기 비트 라인은 셀 영역에 배치되고, 상기 제3 본딩 패드는 상기 셀 영역 외부에 배치되고,
    상기 제2 로직 웨이퍼와 본딩되는 상기 셀 웨이퍼의 일면은 상기 셀 영역에서 상기 비트 라인의 상면보다 위에 배치되고 상기 셀 영역 외부에서 상기 제3 본딩 패드의 상면과 같은 평면에 배치되는 것을 특징으로 하는 메모리 장치.
  37. 제33 항에 있어서, 상기 소스 플레이트의 하면 상에 배치되고 상기 소스 플레이트와 연결된 메탈 전극을 더 포함하는 것을 특징으로 하는 메모리 장치.
  38. 제37 항에 있어서, 상기 셀 웨이퍼는 상기 소스 플레이트를 지지하며 상기 로직 웨이퍼와 본딩되는 베이스 절연층을 더 포함하며,
    상기 메탈 전극은 상기 베이스 절연층에 의해 상기 제1 로직 웨이퍼와 분리된 것을 특징으로 하는 메모리 장치.
  39. 제37 항에 있어서, 상기 셀 웨이퍼는 상기 소스 플레이트와 같은 높이 레벨에 배치된 더미 소스 플레이트;
    상기 더미 소스 플레이트의 상면 상에 배치된 더미 적층 구조체; 및
    상기 더미 소스 플레이트의 하면 상에 배치된 더미 전극;을 더 포함하는 것을 특징으로 하는 메모리 장치.
  40. 제39 항에 있어서, 상기 셀 웨이퍼는 상기 소스 플레이트를 지지하며 상기 로직 웨이퍼와 본딩되는 베이스 절연층을 더 포함하며,
    상기 메탈 전극 및 상기 더미 전극이 상기 베이스 절연층에 의해 상기 제1 로직 웨이퍼와 분리된 것을 특징으로 하는 메모리 장치.
  41. 제16 항에 있어서, 상기 셀 웨이퍼는 더미 적층 구조체를 더 포함하며,
    상기 더미 적층 구조체의 하면은 상기 소스 플레이트의 상면과 같은 평면에 배치되고,
    상기 소스 플레이트의 하면 및 상기 더미 적층 구조체의 하면이 상기 제1 로직 웨이퍼와 본딩되는 것을 특징으로 하는 메모리 장치.
  42. 제41 항에 있어서, 상기 제1 로직 웨이퍼는 상기 제1 로직 회로가 마련된 제1 기판;
    상기 제1 기판 상에 마련되어 상기 제1 로직 회로를 덮는 제1 절연층;
    상기 제1 절연층 내부에 배치되며 상기 수직 채널의 신장 방향에서 상기 소스 플레이트와 중첩되는 제1 컨택 구조물;
    상기 제1 절연층 내부에 배치되며 상기 수직 채널의 신장 방향에서 상기 소스 플레이트와 비중첩되는 제2 컨택 구조물;을 더 포함하며,
    상기 제1 컨택 구조물 및 상기 제2 컨택 구조물 각각은 상기 제1 기판의 상면으로부터 서로 다른 높이 레벨에 배치된 복수의 배선들을 포함하고,
    상기 제1 컨택 구조물에 포함된 배선들의 최상부 배선이 상기 제2 컨택 구조물에 포함된 배선들의 최상부 배선보다 낮은 높이 레벨에 배치되는 것을 특징으로 하는 메모리 장치.
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