JP5457815B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図であり、
図2は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
図3(a)〜(e)は、ダミーホールとコンタクトとの位置関係を例示する平面図であり、(a)は本実施形態の参考例を示し、(b)〜(e)は本実施形態の実施例を示し、
図4(a)はダミーホールを示す模式的平面図であり、(b)はそのA−A’線による断面図である。
なお、図3においては、図を簡略化するために、ダミーホール31の外縁、コンタクト35及びコンタクト35に接続された導電部材のみを示している。後述する図5及び図6においても同様である。
(1)同一のダミーホール31内に配置する複数本のコンタクト35は、常に同じ電位が印加されるコンタクトとする。これにより、同一のダミーホール31内に配置されたコンタクト35同士が短絡しても、問題は生じない。
(2)同一のダミーホール31内に配置する複数本のコンタクト35を、積層方向から見て、ダミーホール31の長手方向に延びる中心線41から外れた位置に配置する。これにより、コンタクト35をシーム42から離隔した位置に設けることができ、シーム42内にバリアメタル34が侵入することを防止できる。
なお、上記(1)及び(2)の対策は、少なくとも一方を実施すればよいが、両方を実施してもよい。
本実施形態によれば、メモリアレイ領域Rmにおいてシリコン基板11上にメモリ積層体12が設けられていると共に、周辺回路領域Rcにおいてシリコン基板11上にダミー積層体13が設けられている。また、ダミー積層体13における絶縁膜14及び電極膜15の積層数は、メモリ積層体12における絶縁膜14及び電極膜15の積層数とそれぞれ等しい。このため、メモリ積層体12の上面とダミー積層体13の上面とが略同一平面をなす。これにより、シリコン基板11上にメモリ積層体12及びダミー積層体13を形成した後、これらを埋め込むように層間絶縁膜16を堆積させて、層間絶縁膜16の上面をCMP(chemical mechanical polishing:化学的機械研磨)によって平坦化する際に、層間絶縁膜16の上面に段差が形成されにくい。このため、本実施形態に係る不揮発性半導体記憶装置1は、製造が容易である。
図5(a)〜(c)は、ダミーホールとコンタクトとの位置関係を例示する平面図であり、(a)は本実施形態の参考例を示し、(b)及び(c)は本実施形態の実施例を示す。
図5(a)〜(c)に示すように、本実施形態においては、一対のMOSFET40がソース層又はドレイン層を共通化して設けられている。例えば、図5(a)に示す例では、一対のMOSFET40間でソース層36が共通化されており、2つのドレイン層37a及び37bが相互に離隔して設けられている。また、ソース層36とドレイン層37aとの間のチャネル領域(図示せず)の直上域にはゲート電極38aが設けられており、ソース層36とドレイン層37bとの間のチャネル領域(図示せず)の直上域にはゲート電極38bが設けられている。ゲート電極38aとゲート電極38bには、相互に独立して電位が印加される。
図6(a)及び(b)は、ダミーホールとコンタクトとの位置関係を例示する平面図であり、(a)は本実施形態の参考例を示し、(b)は本実施形態の実施例を示す。
図6(a)に示すように、本実施形態の参考例においては、前述の第2の実施形態の参考例(図5(a)参照)において説明した一対のMOSFET40が、2対設けられている。このため、本参考例においても、第2の実施形態の参考例と同様に、ゲート電極38aに接続されたコンタクト35lと、ゲート電極38bに接続されたコンタクト35nとの間で、短絡が生じるおそれがある。
図7は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
本実施形態においては、前述の第1の実施形態において説明した短絡を回避する2つの方法、すなわち、(1)同一のダミーホール31内に配置する複数本のコンタクト35には常に同じ電位を印加する方法、及び、(2)同一のダミーホール31内に配置する複数本のコンタクト35をダミーホール31の中心線41から外れた位置に配置する方法、に加えて、下記(3)の方法を採用する。
(3)コンタクトホール33の側面上にスペーサ絶縁膜45を形成する。これにより、バリアメタル34がシーム内に侵入することを防止する。
本実施形態は、前述の第1乃至第4の実施形態に係る不揮発性半導体記憶装置と同様な装置の製造方法の実施形態である。
図8〜図17は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
Claims (2)
- 基板と、
前記基板のメモリアレイ領域上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層されたメモリ積層体と、
前記メモリ積層体内に埋設され、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
前記基板の周辺回路領域に形成された駆動回路と、
前記基板の前記周辺回路領域上に設けられ、それぞれ複数の前記絶縁膜及び前記電極膜が交互に積層され、ダミーホールが形成されたダミー積層体と、
前記ダミーホール内に埋め込まれた絶縁部材と、
前記絶縁部材内に埋設され、前記積層方向に延び、相互に離隔し、前記駆動回路の相互に異なるノードに接続された複数本のコンタクトと、
を備え、
前記積層方向から見て、前記複数本のコンタクトは、前記ダミーホールの短手方向の中央に位置し長手方向に延びる中心線から、前記短手方向に外れた位置に配置されており、前記中心線は前記コンタクトを貫いていないことを特徴とする不揮発性半導体記憶装置。 - 前記コンタクトが埋設されたコンタクトホールの側面上に形成されたスペーサ絶縁膜をさらに備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。
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