KR20110069693A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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요시아끼 후꾸즈미
마사루 기도
마사루 기또
히데아끼 아오찌
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가부시끼가이샤 도시바
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Abstract

불휘발성 반도체 기억 장치에 있어서, 기판과, 상기 기판의 메모리 어레이 영역 상에 형성되고, 각각 복수의 절연막 및 전극막이 교대로 적층된 메모리 적층체와, 상기 메모리 적층체 내에 매설되어, 상기 절연막 및 상기 전극막의 적층 방향으로 연장되는 반도체 필러와, 상기 전극막과 상기 반도체 필러의 사이에 형성된 전하 축적막과, 상기 기판의 주변 회로 영역 상에 형성되고, 각각 복수의 상기 절연막 및 상기 전극막이 교대로 적층되고, 더미 홀이 형성된 더미 적층체와, 상기 더미 홀 내에 매립된 절연 부재와, 상기 절연 부재 내에 매설되어, 상기 적층 방향으로 연장되는 콘택트를 형성한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
<관련 출원>
본 출원은 2009년 12월 17일 출원된 일본 특허 출원 번호 제2009-286863호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 원용된다.
본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 특히 복수의 절연막 및 전극막이 교대로 적층된 불휘발성 반도체 기억 장치에 관한 것이다.
불휘발성 반도체 기억 장치의 대용량화 및 저비용화를 도모하는 방법으로서, 일괄 가공형의 적층 메모리가 주목을 받고 있다. 일괄 가공형의 적층 메모리는, 반도체 기판 상에 층간 절연막과 전극막을 교대로 적층시켜 적층체를 형성한 후, 리소그래피법에 의해 적층체에 관통 홀을 형성하고, 관통 홀 내에 블록막, 차지막 및 터널막을 이 순서대로 퇴적시켜, 관통 홀 내에 실리콘 필러를 매립함으로써 제조된다. 이러한 적층 메모리에 있어서는, 전극막과 실리콘 필러의 교차 부분에 메모리 트랜지스터가 형성되고, 이것이 메모리 셀이 된다. 또한, 적층체가 형성된 메모리 어레이 영역의 주위는 주변 회로 영역으로 되어 있고, 반도체 기판의 상면에 메모리 셀을 구동하는 구동 회로가 형성되어 있다(예를 들어, 일본 특허 공개 제2009-146954호 공보 참조).
일본 특허 공개 제2009-146954호
본 발명의 일 형태에 의하면, 기판과, 상기 기판의 메모리 어레이 영역 상에 형성되고, 각각 복수의 절연막 및 전극막이 교대로 적층된 메모리 적층체와, 상기 메모리 적층체 내에 매설되어, 상기 절연막 및 상기 전극막의 적층 방향으로 연장되는 반도체 필러와, 상기 전극막과 상기 반도체 필러의 사이에 형성된 전하 축적막과, 상기 기판의 주변 회로 영역 상에 형성되고, 각각 복수의 상기 절연막 및 상기 전극막이 교대로 적층되고, 더미 홀이 형성된 더미 적층체와, 상기 더미 홀 내에 매립된 절연 부재와, 상기 절연 부재 내에 매설되어, 상기 적층 방향으로 연장되는 콘택트를 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
도 1은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 모식적 단면도.
도 2는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 사시도.
도 3의 (a) 내지 (e)는 더미 홀과 콘택트의 위치 관계를 예시하는 평면도이며, (a)는 제1 실시 형태의 참고예를 나타내고, (b) 내지 (e)는 제1 실시 형태의 실시예를 나타내는 도.
도 4의 (a)는 더미 홀을 나타내는 모식적인 평면도이며, (b)는 그 A-A'선에 의한 단면도.
도 5의 (a) 내지 (c)는 더미 홀과 콘택트의 위치 관계를 예시하는 평면도이며, (a)는 본 발명의 제2 실시 형태의 참고예를 나타내고, (b) 및 (c)는 제2 실시 형태의 실시예를 나타내는 도.
도 6의 (a) 및 (b)는 더미 홀과 콘택트의 위치 관계를 예시하는 평면도이며, (a)는 본 발명의 제3 실시 형태의 참고예를 나타내고, (b)는 제3 실시 형태의 실시예를 나타내는 도.
도 7은 본 발명의 제4 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도.
도 8은 본 발명의 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 9는 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 10은 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 11은 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 12는 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 13은 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 14는 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 15는 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 16은 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 17은 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다.
우선, 본 발명의 제1 실시 형태에 대하여 설명한다.
도 1은 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 모식적 단면도이며,
도 2는 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 사시도이다.　
도 1 및 도 2에 도시된 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(이하, 간단히 「장치」라고도 한다)(1)에 있어서는, 데이터를 기억하는 메모리 셀이 형성된 메모리 어레이 영역(Rm)과, 메모리 셀을 구동하는 구동 회로가 형성된 주변 회로 영역(Rc)이 설정되어 있다. 또한, 장치(1)에 있어서는, 예를 들어 단결정의 실리콘으로 이루어지는 실리콘 기판(11)이 형성되어 있다. 메모리 어레이 영역(Rm)에 있어서는, 실리콘 기판(11) 상에 메모리 적층체(12)가 형성되어 있다. 또한, 주변 회로 영역(Rc)에 있어서는 실리콘 기판(11) 상에 더미 적층체(13)가 형성되어 있다.
메모리 적층체(12)는 복수의 절연막(14)과 복수의 전극막(15)이 교대로 적층되어 구성되어 있다. 더미 적층체(13)도 마찬가지로, 복수의 절연막(14)과 복수의 전극막(15)이 교대로 적층되어 구성되어 있다. 절연막(14)은 예를 들어 실리콘 산화물에 의해 형성되어 있고, 전극막(15)은 예를 들어 폴리실리콘에 의해 형성되어 있다. 더미 적층체(13)에 있어서의 절연막(14) 및 전극막(15)의 적층 수는, 각각 메모리 적층체(12)에 있어서의 절연막(14) 및 전극막(15)의 적층 수와 동등하다. 메모리 적층체(12)의 단부는, 각 전극막(15)을 스텝으로 하는 계단 형상으로 가공되어 있다. 더미 적층체(13)의 단부도 마찬가지이다. 또한, 실리콘 기판(11) 상에는 메모리 적층체(12) 및 더미 적층체(13)를 덮도록 층간 절연막(16)이 형성되어 있다.
메모리 적층체(12)에 있어서는, 그 내부에 절연막(14) 및 전극막(15)의 적층 방향(이하, 간단히 「적층 방향」이라고 한다)으로 연장되는 메모리 홀(21)이 형성되어 있다. 메모리 홀(21)의 측면 상에는 블록막, 전하 축적막 및 터널막이 이 순서대로 적층됨으로써 메모리막(22)이 형성되어 있다. 또한, 메모리 홀(21) 내에는 실리콘 필러(23)가 매설되어 있다. 즉, 전하 축적막을 포함하는 메모리막(22)은, 전극막(15)과 실리콘 필러(23) 사이에 형성되어 있다. 메모리 적층체(12)의 상방이며 층간 절연막(16) 내에는 소스선(26)이 설치되어 있고, 층간 절연막(16) 상에는 비트선(27)이 설치되어 있다. 실리콘 필러(23)는 2개 1조로 되며, 그 하단부끼리 접속 부재(24)에 의해 서로 접속되어 있다. 그리고, 서로 접속된 2개의 실리콘 필러(23) 중 한쪽의 실리콘 필러(23)의 상단부는 소스선(26)에 접속되어 있고, 다른 쪽의 실리콘 필러(23)의 상단부는 비트선(27)에 접속되어 있다. 이에 의해, 메모리 적층체(12)에 있어서는, 소스선(26)과 비트선(27) 사이에, 1쌍의 실리콘 필러(23) 및 1개의 접속 부재(24)로 이루어지는 U자 필러가 접속되어 있다. 또한, 실리콘 필러(23)와 전극막(15)의 교차 부분마다 메모리 트랜지스터가 구성되어 있다.
더미 적층체(13)에 있어서는, 그 내부에, 더미 적층체(13)를 관통하는 더미 홀(31)이 형성되어 있다. 더미 홀(31)의 폭은 메모리 홀(21)의 폭보다 크고, 그 내부에는, 예를 들어 실리콘 산화물로 이루어지는 절연 부재(32)가 매립되어 있다. 절연 부재(32) 내에는 적층 방향으로 연장되는 콘택트 홀(33)이 형성되어 있다. 콘택트 홀(33)의 측면 상에는 배리어 메탈(34)이 형성되어 있고, 콘택트 홀(33)의 내부에는 콘택트(35)가 매설되어 있다. 배리어 메탈(34)은, 예를 들어 티타늄층 및 티타늄질화층이 이 순서대로 적층되어 구성되어 있다. 콘택트(35)는, 예를 들어 텅스텐에 의해 형성되어 있다. 또한, 주변 회로 영역(Rc)에 있어서는, 실리콘 기판(11)의 상면에 메모리 셀 트랜지스터를 구동하는 구동 회로가 형성되어 있다. 콘택트(35)는 이 구동 회로의 각 노드에 접속되어 있다.
본 실시 형태의 특징의 하나는, 더미 홀(31)과 콘택트(35)의 위치 관계에 있다. 이하, 이 위치 관계에 대하여 설명한다.
도 3의 (a) 내지 (e)는 더미 홀과 콘택트의 위치 관계를 예시하는 평면도이며, (a)는 본 실시 형태의 참고예를 나타내고, (b) 내지 (e)는 본 실시 형태의 실시예를 나타내고,
도 4의 (a)는 더미 홀을 나타내는 모식적인 평면도이며, (b)는 그 A-A'선에 의한 단면도이다.
또한, 도 3에 있어서는, 도면을 간략화하기 위해, 더미 홀(31)의 외연, 콘택트(35) 및 콘택트(35)에 접속된 도전 부재만을 나타내고 있다. 후술하는 도 5 및 도 6에 있어서도 마찬가지이다.
도 3의 (a)에 도시된 바와 같이, 주변 회로 영역(Rc)에 있어서는, 실리콘 기판(11)의 상층 부분에, 소스층(36) 및 드레인층(37)이 서로 이격되어 형성되어 있다. 실리콘 기판(11)에 있어서의 소스층(36)과 드레인층(37) 사이의 영역은 채널 영역(도시하지 않음)으로 되어 있고, 채널 영역의 바로 위 영역에는 게이트 절연막(도시하지 않음)이 형성되어 있고, 그 위에는 게이트 전극(38)이 설치되어 있다. 이에 의해, 실리콘 기판(11)의 상면에는 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor: 금속 산화물 반도체 전계 효과형 트랜지스터)(40)이 형성되어 있다. 게이트 전극(38)은, 채널 영역의 외부에 인출되어, 예를 들어 직각으로 굴곡되어 있다. MOSFET(40)은 상술한 구동 회로를 구성하는 능동 소자이다.
그리고, 소스층(36)에는 2개의 콘택트(35a 및 35b)가 접속되어 있고, 드레인층(37)에도 2개의 콘택트(35c 및 35d)가 접속되어 있고, 게이트 전극(38)에는 1개의 콘택트(35e)가 접속되어 있다. 콘택트(35e)는, 게이트 전극(38)에 있어서의 채널 영역의 바로 위 영역으로부터 떨어진 부분에 접속되어 있고, 콘택트(35c, 35d 및 35e)는 일렬로 배열되어 있다. 콘택트(35a 및 35b)에는 서로 동일한 전위가 인가되고, 콘택트(35c 및 35d)에는 서로 동일한 전위가 인가되지만, 콘택트(35a 및 35b)에 인가되는 전위와, 콘택트(35c 및 35d)에 인가되는 전위와, 콘택트(35e)에 인가되는 전위는 통상은 서로 상이하다. 또한, 본 실시 형태에 있어서는 콘택트(35a 내지 35e)를 총칭하여 콘택트(35)라고 하고, 더미 홀(31a 내지 31l)을 총칭하여 더미 홀(31)이라고 하고, 중심선(41a 내지 41l)을 총칭하여 중심선(41)이라고 한다. 후술하는 다른 실시 형태에 있어서도 마찬가지이다.
도 3의 (a)에 도시된 바와 같이, 본 실시 형태의 참고예에 있어서는, 1개의 더미 홀(31a) 내에 소스층(36)에 접속된 콘택트(35a 및 35b)가 배치되어 있다. 적층 방향으로부터 볼 때 더미 홀(31a)의 형상은 직사각형이며, 콘택트(35a 및 35b)의 중심은 더미 홀(31a)의 길이 방향으로 연장되는 중심선(41a) 상에 위치하고 있다. 또한, 다른 1개의 더미 홀(31b) 내에 드레인층(37)에 접속된 콘택트(35c 및 35d) 및 게이트 전극(38)에 접속된 콘택트(35e)가 배치되어 있다. 적층 방향으로부터 볼 때 더미 홀(31b)의 형상은 직사각형이며, 콘택트(35c, 35d 및 35e)의 중심은 더미 홀(31b)의 길이 방향으로 연장되는 중심선(41b) 상에 위치하고 있다.
콘택트(35)와 전극막(15) 사이의 절연성을 확보함과 함께, 기생 용량을 억제하기 위해 더미 홀(31)은 콘택트(35)보다 어느 정도 크게 형성할 필요가 있다. 이로 인해, 더미 홀(31)의 존재가 MOSFET(40)의 소형화에 대하여 장해가 된다. 그러나, 본 참고예와 같이, 1개의 더미 홀(31) 내에 복수의 콘택트(35)를 배치하면, 1개의 콘택트(35)마다 1개의 더미 홀(31)을 형성하는 경우와 비교하여 더미 홀(31)의 수를 저감시켜 MOSFET(40)을 소형화할 수 있다.
그러나, 본 발명자들의 검토에 의하면, 더미 홀(31)과 콘택트(35)의 위치 관계를 본 참고예와 같은 위치 관계로 하면, 콘택트(35d)와 콘택트(35e)가 단락하는 경우가 있는 것이 판명되었다. 이것은, 더미 홀(31) 내에 절연 부재(32)를 매립할 때에 심(seam)이 형성되고, 이 심의 내부에 배리어 메탈(34)이 매립되어, 전류 경로를 형성하고 있기 때문으로 사료된다.
즉, 도 4의 (a) 및 (b)에 도시된 바와 같이, 더미 홀(31) 내에 절연 재료를 퇴적시켜 절연 부재(32)를 매립하는 공정에 있어서, 절연 재료는 더미 홀(31)의 측면의 상부에 피착되기 쉽기 때문에, 더미 홀(31)의 하부를 완전히 매립하기 전에 상부가 막혀 버려, 절연 부재(32)의 하부에 심(42)이 형성되는 경우가 있다. 적층 방향으로부터 볼 때 심(42)은 더미 홀(31)의 중심선(41)을 포함하는 영역에 형성된다. 이 경우, 중심선(41)을 포함하는 영역에 있어서, 절연 부재(32)에 콘택트 홀(33)을 형성하면, 이 콘택트 홀(33)이 심(42)에 연통되어 버린다. 그리고, 콘택트 홀(33)의 내면 상에 배리어 메탈(34)을 형성했을 때에 이 배리어 메탈(34)의 일부가 콘택트 홀(33)을 통하여 심(42) 내에 침입하여, 콘택트 홀(33) 사이에 전류 경로를 형성해 버리는 것으로 사료된다.
따라서, 본 실시 형태에 있어서는, 하기 (1) 및 (2)의 대책을 강구하고 있다.
(1) 동일한 더미 홀(31) 내에 배치하는 복수의 콘택트(35)는, 항상 동일한 전위가 인가되는 콘택트로 한다. 이에 의해, 동일한 더미 홀(31) 내에 배치된 콘택트(35)끼리 단락해도 문제는 발생하지 않는다.
(2) 동일한 더미 홀(31) 내에 배치하는 복수의 콘택트(35)를 적층 방향으로부터 볼 때 더미 홀(31)의 길이 방향으로 연장되는 중심선(41)으로부터 떨어진 위치에 배치한다. 이에 의해, 콘택트(35)를 심(42)으로부터 이격한 위치에 형성할 수 있어, 심(42) 내에 배리어 메탈(34)이 침입하는 것을 방지할 수 있다.
또한, 상기 (1) 및 (2)의 대책은, 적어도 한쪽을 실시하면 되지만, 양쪽을 실시해도 된다.
도 3의 (b)에 도시된 바와 같이, 본 실시 형태의 제1 실시예에 있어서는, 콘택트(35c, 35d 및 35e)를 내포하는 더미 홀(31c)을 형성하지만, 콘택트(35c, 35d 및 35e)는 더미 홀(31c)의 중심선(41c)으로부터 떨어진 위치에 형성한다. 이에 의해, 더미 홀(31c) 내에 심이 형성되어 있었다고 해도 심의 내부에 배리어 메탈(34)이 침입하지 않아, 콘택트(35c, 35d 및 35e)가 배리어 메탈(34)을 통하여 단락하지 않는다. 한편, 콘택트(35a 및 35b)는 더미 홀(31a) 내에 배치되어 있고, 더미 홀(31a)의 중심선(41a) 상에 배치되어 있다. 그러나, 콘택트(35a 및 35b)는 모두 MOSFET(40)의 소스층(36)에 접속되어 있어, 항상 동일한 전위가 인가되기 때문에, 단락해도 문제는 없다.
도 3의 (c)에 도시된 바와 같이, 본 실시 형태의 제2 실시예에 있어서는, 더미 홀(31d) 내에 콘택트(35a 및 35c)가 배치되어 있다. 콘택트(35a 및 35c)는 더미 홀(31d)의 중심선(41d)으로부터 떨어진 영역에 배치되어 있다. 이에 의해, 콘택트(35a)와 콘택트(35c)가 서로 단락하지 않는다. 또한, 더미 홀(31e) 내에 콘택트(35b)가 배치되어 있다. 콘택트(35b)는 더미 홀(35e)의 중심선(41e) 상에 배치되어 있지만, 더미 홀(31e) 내에는 콘택트(35b)만이 배치되어 있기 때문에 콘택트(35b)가 다른 콘택트(35)와 단락하지 않는다. 또한, 더미 홀(31f) 내에 콘택트(35d 및 35e)가 배치되어 있다. 콘택트(35d 및 35e)는 더미 홀(31f)의 중심선(41f)으로부터 떨어진 위치에 배치되어 있다. 이에 의해, 콘택트(35d)와 콘택트(35e)가 서로 단락하지 않는다. 그리고, 다른 더미 홀(31) 내에 배치된 콘택트(35)끼리 단락하지 않는다. 따라서, 본 실시예에서는 콘택트(35)끼리 단락하지 않는다.
도 3의 (d)에 도시된 바와 같이, 본 실시 형태의 제3 실시예에 있어서는, 더미 홀(31g) 내에 콘택트(35a 및 35b)가 배치되고, 더미 홀(31h) 내에 콘택트(35c 및 35d)가 배치되고, 더미 홀(31i) 내에 콘택트(35e)가 배치되어 있다. 또한, 각 더미 홀(31) 내에 있어서, 각 콘택트(35)는 각 더미 홀(31)의 중심선(41) 상에 배치되어 있다. 그러나, 콘택트(35a 및 35b)는 모두 MOSFET(40)의 소스층(36)에 접속되어 있고, 콘택트(35c 및 35d)는 모두 MOSFET(40)의 드레인층(37)에 접속되어 있고, 콘택트(35e)는 MOSFET(40)의 게이트 전극(38)에 접속되어 있다. 이와 같이, 본 실시예에서는, 각 더미 홀(31) 내에는 동일한 전위가 인가되는 콘택트(35)만이 배치되기 때문에, 더미 홀(31) 내에서 단락이 발생해도 문제는 없다. 또한, 다른 더미 홀(31) 내에 배치된 콘택트(35)끼리 단락하지 않는다.
도 3의 (e)에 도시된 바와 같이, 본 실시 형태의 제4 실시예에 있어서도 제3 실시예와 마찬가지로, 각 더미 홀(31) 내에는 동일한 전위가 인가되는 콘택트(35)만이 배치되어 있다. 즉, 더미 홀(31j) 내에는 소스층(36)에 접속된 콘택트(35a 및 35b)가 배치되고, 더미 홀(31k) 내에는 드레인층(37)에 접속된 콘택트(35c 및 35d)가 배치되고, 더미 홀(31l) 내에는 게이트 전극(38)에 접속된 콘택트(35e)가 배치되어 있다. 또한, 각 더미 홀(31) 내에 있어서, 각 콘택트는 각 더미 홀(31)의 중심선(41)으로부터 떨어진 영역에 배치되어 있다. 본 실시예에 있어서도, 전술한 제3 실시예와 마찬가지로, 서로 다른 전위가 인가되는 콘택트(35) 사이에서 단락이 발생하는 것을 방지할 수 있다.
다음에, 본 실시 형태의 효과에 대하여 설명한다.
본 실시 형태에 따르면, 메모리 어레이 영역(Rm)에 있어서 실리콘 기판(11) 상에 메모리 적층체(12)가 형성되어 있음과 함께, 주변 회로 영역(Rc)에 있어서 실리콘 기판(11) 상에 더미 적층체(13)가 형성되어 있다. 또한, 더미 적층체(13)에 있어서의 절연막(14) 및 전극막(15)의 적층 수는, 메모리 적층체(12)에 있어서의 절연막(14) 및 전극막(15)의 적층 수와 각각 동등하다. 이로 인해, 메모리 적층체(12)의 상면과 더미 적층체(13)의 상면이 대략 동일 평면을 이룬다. 이에 의해, 실리콘 기판(11) 상에 메모리 적층체(12) 및 더미 적층체(13)를 형성한 후, 이들을 매립하도록 층간 절연막(16)을 퇴적시키고, 층간 절연막(16)의 상면을 CMP(chemical mechanical polishing: 화학적 기계 연마)에 의해 평탄화할 때에 층간 절연막(16)의 상면에 단차가 형성되기 어렵다. 이로 인해, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)는 제조가 용이하다.
이에 대해, 주변 회로 영역(Rc)에 더미 적층체(13)가 형성되어 있지 않으면, 메모리 어레이 영역(Rm)과 주변 회로 영역(Rc) 사이에 메모리 적층체(12)의 두께 분의 단차가 형성되어 버린다. 이 단차의 높이는 1마이크로미터를 크게 초과하기 때문에 메모리 어레이 영역(Rm)과 주변 회로 영역(Rc) 사이에 리소그래피의 초점 심도가 크게 상이하다. 이로 인해, 메모리 홀(21)을 형성하기 위하여 초점 심도를 메모리 적층체(12)의 상면에 맞추면, 주변 회로 영역(Rc)에 있어서 콘택트 홀 등을 형성하는 것이 곤란해져 버린다. 따라서, 메모리 적층체(12)를 매립하도록, 실리콘 기판(11) 상의 전체면에 층간 절연막을 퇴적시키고, 이 층간 절연막의 상면을 CMP에 의해 평탄화하는 것이 필요하게 되지만, 메모리 어레이 영역(Rm)과 주변 회로 영역(Rc) 사이의 단차가 크면, 평탄화는 매우 곤란하다.
이와 같이, 본 실시 형태에 따르면, 주변 회로 영역(Rc)에 더미 적층체(13)를 형성함으로써, 단차의 형성을 억제하여 층간 절연막(16)의 상면을 평탄하게 하여, 리소그래피를 용이하게 할 수 있다. 이로 인해, 본 실시 형태에 관한 장치는, 형상 안정성이 높아, 신뢰성이 높다. 이 효과를 얻기 위해서는 실리콘 기판(11)의 상면을 복수의 단위 영역으로 구획했을 때에 어느 단위 영역에서든 메모리 적층체(12) 및 더미 적층체(13)가 합계 50% 이상의 면적률로 형성되어 있는 것이 바람직하다. 또한, 단위 영역의 형상 및 크기를 10 제곱마이크로미터인 정사각형으로 하여 상술한 기준을 적용하면, 상술한 효과를 확실하게 얻을 수 있다.
또한, 본 실시 형태에 관한 장치(1)에 있어서는, 적어도 1개의 더미 홀(31) 내에 복수의 콘택트(35)가 배치되어 있다. 이에 의해, 1개의 더미 홀(31) 내에 1개의 콘택트(35)만을 배치하는 경우와 비교하여 MOSFET(40)을 소형화할 수 있다. 이 결과, 주변 회로 영역(Rc)을 고집적화할 수 있어, 장치(1) 전체를 소형화하는 것이 가능해진다. 또한, 더미 홀(31)을 콘택트(35)보다 충분히 크게 형성함으로써, 콘택트(35)와 더미 적층체(13)에 포함되는 전극막(15) 사이의 거리를 크게 취하여, 절연성을 담보함과 함께 기생 용량을 저감할 수 있다.
그리고, 본 실시 형태에 있어서는, 상술한 바와 같이, 1개의 더미 홀(31) 내에 복수의 콘택트(35)를 배치하는 경우에 있어서, (1) 동일한 더미 홀(31) 내에 배치하는 복수의 콘택트(35)를 항상 동일한 전위가 인가되는 콘택트로 하거나, (2) 동일한 더미 홀(31) 내에 배치하는 복수의 콘택트(35)를, 적층 방향으로부터 볼 때 더미 홀(31)의 중심선(41)으로부터 떨어진 위치에 배치함으로써, 서로 다른 전위가 인가된 콘택트(35)끼리 단락하는 것을 방지할 수 있다. 이 결과, 본 실시 형태에 따르면, 신뢰성이 높은 불휘발성 반도체 기억 장치를 실현할 수 있다.
다음에, 본 발명의 제2 실시 형태에 대하여 설명한다.
도 5의 (a) 내지 (c)는, 더미 홀과 콘택트의 위치 관계를 예시하는 평면도이며, (a)는 본 실시 형태의 참고예를 나타내고, (b) 및 (c)는 본 실시 형태의 실시예를 나타낸다.
도 5의 (a) 내지 (c)에 도시된 바와 같이, 본 실시 형태에 있어서는, 1쌍의 MOSFET(40)이 소스층 또는 드레인층을 공통화하여 형성되어 있다. 예를 들어, 도 5의 (a)에 도시된 예에서는 1쌍의 MOSFET(40) 사이에서 소스층(36)이 공통화되어 있으며, 2개의 드레인층(37a 및 37b)이 서로 이격되어 형성되어 있다. 또한, 소스층(36)과 드레인층(37a) 사이의 채널 영역(도시하지 않음)의 바로 위 영역에는 게이트 전극(38a)이 설치되어 있고, 소스층(36)과 드레인층(37b) 사이의 채널 영역(도시하지 않음)의 바로 위 영역에는 게이트 전극(38b)이 설치되어 있다. 게이트 전극(38a)과 게이트 전극(38b)에는 서로 독립하여 전위가 인가된다.
그리고, 도 5의 (a)에 도시된 바와 같이, 본 실시 형태의 참고예에 있어서는, 소스층(36)에 접속된 콘택트(35f 및 35g)가 더미 홀(31m) 내에 배치되어 있고, 드레인층(37a)에 접속된 콘택트(35h 및 35i)가 더미 홀(31n) 내에 배치되어 있고, 드레인층(37b)에 접속된 콘택트(35j 및 35k)가 더미 홀(31o) 내에 배치되어 있다. 또한, 게이트 전극(38a)에 접속된 콘택트(35l 및 35m), 및 게이트 전극(38b)에 접속된 콘택트(35n 및 35o)가 1개의 더미 홀(31p) 내에 배치되어 있다. 각 콘택트(35)는 각 더미 홀(31)의 중심선(41) 상에 배치되어 있다.
본 참고예에 있어서는, 더미 홀(31p) 내에 있어서, 중심선(41p)을 포함하는 영역에 콘택트(35m, 35l, 35n 및 35o)가 이 순서대로 일렬로 배열되어 있다. 그리고, 콘택트(35m 및 35l)와, 콘택트(35n 및 35o)에는, 통상 서로 다른 전위가 인가된다. 이로 인해, 콘택트(35l)와 콘택트(35n) 사이에서, 심의 내부에 형성된 배리어 메탈(34)(도 1 참조)을 통하여 단락이 발생할 가능성이 있다.
이에 대해, 도 5의 (b)에 도시된 바와 같이, 본 실시 형태의 제1 실시예에 있어서는, 참고예에 있어서의 더미 홀(31p)이 2개의 더미 홀(31q 및 31r)로 분리되어 있다. 그리고, 더미 홀(31q) 내에 게이트 전극(38a)에 접속된 콘택트(35l 및 35m)가 배치되어 있고, 더미 홀(31r) 내에 게이트 전극(38b)에 접속된 콘택트(35n 및 35o)가 배치되어 있다. 이와 같이, 콘택트(35l)와 콘택트(35n)가 다른 더미 홀(31) 내에 배치되어 있기 때문에, 이들 사이에서 단락이 발생하지 않는다.
도 5의 (c)에 도시된 바와 같이, 본 실시 형태의 제2 실시예에 있어서는 참고예에 있어서의 더미 홀(31n, 31o, 31p) 대신에, 각각 더미 홀(31s, 31t, 31u)이 형성되어 있다. 더미 홀(31s, 31t, 31u)은, 각각 더미 홀(31n, 31o, 31p)보다 크고, 각 더미 홀(31n, 31o, 31p)의 각 중심선(41n, 41o, 41p)으로부터 떨어진 영역에 각 콘택트(35)가 배치되어 있다. 본 실시예에서는, 각 콘택트(35)가 각 더미 홀(31)의 중심선(41)으로부터 떨어진 영역에 형성되어 있기 때문에, 각 더미 홀(31)의 심으로부터 이격되어 있어, 단락이 발생하지 않는다.
이와 같이, 본 실시 형태에 있어서도, 서로 다른 전위가 인가된 콘택트(35)끼리 단락하는 것을 방지할 수 있다. 본 실시 형태에 있어서의 상기 이외의 구성 및 효과는, 전술한 제1 실시 형태와 마찬가지이다.
다음에, 본 발명의 제3 실시 형태에 대하여 설명한다.
도 6의 (a) 및 (b)는 더미 홀과 콘택트의 위치 관계를 예시하는 평면도이며, (a)는 본 실시 형태의 참고예를 나타내고, (b)는 본 실시 형태의 실시예를 나타낸다.
도 6의 (a)에 도시된 바와 같이, 본 실시 형태의 참고예에 있어서는, 전술한 제2 실시 형태의 참고예(도 5의 (a) 참조)에 있어서 설명한 1쌍의 MOSFET(40)이 2쌍 형성되어 있다. 이로 인해, 본 참고예에 있어서도, 제2 실시 형태의 참고예와 마찬가지로, 게이트 전극(38a)에 접속된 콘택트(35l)와, 게이트 전극(38b)에 접속된 콘택트(35n) 사이에서 단락이 발생할 우려가 있다.
이에 대해, 도 6의 (b)에 도시된 바와 같이, 본 실시 형태의 실시예에 있어서는, 더미 홀의 배치를 전술한 제2 실시 형태의 제2 실시예와 마찬가지로 한다. 이때, 4개의 게이트 전극(38)에 접속된 콘택트(35)를, 1개의 더미 홀(31u) 내에 있어서의 중심선(41u)의 양측에 배치한다. 즉, 2쌍의 MOSFET(40)에 있어서, 1개의 더미 홀(31u)을 공유한다. 이에 의해, 더미 홀(31)의 수를 저감시켜 장치의 소형화를 도모함과 함께, 콘택트(35)의 형성 위치를 중심선(41) 상으로부터 떨어뜨려, 콘택트(35) 사이의 단락을 방지할 수 있다. 본 실시 형태에 있어서의 상기 이외의 구성 및 효과는, 전술한 제2 실시 형태와 마찬가지이다.
다음에, 본 발명의 제4 실시 형태에 대하여 설명한다.
도 7은 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도이다.
본 실시 형태에 있어서는, 전술한 제1 실시 형태에 있어서 설명한 단락을 피하는 2가지 방법, 즉 (1) 동일한 더미 홀(31) 내에 배치하는 복수의 콘택트(35)에는 항상 동일한 전위를 인가하는 방법 및 (2) 동일한 더미 홀(31) 내에 배치하는 복수의 콘택트(35)를 더미 홀(31)의 중심선(41)으로부터 떨어진 위치에 배치하는 방법 외에, 하기 (3)의 방법을 채용한다.
(3) 콘택트 홀(33)의 측면 상에 스페이서 절연막(45)을 형성한다. 이에 의해, 배리어 메탈(34)이 심 내에 침입하는 것을 방지한다.
즉, 도 7에 도시된 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치에 있어서는, 콘택트 홀(33)의 측면 상에 스페이서 절연막(45)이 형성되어 있다. 스페이서 절연막(45)은, 예를 들어 실리콘 질화물에 의해 형성되어 있다. 이에 의해, 절연 부재(32) 내에 심이 형성되어 있었다고 해도 스페이서 절연막(45)이 심을 막음으로써 배리어 메탈(34)이 심 내에 침입하는 것을 방지하여, 콘택트(35)끼리 절연할 수 있다. 이와 같은 구성의 장치는, 더미 홀(31) 내에 절연 부재(32)를 매립하고, 절연 부재(32) 내에 콘택트 홀(33)을 형성한 후, 콘택트 홀(33)의 측면 상에 스페이서 절연막(45)을 형성하고, 그 후 배리어 메탈(34) 및 콘택트(35)를 형성함으로써 제작할 수 있다. 본 실시 형태에 의해서도, 전술한 제1 내지 제3 실시 형태와 마찬가지로, 동일한 더미 홀(31) 내에 배치된 콘택트(35)끼리의 단락을 방지할 수 있다. 본 실시 형태에 있어서의 상기 이외의 구성 및 효과는, 전술한 제1 실시 형태와 마찬가지이다.
또한, 본 실시 형태는, 전술한 제1 내지 제3 실시 형태와 조합하여 실시해도 좋다. 즉, 전술한 제1 내지 제3 실시 형태와 같이, 1개의 더미 홀(31) 내에 복수의 콘택트(35)를 배치하는 경우에 있어서, 동일한 전위가 인가되는 콘택트(35)만을 배치하거나, 콘택트(35)를 더미 홀(31)의 중심선(41)으로부터 떨어진 영역에 배치하고, 또한 콘택트 홀(33)의 측면 상에 스페이서 절연막(45)을 형성하여도 된다.
다음에, 본 발명의 제5 실시 형태에 대하여 설명한다.
본 실시 형태는, 전술한 제1 내지 제4 실시 형태에 관한 불휘발성 반도체 기억 장치와 마찬가지의 장치의 제조 방법의 실시 형태이다.
도 8 내지 도 17은 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
우선, 도 8에 도시된 바와 같이, 실리콘 기판(11)의 상부에 STI(shallow trench isolation)(51)를 형성한다. 다음에, 주변 회로 영역(Rc)에 있어서, 고내압 트랜지스터용의 후막 게이트 절연막(도시하지 않음) 및 저내압 트랜지스터용의 박막 게이트 절연막(도시하지 않음)을 형성한다. 다음에, 실리콘 기판(11) 상의 전체면에 아몰퍼스 실리콘막(52)을 퇴적시킨다. 다음에, 메모리 어레이 영역(Rm)의 중앙부에 있어서, 아몰퍼스 실리콘막(52)의 상면에 직사각형의 홈(53)을 형성한다. 다음에, 아몰퍼스 실리콘막(52) 상에 희생막으로서, 예를 들어 실리콘 질화막(54)을 퇴적시킨다.
다음에, 도 9에 도시된 바와 같이, 주변 회로 영역(Rc)에 있어서, 아몰퍼스 실리콘막(52)을 선택적으로 제거하고, 게이트 전극(55)을 형성한다. 다음에, 게이트 전극(55)의 측면 상에 측벽(56)을 형성한다. 다음에, 게이트 전극(55) 및 측벽(56)을 마스크로 하여, 실리콘 기판(11)에 대하여 불순물을 이온 주입한다. 이에 의해, 실리콘 기판(11)의 상부에 소스층(도시하지 않음) 및 드레인층(도시하지 않음) 등의 확산층을 형성한다. 다음에, 층간 절연막(57)을 퇴적시켜, 상면을 평탄화한다. 다음에, 층간 절연막(57)을 리세스하여, 층간 절연막(57)의 상면을 아몰퍼스 실리콘막(52)의 상면의 높이에 맞춘다. 다음에, 실리콘 질화막(54)을 리세스하여, 아몰퍼스 실리콘막(52)의 상면 상에서 실리콘 질화막(54)을 제거한다. 이에 의해, 홈(53) 내에만 희생막으로서의 실리콘 질화막(54)을 잔류시킨다. 또한, 이후, 측벽(56)은 층간 절연막(57)과 일체화하고 있는 것으로 하여 도시를 생략한다.
다음에, 도 10에 도시된 바와 같이, 전극막이 되는 아몰퍼스 실리콘막(61)과, 절연막이 되는 실리콘 산화막(62)을 교대로 퇴적시켜 실리콘 기판(11) 상의 전체면에 적층체(63)를 형성한다. 다음에, 적층체(63) 상에 마스크재로서, 예를 들어 BSG(Boron doped Glass)로 이루어지는 실리콘 산화막(64)을 형성한다. 다음에, 리소그래피법에 의해 실리콘 산화막(64)을 패터닝하여, 메모리 홀을 형성할 예정의 영역을 개구한다. 다음에, 실리콘 산화막(64)을 마스크로 하여 에칭을 행하여, 적층체(63)에 메모리 홀(65)을 일괄적으로 형성한다. 메모리 홀(65)은, 홈(53) 내에 매립된 실리콘 질화막(54)의 양단부에 도달하도록 형성한다.
다음에, 도 11에 도시된 바와 같이, 메모리 홀(65)을 통하여 습식 에칭을 행하여, 홈(53) 내로부터 실리콘 질화막(54)(도 10 참조)을 제거한다. 다음에, 메모리 홀(65) 및 홈(53)의 내면 상에 블록막이 되는 실리콘 산화막, 전하 축적막이 되는 실리콘 질화막 및 터널막이 되는 실리콘 산화막을 이 순서대로 적층하여, 메모리막(66)을 형성한다. 다음에, 아몰퍼스 실리콘을 퇴적시킨다. 다음에, 적층체(63) 상으로부터 아몰퍼스 실리콘 및 메모리막(66)을 제거하고, 메모리 홀(65) 및 홈(53)의 내부에만 잔류시킨다. 이에 의해, 메모리 홀(65) 및 홈(53)의 내부에 U자형의 U자 필러(67)가 형성된다. U자 필러(67) 중 메모리 홀(65) 내에 배치된 부분은 실리콘 필러이며, 홈(53) 내에 배치된 부분은 접속 부재이다.
다음에, 도 12에 도시된 바와 같이, 적층체(63)에 홈(71)을 형성하고, 아몰퍼스 실리콘막(61)을 라인 형상으로 가공한다. 다음에, 층간 절연막(72)을 퇴적시켜 상면을 평탄화한다. 다음에, 아몰퍼스 실리콘을 퇴적시키고 실리콘막(73)을 퇴적시킨다. 실리콘막(73)은 후속 공정에 있어서 선택 게이트 전극이 되는 막이다. 다음에, 메모리 어레이 영역(Rm)의 외주 부분으로부터 실리콘막(73)을 제거한다.
다음에, 도 13에 도시된 바와 같이, 실리콘막(73) 상에 레지스트막(도시하지 않음)을 형성하고, 이 레지스트막을 마스크로 한 에칭과, 이 레지스트막의 슬리밍을 교대로 실시하여, 적층체(63)를 메모리 적층체(12) 및 더미 적층체(13)로 분리한다. 이때, 메모리 적층체(12)의 주변 부분 및 더미 적층체(13)의 주변 부분은, 폴리실리콘막(61)마다 스텝이 형성되어 계단 형상으로 가공된다. 다음에, 더미 적층체(13)에 더미 홀(76)을 형성한다. 더미 홀(76)은 메모리 홀(65)보다 크게 개구시켜, 더미 적층체(13)를 관통하여 층간 절연막(57)까지 도달시킨다. 그 후, 전체면에 스토퍼막으로서 실리콘 질화막(77)을 성막한다. 실리콘 질화막(77)은 더미 홀(76)의 내면 상에도 형성된다.
다음에, 도 14에 도시된 바와 같이 예를 들어 CVD(chemical vapor deposition: 화학 기상 성장)법에 의해, 전체면에 실리콘 산화막(78)을 퇴적시킨다. 다음에, 실리콘 질화막(77)을 스토퍼로 하여, 실리콘 산화막(78)의 상면을 평탄화하고, 메모리 적층체(12) 상 및 더미 적층체(13) 상으로부터 제거한다. 실리콘 산화막(78)은, 메모리 적층체(12)와 더미 적층체(13) 사이 및 더미 홀(65) 내에 잔류된다. 더미 홀(65) 내에 잔류된 실리콘 산화막(78)에 의해 절연 부재(79)가 형성된다. 이때, 절연 부재(79) 내에서의 더미 홀(65)의 중심선을 포함하는 영역에 심이 형성되는 경우가 있다.
다음에, 도 15에 도시된 바와 같이, 메모리 적층체(12) 상 및 더미 적층체(13) 상으로부터 실리콘 질화막(77)을 제거한다. 다음에, 메모리 적층체(12) 및 더미 적층체(13)를 덮도록, 층간 절연막으로서의 실리콘 산화막(81)을 퇴적시켜, 상면을 평탄화한다. 또한, 이후, 실리콘 산화막(78)은 실리콘 산화막(81)과 일체화한 것으로서 도시한다. 다음에, 실리콘 산화막(81) 및 실리콘막(73)을 관통하여, 메모리 홀(65)에 연통되도록, 관통 홀(83)을 형성한다.
다음에, 도 16에 도시된 바와 같이, 관통 홀(83)의 내면 상에 게이트 절연막(84)을 형성한다. 다음에, 전체면에 아몰퍼스 실리콘을 퇴적시키고, 에치백함으로써 관통 홀(83) 내에 아몰퍼스 실리콘으로 이루어지는 상부 필러(85)를 매설한다. 상부 필러(85)는 U자 필러(67)에 접속된다. 다음에, 온도가 예를 들어 600℃인 열처리를 행하여, 아몰퍼스 실리콘막(52), 아몰퍼스 실리콘막(61), U자 필러(67), 실리콘막(73) 및 상부 필러(85)를 구성하는 아몰퍼스 실리콘을 결정화시켜 폴리실리콘으로 한다. 다음에, 상부 필러(85)에 대하여, 불순물, 예를 들어 비소를, 가속 전압을 예를 들어 40keV로 하고 도우즈량을 예를 들어 3×1015cm-2로 하여 이온 주입한다. 이에 의해, 상부 필러(85)에 있어서의 실리콘막(73)보다 상방에 위치하는 부분에 드레인 확산 영역(도시하지 않음)을 형성한다. 다음에, 실리콘 산화막(81) 상에 실리콘 질화막(86)을 형성한다.
다음에, 도 17에 도시된 바와 같이, 실리콘 질화막(86), 실리콘 산화막(81) 및 절연 부재(79)에 대하여 선택적으로 에칭을 실시하여, 콘택트 홀(88)을 형성한다. 이때, 더미 홀(76) 내에 있어서의 콘택트 홀(88)의 위치는, 전술한 제1 내지 제4 실시 형태에 기재된 바와 같이 선택한다. 또한, 일부의 콘택트 홀(88)은 게이트 전극(55)에 도달시키고, 다른 일부의 콘택트 홀(88)은 실리콘 기판(11)의 상부에 형성된 소스층 및 드레인층(도시하지 않음)에 도달시킨다. 다음에, 콘택트 홀(88)의 내면 상에 실리콘 질화물을 퇴적시켜 스페이서 절연막으로서의 실리콘 질화막(89)을 형성한다. 다음에, RIE(reactive ion etching: 반응성 이온 에칭)를 실시하여, 콘택트 홀(88)의 저면으로부터 실리콘 질화막(89)을 제거한다. 이에 의해, 콘택트 홀(88)의 저면에 있어서 실리콘 기판(11)이 노출된다.
다음에, 티타늄층 및 티타늄질화층을 이 순서대로 퇴적시켜, 배리어 메탈(91)을 형성한다. 이때, 콘택트 홀(88)의 측면 상에는 실리콘 질화막(89)이 형성되어 있기 때문에 절연 부재(79) 내에 심이 형성되어 있어도, 배리어 메탈(91)이 심 내에 침입하지 않는다. 배리어 메탈(91)을 구성하는 티타늄층은, 콘택트 홀(88)의 저면에서 실리콘 기판(11)과 반응하여, 티타늄실리사이드를 형성한다. 다음에, 콘택트 홀(88) 내에 예를 들어 텅스텐을 매립하여, 콘택트(92)를 형성한다. 한편, 실리콘막(73)을 분단하여, 선택 게이트 전극을 형성한다. 그 후, 통상의 방법에 의해, 메모리 적층체(12) 상 및 더미 적층체(13) 상에 소스선(96), 비트선(97) 및 기타 배선을 형성한다. 이에 의해, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(5)가 제조된다.
본 실시 형태에 있어서도, 전술한 제1 내지 제4 실시 형태와 마찬가지의 작용에 의해, 동일한 더미 홀 내에 형성된 콘택트끼리의 단락을 방지할 수 있다. 또한, 본 실시 형태에 있어서는, 더미 홀(76)의 측면 상에 실리콘 질화막(77)이 성막되어 있기 때문에, 콘택트(92)와 더미 적층체(13)의 전극막 사이의 절연성을 한층 더 향상시킴과 함께, 기생 용량을 한층 더 저감시킬 수 있다. 본 실시 형태에 있어서의 상기 이외의 효과는, 전술한 제1 실시 형태와 마찬가지이다.
이상, 실시 형태를 참조하여 본 발명을 설명했지만, 본 발명은 이들의 실시 형태에 한정되는 것이 아니다. 예를 들어, 전술한 각 실시 형태는 서로 조합하여 실시하는 것이 가능하다. 또한, 전술한 각 실시 형태에 대하여, 당업자가 적절하게 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는 공정의 추가, 생략 혹은 조건 변경을 행한 것도 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 함유된다. 예를 들어, 더미 적층체(13)의 단부는 계단 형상으로 가공되어 있지 않고, 적층 방향으로 우뚝 솟아 있어도 된다.
31a ~ 31l: 더미 홀
35a ~ 35e: 콘택트
36: 소스층
37: 드레인층
38: 게이트 전극
40: MOSFET
41a ~ 41l: 중심선

Claims (20)

  1. 기판과,
    상기 기판의 메모리 어레이 영역 상에 형성되고, 각각 복수의 절연막 및 전극막이 교대로 적층된 메모리 적층체와,
    상기 메모리 적층체 내에 매설되고, 상기 절연막 및 상기 전극막의 적층 방향으로 연장되는 반도체 필러와,
    상기 전극막과 상기 반도체 필러의 사이에 형성된 전하 축적막과,
    상기 기판의 주변 회로 영역 상에 형성되고, 각각 복수의 상기 절연막 및 상기 전극막이 교대로 적층되고, 더미 홀이 형성된 더미 적층체와,
    상기 더미 홀 내에 매립된 절연 부재와,
    상기 절연 부재 내에 매설되고, 상기 적층 방향으로 연장되는 콘택트
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 더미 홀 내에는 복수의 상기 콘택트가 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 복수의 콘택트에는 동일한 전위가 인가되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 기판은 반도체 재료로 이루어지고,
    상기 주변 회로 영역에는 전계 효과형 트랜지스터가 형성되어 있고,
    상기 복수의 콘택트는 상기 전계 효과형 트랜지스터의 소스층에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 기판은 반도체 재료로 이루어지고,
    상기 주변 회로 영역에는 전계 효과형 트랜지스터가 형성되어 있고,
    상기 복수의 콘택트는 상기 전계 효과형 트랜지스터의 드레인층에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제3항에 있어서,
    상기 기판은 반도체 재료로 이루어지고,
    상기 주변 회로 영역에는 전계 효과형 트랜지스터가 형성되어 있고,
    상기 복수의 콘택트는 상기 전계 효과형 트랜지스터의 게이트 전극에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제2항에 있어서,　
    상기 적층 방향으로부터 볼 때 상기 복수의 콘택트는 상기 더미 홀의 길이 방향으로 연장되는 중심선으로부터 떨어진 위치에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 기판은 반도체 재료로 이루어지고,
    상기 주변 회로 영역에는 전계 효과형 트랜지스터가 형성되어 있고,
    상기 복수의 콘택트 중, 1개는 상기 전계 효과형 트랜지스터의 소스층 또는 드레인층에 접속되어 있고, 다른 1개는 상기 전계 효과형 트랜지스터의 게이트 전극에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제7항에 있어서,
    상기 기판은 반도체 재료로 이루어지고,
    상기 주변 회로 영역에는 복수의 전계 효과형 트랜지스터가 형성되어 있고,
    상기 복수의 콘택트 각각이 상기 복수의 전계 효과형 트랜지스터 각각의 게이트 전극에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제2항에 있어서,
    상기 콘택트가 매설된 콘택트 홀의 측면 상에 형성된 스페이서 절연막을 더 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,　
    상기 절연 부재는 실리콘 산화물로 이루어지고, 상기 스페이서 절연막은 실리콘 질화물로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제10항에 있어서,　
    상기 기판은 반도체 재료로 이루어지고,
    상기 주변 회로 영역에는 전계 효과형 트랜지스터가 형성되어 있고,
    상기 복수의 콘택트 중, 1개는 상기 전계 효과형 트랜지스터의 소스층 또는 드레인층에 접속되어 있고, 다른 1개는 상기 전계 효과형 트랜지스터의 게이트 전극에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제10항에 있어서,　
    상기 기판은 반도체 재료로 이루어지고,
    상기 주변 회로 영역에는 복수의 전계 효과형 트랜지스터가 형성되어 있고,
    상기 복수의 콘택트 각각이 상기 복수의 전계 효과형 트랜지스터 각각의 게이트 전극에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제2항에 있어서,　
    상기 적층 방향으로부터 볼 때 상기 복수의 콘택트는 상기 더미 홀의 길이 방향으로 연장되는 중심선으로부터 떨어진 위치에 배치되어 있고,
    상기 복수의 콘택트에는 동일한 전위가 인가되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제2항에 있어서,　
    상기 콘택트가 매설된 콘택트 홀의 측면 상에 형성된 스페이서 절연막을 더 구비하고,
    상기 복수의 콘택트에는 동일한 전위가 인가되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제2항에 있어서,
    상기 콘택트가 매설된 콘택트 홀의 측면 상에 형성된 스페이서 절연막을 더 구비하고,
    상기 적층 방향으로부터 볼 때 상기 복수의 콘택트는 상기 더미 홀의 길이 방향으로 연장되는 중심선으로부터 떨어진 위치에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제2항에 있어서,
    상기 콘택트가 매설된 콘택트 홀의 측면 상에 형성된 스페이서 절연막을 더 구비하고,
    상기 적층 방향으로부터 볼 때 상기 복수의 콘택트는 상기 더미 홀의 길이 방향으로 연장되는 중심선으로부터 떨어진 위치에 배치되어 있고,
    상기 복수의 콘택트에는 동일한 전위가 인가되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제1항에 있어서,
    상기 더미 적층체에서의 상기 전극막의 적층 수는 상기 메모리 적층체에서의 상기 전극막의 적층 수와 동등한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제1항에 있어서,
    상기 기판의 상면을 복수의 단위 영역으로 구획했을 때에, 각 단위 영역에 있어서, 상기 메모리 적층체 및 상기 더미 적층체가 합계 50% 이상의 면적률로 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 각 단위 영역은 10 제곱마이크로미터인 정사각형의 영역인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150011792A (ko) * 2012-03-31 2015-02-02 사이프레스 세미컨덕터 코포레이션 비-휘발성 전하 트랩 메모리 디바이스들 및 로직 cmos 디바이스들의 집적

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5269022B2 (ja) * 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
KR101990904B1 (ko) 2012-07-17 2019-06-19 삼성전자주식회사 수직형 반도체 소자
JP2014045128A (ja) * 2012-08-28 2014-03-13 Toshiba Corp 半導体記憶装置及びその製造方法
US8952482B2 (en) 2012-08-30 2015-02-10 Micron Technology, Inc. Three-dimensional devices having reduced contact length
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR102066925B1 (ko) 2013-08-30 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20150371925A1 (en) * 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
US9431419B2 (en) * 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
KR102282138B1 (ko) 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9281315B1 (en) * 2015-03-03 2016-03-08 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
KR20170014757A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9786680B2 (en) * 2015-09-10 2017-10-10 Toshiba Memory Corporation Semiconductor device
US9646989B1 (en) * 2015-11-18 2017-05-09 Kabushiki Kaisha Toshiba Three-dimensional memory device
US9570464B1 (en) 2015-12-15 2017-02-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
KR102650535B1 (ko) 2016-01-18 2024-03-25 삼성전자주식회사 3차원 반도체 메모리 장치
US10020320B2 (en) * 2016-02-24 2018-07-10 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9941209B2 (en) * 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9922991B2 (en) * 2016-03-16 2018-03-20 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102634947B1 (ko) 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102344862B1 (ko) * 2017-05-17 2021-12-29 삼성전자주식회사 수직형 반도체 소자
KR102469334B1 (ko) * 2017-11-08 2022-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2019161094A (ja) 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体メモリ
US10559582B2 (en) 2018-06-04 2020-02-11 Sandisk Technologies Llc Three-dimensional memory device containing source contact to bottom of vertical channels and method of making the same
KR20210041078A (ko) * 2018-10-11 2021-04-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 수직 메모리 장치
JP2020155492A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2021039965A (ja) * 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
CN110828472B (zh) * 2019-10-14 2023-08-18 长江存储科技有限责任公司 三维存储器及其制备方法、及电子设备
KR20210082299A (ko) 2019-12-24 2021-07-05 삼성전자주식회사 반도체 장치
KR20210148745A (ko) 2020-06-01 2021-12-08 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자
US20230010799A1 (en) * 2021-07-12 2023-01-12 Micron Technology, Inc. Microelectronic devices with active source/drain contacts in trench in symmetrical dual-block structure, and related systems and methods

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4226205B2 (ja) * 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
KR100483035B1 (ko) * 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
JP3963664B2 (ja) * 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
JP2006041023A (ja) * 2004-07-23 2006-02-09 Toshiba Corp 半導体装置およびその製造方法
JP5230061B2 (ja) * 2005-07-25 2013-07-10 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008098567A (ja) * 2006-10-16 2008-04-24 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP4649487B2 (ja) * 2008-03-17 2011-03-09 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5253875B2 (ja) * 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150011792A (ko) * 2012-03-31 2015-02-02 사이프레스 세미컨덕터 코포레이션 비-휘발성 전하 트랩 메모리 디바이스들 및 로직 cmos 디바이스들의 집적
KR20200012038A (ko) * 2012-03-31 2020-02-04 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 비-휘발성 전하 트랩 메모리 디바이스들 및 로직 cmos 디바이스들의 집적

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Publication number Publication date
US8378406B2 (en) 2013-02-19
JP2011129716A (ja) 2011-06-30
US20110147818A1 (en) 2011-06-23
TWI420654B (zh) 2013-12-21
JP5457815B2 (ja) 2014-04-02
TW201123425A (en) 2011-07-01

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