KR101080521B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

일 실시예에 따르면, 불휘발성 반도체 기억 장치는, 기판, 적층체, 절연막, 비-도핑된 반도체막, 반도체 필러, 전하 축적막, 콘택트 및 스페이서 절연막을 포함한다. 적층체는 기판 상에 제공된다. 적층체는 적층되어 있는 복수의 도핑된 반도체 막을 포함한다. 절연막은 제1 영역에서, 도핑된 반도체막 사이에 제공된다. 비-도핑된 반도체막은 제2 영역에서, 도핑된 반도체막 사이에 제공된다. 반도체 필러는 제1 영역에서 적층체의 적층 방향으로 적층체를 관통한다. 전하 축적막은 도핑된 반도체막과 반도체 필러 사이에 제공된다. 콘택트는 제2 영역에서, 적층 방향으로 적층체를 관통한다. 스페이서 절연막은 콘택트 주위에 제공된다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
<관련 출원에 대한 상호 참조>
본원은 2010년 1월 25일에 출원된 일본 출원 번호 제2010-013372호에 기초하여 우선권의 이익을 주장하며, 그 전체 내용은 본원에 참조로서 원용된다.
본 명세서에 기술된 실시예들은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래에, 플래시 메모리들과 같은 반도체 기억 장치들은 실리콘 기판의 표면 상에 메모리 셀을 2차원적으로 집적시킴으로써 제작되어 왔다. 이러한 유형의 반도체 기억 장치에서, 비트 단가의 저감 및 메모리 용량의 증대에는, 메모리 셀의 고집적화의 증대가 요구된다. 그러나, 최근, 그러한 고집적화의 증대는 비용 및 기술적인 관점에서 어려움이 있다.
고집적화의 증대에 대한 한계를 혁신하는 기술로서, 3차원적인 집적으로 메모리 셀을 적층하는 방법이 공지되어 있다. 그러나, 단순하게 한층씩 적층하여 가공하는 방법에서는, 적층수의 증가에 따라 공정수가 증가하여, 비용이 증대된다. 이러한 맥락에서, 다음의 기술이 제안된다. 실리콘으로 구성되는 전극막들과 실리콘 산화물로 구성되는 절연막들이 실리콘 기판 상에 교대로 적층되어 적층체를 형성한다. 그 후, 일괄 가공하여 적층체에 관통 홀을 형성한다. 블록 절연막, 전하 축적막 및 터널 절연막은 그 순서대로 관통 홀의 측면 상에 성막된다. 또한, 실리콘 필러는 관통 홀의 내부에 매립된다.(예를 들어, 일본 특허 공개 공보 제2009-146954호 참조).
일본 특허 공개 공보 제2009-146954호
도 1의 (a) 및 (b)는, 제1 실시예에 따른 불휘발성 반도체 기억 장치를 예시하는 단면도들이고, 서로 직교하는 단면들을 도시한다.
도 2는 제1 실시예에 따른 불휘발성 반도체 기억 장치에서의 메모리 셀 영역의 중앙부를 예시하는 사시도이다.
도 3은 제1 실시예에 따른 불휘발성 반도체 기억 장치에서의 실리콘 필러의 주변을 예시하는 일부 확대 단면도이다.
도 4의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 4의 (b)는 도 4의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 5의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 5의 (b)는 도 5의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 6의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 6의 (b)는 도 6의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 7의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 7의 (b)는 도 7의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 8의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 8의 (b)는 도 8의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 9의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 9의 (b)는 도 9의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 10의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 10의 (b)는 도 10의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 11의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 11의 (b)는 도 11의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 12의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 12의 (b)는 도 12의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 13의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 13의 (b)는 도 13의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 14의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 14의 (b)는 도 14의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 15의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 15의 (b)는 도 15의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 16의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 16의 (b)는 도 16의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 17의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 17의 (b)는 도 17의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 18의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 18의 (b)는 도 18의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 19의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 19의 (b)는 도 19의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 20의 (a)는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 20의 (b)는 도 20의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 21은 제2 실시예에 따른 불휘발성 반도체 기억 장치에서의 실리콘 필러들 사이의 부분을 예시하는 일부 확대 단면도이다.
도 22의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 22의 (b)는 도 22의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 23의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 23의 (b)는 도 23의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 24의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 24의 (b)는 도 24의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 25의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 25의 (b)는 도 25의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 26의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 26의 (b)는 도 26의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 27의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 27의 (b)는 도 27의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 28의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 28의 (b)는 도 28의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 29의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 29의 (b)는 도 29의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 30의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 30의 (b)는 도 30의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 31의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 31의 (b)는 도 31의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 32의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 32의 (b)는 도 32의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 33의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 33의 (b)는 도 33의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
도 34의 (a)는 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 공정 평면도이고, 도 34의 (b)는 도 34의 (a)에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
일반적으로, 제1 실시예에 따른 불휘발성 반도체 기억 장치는 기판, 적층체, 절연막, 비-도핑된 반도체막, 반도체 필러, 전하 축적막, 콘택트 및 스페이서 절연막을 포함한다. 적층체는 기판 상에 제공된다. 적층체는 복수의 도핑된 반도체막이 적층되어 있다. 절연막은 제1 영역에서, 도핑된 반도체막들 사이에 제공된다. 비-도핑된 반도체막은 제2 영역에서, 도핑된 반도체막들 사이에 제공된다. 반도체 필러는 제1 영역에서, 적층체의 적층 방향으로 적층체를 관통한다. 전하 축적막은 도핑된 반도체막과 반도체 필러 사이에 제공된다. 콘택트는 제2 영역에서, 적층 방향으로 적층체를 관통한다. 스페이서 절연막은 콘택트 주위에 제공된다.
다른 실시예에 따르면, 불휘발성 반도체 기억 장치의 제조 방법이 개시된다. 본 방법은 기판 상에, 도핑된 반도체막과 비-도핑된 반도체막을 교대로 적층시켜 적층체를 형성하고, 제1 영역에 관통 홀 및 슬릿을 형성할 수 있다. 본 방법은, 슬릿을 통한 에칭에 의해, 비-도핑된 반도체막에서 제1 영역에 배치된 부분을 제거하고, 제2 영역에 배치된 부분을 잔류시킬 수 있다. 그 후, 본 방법은 비-도핑된 반도체막이 제거된 공간에 절연 재료를 매립할 수 있다. 그 후, 본 방법은 관통 홀의 내면 상에 전하 축적막을 형성하고, 관통 홀 내에 반도체 필러를 형성할 수 있다. 그 후, 본 방법은, 제2 영역에 적층체를 관통하는 콘택트 홀을 형성하고, 콘택트 홀의 측면 상에 스페이서 절연막을 형성하며, 콘택트 홀의 내부에 콘택트를 형성할 수 있다.
또 다른 실시예에 따르면, 휘발성 반도체 기억 장치의 제조 방법이 개시된다. 본 방법은 기판 상에, 도핑된 반도체막과 비-도핑된 반도체막을 교대로 적층시켜 적층체를 형성하고, 제1 영역에 관통 홀 및 슬릿을 형성할 수 있다. 본 방법은, 관통 홀을 통한 에칭에 의해, 비-도핑된 반도체막에서 제1 영역에 배치된 부분을 제거하고, 제2 영역에 배치된 부분을 잔류시킬 수 있다. 그 후, 본 방법은 비-도핑된 반도체막이 제거된 공간에 절연 재료를 매립할 수 있다. 그 후, 본 방법은 관통 홀의 내면 상에 전하 축적막을 형성하고, 관통 홀 내에 반도체 필러를 형성할 수 있다. 그 후, 본 방법은 제2 영역에 적층체를 관통하는 콘택트 홀을 형성하고, 콘택트 홀의 측면 상에 스페이서 절연막을 형성하며, 콘택트 홀의 내부에 콘택트를 형성할 수 있다.
이하, 도면을 참조하여, 본 발명의 실시예들에 대하여 설명한다.
우선, 제1 실시예에 대하여 설명한다.
도 1의 (a) 및 (b)는 본 실시예에 따른 불휘발성 반도체 기억 장치를 예시하는 단면도들이고, 서로 직교하는 단면들을 도시한다.
도 2는 본 실시예에 따른 불휘발성 반도체 기억 장치에서의 메모리 셀 영역의 중앙부를 예시하는 사시도이다.
도 3은 본 실시예에 따른 불휘발성 반도체 기억 장치에서의 실리콘 필러의 주변을 예시하는 일부 확대 단면도이다.
도 2에서는, 도시의 편의상, 원칙적으로 도전 부분만이 도시되어 있고, 절연 부분에 대한 도시는 생략되어 있다는 점에 주목한다.
우선, 본 실시예의 특징 부분을 개략적으로 설명한다.
본 실시예에 따른 불휘발성 반도체 기억 장치는, 메모리 셀들이 3차원적으로 형성된 메모리 셀 영역, 및 메모리 셀들을 구동하는 주변 회로들이 형성된 주변 회로 영역을 포함하는 불휘발성 반도체 기억 장치이고, 메모리 셀 영역 및 주변 회로 영역은 둘 다 적층막들을 포함하고, 메모리 셀 영역에서는, 전극막들로서의 붕소 도핑된 실리콘막 및 절연막들로서의 실리콘 산화막이 교대로 적층되고, 주변 회로 영역에서는, 붕소 도핑된 실리콘막들과 비-도핑된 실리콘막들이 교대로 적층되는 것을 특징으로 한다. 메모리 셀 영역에서는, 적층체에 관통 홀이 형성되고, 관통 홀 내에 실리콘 필러가 매립된다. 주변 회로 영역에서는, 적층체에 콘택트 홀이 형성되고, 콘택트 홀 내에 콘택트가 매립된다.
본 실시예에 따른 제조 방법의 특징은 다음과 같다. 우선, 실리콘 기판 상에 붕소 도핑된 실리콘막과 비-도핑된 실리콘막을 교대로 적층시켜, 적층체를 형성한다. 다음으로, 적층체에 관통 홀을 형성한다. 이때, 적층체는 외관상 실리콘 단일층이며, 실리콘 산화막과 같은 에칭이 곤란한 막을 포함하지 않는다. 따라서, 관통 홀을 거의 수직으로 형성할 수 있다. 다음으로, 관통 홀 내에 희생재(sacrificial material)를 매립하고, 적층체에서의 메모리 셀 영역의 내부에 배치된 부분의 일부 및 메모리 셀 영역의 외연을 따르는 부분에 슬릿을 형성한다. 다음으로, 슬릿을 통해 습식에칭을 행하여, 메모리 셀 영역에 배치된 비-도핑된 실리콘막을 제거한다. 이때, 에칭량을 조정하여, 주변 회로 영역에 배치된 비-도핑된 실리콘막은 잔류시킨다. 그 후, 비-도핑된 실리콘막이 제거된 공간 내 및 슬릿 내에 실리콘 산화물을 매립한다. 다음으로, 관통 홀의 내측으로부터 희생재를 제거하고, 관통 홀의 내면 상에 전하 축적막을 형성하여, 그 내부에 실리콘 필러를 매립한다. 다음으로, 주변 회로 영역에서, 적층체에 콘택트 홀들을 형성하고, 그 내부에 콘택트들을 매립한다. 이때, 주변 회로 영역에 배치된 적층체의 부분은 외관상 실리콘 단일층이기 때문에, 콘택트 홀을 거의 수직으로 형성할 수 있다. 이에 의해, 장치의 소형화를 도모할 수 있다.
이하, 본 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 상세히 설명한다.
도 1의 (a) 및 (b)에 도시된 바와 같이, 본 실시예에 따른 불휘발성 반도체 기억 장치(1)(이하, 간단히 "장치(1)"라고 지칭하기도 함)는, 실리콘 기판(11)을 포함한다. STI(shallow trench isolation)(10)는 실리콘 기판(11)의 상층 부분에 선택적으로 형성된다. 또한, 장치(1)에는, 메모리 셀 영역 Rm 및 주변 회로 영역 Rc가 규정되어 있다. 예를 들어, 주변 회로 영역 Rc는 메모리 셀 영역 Rm을 둘러싸는 프레임 형상의 영역이다. 주변 회로 영역 Rc에서, 소스/드레인층들(12)은 실리콘 기판(11)의 상층 부분에 선택적으로 형성된다. 소스/드레인층들(12) 사이의 영역은 채널 영역을 구성한다.
이하에서는, 설명의 편의상, 본 명세서에 XYZ 직교 좌표계를 도입한다. 본 좌표계에서, 실리콘 기판(11)의 상면에 평행하고 서로 직교하는 2개의 방향은 X 방향 및 Y 방향으로서 지칭되고, X 방향 및 Y 방향의 양 방향에 직교하는 방향, 또는 층들의 적층 방향은 Z 방향으로서 지칭된다.
도 1의 (a) 및 (b) 및 도 2에 도시된 바와 같이, 장치(1)에서는, 메모리 셀 영역 Rm 및 주변 회로 영역 Rc 양쪽에, 실리콘 산화막(13)이 실리콘 기판(11) 상에 형성되고, 그 위에는, 인(phosphorus)으로 도핑된 실리콘(인 도핑된 실리콘)과 같은 도전성 재료로 구성되는 도전막이 제공된다.
메모리 셀 영역 Rm에서, 이러한 도전막은 백 게이트 전극(14)을 구성한다. 백 게이트 전극(14)의 상층 부분에는, Y 방향으로 연장되는 각각 직육면체 형상의 복수의 오목부(15)가 형성되고, 오목부(15)의 내면 상에는 얇은 열산화막(도시하지 않음)이 형성된다. 한편, 주변 회로 영역 Rc에서, 이러한 도전막은 게이트 전극(18)을 구성한다. 소스/드레인층들(12), 채널 영역, 실리콘 산화막(13) 및 게이트 전극(18)은 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor: 금속 산화물 반도체 전계 효과 트랜지스터)를 구성한다. 이러한 MOSFET는 주변 회로들을 구성하는 능동 소자들 중 하나이다. 백 게이트 전극(14) 및 게이트 전극(18)의 상부에는 실리콘 산화막(17)이 제공된다.
메모리 셀 영역 Rm 및 주변 회로 영역 Rc의 양쪽에서, 적층체(20)가 실리콘 산화막(17) 상에 제공된다. 적층체(20)는 복수의 전극막(21)을 포함한다. 전극막(21)은 붕소가 도핑된 실리콘(붕소 도핑된 실리콘)으로 구성되는 붕소 도핑된 실리콘막에 의해 구성된다.
도 1의 (a) 및 (b) 및 도 3에 도시된 바와 같이, 메모리 셀 영역 Rm에 배치된 적층체(20)의 부분(20a)에서, 예를 들어, 실리콘 산화물로 구성되는 절연막(22)이 Z 방향으로 인접하는 전극막들(21) 사이에 제공된다. 즉, 복수의 전극막(21)과 절연막들(22)이 부분(20a)에서 교대로 적층된다. 한편, 주변 회로 영역 Rc에 배치된 적층체(20)의 부분(20b)에서, 예를 들어, 불순물이 도핑되지 않은 실리콘(비-도핑된 실리콘)으로 구성되는 비-도핑된 실리콘막(73)이 Z 방향으로 인접하는 전극막들 (21) 사이에 제공된다. 즉, 복수의 전극막(21)과 비-도핑된 실리콘막들(73)이 부분(20b)에서 교대로 적층된다.
적층체(20)의 부분(20a)에서, Z 방향으로 적층체(20)를 관통하는 슬릿들(23)이 형성되고, 슬릿(23) 내에, 예를 들어, 실리콘 산화물이 매립되어, 절연 플레이트(24)를 형성한다. 슬릿(23)의 일부 및 절연 플레이트(24)의 일부는, 메모리 셀 영역 Rm의 외연에 따른 부분, 즉, 메모리 셀 영역 Rm과 주변 회로 영역 Rc 사이의 경계 부분에 형성된다. 따라서, 부분(20a)은, 절연 플레이트(24)에 의해 부분(20b)으로부터 분리된다. X 방향에서의 적층체(20)의 단부는 계단 형상으로 가공되어, Z 방향으로 배열된 전극막들(21) 각각이 각 단(step)을 구성한다. Y 방향에서의 부분(20b)의 단부에서는, 절연 플레이트(24)에 아주 근접하게, 비-도핑된 실리콘막(73) 대신에 절연막(22)이 제공된다(도 20의 (b) 참조). 슬릿(23)의 잔량부 및 절연 플레이트(24)의 잔량부는, X 방향 및 Z 방향으로 연장되는 판 형상으로 형성된다. 따라서, 절연 플레이트(24)는 전극막(21)을, X 방향으로 연장되는 복수의 띠 형상의 부분으로 분단하여, 그들을 서로 절연시킨다.
메모리 셀 영역 Rm 및 주변 회로 영역 Rc의 양쪽에서, 실리콘 산화막(26)이 적층체(20) 상에 제공되고, 그 위에, 붕소 도핑된 실리콘으로 구성되고, X 방향으로 연장되는 복수의 제어 전극(27)이 제공된다.
메모리 셀 영역 Rm에서는, 적층체(20)의 부분(20a), 부분(20a)의 바로 위 영역에 배치된 실리콘 산화막(26) 및 제어 전극(27)에, Z 방향으로 연장되는 복수의 관통 홀(30)이 형성된다. 관통 홀들(30)은 X 방향 및 Y 방향을 따라 매트릭스로 배열되고, 제어 전극들(27), 실리콘 산화막(26) 및 적층체(20)를 관통하여, Y 방향에서의 오목부(15)의 양단부에 도달한다. 따라서, Y 방향으로 인접하는 한 쌍의 관통 홀들(30)은 오목부(15)에 의해 서로 연통되어, 1개의 U자 홀(31)을 구성한다. 각각의 관통 홀(30)은 예를 들어, 원기둥 형상이고, 각각의 U자 홀(31)은 거의 U자 형상이다. 또한, 각각의 전극막(21)은 X 방향을 따라 배열된 2열의 관통 홀들(30)에 의해 관통된다. Y 방향에서의 오목부(15)의 배열 및 전극막(21)의 배열은 동일한 배열 주기(arrangement pitch)를 갖지만, 위상이 반주기씩 어긋나 있다. 따라서, 전극막들(21)을 관통하는 2열의 관통 홀들(30) 각각은 서로 다른 U자 홀들(31)에 속해 있다.
도 3에 도시된 바와 같이, U자 홀(31)의 내면 상에 블록 절연막(35)이 제공된다. 블록 절연막(35)은, 장치(1)의 구동 전압 범위 내의 전압이 인가되어도 실질적으로 전류가 흐르지 않는 절연막이다. 블록 절연막(35)은 예를 들어, 후술되는 전하 축적막(36)을 형성하는 재료보다 높은 유전 상수를 갖는 재료로부터 형성되는 실리콘 산화물과 같은 고유전율 재료로 형성된다. 전하 축적막(36)은 블록 절연막(35) 상에 제공된다. 전하 축적막(36)은, 예를 들어, 전자 트랩 사이트를 포함하는 막인 실리콘 질화막과 같은, 전하를 축적할 수 있는 막이다. 터널 절연막(37)은 전하 축적막(36) 상에 제공된다. 터널 절연막(37)은 통상은 절연성인 막이지만, 장치(1)의 구동 전압 범위 내의 규정된 전압이 인가되면 터널 전류가 흐른다. 터널 절연막(37)은 예를 들어, 실리콘 산화물로 형성된다. 블록 절연막(35), 전하 축적막(36) 및 터널 절연막(37)이 적층되어, 메모리 막(33)을 형성한다.
도 1의 (a)와 (b) 및 도 3에 도시된 바와 같이, 인과 같은 불순물이 도핑된 폴리실리콘이 U자 홀(31) 내에 매립되어 U자 필러(38)를 형성한다. U자 필러(38)는 U자 홀(31)의 형상을 반영한 U자형이다. U자 필러(38)는 터널 절연막(37)에 접촉되어 있다. U자 필러(38)에서, 관통 홀(30) 내에 배치된 부분은 실리콘 필러(39)를 구성하고, 오목부(15) 내에 배치된 부분은 접속 부재(40)를 구성한다. 따라서, 상술한 전하 축적막(36)은 전극막(21)과 실리콘 필러(39) 사이에 배치된다. 실리콘 필러(39)는 관통 홀(30)의 형상을 반영한 원기둥 형상이며, 접속 부재(40)는 오목부(15)의 형상을 반영한 직육면체와 같은 형상이다. 접속 부재(40)는 2개의 인접하는 실리콘 필러(39)의 하단부들 사이를 접속시킨다. 메모리 셀 영역 Rm의 내부에 배치된 절연 플레이트(24)의 부분은, 접속 부재(40)에 의해 서로 접속되는 2개의 실리콘 필러(39) 사이에 배치되고, X 방향을 따라 배열된 접속 부재(40)의 Y 방향의 중앙부들이 접속되도록, X 방향을 따라 연장된다.
한편, 주변 회로 영역 Rc에서, Z 방향으로 연장되는 복수의 콘택트 홀(50)은 적층체(20)의 부분(20b), 부분(20b)의 바로 위 영역에 배치된 실리콘 산화막(26) 및 제어 전극(27)에 형성된다. 콘택트 홀(50)은, 예를 들어, 실리콘 기판(11)의 상층 부분에 형성된 소스/드레인층(12), 또는 게이트 전극(18)에 도달한다. 콘택트 홀(50)의 측면 상에는 예를 들어, 실리콘 산화물로 구성되는 스페이서 절연막(51)이 형성된다. 스페이서 절연막(51)의 내부에는, 외부로부터 순서대로 티타늄층 및 티타늄 질화층이 적층된 배리어 메탈(52)이 형성되고, 콘택트 홀(50)의 내부에는, 예를 들어, 텅스텐으로 구성되는 콘택트(53)가 제공된다. 메모리 셀 영역 Rm의 외연을 따라 형성된 절연 플레이트(24)의 부분과 콘택트(53) 사이의 거리는, 메모리 셀 영역 Rm의 내부에 형성된 절연 플레이트(24)의 부분과 실리콘 필러(39) 사이의 거리보다 길다.
또한, 도 1의 (a)와 (b) 및 도 2에 도시된 바와 같이, 계단 형상으로 가공된 적층체(20)의 측면 상, 실리콘 산화막(26)의 측면 상 및 제어 전극(27)의 측면 상에, 실리콘 질화막(41)이 제공된다. 실리콘 질화막(41)은 적층체(20)의 단부의 형상을 반영한 계단 형상으로 형성된다. 또한, 제어 전극(27) 상 및 실리콘 질화막(41) 상에는, 예를 들어, 실리콘 산화물로 구성되는 층간 절연막(42)이 제공되어, 적층체(20)를 매립한다.
플러그들(43) 및 콘택트들(44 및45)은 층간 절연막(42) 내에 매립된다. 플러그(43)는 실리콘 필러(39)의 바로 위 영역에 배치되고, 실리콘 필러(39)에 접속된다. 콘택트(44)는 X 방향에서의 제어 전극(27)의 일단부의 바로 위 영역에 배치되고, 제어 전극(27)에 접속된다. 콘택트(45)는 X 방향에서의 전극막(21)의 일단부의 바로 위 영역에 배치되고, 전극막(21)에 접속된다.
층간 절연막(42) 내의 하나의 배선층은 X 방향으로 연장되는 워드 배선들(46) 및 소스선들(47)을 포함한다. 워드 배선(46)은 콘택트(45)의 상단부를 콘택트(53)의 상단부에 접속시킨다. 소스선(47)은 U자 필러(38)에 속하는 한 쌍의 실리콘 필러(39) 중 한쪽에 플러그(43)를 통해 접속된다.
층간 절연막(42) 내의 워드 배선들(46) 및 소스선들(47)의 상방의 다른 배선층은 Y 방향으로 연장되는 제어 배선들(48) 및 비트선들(49)을 포함한다. 제어 배선(48)은 콘택트(44)를 통해 제어 전극(27)에 접속된다. 비트선(49)은 U자 필러(38)에 속하는 한 쌍의 실리콘 필러(39) 중 다른 한쪽, 즉, 소스선(47)에 접속되지 않은 실리콘 필러(39)에, 플러그(43)를 통해 접속된다.
장치(1)에서, 전극막(21)과 실리콘 필러(39) 사이의 교차 부분에 MONOS(metal-oxide-nitride-oxide-silicon)형의 메모리 셀 트랜지스터가 형성되고, 제어 전극(27)과 실리콘 필러(39) 사이의 교차 부분에 선택 트랜지스터가 형성된다. 이에 의해, 비트선(49)과 소스선(47) 사이에, 복수의 메모리 셀 트랜지스터가 직렬로 접속되고, 그 양측에 선택 트랜지스터들이 접속되는 메모리 스트링이 얻어진다.
다음으로, 본 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다.
도 4의 (a) 내지 도 20의 (b)는, 본 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하고, 각각의 도면의 (a)는 공정 평면도이고, 각각의 도면의 (b)는 (a)로 나타낸 대응하는 도면에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
여기에서, 도 4의 (a) 내지 도 9의 (b)는, 장치(1)의 메모리 셀 영역 Rm만을 도시하고, 도 10의 (a) 내지 도 20의 (b)는 메모리 셀 영역 Rm 및 주변 회로 영역 Rc의 양쪽을 도시한다.
우선, 도 1의 (a)와 (b) 및 도 4의 (a)와 (b)에 도시된 바와 같이, 실리콘 기판(11)이 준비된다. 그 후, 실리콘 기판(11)의 상층 부분에 STI(10) 및 소스/드레인층(12)이 선택적으로 형성된다. 다음으로, 실리콘 기판(11)의 상면 위에 실리콘 산화막(13)이 형성된다. 다음으로, 인이 도핑된 폴리실리콘으로 구성된 막이 성막된 후, 패터닝된다. 따라서, 메모리 셀 영역 Rm에 백 게이트 전극(14)이 형성되고, 주변 회로 영역 Rc에 게이트 전극(18)이 형성된다. 결과적으로, 주변 회로 영역 Rc에, 주변 회로들을 구성하는 MOSFET들이 제작된다. 다음으로, 백 게이트 전극(14)의 상면에 길이 방향이 Y 방향을 따르는 직육면체 형상의 오목부(15)를 형성하는데 포토리소그래피법이 사용된다. 오목부들(15)은, X 방향 및 Y 방향을 따라 매트릭스로 배열되도록, 복수의 영역에 형성된다.
다음으로, 도 5의 (a) 및 (b)에 도시된 바와 같이, 백 게이트 전극(14)의 표면 상에 얇은 열산화막(도시하지 않음)이 형성된다. 그 후, 전면에 실리콘 질화물이 성막되고, 이 후, 전면에 대하여 에칭이 행해진다. 따라서, 백 게이트 전극(14)의 상면 위에서 실리콘 질화물이 제거되어, 오목부들(15) 사이에 있는 백 게이트 전극(14)의 상면의 영역이 노출되고, 실리콘 질화물로 구성되는 희생재(81)가 오목부(15) 내에 매립된다.
다음으로, 도 6의 (a) 및 (b)에 도시된 바와 같이, 백 게이트 전극(14) 및 게이트 전극(18)(도 1의 (a) 및 (b) 참조) 상에 실리콘 산화막(17)이 전체적으로 형성된다. 실리콘 산화막(17)의 막 두께는, 백 게이트 전극(14)과, 이후 공정에서 실리콘 산화막(17) 상에 형성되는 전극막들(21)의 최하단의 전극막(21) 사이에서의, 필요한 항복 전압이 확보될 수 있도록 한다.
다음으로, 예를 들어, CVD(chemical vapor deposition: 화학 기상 성막)법을 사용하여 붕소 도핑된 실리콘을 성막함으로써 붕소 도핑된 실리콘막(72)이 형성된다. 붕소 도핑된 실리콘막(72)은, 완성된 장치(1)에서 전극막(21)을 구성하는 막이기 때문에, 그 두께는 장치(1)의 게이트 전극으로서의 기능이 발휘될 수 있도록 한다. 다음으로, 예를 들어 CVD법을 사용하여 비-도핑된 실리콘을 성막함으로써 비-도핑된 실리콘막(73)이 형성된다. 비-도핑된 실리콘막(73)의 두께는, 전극들(21) 사이에서의, 필요한 항복 전압을 확보할 수 있는 절연층의 두께에 대응한다. 그 후, 유사한 방식으로, 붕소 도핑된 실리콘막들(72) 및 비-도핑된 실리콘막들(73)을 교대로 적층시켜, 적층체(20)를 형성한다. 적층체(20)의 최상층은 붕소 도핑된 실리콘층(72)이다. 본 실시예에서는, 예시적으로 4층의 붕소 도핑된 실리콘층들(72)이 적층되어 있지만, 적층수는 4층으로 한정되지 않는다.
다음으로, 도 7의 (a) 및 (b)에 도시된 바와 같이, 포토리소그래피 및 에칭에 의해, 메모리 셀 영역 Rm에 배치된 적층체(20)의 부분에, 그 상면측으로부터, 적층체(20)를 관통하도록, Z 방향으로 연장되는 관통 홀들(30a)이 형성된다. 관통 홀(30a)은 Z 방향에서 볼 때 원 형상이다. 또한, 관통 홀들(30a)은 X 방향 및 Y 방향을 따라 매트릭스로 배열되어, Y 방향으로 인접하는 한 쌍의 관통 홀(30a)이 Y 방향으로의 오목부(15)의 양단부에 도달하도록 한다.
다음으로, 도 8의 (a) 및 (b)에 도시된 바와 같이, 전면 상에 실리콘 질화물이 성막되고, 그 후, 전면에 대하여 에칭이 행해져, 적층체(20)의 상면 상에 성막된 실리콘 질화물이 제거된다. 따라서, 실리콘 질화물로 구성되는 희생재(82)가 관통 홀(30a) 내에 매립되고, 최상층의 붕소 도핑된 실리콘층(72)이 노출된다.
다음으로, 도 9의 (a) 및 (b)에 도시된 바와 같이, 최상층의 붕소 도핑된 실리콘층(72)을 보호하기 위한 실리콘 산화막(83)이 적층체(20) 상에 형성된다.
다음으로, 도 10의 (a) 및 (b)에 도시된 바와 같이, 실리콘 산화막(83) 및 적층체(20)에, 그 상면측으로부터, Z 방향으로 적층체(20)를 관통하는 슬릿들(23)이 형성된다. 슬릿들(23)은, 적층체(20)에서의 메모리 셀 영역 Rm의 내부에 배치된 부분(20a)의 일부 및 메모리 셀 영역 Rm의 외연을 따르는 부분에 형성된다. 또한, 슬릿(23)은, Z 방향으로 실리콘 산화막(83) 및 적층체(20)를 관통하고, 실리콘 산화막(17)은 관통하지 않도록 형성된다. 이때, 메모리 셀 영역 Rm의 내부에서, 각각의 슬릿(23)은, 오목부(15)의 Y 방향의 중앙부의 바로 위 영역을 통하여 X 방향으로 연장되도록 형성된다. 따라서, 붕소 도핑된 실리콘층(72)은 X 방향으로 연장되는 복수의 부분으로 분단된다. 이러한 분단된 부분은 전극막(21)을 구성한다. 한편, 메모리 셀 영역 Rm의 외연을 따르는 부분, 즉, 메모리 셀 영역 Rm과 주변 회로 영역 Rc 사이의 경계 부분에서, 슬릿(23)은, 메모리 셀 영역 Rm을 둘러싸도록 프레임 형상으로 형성된다. 따라서, 부분(20a)은 부분(20b)으로부터 분리된다.
다음으로, 도 11의 (a) 및 (b)에 도시된 바와 같이, 슬릿(23)을 통하여 습식 에칭이 행해진다. 이러한 습식 에칭은 예를 들어, 알카리성의 에칭액을 사용하여 행해진다. 이때, 에칭액을 적절히 선택함으로써, 붕소 도핑된 실리콘과 비-도핑된 실리콘 사이에서 높은 에칭 선택비가 실현될 수 있다. 따라서, 메모리 셀 영역 Rm에서, 붕소 도핑된 실리콘막(72)으로 구성되는 전극막(21)이 잔류되면서, 비-도핑된 실리콘막(73)은 제거될 수 있다. 또한, 에칭량을 조정하기 위해 에칭 시간을 적절히 조정하여, 비-도핑된 실리콘막(73)은 메모리 셀 영역 Rm으로부터 제거되지만, 주변 회로 영역 Rc에는 잔류한다. 여기에서, 주변 회로 영역 Rc에 배치된 적층체(20)의 부분(20b) 중 슬릿(23)의 근방에서, 비-도핑된 실리콘막(73)이 제거된다. 비-도핑된 실리콘막(73)이 제거된 공간, 즉, Z 방향에서의 전극막들(21) 사이의 공간에, 간극(76)이 형성된다. 이때, 전극막들(21)은 원기둥의 희생재(82)에 의해 지지된다.
다음으로, 도 12의 (a) 및 (b)에 도시된 바와 같이, 예를 들어, ALD(atomic layer deposition: 원자층 퇴적)법에 의해, 전면 상에 실리콘 산화물이 성막된다. 이 실리콘 산화물은 간극(76) 내 및 슬릿(23) 내에 매립된다. 따라서, 간극(76) 내에 절연막(22)이 형성되고 및 슬릿(23) 내에 절연 플레이트(24)가 형성된다.
다음으로, 도 13 (a) 및 (b)에 도시된 바와 같이, 적층체(20) 상에 실리콘 산화막(26)이 형성되고, 그 위에 붕소 도핑된 폴리실리콘막(75)이 형성된다. 이때, 실리콘 산화막(26)의 막 두께는, 최상부의 전극막(21)과 붕소 도핑된 폴리실리콘막(75) 사이에서, 항복 전압이 충분히 확보될 수 있도록 한다. 또한, 붕소 도핑된 폴리실리콘막(75)의 막 두께는, 장치(1)의 제어 전극으로서 기능할 수 있도록 한다. 실리콘 산화막(83)은 실리콘 산화막(26)과 일체화되기 때문에, 이 후, 실리콘 산화막(83)에 대한 도시는 생략한다.
다음으로, 도 14의 (a) 및 (b)에 도시된 바와 같이, 포토리소그래피법 및 에칭에 의해, 붕소 도핑된 폴리실리콘막(75) 및 실리콘 산화막(26)에 관통 홀(30b)이 형성된다. 관통 홀(30b)은 관통 홀(30a)의 바로 위 영역에 형성되고, 관통 홀(30a)과 연통된다. 관통 홀들(30a 및 30b)은 연속한 관통 홀(30)을 형성한다. 또한, 관통 홀들(30) 및 오목부(15)는 U자 홀(31)을 형성한다.
다음으로, 도 15의 (a) 및 (b)에 도시된 바와 같이, 고온 인산(phosphoric acid)을 사용하여 관통 홀(30b)을 통한 습식 에칭이 행해져, 관통 홀(30a) 내부로부터 희생재(82)(도 14의 (b) 참조)가 제거되고, 오목부(15)의 내부로부터 희생재(81)(도 14의 (b) 참조)가 제거된다.
다음으로, 도 16의 (a)와 (b) 및 도 3에 도시된 바와 같이, 예를 들어, ALD법에 의해 실리콘 산화물이 성막된다. 이 실리콘 산화물은 U자 홀(31) 내로 관통하여, U자 홀(31)의 내면 상에 블록 절연막(35)을 형성한다. 다음으로, 실리콘 질화물이 성막된다. 따라서, 블록 절연막(35) 상에 전하 축적막(36)이 형성된다. 다음으로, 실리콘 산화물이 성막된다. 따라서, 전하 축적막(36) 상에 터널 절연막(37)이 형성된다. 블록 절연막(35), 전하 축적막(36) 및 터널 절연막(37)은 메모리 막(33)을 형성한다.
다음으로, 인과 같은 불순물을 포함하는 폴리실리콘이 U자 홀(31) 내에 매립된다. 따라서, U자 필러(38)는 U자 홀(31) 내에 형성된다. U자 필러(38)에서, 관통 홀(30) 내에 배치된 부분은 Z 방향으로 연장되는 실리콘 필러(39)를 구성하고, 오목부(15) 내에 배치된 부분은 Y 방향으로 연장되는 접속 부재(40)를 구성한다. 그 후, 전면 상에 에칭이 행해져, 붕소 도핑된 폴리실리콘막(75) 상에 성막된 폴리실리콘, 터널 절연막(37), 전하 축적막(36) 및 블록 절연막(35)이 제거되어, 붕소 도핑된 폴리실리콘막(75)이 노출된다.
다음으로, 도 17의 (a) 및 (b)에 도시된 바와 같이, 포토리소그래피 및 에칭에 의해, 붕소 도핑된 폴리실리콘막(75)에, 그 상면측으로부터, X 방향으로 연장되는 복수의 슬릿(77)이 형성된다. 이때, 슬릿(77)은, 붕소 도핑된 폴리실리콘막(75)을 관통하도록, X 방향으로 배열된 복수의 관통 홀(30)의 열간에 형성되어, 실리콘 산화막(26)에 도달한다. 따라서, 붕소 도핑된 폴리실리콘막(75)은 X 방향으로 배열된 복수의 관통 홀(30)의 열마다 분단되어, X 방향으로 연장되는 복수의 제어 전극(27)이 된다. 그 후, 실리콘 산화물을 성막하여, 슬릿(77) 내에 실리콘 산화물이 매립되고, 제어 전극(27) 상에 실리콘 산화막(78)이 형성된다.
다음으로, 도 18의 (a) 및 (b)에 도시된 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 사용하여 RIE를 행하여, 주변 회로 영역 Rc에, Z 방향(적층 방향)으로 실리콘 산화막(78), 붕소 도핑된 폴리실리콘막(75) 및 적층체(20)를 관통하는 콘택트 홀들(50)을 형성한다. 콘택트 홀(50)은, 예를 들어, 실리콘 기판(11)의 소스/드레인층(12) 또는 게이트 전극(18)(도 1의 (a) 및 (b) 참조)에 도달된다. 이때, 주변 회로 영역 Rc에 배치된 적층체(20)의 부분(20b)에서, 붕소 도핑된 실리콘막들(72) 및 비-도핑된 실리콘막들(73)이 적층되어, 실질적으로 단일의 실리콘층을 구성한다. 따라서, 콘택트 홀(50)의 측면을 수직으로 형성할 수 있다. 바꾸어 말하면, 메모리 셀 영역 Rm의 외연을 따라 형성된 슬릿(23)과 콘택트 홀(50) 사이의 거리를, 관통 홀들 (30) 사이에 형성된 슬릿(23)과 관통 홀(30) 사이의 거리보다도 길게 함으로써, 콘택트 홀(50)이 형성되는 영역에, 비-도핑된 실리콘막(73)을 잔류시킬 수 있다.
다음으로, 도 19의 (a) 및 (b)에 도시된 바와 같이,전면 상에 실리콘 산화막(85)이 성막된다. 이 실리콘 산화막(85)은, 실리콘 산화막(78)의 상면 상뿐만 아니라, 콘택트 홀(50)의 저면 상 및 측면 상에도 성막된다.
다음으로, 도 20의 (a) 및 (b)에 도시된 바와 같이, 에치백을 행하기 위해 전면 상에 RIE(reactive ion etching: 반응성 이온 에칭)를 행하여, 실리콘 산화막(78)의 상면 위 및 콘택트 홀(50)의 저면 위에서 실리콘 산화막(85)을 제거한다. 따라서, 콘택트 홀(50)의 측면 상에 잔류한 실리콘 산화막(85)은 스페이서 절연막(51)을 구성한다. 다음으로, 콘택트 홀(50)의 내면 상에 티타늄층 및 티타늄 질화층이 순서대로 적층되어, 티타늄층 및 티타늄 질화층으로 구성된 배리어 메탈(52)을 형성한다. 다음으로, 전면 상에 텅스텐이 성막되고, CMP(chemical mechanical polishing: 화학적 기계 연마)를 행하여 상면을 평탄화한다. 따라서, 콘택트 홀(50)의 내부에 텅스텐으로 구성된 콘택트(53)가 형성된다.
다음으로, 도 1의 (a)와 (b) 및 도 2에 도시된 바와 같이, 적층체(20) 상에 레지스트 마스크(도시하지 않음)가 형성된다. 이 레지스트 마스크의 슬리밍과, 이 레지스트 마스크를 마스크로서 사용하는 에칭을 교대로 행하여, 적층체(20) 및 제어 전극(27)의 단부를 계단 형상으로 가공한다. 다음으로, 적층체(20) 및 제어 전극(27)의 측면 상에 실리콘 질화막(41)이 형성되고, 전체가 층간 절연막(42)으로 매립된다. 다음으로, 층간 절연막(42) 내에 플러그들(43)이 형성되고, 실리콘 질화막(41)을 스토퍼로서 사용하여 콘택트들(44 및 45)이 형성된다. 그 후, 층간 절연막(42) 상에 워드 배선들(46), 소스선들(47), 제어 배선들(48) 및 비트선들(49)이 형성되고, 층간 절연막(42) 또한 성막된다. 따라서, 본 실시예에 따른 불휘발성 반도체 기억 장치(1)가 제조된다.
다음으로, 본 실시예의 기능 및 효과에 대하여 설명한다.
본 실시예에서, 도 7의 (a) 및 (b)에 도시된 공정에서, 적층체(20)에 관통 홀(30a)이 형성될 때, 적층체(20)는 붕소 도핑된 실리콘막(72) 및 비-도핑된 실리콘막(73)만을 포함하고, 실리콘 산화막과 같은 에칭하기 어려운 막은 포함하지 않는다. 따라서, 관통 홀(30)은, 내면이 거의 수직하게, 즉, 테이퍼 각이 거의 90°가 되도록, 관통 홀(30a)의 하부가 상부보다 좁지 않은 원기둥 형상으로 형성될 수 있다. 이에 따라 관통 홀(30a)의 상부가 큰 직경을 갖도록 형성할 필요가 없으므로, 메모리 셀 영역 Rm의 면적을 축소할 수 있다. 결과적으로, 장치(1)가 소형화될 수 있다. 또한, 적층체(20)의 상부에 형성된 메모리 셀 트랜지스터에서와 하부에 형성된 메모리 셀 트랜지스터에서의 관통 홀(30a)의 직경은 거의 동등하게 될 수 있다. 따라서, 메모리 셀 트랜지스터들의 특성이 균일화될 수 있다.
본 실시예에서는, 도 11의 (a) 및 (b)에 도시된 공정에서, 습식 에칭에 의해 메모리 셀 영역 Rm으로부터 비-도핑된 실리콘막(73)이 제거될 때, 에칭량을 조정하여, 주변 회로 영역 Rc에 비-도핑된 실리콘막(73)을 잔류시킨다. 결과적으로, 도 18의 (a) 및 (b)에 도시된 공정에서, 주변 회로 영역 Rc에 콘택트 홀(50)이 형성될 때에는, 주변 회로 영역 Rc에 배치된 적층체(20)의 부분(20b)이 붕소 도핑된 실리콘막(72) 및 비-도핑된 실리콘막(73)만을 포함하기 때문에, 콘택트 홀(50)은, 내면이 거의 수직하게, 즉, 테이퍼 각이 거의 90°가 되도록 형성될 수 있다. 즉, 콘택트 홀(50)의 상단부의 직경은 하단부의 직경과 동등하게 될 수 있다. 따라서, 메모리 셀들의 집적도를 향상시키기 위해, 전극막들(21)의 적층수를 늘리고, 적층체(20)를 두껍게 형성하더라도, 콘택트 홀(50)의 상단부의 직경을 크게 할 필요는 없다. 결과적으로, 주변 회로 영역 Rc의 면적을 축소할 수 있고, 장치(1)를 소형화할 수 있다. 또한, 메모리 셀 영역 Rm의 면적을 상대적으로 확대할 수 있기 때문에, 비트당 비용을 저감할 수 있다.
이에 반해, 전술한 종래의 기술에서, 주변 회로 영역은 실리콘 산화물로 구성되는 층간 절연막을 포함한다. 따라서, 층간 절연막에 형성되는 콘택트 홀은 90°와는 상이한 소정의 테이퍼 각을 피할 수 없다. 따라서, 하단부에서 충분한 직경을 확보하기 위해, 상단부의 직경을 크게 할 필요가 있다. 따라서, 콘택트 홀들을 조밀하게 형성할 수 없어, 장치의 소형화가 저해된다.
예를 들면, 본 실시예에서는, 실질적으로 단일의 실리콘층으로 구성되는 적층체(20) 내에 콘택트 홀(50)이 형성되기 때문에, 테이퍼 각은 90°로 설정될 수 있다. 따라서, 콘택트 홀(50)의 상단부의 직경은 하단부의 직경과 동등하게 될 수 있다. 여기에서, 에칭 조건을 조정하여, 테이퍼 각을 90°보다 크게 하는 것, 즉, 하단부의 직경을 상단부의 직경보다 크게 하는 것도 가능하다. 반면, 실리콘 산화물로 구성되는 층간 절연막에 콘택트 홀이 형성되는 경우에는, 테이퍼 각이 최대 89°로 제한된다. 따라서, 3㎛의 깊이를 갖는 콘택트 홀에 있어서, 콘택트 홀의 상단부의 직경은, 하단부의 직경보다 큰, 대략 105㎚이다. 따라서, 이 양만큼 콘택트 홀의 집적도가 저하된다.
다음으로, 제2 실시예에 대하여 설명한다.
도 21은 본 실시예에 따른 불휘발성 반도체 기억 장치에서의 실리콘 필러들 사이의 부분을 예시하는 일부 확대 단면도이다.
본 실시예에 따른 불휘발성 반도체 기억 장치(2)(이하, 간단히 "장치(2)"라고도 지칭함)의 전체적인 구성은, 도 1의 (a)와 (b) 및 도 2에 도시된 장치(1)의 구성과 마찬가지이다. 단, 장치(2)에서는, 도 21에 도시된 바와 같이, 절연막(22)(도 3 참조)이 제공되어 있지 않고, 전극막들(21) 사이의 부분에 블록 절연막(35)이 관통한다. 즉, 장치(2)에서, 블록 절연막(35)은 관통 홀(30)의 내면 상으로부터 전극막들(21)의 상하면 위로 연장된다. 또한, 블록 절연막(35)은 전극막들(21)을 분단하는 절연 플레이트(24)(도 1의 (a) 및 (b) 참조)에 도달한다.
블록 절연막(35)에서, 하나의 전극막(21)의 상면 상에 배치된 부분이 이전의 전극막(21)의 한층 위에 배치된 다른 하나의 전극막(21)의 하면 상에 배치된 부분과 접촉하고 있고, 그 사이의 접촉면에 심(seam)(34a)이 형성된다. 따라서, Z 방향으로 인접하는 전극막들(21) 사이의 공간은 블록 절연막(35)으로 충전된다. 반대로, 전극막들(21) 사이에 제공되는 블록 절연막(35)은 전극막(21)과 실리콘 필러(39) 사이에도 배치된다. 또한, 관통 홀(30)의 내면 상으로부터 전극막들(21)의 상하면 위로 연장됨으로써 전극막들(21) 사이의 공간 내로 관통하는 블록 절연막(35)은, 인접하는 관통 홀(30)의 내면 상으로부터 동일한 전극막(21)의 상하면 위로 연장됨으로써 동일한 전극막들(21) 사이의 공간 내로 관통하는 블록 절연막(35)과 접촉하고 있고, 그 사이의 접촉면에 심(34b)이 형성된다. 심들(34a 및 34b)에서, 블록 절연막(35)의 마이크로구조가 불연속적이어서, 심들(34a 및 34b)을 포함하는 단면에 대하여 약액 처리 등을 실시하여, 심들(34a 및 34b)을 관찰할 수 있다. 블록 절연막(35) 상에 형성되는 전하 축적막(36) 및 터널 절연막(37)은 전극막들(21) 사이의 간극(76) 내로 관통하지 않는다는 점에 주목한다.
또한, 주변 회로 영역 Rc에 배치된 적층체(20)의 부분(20b)에서는, 부분(20a)과의 경계 근방이라도 절연막(22)이 제공되어 있지 않고, 부분(20b) 전체에 걸쳐 비-도핑된 실리콘막(73)이 제공되어 있다. 본 실시예의 상기 이외의 구성은 상기 제1 실시예와 마찬가지이다.
도 22의 (a) 내지 도 34의 (b)는 본 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 예시하며, 각각의 도면의 (a)는 공정 평면도이고, 각각의 도면의 (b)는 (a)로 나타낸 대응하는 도면에 도시된 A-A'선을 따라 절취된 공정 단면도이다.
여기에서, 도 22의 (a) 내지 도 24의 (b)는 장치(2)의 메모리 셀 영역 Rm만을 도시하고, 도 25의 (a) 내지 도 34의 (b)는 메모리 셀 영역 Rm 및 주변 회로 영역 Rc 양쪽을 도시한다.
우선, 도 1의 (a)와 (b) 및 도 22의 (a)와 (b)에 도시된 바와 같이, 상기 제1 실시예와 마찬가지로, 실리콘 기판(11)의 상층 부분에 STI(10) 및 소스/드레인층(12)이 형성되고, 실리콘 기판(11)의 상면 상에 실리콘 산화막(13)이 형성된다. 다음으로, 인 도핑된 폴리실리콘막이 형성된 후 패터닝되어, 메모리 셀 영역 Rm에 백 게이트 전극(14)이, 주변 회로 영역 Rc에 게이트 전극(18)이 형성된다. 다음으로, 백 게이트 전극(14)의 상면에 오목부(15)가 형성된다.
이후의 공정은 상기 제1 실시예와 상이하다.
보다 구체적으로, 도 23의 (a) 및 (b)에 도시된 바와 같이, 오목부(15)의 내면 상에 실리콘 산화막(16)이 형성된다. 다음으로, 전면 상에 불순물이 도핑되지 않은 실리콘(비-도핑된 실리콘)이 성막되고, 그 전면에 대하여 에칭이 행해진다. 따라서, 비-도핑된 실리콘은 백 게이트 전극(14)의 상면 상 및 게이트 전극(18)의 상면 상으로부터 제거되지만, 오목부(15) 내에는 잔류한다. 결과적으로, 오목부(15) 사이에 있는 백 게이트 전극(14)의 상면의 영역이 노출되고, 오목부(15) 내에 비-도핑된 실리콘재(71)가 매립된다.
다음으로, 도 24의 (a) 및 (b)에 도시된 바와 같이, 백 게이트 전극(14) 및 게이트 전극(18)(도 1의 (a) 및 (b) 참조) 상에 실리콘 산화막(17)이 전체적으로 성막된다. 다음으로, 상기 제1 실시예와 마찬가지 방법에 의해, 적층체(20)가 형성된다. 보다 구체적으로, 붕소 도핑된 실리콘막들(72)과 비-도핑된 실리콘막들(73)이 교대로 성막된다.
다음으로, 도 25의 (a) 및 (b)에 도시된 바와 같이, 포토리소그래피 및 에칭에 의해, 적층체(20)에 슬릿들(23)이 형성된다. 상기 제1 실시예와 마찬가지로, 적층체(20)에서의 메모리 셀 영역 Rm의 내부에 배치된 부분의 일부 및 메모리 셀 영역 Rm의 외연을 따르는 부분에 슬릿(23)이 형성된다. 메모리 셀 영역 Rm에서, 각각의 슬릿(23)은 오목부(15)의 Y 방향의 중앙부의 바로 위 영역을 통하여 X 방향으로 연장되도록 형성된다. 따라서, 붕소 도핑된 실리콘막(72)은 복수의 전극막(21)으로 분단된다. 또한, 슬릿(23)은 메모리 셀 영역 Rm의 외연을 따라 형성되어, 적층체(20)의 부분(20a)을 부분(20b)으로부터 분리시킨다.
다음으로, 도 26의 (a) 및 (b)에 도시된 바와 같이, 전면 상에 실리콘 산화물과 같은 절연 재료가 성막된다. 이때, 이 절연 재료는 슬릿(23) 내에도 매립된다. 그 후, 전면 에칭이 행해져, 절연 재료가, 적층체(20)의 상면 상에서 제거되고, 슬릿(23) 내에는 잔류한다. 따라서, 슬릿(23) 내에 절연 플레이트(24)가 형성된다. 또한, 적층체(20)의 상면에서는 최상부의 전극막(21)이 노출된다.
다음으로, 도 27의 (a) 및 (b)에 도시된 바와 같이, 적층체(20) 상에 실리콘 산화막(26)이 형성되고, 그 위에 붕소 도핑된 폴리실리콘막(75)이 형성된다.
다음으로, 도 28의 (a) 및 (b)에 도시된 바와 같이, 포토리소그래피 및 에칭에 의해, 붕소 도핑된 폴리실리콘막(75), 실리콘 산화막(26) 및 적층체(20)를 관통하도록, Z 방향으로 연장되는 복수의 관통 홀(30)이 형성된다. 관통 홀들(30)은 X 방향 및 Y 방향을 따라 매트릭스로 배열되어, Y 방향으로 인접하는 한 쌍의 관통 홀(30)이 오목부(15)의 Y 방향의 양단부에 도달된다. 따라서, 한 쌍의 관통 홀(30)이 1개의 오목부(15)의 양단부와 연통하여, U자 홀(31)을 형성한다.
다음으로, 도 29의 (a) 및 (b)에 도시된 바와 같이, 관통 홀(30)을 통하여 습식 에칭이 행해진다. 이 습식 에칭은, 예를 들어, 알카리성의 에칭액을 사용하여 행해진다. 따라서, 오목부(15) 내의 비-도핑된 실리콘재(71)(도 27의 (b) 참조)가 제거되고, 비-도핑된 실리콘막(73)이 제거된다. 비-도핑된 실리콘막(73)의 에칭은 관통 홀(30)에서 개시되어, 메모리 셀 영역 Rm의 외연을 따라 제공되는 절연 플레이트(24)에서 정지한다. 결과적으로, 메모리 셀 영역 Rm에서, 붕소 도핑된 실리콘막(72)이 잔류한 채, 비-도핑된 실리콘막(73)이 제거되어, Z 방향에서의 전극막(21) 사이에 간극(76)이 형성된다. 이때, 전극막들(21)은 판 형상의 절연 플레이트(24)에 의해 지지된다. 한편, 주변 회로 영역 Rc에서는, 비-도핑된 실리콘막(73)은 제거되지 않고 그대로 잔류한다.
다음으로, 도 30의 (a)와 (b) 및 도 21에 도시된 바와 같이, 예를 들어, ALD법에 의해, 실리콘 산화물이 성막된다. 이 실리콘 산화물은 U자 홀(31) 내로 관통하여, U자 홀(31)의 내면 상에 블록 절연막(35)을 성막시킨다. 또한, 실리콘 산화물은 관통 홀(30)을 통해 간극(76) 내에도 관통하여, 간극(76)의 내면 상, 즉, 전극막(21)의 상하면 상 및 간극(76) 내에 노출된 절연 플레이트(24)의 면 상에도 블록 절연막(35)을 성막시킨다. 본 실시예에서, 블록 절연막(35)의 성막량은, Z 방향에 의 전극막들(21) 사이의 거리의 절반 이상이다. 따라서, 도 21에 도시된 바와 같이, 간극(76)은 블록 절연막(35)에 의해 완전하게 충전된다. 블록 절연막(35)에 서, 전극막(21)의 상면 상에 형성된 부분은, 이전의 전극막(21)의 일단 위에 배치된 전극막(21)의 하면 상에 형성된 부분과 접촉하고 있고, 이들 부분들 사이의 접촉면에 심(34a)이 형성된다. 또한, 인접하는 관통 홀들(30)을 통해 동일한 간극(76) 내로 관통하는 블록 절연막들(35)은 간극(76) 내에서 서로 접촉하고 있고, 그 사이의 접촉면에 심(34b)이 형성된다.
다음으로, 실리콘 질화물이 성막된다. 따라서, 블록 절연막(35) 상에 전하 축적막(36)이 형성된다. 이때, 간극(76)은 블록 절연막(35)에 의해 충전되기 때문에, 전하 축적막(36)은 간극(76) 내로 관통하지 않고, U자 홀(31) 내에서만 형성된다. 다음으로, 실리콘 산화물이 성막된다. 따라서, 전하 축적막(36) 상에 터널 절연막(37)이 형성된다. 터널 절연막(37)도 간극(76) 내로 관통하지 않고, U자 홀(31) 내에서만 형성된다. 블록 절연막(35), 전하 축적막(36) 및 터널 절연막(37)은 메모리 막(33)을 형성한다.
다음으로, 인과 같은 불순물을 포함하는 폴리실리콘이 U자 홀(31) 내에 매립된다. 따라서, U자 필러(38)는 U자 홀(31) 내에 형성된다. U자 필러(38)에서, 관통 홀(30) 내에 배치된 부분이 Z 방향으로 연장되는 실리콘 필러(39)를 구성하고, 오목부(15) 내에 배치된 부분이 Y 방향으로 연장되는 접속 부재(40)를 구성한다. 그 후, 전면 상에 에칭이 행해져, 붕소 도핑된 폴리실리콘막(75) 상에 성막된 폴리실리콘, 터널 절연막(37), 전하 축적막(36) 및 블록 절연막(35)이 제거되어, 붕소 도핑된 폴리실리콘막(75)이 노출된다.
다음으로, 도 31의 (a) 및 (b)에 도시된 바와 같이, 포토리소그래피 및 에칭에 의해, 붕소 도핑된 폴리실리콘막(75)에, 그 상면측으로부터 X 방향으로 연장되는 복수의 슬릿(77)이 형성된다. 이때, 슬릿(77)은, 붕소 도핑된 폴리실리콘막(75)을 관통하도록, X 방향으로 배열된 복수의 관통 홀(30)의 열들 사이에 형성되어, 실리콘 산화막(26)에 도달한다. 따라서, 붕소 도핑된 폴리실리콘막(75)은, X 방향으로 배열된 복수의 관통 홀(30)의 열마다 분단되어, X 방향으로 연장되는 복수의 제어 전극(27)이 된다. 그 후, 슬릿(77) 내에 실리콘 산화물이 매립되고, 제어 전극(27) 상에 실리콘 산화막(78)이 형성된다.
이후의 공정은 상기 제1 실시예와 마찬가지이다. 보다 구체적으로, 도 32의 (a) 및 (b)에 도시된 바와 같이, 주변 회로 영역 Rc에서는, 실리콘 산화막(78), 붕소 도핑된 폴리실리콘막(75), 실리콘 산화막(26) 및 적층체(20)를 Z 방향(적층 방향)으로 관통하는 콘택트 홀들(50)이 형성된다. 이때, 주변 회로 영역 Rc에 배치된 적층체(20)의 부분은 교대로 적층된 붕소 도핑된 실리콘막들(72)과 비-도핑된 실리콘막(73)으로 구성되고, 실리콘 산화막과 같은 에칭이 어려운 막들을 포함하지 않는다. 따라서, 콘택트 홀(50)의 측면을 수직으로 형성할 수 있다.
다음으로, 도 33의 (a) 및 (b)에 도시된 바와 같이, 전면 상에 실리콘 산화막(85)이 성막된다. 　다음으로, 도 34의 (a) 및 (b)에 도시된 바와 같이, RIE에 의해, 실리콘 산화막(78)의 상면 상 및 콘택트 홀(50)의 저면 상에서 실리콘 산화막(85)이 제거되어, 콘택트 홀(50)의 측면 상에 스페이서 절연막(51)이 형성된다. 다음으로, 콘택트 홀(50)의 내면 상에 티타늄층과 티타늄 질화층으로 구성되는 배리어 메탈(52)이 형성되고, 콘택트 홀(50)의 내부에 텅스텐으로 구성되는 콘택트(53)가 형성된다.
다음으로, 도 1의 (a)와 (b) 및 도 2에 도시된 바와 같이, 적층체(20)의 단부가 계단 형상으로 가공되고, 적층체(20)가 층간 절연막(42)으로 매립되며, 소스선들(47) 및 비트선들(49)과 같은 배선들, 플러그들 및 콘택트들 등이 형성된다. 따라서, 본 실시예에 따른 불휘발성 반도체 기억 장치(2)가 제조된다. 본 실시예에서의 상기 이외의 제조 방법은 상기 제1 실시예와 마찬가지이다.
본 실시예는 상기 제1 실시예와 같은 효과를 얻을 수도 있다. 보다 구체적으로, 관통 홀(30)이 형성될 때, 적층체(20)는 실리콘 산화막과 같은 에칭이 어려운 막을 포함하지 않는다. 따라서, 관통 홀(30)은 균일한 직경으로 형성될 수 있다. 또한, 비-도핑된 실리콘막(73)이 부분(20a)의 내부로부터 제거될 때, 부분(20b) 내에는 비-도핑된 실리콘막(73)이 잔류한다. 따라서, 콘택트 홀(50)이 형성될 때, 부분(20b)은 실리콘 산화막과 같은 에칭이 어려운 막을 포함하지 않으며, 콘택트 홀(50)은 균일한 직경으로 형성될 수 있다. 따라서, 본 실시예는 또한, 메모리 셀 트랜지스터들의 특성이 균일하면서, 소형화가 용이한 불휘발성 반도체 기억 장치를 제조할 수 있도록 한다.
또한, 본 실시예에 따르면, 상술한 효과에 부가하여, 메모리 셀 영역 Rm으로부터 비-도핑된 실리콘막(73)이 제거될 때, 관통 홀(30)에서 개시되는 습식 에칭은, 메모리 셀 영역 Rm을 둘러싸는 절연 플레이트(24)에 의해 정지된다. 따라서, 비-도핑된 실리콘막(73)은, 에칭량 조정 없이, 메모리 셀 영역 Rm으로부터 제거되고, 주변 회로 영역 Rc에는 잔류할 수 있다. 즉, 습식 에칭의 종점 제어가 용이하다.
실시예들을 참조하여 본 발명을 설명했다. 그러나, 본 발명은 이들 실시예들에 한정되는 것은 아니다. 본 기술분야의 당업자들은, 구성 요소의 추가, 삭제 혹은 설계 변경을 하거나, 또는, 공정의 추가, 생략 혹은 조건 변경을 행하여, 상기 실시예들을 적절히 수정할 수 있고, 그러한 수정들은 또한, 그들이 본 발명의 사상 내에 있는 한, 본 발명의 범위에 포함된다.
예를 들어, 상기 실시예들은 U자 홀(31) 내에 폴리실리콘이 완전하게 충전되어 기둥 형상의 U자 필러(38)를 형성하는 경우를 예시했다. 그러나, 폴리실리콘은 U자 홀(31)의 중심축을 따라 보이드(void)를 남기도록 충전될 수 있어, 파이프 형상의 U자 필러(38)를 형성할 수도 있다. 또한, 상기 실시예들에서는, 메모리 스트링이 U자 형상의 U자 필러(38)에 따라 예시적으로 구성되었지만, 본 발명은 이것에 한정되지 않는다. 실리콘 기판(11)과 적층체(20) 사이에, 백 게이트 전극(14) 대신에 소스선이 배치될 수 있고, 적층체(20) 위에 배치된 비트선과 적층체(20)의 아래에 배치된 소스선 사이에서 I자 형상의 실리콘 필러가 접속될 수 있으며, 이 실리콘 필러에 따라 메모리 스트링이 구성될 수 있다.
이상 설명한 실시예들에 따르면, 소형화가 용이한 불휘발성 반도체 기억 장치 및 그 제조 방법을 실현할 수 있다.
소정의 실시예들이 기술되었지만, 이러한 실시예들은 단지 예일뿐, 본 발명의 범위를 제한하려는 의도는 아니다. 실제, 본원에 기술된 신규한 실시예들은 다양한 다른 형태들; 더 나아가, 본원에 기술된 실시예들의 형태에 있어, 다양한 생략, 대체 및 변경이 본 발명의 사상에서 벗어남 없이 이루어질 수 있다. 첨부하는 특허청구범위 및 그 균등물은, 본 발명의 범위 및 사상 내에 속하는 그러한 형태들 또는 수정들을 포함시키기 위한 것이다.
Rm: 메모리 셀 영역
Rc: 주변 회로 영역 Rc
1: 불휘발성 반도체 기억 장치
10: STI(shallow trench isolation)
11: 실리콘 기판
12: 소스/드레인층
13: 실리콘 산화막
14: 백 게이트 전극
15: 오목부
17: 실리콘 산화막
18: 게이트 전극
20: 적층체
21: 전극막
22: 절연막
23: 슬릿
35: 블록 절연막
36: 전하 축적막
38: U자 필러
50: 콘택트 홀
51: 스페이서 절연막
53: 콘택트

Claims (20)

  1. 불휘발성 반도체 기억 장치로서,
    기판;
    상기 기판 상에 제공되고, 복수의 도핑된 반도체막이 적층되어 있는 적층체;
    제1 영역에서, 상기 도핑된 반도체막들 사이에 제공되는 절연막;
    제2 영역에서, 상기 도핑된 반도체막들 사이에 제공되는 비-도핑된 반도체막;
    상기 제1 영역에서, 상기 적층체의 적층 방향으로 상기 적층체를 관통하는(piercing) 반도체 필러;
    상기 도핑된 반도체막과 상기 반도체 필러 사이에 제공되는 전하 축적막;
    상기 제2 영역에서, 상기 적층 방향으로 상기 적층체를 관통하는 콘택트; 및
    상기 콘택트의 주위에 제공되는 스페이서 절연막
    을 포함하는, 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 적층체에서의 상기 제1 영역의 내부에 배치된 부분의 일부 및 상기 제1 영역의 외연(outer edge)을 따르는 부분에 제공되고, 상기 적층 방향으로 상기 적층체를 관통하는 절연 플레이트를 더 포함하는, 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 제1 영역의 외연을 따라 형성된 상기 절연 플레이트의 부분과 상기 콘택트 사이의 거리는, 상기 제1 영역의 내부에 형성된 상기 절연 플레이트의 부분과 상기 반도체 필러 사이의 거리보다 긴, 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 제1 영역에서, 상기 기판과 상기 적층체 사이에 제공되는 백 게이트 전극; 및
    상기 백 게이트 전극 내에 제공되고, 상기 반도체 필러들 중 2개의 인접하는 반도체 필러의 하단부들을 서로 접속시키는 접속 부재
    를 더 포함하고,
    상기 절연 플레이트의 일부는 상기 2개의 인접하는 반도체 필러 사이에 배치되는, 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 도핑된 반도체막은 붕소가 도핑된 실리콘으로 구성되고,
    상기 비-도핑된 반도체막은 비-도핑된 실리콘으로 구성되며,
    상기 절연막은 실리콘 산화물로 구성되는, 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 도핑된 반도체막과 상기 전하 축적막 사이에 제공되는 블록 절연막; 및
    상기 전하 축적막과 상기 반도체 필러 사이에 제공되는 터널 절연막
    을 더 포함하는, 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 전하 축적막과 상기 반도체 필러 사이에 제공되는 터널 절연막을 더 포함하고,
    상기 절연막은 상기 도핑된 반도체막과 상기 전하 축적막 사이에도 배치되는, 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 제2 영역은 상기 제1 영역을 둘러싸는 프레임 형상의 영역인, 불휘발성 반도체 기억 장치.
  9. 불휘발성 반도체 기억 장치의 제조 방법으로서,
    기판 상에, 도핑된 반도체막과 비-도핑된 반도체막을 교대로 적층시켜 적층체를 형성하는 단계;
    제1 영역에, 상기 적층체의 적층 방향으로 상기 적층체를 관통하는 관통 홀을 형성하고, 상기 적층체에서의 상기 제1 영역의 내부에 배치된 부분의 일부 및 상기 제1 영역의 외연을 따르는 부분에 슬릿을 형성하는 단계;
    상기 슬릿을 통한 에칭에 의해, 상기 비-도핑된 반도체막에서 상기 제1 영역에 배치된 부분을 제거하고, 제2 영역에 배치된 부분을 잔류시키는 단계;
    상기 비-도핑된 반도체막이 제거된 공간에 절연 재료를 매립하는 단계;
    상기 관통 홀의 내면 상에 전하 축적막을 형성하는 단계;
    상기 관통 홀 내에 반도체 재료를 매립하여 반도체 필러를 형성하는 단계;
    상기 제2 영역에서, 상기 적층 방향으로 상기 적층체를 관통하는 콘택트 홀을 형성하는 단계;
    상기 콘택트 홀의 측면 상에 스페이서 절연막을 형성하는 단계; 및
    상기 콘택트 홀 내에 콘택트를 형성하는 단계
    를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 절연 재료를 매립하는 단계 이후 및 상기 전하 축적막을 형성하는 단계 전에, 희생재(sacrificial material)를 제거하는 단계를 더 포함하고,
    상기 관통 홀 및 상기 슬릿을 형성하는 단계는,
    상기 관통 홀을 형성하는 단계;
    상기 관통 홀 내에 상기 희생재를 매립하는 단계; 및
    상기 슬릿을 형성하는 단계
    를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 영역에서, 상기 기판 상에 백 게이트 전극을 형성하는 단계; 및
    상기 백 게이트 전극의 상면에 오목부를 형성하는 단계
    를 더 포함하고,
    상기 관통 홀 및 상기 슬릿을 형성하는 단계에서,
    인접하는 한 쌍의 상기 관통 홀은 상기 오목부의 양단부에 도달하도록 형성되고,
    상기 슬릿의 일부는, 상기 오목부의 중앙부의 바로 위 영역을 통과하도록 형성되는, 불휘발성 반도체 기억 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 도핑된 반도체막은 붕소가 도핑된 실리콘으로 형성되고,
    상기 비-도핑된 반도체막은 비-도핑된 실리콘으로 형성되며,
    상기 절연 재료로서 실리콘 산화물이 사용되는, 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 전하 축적막을 형성하기 전에, 상기 관통 홀의 내면 상에 블록 절연막을 형성하는 단계; 및
    상기 전하 축적막 상에 터널 절연막을 형성하는 단계
    를 더 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 제2 영역은 상기 제1 영역을 둘러싸는 프레임 형상의 영역인, 불휘발성 반도체 기억 장치의 제조 방법.
  15. 불휘발성 반도체 기억 장치의 제조 방법으로서,
    기판 상에, 도핑된 반도체막과 비-도핑된 반도체막을 교대로 적층시켜 적층체를 형성하는 단계;
    제1 영역에, 상기 적층체의 적층 방향으로 상기 적층체를 관통하는 관통 홀을 형성하고, 상기 적층체에서의 상기 제1 영역의 내부에 배치된 부분의 일부 및 상기 제1 영역의 외연을 따르는 부분에 슬릿을 형성하는 단계;
    상기 관통 홀을 통한 에칭에 의해, 상기 비-도핑된 반도체막에서 상기 제1 영역에 배치된 부분을 제거하고, 제2 영역에 배치된 부분을 잔류시키는 단계;
    상기 비-도핑된 반도체막이 제거된 공간에 절연 재료를 매립하는 단계;
    상기 관통 홀의 내면 상에 전하 축적막을 형성하는 단계;
    상기 관통 홀 내에 반도체 재료를 매립하여 반도체 필러를 형성하는 단계;
    상기 제2 영역에서, 상기 적층 방향으로 상기 적층체를 관통하는 콘택트 홀을 형성하는 단계;
    상기 콘택트 홀의 측면 상에 스페이서 절연막을 형성하는 단계; 및
    상기 콘택트 홀 내에 콘택트를 형성하는 단계
    를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 관통 홀 및 상기 슬릿을 형성하는 단계는,
    상기 슬릿을 형성하는 단계;
    상기 슬릿 내에 절연 재료를 매립하는 단계; 및
    상기 관통 홀을 형성하는 단계
    를 포함하고,
    상기 비-도핑된 반도체막이 제거된 공간에 절연 재료를 매립하는 단계는, 상기 관통 홀을 통해, 상기 도핑된 반도체막의 상하면 상, 및 상기 관통 홀의 내면 상에 블록 절연막을 형성하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 전하 축적막 상에 터널 절연막을 형성하는 단계를 더 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 영역에서, 상기 기판 상에 백 게이트 전극을 형성하는 단계; 및
    상기 백 게이트 전극의 상면에 오목부를 형성하는 단계
    를 더 포함하고,
    상기 관통 홀 및 상기 슬릿을 형성하는 단계에서,
    상기 슬릿의 일부는 상기 오목부의 중앙부의 바로 위 영역을 통과하도록 형성되고,
    인접하는 한 쌍의 상기 관통 홀은 상기 오목부의 양단부에 도달하도록 형성되는, 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 도핑된 반도체막은 붕소가 도핑된 실리콘으로 형성되고,
    상기 비-도핑된 반도체막은 비-도핑된 실리콘으로 형성되며,
    상기 절연 재료로서 실리콘 산화물이 사용되는, 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 제2 영역은 상기 제1 영역을 둘러싸는 프레임 형상의 영역인, 불휘발성 반도체 기억 장치의 제조 방법.
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