JP2012059966A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】信頼性が高い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にステップが設けられた階段状である積層体と、前記端部の上方から前記電極膜に接続されたコンタクトと、前記積層体の前記端部以外の部分に設けられ、前記積層体を積層方向に貫く半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、前記端部を前記積層方向に貫く貫通部材と、を備える。そして、前記貫通部材には、前記電荷蓄積層を形成する材料と同種の材料が含まれていない。
【選択図】図1
【解決手段】実施形態に係る半導体記憶装置は、電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にステップが設けられた階段状である積層体と、前記端部の上方から前記電極膜に接続されたコンタクトと、前記積層体の前記端部以外の部分に設けられ、前記積層体を積層方向に貫く半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、前記端部を前記積層方向に貫く貫通部材と、を備える。そして、前記貫通部材には、前記電荷蓄積層を形成する材料と同種の材料が含まれていない。
【選択図】図1
Description
本発明の実施形態は、概ね、半導体記憶装置及びその製造方法に関する。
従来、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを2次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
高集積化の限界をブレークスルーする技術として、メモリセルを積層して3次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。そこで、シリコン基板上にゲート電極と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成し、貫通ホールの側面上にブロック絶縁層、電荷蓄積膜、トンネル絶縁膜をこの順に堆積させて、更に貫通ホールの内部にシリコンピラーを埋設する技術が提案されている。
この一括加工型3次元積層メモリにおいては、各ゲート電極とシリコンピラーとの交差部分にメモリセルトランジスタが形成され、各ゲート電極及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積膜に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、ゲート電極の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
本発明の実施形態の目的は、信頼性が高い半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にステップが設けられた階段状である積層体と、前記端部の上方から前記電極膜に接続されたコンタクトと、前記積層体の前記端部以外の部分に設けられ、前記積層体を積層方向に貫く半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、前記端部を前記積層方向に貫く貫通部材と、を備える。そして、前記貫通部材には、前記電荷蓄積層を形成する材料と同種の材料が含まれていない。
実施形態に係る半導体記憶装置の製造方法は、導電層及び犠牲層を交互に積層して積層体を形成する工程と、前記積層体を積層方向に貫く柱状部材を形成する工程と、前記積層体の端部を前記積層方向に貫くダミーホールを形成する工程と、前記ダミーホールを介して、前記犠牲膜の一部を除去する工程と、前記犠牲膜の一部が除去された後の空間内及び前記ダミーホール内に絶縁材料を埋め込む工程と、前記積層体における前記端部以外の部分を前記積層方向に貫くメモリホールを形成する工程と、前記メモリホールを介して、前記犠牲膜の他の一部を除去する工程と、前記犠牲膜の前記他の一部が除去された後の空間に絶縁材料を埋め込む工程と、前記メモリホールの側面上に電荷蓄積層を形成する工程と、前記メモリホール内に半導体部材を形成する工程と、前記積層体の前記端部を前記電極膜毎にステップが形成された階段状に加工する工程と、前記端部を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜内に、各前記電極膜にそれぞれ接続されたコンタクトを形成する工程と、を備える。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図1(a)及び(b)は、本実施形態に係る半導体記憶装置を例示する断面図であり、
図2は、本実施形態に係る半導体記憶装置における積層体の端部を例示する平面図であり、
図3は、本実施形態に係る半導体記憶装置における積層体の端部を例示する斜視図であり、
図4は、本実施形態に係る半導体記憶装置における積層体のセル部を例示する斜視図であり、
図5は、本実施形態に係る半導体記憶装置における積層体のセル部を模式的に例示する断面図である。
なお、図を見やすくするために、各図は適宜簡略化して描かれている。例えば、電極膜の積層数は実際より少なく描かれており、また、必ずしも図間で整合していない。
図1(a)及び(b)は、本実施形態に係る半導体記憶装置を例示する断面図であり、
図2は、本実施形態に係る半導体記憶装置における積層体の端部を例示する平面図であり、
図3は、本実施形態に係る半導体記憶装置における積層体の端部を例示する斜視図であり、
図4は、本実施形態に係る半導体記憶装置における積層体のセル部を例示する斜視図であり、
図5は、本実施形態に係る半導体記憶装置における積層体のセル部を模式的に例示する断面図である。
なお、図を見やすくするために、各図は適宜簡略化して描かれている。例えば、電極膜の積層数は実際より少なく描かれており、また、必ずしも図間で整合していない。
図1(a)及び(b)に示すように、本実施形態に係る半導体記憶装置1(以下、単に「装置1」ともいう)においては、シリコン基板11が設けられている。シリコン基板11の上層部分には、STI(shallow trench isolation)12が選択的に形成されている。
以下、本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、シリコン基板11の上面に平行な方向であって相互に直交する2方向をX方向及びY方向とし、X方向及びY方向の双方に対して直交する方向、すなわち上下方向をZ方向とする。
シリコン基板11上にはシリコン酸化膜13が形成されており、その上に、導電性材料、例えば、リンがドープされたシリコン(リンドープドシリコン)からなるバックゲート電極14が設けられている。バックゲート電極14の上層部分には、Y方向に延びる直方体形状の凹部15が複数形成されており、凹部15の内面上には誘電率が低い絶縁膜、例えばシリコン酸化膜16が設けられている。また、バックゲート電極14上には、シリコン酸化膜17が設けられている。
シリコン酸化膜17上には、電極膜18及び絶縁膜19が交互に積層されて、積層体20が構成されている。電極膜18は、例えば24層積層されている。電極膜18は、ボロンが導入されたシリコン(ボロンドープドシリコン)からなり、各電極膜18はX方向に延びる複数本の帯状部分に分割されている。この帯状部分のそれぞれが、制御ゲートCGとなる。すなわち、制御ゲートCGは、Y方向及びZ方向に沿ってマトリクス状に配列されている。但し、1枚の電極膜18が分断された複数本の制御ゲートCGは、1本おきにX方向両端部において接続されている。すなわち、各電極膜18は、入れ子になった一対の櫛状(図示せず)に加工されている。また、絶縁膜19は、例えばシリコン酸化物によって形成されている。
積層体20は、その機能上、2種類の部分に分かれている。すなわち、積層体20のX方向両端部は端部20aとなっており、積層体20における端部20aを除く部分はセル部20bとなっている。
先ず、積層体20の端部20aについて説明する。
図1(a)、図2及び図3に示すように、端部20aは、主として積層体20の電極膜18にコンタクト45を接続するための部分である。なお、図2においては、コンタクト45が埋め込まれている層間絶縁膜及びそれより上方の構成物は、図示が省略されている。また、図3においては、積層体20の端部20aの外形のみを示している。
図1(a)、図2及び図3に示すように、端部20aは、主として積層体20の電極膜18にコンタクト45を接続するための部分である。なお、図2においては、コンタクト45が埋め込まれている層間絶縁膜及びそれより上方の構成物は、図示が省略されている。また、図3においては、積層体20の端部20aの外形のみを示している。
端部20aは、碁盤目の階段状に加工されている。この階段においては、電極膜18毎にステップが形成されている。そして、これらのステップは、碁盤目状に配列されている。例えば、図2及び図3に示す例では、ステップは5行5列のマトリクスに配列されており、Y方向に移動すると1段ずつ上り、X方向に移動すると5段ずつ上る。そして、各ステップには、上方から1本のコンタクト45が接近しており、各ステップにおいて最上段に配置された電極膜18に接続されている。また、コンタクト45が接続されたステップよりも上方のステップにはコンタクト44が接続されており、コンタクト45が接続されたステップよりも下方のステップにはコンタクト46が接続されている。すなわち、Z方向から見て、各ステップには各1本のコンタクト44〜46が配置されている。従って、Z方向から見て、コンタクト44〜46も碁盤目状のステップに対応して、マトリクス状に配列されている。
また、端部20aには、積層体20をその積層方向、すなわちZ方向に貫く柱状部材21が複数本設けられている。各柱状部材21の形状は、Z方向の長さが最も長く、次いでX方向の長さが長い短冊状である。Z方向から見て、柱状部材21は、4本のコンタクト45がなす矩形の中央を含むように配置されている。矩形の中央とは、例えば対角線の交点である。Z方向から見て、柱状部材21の内部にこの交点が位置していることが好ましい。但し、柱状部材21の位置はこれには限定されず、矩形をなす4本のコンタクトから概ね等距離の位置にあればよい。
更に、端部20aには、積層体20をZ方向に貫くダミーホールDHが形成されている。ダミーホールDHは、各柱状部材21のY方向両側に配置されている。例えば、下段のステップにおいては、各柱状部材21のY方向両側にそれぞれ1本のダミーホールDHが形成されている。上段のステップにおいては、各柱状部材21のY方向両側にそれぞれ2本のダミーホールが形成されている。その理由は、後述するプロセスの制約上、上段のステップほど加工マージンをより多くとる必要があり、Y方向の長さが長くなるためである。ダミーホールDH内には、絶縁膜19を形成する材料と同種の材料が埋め込まれており、例えば、シリコン酸化物30が埋め込まれている。シリコン酸化物30は、積層体20の端部20aをZ方向に貫く貫通部材を形成する。
更にまた、Z方向から見て、積層体20のY方向両側には、XZ面に平行な板状の柱状部材56が設けられている。柱状部材56は、柱状部材21と同様に、例えばシリコン酸化物によって形成されている。そして、柱状部材56の内側面に沿った位置にも、ダミーホールDHが形成されている。これらのダミーホールDHも、コンタクト45からなるべく遠い位置に配置されている。
次に、積層体20のセル部20bについて説明する。
図1(b)、図4及び図5に示すように、Y方向において隣り合う制御ゲートCG間には、例えばシリコン酸化物からなる柱状部材22が設けられている。柱状部材22の形状は、X方向及びZ方向に拡がる板状であり、積層体20を貫通している。また、Z方向において隣り合う制御ゲートCG間には、絶縁膜19が埋め込まれている。積層体20上にはシリコン酸化膜26が設けられており、その上には、ボロンドープドシリコンからなり、X方向に延びる選択ゲートSGが複数本設けられている。なお、図4においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略されている。
図1(b)、図4及び図5に示すように、Y方向において隣り合う制御ゲートCG間には、例えばシリコン酸化物からなる柱状部材22が設けられている。柱状部材22の形状は、X方向及びZ方向に拡がる板状であり、積層体20を貫通している。また、Z方向において隣り合う制御ゲートCG間には、絶縁膜19が埋め込まれている。積層体20上にはシリコン酸化膜26が設けられており、その上には、ボロンドープドシリコンからなり、X方向に延びる選択ゲートSGが複数本設けられている。なお、図4においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略されている。
そして、積層体20、シリコン酸化膜26及び選択ゲートSGには、Z方向に延びる複数本のメモリホールMHが形成されている。メモリホールMHはX方向及びY方向に沿ってマトリクス状に配列されており、選択ゲートSG、シリコン酸化膜26及び積層体20を貫いて、凹部15のY方向両端部に到達している。これにより、Y方向において隣り合う一対のメモリホールMHが、凹部15によって連通されて、1本のU字ホール31を構成している。各メモリホールMHの形状は例えば円柱形であり、各U字ホール31の形状はU字形である。また、各制御ゲートCGは、X方向に沿って配列された2列のメモリホールMHによって貫かれている。Y方向における凹部15の配列と制御ゲートCGの配列とは、配列周期が同じで位相が半周期分ずれているため、各制御ゲートCGを貫く2列のメモリホールMHの各列は、相互に異なるU字ホール31に属している。
図5に示すように、U字ホール31の内面上には、ブロック絶縁層35が設けられている。ブロック絶縁層35は、装置1の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない層であり、高誘電率材料、例えば、誘電率が後述の電荷蓄積層36を形成する材料の誘電率よりも高い材料によって形成されており、例えば、シリコン酸化物によって形成されている。ブロック絶縁層35は、メモリホールMHの内面上から各制御ゲートCGの上下面上に回り込んでおり、各制御ゲートCGの上下面を覆っている。ブロック絶縁層35のうち、制御ゲートCGの上下面上に回り込んだ部分が、絶縁膜19を構成する。
ブロック絶縁層35上には、電荷蓄積層36が設けられている。電荷蓄積層36は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層であり、例えばシリコン窒化物からなる層である。例えば、電荷蓄積層36はU字ホール31内のみに配置されており、Z方向において隣り合う制御ゲートCG間には侵入していない。
電荷蓄積層36上には、トンネル絶縁層37が設けられている。トンネル絶縁層37は、通常は絶縁性であるが、装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えば、シリコン酸化物によって形成されている。トンネル絶縁層37もU字ホール31内のみに配置されており、Z方向において隣り合う制御ゲートCG間には侵入していない。ブロック絶縁層35、電荷蓄積層36及びトンネル絶縁層37が積層されることにより、メモリ膜33が形成されている。また、前述の端部20aに形成されたダミーホールDH内には、メモリ膜33は設けられていない。従って、ダミーホールDH内には、シリコン窒化物からなる電荷蓄積層36も設けられていない。すなわち、ダミーホールDH内に埋め込まれた貫通部材には、電荷蓄積層36を形成する材料と同種の材料、例えばシリコン窒化物、は含まれていない。
U字ホール31内には、不純物、例えばリンが導入されたポリシリコンが埋め込まれており、U字ピラー38が形成されている。U字ピラー38の形状は、U字ホール31の形状を反映したU字形である。U字ピラー38はトンネル絶縁層37に接している。U字ピラー38のうち、メモリホールMH内に配置された部分がシリコンピラー39となっており、凹部15内に配置された部分が接続部材40となっている。シリコンピラー39の形状は、メモリホールMHの形状を反映した円柱形であり、接続部材40の形状は、凹部15の形状を反映した直方体状である。
次に、積層体20の周辺について説明する。
図1(a)及び(b)に示すように、階段状に加工された積層体20の端部20aの上方には、シリコン窒化膜41が設けられている。シリコン窒化膜41の形状は、積層体20の端部の形状を反映した階段状である。また、選択ゲートSG上及びシリコン窒化膜41上には、例えばシリコン酸化物からなる層間絶縁膜42が設けられており、積層体20を埋め込んでいる。
図1(a)及び(b)に示すように、階段状に加工された積層体20の端部20aの上方には、シリコン窒化膜41が設けられている。シリコン窒化膜41の形状は、積層体20の端部の形状を反映した階段状である。また、選択ゲートSG上及びシリコン窒化膜41上には、例えばシリコン酸化物からなる層間絶縁膜42が設けられており、積層体20を埋め込んでいる。
層間絶縁膜42内には、プラグ43、コンタクト44〜46が埋め込まれている。プラグ43はシリコンピラー39の直上域に配置されており、シリコンピラー39に接続されている。コンタクト44は、選択ゲートSGのX方向の一端部の直上域に配置されており、選択ゲートSGに接続されている。コンタクト45は、上述の如く、電極膜18(制御ゲートCG)のX方向の端部の直上域に配置されており、電極膜18に接続されている。コンタクト46は、バックゲート電極14に接続されている。
また、層間絶縁膜42内におけるプラグ43、コンタクト44〜46よりも上方の部分には、ソース線47、プラグ48、配線49及び50が埋め込まれている。ソース線47は、X方向に延びており、U字ピラー38に属する一対のシリコンピラー39のうちの一方にプラグ43を介して接続されている。プラグ48はU字ピラー38に属する一対のシリコンピラー39のうちの他方にプラグ43を介して接続されている。配線49及び50はY方向に延びており、それぞれ、コンタクト44及び45に接続されている。
層間絶縁膜42上には、Y方向に延びるビット線51が設けられており、プラグ48に接続されている。また、層間絶縁膜42上には、配線52が設けられており、プラグ53を介して配線49に接続されている。層間絶縁膜42上には、ビット線51及び配線52を埋め込むように、シリコン窒化膜54及び層間絶縁膜55が設けられており、所定の配線等が埋設されている。
装置1においては、制御ゲートCGとシリコンピラー39との交差部分にメモリセルトランジスタが形成され、選択ゲートSGとシリコンピラー39との交差部分に選択トランジスタが形成される。これにより、ビット線51とソース線47との間に、複数のメモリセルトランジスタが相互に直列に接続され、その両側に選択トランジスタが接続されたメモリストリングが構成される。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図6〜図25は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、各図の(a)及び(b)は、相互に直交する断面を示し、
図26(a)及び(b)は、図21に示す積層体の加工方法を模式的に例示する斜視図であり、(a)は1回目の加工を示し、(b)は2回目の加工を示している。
図6〜図25は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、各図の(a)及び(b)は、相互に直交する断面を示し、
図26(a)及び(b)は、図21に示す積層体の加工方法を模式的に例示する斜視図であり、(a)は1回目の加工を示し、(b)は2回目の加工を示している。
本実施形態に係る半導体記憶装置の製造方法は、概ね、下記(1)〜(6)の段階に分けることができる。
(1)ノンドープドシリコン層とボロンドープドシリコン層とを交互に積層させて、積層体を形成する(図6)。
(2)積層体中に柱状部材を形成する(図7〜図9)。
(3)積層体の端部にダミーホールを形成し、ダミーホールを介して積層体の端部からノンドープドシリコン層を除去し、シリコン酸化物を埋め込む(図10〜図13)。
(4)積層体のセル部にメモリホールを形成し、メモリホールを介してセル部からノンドープドシリコン層を除去し、メモリ膜及びシリコンピラーを埋め込むことにより、メモリセルを形成する(図14〜図19)。
(5)積層体の端部を階段状に加工する(図20、図21)。
(6)コンタクト及び配線を形成する(図22〜図25)。
(1)ノンドープドシリコン層とボロンドープドシリコン層とを交互に積層させて、積層体を形成する(図6)。
(2)積層体中に柱状部材を形成する(図7〜図9)。
(3)積層体の端部にダミーホールを形成し、ダミーホールを介して積層体の端部からノンドープドシリコン層を除去し、シリコン酸化物を埋め込む(図10〜図13)。
(4)積層体のセル部にメモリホールを形成し、メモリホールを介してセル部からノンドープドシリコン層を除去し、メモリ膜及びシリコンピラーを埋め込むことにより、メモリセルを形成する(図14〜図19)。
(5)積層体の端部を階段状に加工する(図20、図21)。
(6)コンタクト及び配線を形成する(図22〜図25)。
なお、上記(4)のメモリセルを形成する段階は、上記(2)の柱状部材を形成する段階と上記(6)のコンタクト等を形成する段階の間であれば、任意のタイミングで実施することができる。すなわち、上記(2)と上記(3)の間に実施してもよく、上記(5)と上記(6)の間に実施してもよい。本実施形態においては、上記(1)〜(6)をこの順に実施する例について説明する。
先ず、図6(a)及び(b)に示すように、シリコン基板11を用意する。そして、シリコン基板11の上層部分にSTI12を選択的に形成する。次に、シリコン基板11の上面上にシリコン酸化膜13を形成する。次に、リンがドープされたポリシリコンからなる膜を成膜し、パターニングすることにより、バックゲート電極14を形成する。次に、フォトリソグラフィ法により、バックゲート電極14の上面にY方向を長手方向とする直方体形状の凹部15を形成する。凹部15は、X方向及びY方向に沿ってマトリクス状に配列するように、複数の領域に形成する。
次に、凹部15の内面上にシリコン酸化膜16を形成する。次に、不純物が導入されていないシリコン(ノンドープドシリコン)を全面に堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極14の上面上から除去すると共に、凹部15内に残留させる。この結果、バックゲート電極14の上面における凹部15間の領域が露出すると共に、凹部15内にノンドープドシリコン材71が埋め込まれる。
次に、バックゲート電極14上の全面にシリコン酸化膜17を成膜する。シリコン酸化膜17の膜厚は、バックゲート電極14と、後の工程においてシリコン酸化膜17上に形成される制御ゲートCG(図1参照)のうち、最下段の制御ゲートCGとの間で耐圧が確保できる程度の膜厚とする。
次に、例えばCVD(chemical vapor deposition:化学気相成長)法により、ボロンをドープしたシリコンを堆積させることによって、導電層としてのボロンドープドシリコン層72を形成する。ボロンドープドシリコン層72は、装置1の完成後に電極膜18となる層であるため、その厚さは装置1の制御ゲートCGとしての機能を発揮できる程度の厚さとする。次に、例えばCVD法により、ノンドープのシリコンを堆積させることによって、犠牲層としてのノンドープドシリコン層73を形成する。ノンドープドシリコン層73の厚さは、電極膜18間の耐圧を確保できる絶縁膜の厚さに相当する厚さとする。
以後同様に、ボロンドープドシリコン層72及びノンドープドシリコン層73を交互に積層させて、積層体20を形成する。ボロンドープドシリコン層72の積層数は例えば24層とし、積層体20の最上層はボロンドープドシリコン層72とする。その後、積層体20上にシリコン酸化膜26を形成し、その上に、例えばBSG(boron silicate glass:ボロン添加シリコン酸化物)からなるマスク膜74を成膜する。
次に、図7(a)及び(b)に示すように、マスク膜74をフォトリソグラフィ及びRIE(reactive ion etching:反応性イオンエッチング)によってパターニングし、柱状部材21、22及び56(図1及び図2参照)を形成する予定の領域に、スリット74aを形成する。このとき、柱状部材21に対応するスリット74aは、コンタクト44〜46のうち、4本のコンタクトが形成される予定の領域を頂点とする矩形の中央を含むように形成する。また、柱状部材22に対応するスリット74aは、凹部15の直上域を通過してX方向に延びるように形成する。更に、柱状部材56に対応するスリット74aは、Z方向から見て、完成後の装置1において1つの積層体20として区画される予定の領域を囲むように、枠状に形成する。
次に、図8(a)及び(b)に示すように、マスク膜74(図7参照)をマスクとしてRIEを施し、積層体20にスリット23を形成する。スリット23はスリット74aの直下域に形成され、積層体20をZ方向に貫通する。その後、マスク膜74を除去する。
次に、図9(a)及び(b)に示すように、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料はスリット23内にも埋め込まれる。その後、全面エッチングを施して、積層体20の上面上から絶縁材料を除去すると共に、スリット23内に残留させる。これにより、スリット23内に、シリコン酸化物からなる柱状部材21(図2参照)、22及び56が形成される。
次に、図10(a)及び(b)に示すように、シリコン酸化膜26上にBSGからなるマスク膜75を形成し、フォトリソグラフィ及びエッチングにより、ダミーホールDH(図1参照)が形成される予定の領域に貫通孔75aを形成する。このとき、一部の貫通孔75aは各柱状部材21のY方向両側に形成し、他の貫通孔75aは柱状部材56の内側面に沿って形成する。
次に、図11(a)及び(b)に示すように、マスク膜75(図10参照)をマスクとしてRIEを施し、積層体20の端部20aに、積層体20をZ方向に貫通するダミーホールDHを形成する。その後、マスク膜75を除去する。
次に、図12(a)及び(b)に示すように、ダミーホールDHを介してウェットエッチングを行い、ノンドープドシリコン層73の一部を除去する。このウェットエッチングは、例えば、アルカリ性のエッチング液を用いて行う。これにより、ノンドープドシリコン層73のうち、積層体20の端部20aに配置されている部分が除去される。このとき、端部20aにおけるボロンドープドシリコン層72は、柱状部材21(図2参照)及び56によって支持される。
次に、図13(a)及び(b)に示すように、全面にシリコン酸化物を堆積させる。これにより、シリコン酸化物30が、ノンドープドシリコン層73の一部が除去された後の空間にダミーホールDHを介して侵入すると共に、ダミーホールDH内にも埋め込まれる。ノンドープドシリコン層73の一部が除去された後の空間に侵入したシリコン酸化物30は、絶縁膜19を形成する。次に、シリコン酸化膜26上にボロンドープドポリシリコン膜76を成膜し、その上に例えばシリコン酸化物からなる層間絶縁膜77を成膜する。
次に、図14(a)及び(b)に示すように、層間絶縁膜77上にマスク膜78を形成する。次に、フォトリソグラフィ及びエッチングによりマスク膜78及び層間絶縁膜77をパターニングして、メモリホールMH(図1参照)を形成する予定の領域に貫通孔78a及び77aを形成する。
次に、図15(a)及び(b)に示すように、マスク膜78(図14参照)をマスクとしてRIEによりを施すことにより、ボロンドープドポリシリコン膜76、シリコン酸化膜26及び積層体20を貫通するように、Z方向に延びる複数本のメモリホールMHを形成する。メモリホールMHはX方向及びY方向に沿ってマトリクス状に配列させ、Y方向において隣り合う一対のメモリホールMHを、凹部15のY方向両端部に到達させる。これにより、1つの凹部15の両端に一対のメモリホールMHが連通されて、U字ホール31が形成される。但し、この時点では、凹部15内にノンドープドシリコン材71が埋め込まれている。その後、マスク膜78を除去する。
次に、図16(a)及び(b)に示すように、メモリホールMHを介してウェットエッチングを行う。このウェットエッチングは、例えば、アルカリ性のエッチング液を用いて行う。これにより、凹部15内のノンドープドシリコン材71(図15(b)参照)が除去されると共に、ノンドープドシリコン層73(図15(b)参照)の一部が除去される。ノンドープドシリコン層73のエッチングは、メモリホールMHを起点として開始され、ノンドープドシリコン層73のうち、積層体20のセル部20bに配置された部分が除去される。このとき、セル部20bにおけるボロンドープドシリコン層72は、柱状部材22及び56によって支持される。
次に、図17(a)及び(b)並びに図5に示すように、例えば、ALD(atomic layer deposition:原子層堆積)法により、シリコン酸化物を堆積させる。このシリコン酸化物はU字ホール31内に侵入し、U字ホール31の内面上にブロック絶縁層35を形成する。このとき、シリコン酸化物は、メモリホールMHを介して、ノンドープドシリコン層73が除去された後の空間内にも侵入し、ボロンドープドシリコン層72の上下面上に堆積される。ボロンドープドシリコン層72の上下面上に堆積されたシリコン酸化物は、ボロンドープドシリコン層72間に埋め込まれ、絶縁膜19を形成する。また、エッチングされずに残留したボロンドープドシリコン層72は、電極膜18となる。
次に、図18(a)及び(b)並びに図5に示すように、全面にシリコン窒化物を堆積させる。これにより、ブロック絶縁層35上に電荷蓄積層36が形成される。このとき、電極膜18間はブロック絶縁層35によって埋め込まれているため、電荷蓄積層36は電極膜18間の空間内には侵入せず、U字ホール31内のみに形成される。また、端部20aに形成されたダミーホールDH内には既にシリコン酸化物30が埋め込まれており、ボロンドープドポリシリコン膜76及び層間絶縁膜77によって覆われているため、ダミーホールDH内にシリコン窒化物が侵入することはなく、従って、電荷蓄積層36が形成されることもない。次に、全面シリコン酸化物を堆積させる。これにより、電荷蓄積層36上にトンネル絶縁層37が形成される。ブロック絶縁層35、電荷蓄積層36及びトンネル絶縁層37により、メモリ膜33が形成される。
次に、U字ピラー31内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、U字ピラー31内にU字ピラー38が形成される。U字ピラー38のうち、メモリホールMH内に配置された部分がZ方向に延びるシリコンピラー39となり、凹部15内に配置された部分がY方向に延びる接続部材40となる。その後、全面にエッチングを施し、層間絶縁膜77上に堆積されたポリシリコン及びメモリ膜33を除去し、層間絶縁膜77の上面を露出させる。
次に、図19(a)及び(b)に示すように、シリコンピラー39の上部に対して不純物をイオン注入する。これにより、シリコンピラー39における層間絶縁膜77内に埋め込まれた部分の上部が、プラグ43となる。
次に、図20(a)及び(b)に示すように、層間絶縁膜77上における積層体20のセル部20bの直上域に、レジスト膜(図示せず)を形成する。次に、このレジスト膜をマスクとしてエッチングを施し、積層体20の端部20aの直上域から、層間絶縁膜77、ボロンドープドシリコン膜76及びシリコン酸化膜26を除去する。その後、レジスト膜を除去する。
次に、図21(a)及び(b)に示すように、積層体20上にレジスト膜81及び82(図26参照)を形成し、このレジスト膜のスリミングと、このレジスト膜をマスクとしたエッチングとを交互に行い、積層体20の端部20aを碁盤目の階段状に加工する。このとき、図26(a)及び(b)に示すように、端部20aの加工は2回に分けて行う。なお、図26(a)及び(b)においては、端部20aはその外形のみを示している。
先ず、図26(a)に示すように、積層体20上にレジスト膜81を形成して、1回目の加工を行う。1回目の加工のスリミング工程においては、端部20aの直上域において、レジスト膜81の端縁がY方向に移動するように、レジスト膜81をアッシングしてその体積を減少させる。そして、エッチング工程においては、レジスト膜81をマスクとして、1回のエッチング工程で各1層の電極膜18及び絶縁膜19を除去する。これにより、Y方向に沿って、電極膜18が1層ずつ増加又は減少するように、端部20aが加工される。このスリミング工程及びエッチング工程を、例えば4回繰り返す。
次に、図26(b)に示すように、積層体20上にレジスト膜82を形成して、2回目の加工を行う。2回目の加工のスリミング工程においては、端部20aの直上域において、レジスト膜82の端縁がX方向に移動するように、レジスト膜82をアッシングしてその体積を減少させる。そして、エッチング工程においては、レジスト膜82をマスクとして、1回のエッチング工程で例えば5層の電極膜18及び絶縁膜19を除去する。これにより、X方向に沿って、電極膜18が5層ずつ増加又は減少するように、端部20aが加工される。
このようにして、端部20aに碁盤目状の階段が形成される。このとき、積層体20の除去される部分に埋め込まれた柱状部材21及びシリコン酸化物30も、絶縁膜19と共に除去される。また、枠状の柱状部材56(図20(a)参照)におけるY方向に延びる部分も、絶縁膜19と共に除去される。
次に、図22(a)及び(b)に示すように、全面にシリコン窒化膜41を形成し、その上に層間絶縁膜83を形成する。次に、シリコン窒化膜41をストッパとしてCMP(Chemical Mechanical Polishing:化学的機械研磨)を施して、シリコン窒化膜41を露出させる。これにより、積層体20の端部20aが層間絶縁膜83によって埋め込まれる。
次に、図23(a)及び(b)に示すように、アッシングを行って、積層体20の上面上からシリコン窒化膜41を除去する。次に、フォトリソグラフィ及びエッチングを行い、層間絶縁膜77及びボロンドープドポリシリコン膜76におけるセル部22bの直上域に配置された部分の内部に、X方向に延びるスリット79を複数本形成する。このとき、スリット79は、X方向に配列された複数のメモリホールMHからなる列間に形成する。スリット79は、1本おきに柱状部材22の直上域に配置される。これにより、ボロンドープドポリシリコン膜76が、X方向に配列された複数のメモリホールMHからなる列毎に分断され、X方向に延びる複数本の選択ゲートSGとなる。
次に、図24(a)及び(b)に示すように、全面にシリコン酸化物84を堆積させる。このとき、スリット79内にもシリコン酸化物84が埋め込まれる。
次に、図25(a)及び(b)に示すように、選択ゲートSGに到達するように、端部20aの直上域において、層間絶縁膜77内にコンタクトホール80aを形成する。このとき同時に、シリコン窒化膜41をストッパとして、層間絶縁膜83内にコンタクトホール80b及び80cも形成する。コンタクトホール80bは各段の電極膜18に到達するように形成し、コンタクトホール80cはバックゲート電極14に到達するように形成する。
次に、図1(a)及び(b)に示すように、コンタクトホール80a、80b、80c(図25参照)内に例えばタングステン等の導電性材料を埋め込むことにより、それぞれ、コンタクト44、45、46を形成すると共に、通常の方法により、ソース線47、プラグ48、配線49及び50、プラグ53、ビット線51、配線52を形成する。その後、シリコン窒化膜54及び層間絶縁膜55を形成し、所定の配線等を形成する。このようにして、本実施形態に係る半導体記憶装置1が製造される。なお、上述の層間絶縁膜77及び83、シリコン酸化物84等は、完成後の装置1において層間絶縁膜42を構成する。
次に、本実施形態の作用効果について説明する。
本実施形態においては、シリコン基板11上にボロンドープドシリコン層72及びノンドープドシリコン層73を交互に積層させて積層体20を形成し(図6参照)、その後、積層体20のセル部20bにメモリホールMHを形成している(図15参照)。このように、積層体20にメモリホールMHを形成する際には、積層体20はボロンドープドシリコン層72及びノンドープドシリコン層73のみによって構成されており、シリコン酸化膜等のエッチングが困難な膜が存在しない。このため、メモリホールMHの内面をほぼ垂直に形成することができ、メモリホールMHの下部が上部と比べて細くなることがない。これにより、メモリホールMHの先細りを見込んで上部の直径を大きく形成しておく必要がなく、装置1の小型化を図ることができる。また、積層体20の上部に形成されるメモリセルトランジスタと下部に形成されるメモリセルトランジスタとで、メモリホールMHの直径をほぼ等しくすることができるため、メモリセルトランジスタの特性を均一化し、信頼性を高めることができる。
本実施形態においては、シリコン基板11上にボロンドープドシリコン層72及びノンドープドシリコン層73を交互に積層させて積層体20を形成し(図6参照)、その後、積層体20のセル部20bにメモリホールMHを形成している(図15参照)。このように、積層体20にメモリホールMHを形成する際には、積層体20はボロンドープドシリコン層72及びノンドープドシリコン層73のみによって構成されており、シリコン酸化膜等のエッチングが困難な膜が存在しない。このため、メモリホールMHの内面をほぼ垂直に形成することができ、メモリホールMHの下部が上部と比べて細くなることがない。これにより、メモリホールMHの先細りを見込んで上部の直径を大きく形成しておく必要がなく、装置1の小型化を図ることができる。また、積層体20の上部に形成されるメモリセルトランジスタと下部に形成されるメモリセルトランジスタとで、メモリホールMHの直径をほぼ等しくすることができるため、メモリセルトランジスタの特性を均一化し、信頼性を高めることができる。
また、本実施形態においては、図13に示す工程において、積層体20の端部20aからノンドープドシリコン層73を除去し、シリコン酸化物30を埋め込んでいる。このため、図25に示すコンタクトホールを形成する工程においては、ボロンドープドシリコンからなる電極膜18の間に、シリコン酸化物からなる絶縁膜19が設けられている。このため、シリコン酸化物に合わせた条件でエッチングすることにより、エッチングを電極膜18で止めることが容易になる。なお、仮に、端部20aにノンドープドシリコン層73とボロンドープドシリコン層72とが積層された状態でコンタクトホールを形成すると、コンタクトホールの終端制御が困難となり、装置1の信頼性が低下する。また、本実施形態においては、積層体20の端部20aにダミーホールDHを形成することにより、上述のノンドープドシリコン層73の除去及びシリコン酸化物30の埋め込みが容易になる。
そして、本実施形態においては、ダミーホールDHとメモリホールMHを別の工程において形成している(図11及び図15参照)。そして、ダミーホールDH内にはシリコン酸化物30を埋め込み(図13参照)、メモリホールMH内にはブロック絶縁層35、電荷蓄積層36、トンネル絶縁層37及びシリコンピラー39を埋め込んでいる(図17及び図18参照)。このため、ダミーホールDH内には、電荷蓄積層36が形成されない。
上述の如く、電荷蓄積層36は電荷を蓄積する能力がある材料によって形成する必要があるが、電極膜18及び絶縁膜19に電荷が蓄積されることは好ましくないため、電荷蓄積層36は電極膜18及び絶縁膜19とは異なる材料によって形成する必要がある。従って、仮に、ダミーホールDH内に電荷蓄積層36が形成されていると、図21に示す端部20aを階段状に加工する工程において、電極膜18をエッチングするエッチング条件によっても、絶縁膜19をエッチングするエッチング条件によっても、ダミーホールDH内に形成された電荷蓄積層36をエッチングすることができず、端部20a上に電荷蓄積層36が残ってしまう。そして、この残留した電荷蓄積層36がダストとなり、装置1の信頼性を低下させてしまう。例えば、電荷蓄積層36に由来するダストが以後のエッチングの際にマスクとなり、エッチングの加工精度を低下させてしまう。
これに対して、本実施形態においては、ダミーホールDH内に電荷蓄積層36が形成されないため、電荷蓄積層36に由来してダストが発生することがない。ダミーホールDH内にはシリコン酸化物30が埋め込まれているが、シリコン酸化物30は同じシリコン酸化物からなる絶縁膜19をエッチングする際に一緒にエッチングされるため、ダストとなりにくい。この結果、信頼性が高い半導体記憶装置1を製造することができる。
また、本実施形態においては、図26に示す方法により、積層体20の端部20aを碁盤目状の階段に加工している。これにより、端部20aの加工に用いるレジスト膜の膜厚を抑えつつ、ステップ数を多くすることができる。階段を碁盤目状に形成し、各ステップに1本のコンタクトを接続すると、Z方向から見て、コンタクトはマトリクス状に配列される。そして、本実施形態においては、柱状部材21を4本のコンタクトがなす矩形の中央に形成している。これにより、コンタクトと柱状部材21との最短距離を一定値以上として信頼性を担保した上で、コンタクト及び柱状部材21の配置密度を高め、装置1の高集積化を図ることができる。
更に、本実施形態においては、ダミーホールDHが柱状部材21の両側に配置されている。これにより、図12に示す工程において、柱状部材21に妨げられることなく、ノンドープドシリコン層73の広い部分をウェットエッチングによって除去することができる。また、ダミーホールDHを柱状部材21の近傍に配置することにより、ダミーホールDHとコンタクトとの距離を大きくすることができる。これにより、ダミーホールDHとコンタクトとの最短距離を一定値以上に確保した上で、装置1の高集積化を図ることができる。
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態及びその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
以上説明した実施形態によれば、信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
1:半導体記憶装置、11:シリコン基板、12:STI、13:シリコン酸化膜、14:バックゲート電極、15:凹部、16、17:シリコン酸化膜、18:電極膜、19:絶縁膜、20:積層体、20a:端部、20b:セル部、21、22:柱状部材、23:スリット、26:シリコン酸化膜、30:シリコン酸化物、31:U字ホール、33:メモリ膜、35:ブロック絶縁層、36:電荷蓄積層、37:トンネル絶縁層、38:U字ピラー、39:シリコンピラー、40:接続部材、41:シリコン窒化膜、42:層間絶縁膜、43:プラグ、44、45、46:コンタクト、47:ソース線、48:プラグ、49、50:配線、51:ビット線、52:配線、53:プラグ、54:シリコン窒化膜、55:層間絶縁膜、56:柱状部材、71:ノンドープドシリコン材、72:ボロンドープドシリコン層、73:ノンドープドシリコン層、74:マスク膜、74a:スリット、75:マスク膜、75a:貫通孔、76:ボロンドープドポリシリコン膜、77:層間絶縁膜、77a:貫通孔、78:マスク膜、78a:貫通孔、79:スリット、80a、80b、80c:コンタクトホール、81、82:レジスト膜、83:層間絶縁膜、84:シリコン酸化物、CG:制御ゲート、DH:ダミーホール、MH:メモリホール、SG:選択ゲート
Claims (6)
- 電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にステップが設けられた階段状である積層体と、
前記端部の上方から前記電極膜に接続されたコンタクトと、
前記積層体の前記端部以外の部分に設けられ、前記積層体を積層方向に貫く半導体部材と、
前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、
前記端部を前記積層方向に貫く貫通部材と、
を備え、
前記貫通部材には、前記電荷蓄積層を形成する材料と同種の材料が含まれていないことを特徴とする半導体記憶装置。 - 前記積層体を前記積層方向に貫く柱状部材をさらに備え、
前記積層方向から見て、複数本の前記コンタクトがマトリクス状に配列されており、前記柱状部材は、4本の前記コンタクトがなす矩形の中央を含むように配置されていることを特徴とする請求項1記載の半導体記憶装置。 - 前記積層方向から見て、前記ダミーホールは前記柱状部材の両側に配置されていることを特徴とする請求項2記載の半導体記憶装置。
- 前記ダミーホール内に、前記絶縁膜を形成する材料と同種の材料が埋め込まれていることを特徴とする請求項1〜3のいずれか1つに記載の半導体記憶装置。
- 前記電荷蓄積層はシリコン窒化物からなることを特徴とする請求項1〜4のいずれか1つに記載の半導体記憶装置。
- 導電層及び犠牲層を交互に積層して積層体を形成する工程と、
前記積層体を積層方向に貫く柱状部材を形成する工程と、
前記積層体の端部を前記積層方向に貫くダミーホールを形成する工程と、
前記ダミーホールを介して、前記犠牲膜の一部を除去する工程と、
前記犠牲膜の一部が除去された後の空間内及び前記ダミーホール内に絶縁材料を埋め込む工程と、
前記積層体における前記端部以外の部分を前記積層方向に貫くメモリホールを形成する工程と、
前記メモリホールを介して、前記犠牲膜の他の一部を除去する工程と、
前記犠牲膜の前記他の一部が除去された後の空間に絶縁材料を埋め込む工程と、
前記メモリホールの側面上に電荷蓄積層を形成する工程と、
前記メモリホール内に半導体部材を形成する工程と、
前記積層体の前記端部を前記電極膜毎にステップが形成された階段状に加工する工程と、
前記端部を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜内に、各前記電極膜にそれぞれ接続されたコンタクトを形成する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
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