JP2009238874A - 半導体メモリ及びその製造方法 - Google Patents
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Abstract
【課題】セルを3次元配置することでビット密度を向上させることができる半導体メモリ及びその製造方法を提供する。
【解決手段】半導体メモリ1において、シリコン基板11上に複数枚のゲート電極膜21を設ける。ゲート電極膜21は、シリコン基板11の上面に対して平行な一方向(X方向)に沿って配列する。各ゲート電極膜21の形状は格子状の板状であり、X方向から見て複数の貫通孔22がマトリクス状に形成されている。また、複数枚のゲート電極膜21の貫通孔22を貫通してX方向に延びるように、複数本のシリコンビーム23を設ける。更に、ゲート電極膜21とシリコンビーム23との間に、電荷蓄積層を含むONO膜24を設ける。
【選択図】図1
【解決手段】半導体メモリ1において、シリコン基板11上に複数枚のゲート電極膜21を設ける。ゲート電極膜21は、シリコン基板11の上面に対して平行な一方向(X方向)に沿って配列する。各ゲート電極膜21の形状は格子状の板状であり、X方向から見て複数の貫通孔22がマトリクス状に形成されている。また、複数枚のゲート電極膜21の貫通孔22を貫通してX方向に延びるように、複数本のシリコンビーム23を設ける。更に、ゲート電極膜21とシリコンビーム23との間に、電荷蓄積層を含むONO膜24を設ける。
【選択図】図1
Description
本発明は、半導体メモリ及びその製造方法に関し、特に、メモリセルが3次元的に配列された半導体メモリ及びその製造方法に関する。
フラッシュメモリは大容量データ格納用として、携帯電話、デジタルスチルカメラ、USB(Universal Serial Bus)メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビットあたりの製造コストの削減によって更に市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たなる市場を発掘するという好循環を実現している。
特にNANDフラッシュメモリは、複数のアクティブエリア(以下、「AA」ともいう)がゲートコンダクタ(以下、「GC」ともいう)を共有することで、最小加工寸法をFとするときセル面積が4F2となる実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。NANDフラッシュメモリは、このような微細化に伴うビットあたりの価格低減により、上記USBメモリ、シリコンオーディオ等のストレージ用途に広く用いられるようになってきており、今後はHDD(Hard Disk Drive:ハードディスクドライブ)等のメインメモリに対する置き換えが進むと予測されている。そのため、近年NANDフラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも70nm以下に達している。微細化に伴い技術的難度も急激に高まってきてはいるものの、今後も1.5年ごとにセル面積が約1/2になる急激な微細化の進展が要求されている。
しかし、今後もフラッシュメモリの微細化を進めていくためには、多くの課題がある。以下に課題を列挙する。
(1)急激な微細化に、リソグラフィ技術の開発が追随できない。現状、既にリソグラフィ装置の発売即量産開始という状況になっており、今後リソグラフィ技術は現状維持のままで集積度を上げていくことが求められている、
(2)微細化に伴い、素子の寸法が小さくなるために、ショートチャネル効果やナローチャネル効果が急激に顕著になり、不揮発性メモリの信頼性確保、高速動作が世代毎に困難になってきている。
(3)微細化に伴い、素子の寸法が小さくなるため、今後原子数の統計的ばらつき等が素子特性、あるいは素子特性のばらつきを悪化させることが予測される。
上記(1)〜(3)の課題により、単純な水平面内での微細化による高集積度化のみに頼っては、今後継続的に集積度を向上させていくことは困難になる可能性が高い。
(1)急激な微細化に、リソグラフィ技術の開発が追随できない。現状、既にリソグラフィ装置の発売即量産開始という状況になっており、今後リソグラフィ技術は現状維持のままで集積度を上げていくことが求められている、
(2)微細化に伴い、素子の寸法が小さくなるために、ショートチャネル効果やナローチャネル効果が急激に顕著になり、不揮発性メモリの信頼性確保、高速動作が世代毎に困難になってきている。
(3)微細化に伴い、素子の寸法が小さくなるため、今後原子数の統計的ばらつき等が素子特性、あるいは素子特性のばらつきを悪化させることが予測される。
上記(1)〜(3)の課題により、単純な水平面内での微細化による高集積度化のみに頼っては、今後継続的に集積度を向上させていくことは困難になる可能性が高い。
そのため、リソグラフィ技術の微細化に全面的に頼らなくても、メモリ素子の高集積化を実現できる半導体メモリの構造として、積層型メモリが検討されている(例えば、特許文献1参照。)。特許文献1には、複数のメモリ層を順次積み上げていく方法が開示されている。しかし、この技術においては、メモリ層を一層毎の積み上げ方式で形成していくために、メモリ層の層数を増やしていくと、それに伴って製造工程数も増加し、製造コストも増加するため、ビット当たりの製造コストがあまり低減しないという問題がある。
このような課題を克服するために、BiCS(Bit Cost Scalable Memory)と命名された新たな積層型フラッシュメモリが提案されている(特許文献2及び非特許文献1参照。)。これは、基板上に絶縁膜と電極膜とを交互に積層した後、一括で貫通孔を形成し、この貫通孔の側面上に電荷を保持する電荷蓄積層を形成し、貫通孔の内部に柱状電極を埋め込むというものである。これにより、各柱状電極と電極膜との交差部分に、メモリセルが3次元的に配列される。そして、最上層の電極膜上に一方向に延びる複数本の選択ゲート線を設け、その上方に他方向に延びる複数本のビット線を設けて柱状電極の上端部に接続することにより、任意の柱状電極が選択可能となる。一方、各電極膜を相互に異なるワード配線に接続することにより、任意の電極膜が選択可能となる。この結果、任意のメモリセルを選択して、データの書き込み、読み出しを行うことができる。
このBiCSの技術によれば、上述の特許文献1に記載された積層型メモリと比べて、AAやGCのような微細なリソグラフィ工程が積層数によらず一工程ずつしか存在しないため、積層数を増やすほどビットあたりの製造コストが低下する(Bit Cost Scalable)というメリットがある。また、BiCSのセルトランジスタは、ピラー状のシリコンチャネルをゲート電極が完全に取り巻くSGT(Surrounding Gate Transistor:サラウンディングゲートトランジスタ)となっている。SGTはチャネルに対する支配力が強く、短チャネル効果を抑制することができ、多値化が容易であるという特徴がある。
しかしながら、BiCSにおいては、アレイ状に配列された任意のピラー状のチャネルシリコンを選択するために、選択ゲートを平面内で縞状に配設する必要があるなど、平面構造がやや複雑となる。このため、従来の平面型NANDフラッシュメモリと比較してセルあたりの面積が大きくなってしまい、積層数の割にはビットあたりのコストが低減しないという課題がある。
本発明の目的は、セルを3次元配置することでビット密度を向上させることができる半導体メモリ及びその製造方法を提供することである。
本発明の一態様によれば、基板と、前記基板上に設けられ、前記基板の上面に対して平行な一方向に沿って配列され、前記一方向から見て複数の貫通孔が形成された複数枚のゲート電極膜と、前記複数枚のゲート電極膜の前記貫通孔を貫通して前記一方向に延びる複数本の半導体ビームと、前記ゲート電極膜と前記半導体ビームとの間に設けられた電荷蓄積層と、を備えたことを特徴とする半導体メモリが提供される。
本発明の他の一態様によれば、基板上に、それぞれ複数の絶縁膜及び半導体膜を交互に積層して積層体を形成する工程と、前記積層体を前記基板の上面に対して平行な第1方向に分断することにより、分断された前記半導体膜からなり、前記基板の上面に対して平行で且つ前記第1方向に対して直交する第2方向に延びる複数本の半導体ビームを形成する工程と、前記分断された積層体間に、前記第2方向に沿って断続的に絶縁体を設ける工程と、前記分断された積層体及び前記絶縁体に囲まれた隙間を介してエッチングを行うことにより、前記絶縁膜における前記隙間に挟まれた部分を除去する工程と、前記半導体ビームの露出面上に電荷蓄積層を形成する工程と、前記絶縁膜の残留部分、前記絶縁体及び前記半導体ビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、を備えたことを特徴とする半導体メモリの製造方法が提供される。
本発明の更に他の一態様によれば、基板上に、それぞれ複数のシリコンゲルマニウム膜及びシリコン膜を交互にエピタキシャル成長させて積層体を形成する工程と、前記積層体を前記基板の上面に対して平行な第1方向に分断することにより、分断された前記シリコン膜からなり、前記基板の上面に対して平行で且つ前記第1方向に対して直交する第2方向に延びる複数本のシリコンビームを形成する工程と、前記シリコンゲルマニウム膜を除去して前記シリコンビームを露出させる工程と、前記シリコンビーム間に絶縁体を埋め込む工程と、前記絶縁体における前記第1方向に配列されたシリコンビーム間の部分に、前記第2方向に沿って配列された複数のトレンチを形成する工程と、前記トレンチを介してエッチングを行うことにより、前記絶縁体における上下に配列された前記シリコンビームに挟まれた部分であって、前記トレンチに挟まれた部分を除去する工程と、前記シリコンビームの露出面上に電荷蓄積層を形成する工程と、前記絶縁体の残留部分及び前記シリコンビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、を備えたことを特徴とする半導体メモリの製造方法が提供される。
本発明の更に他の一態様によれば、基板上に、それぞれ複数のシリコンゲルマニウム膜及びシリコン膜を交互にエピタキシャル成長させて第1積層体を形成する工程と、前記シリコンゲルマニウム膜を除去する工程と、前記シリコン膜を熱酸化させて、前記シリコン膜間にシリコン熱酸化膜を形成することにより、前記シリコン膜及び前記シリコン熱酸化膜が交互に積層された第2積層体を形成する工程と、前記第2積層体を前記基板の上面に対して平行な第1方向に分断することにより、分断された前記シリコン膜からなり、前記基板の上面に対して平行で且つ前記第1方向に対して直交する第2方向に延びる複数本のシリコンビームを形成する工程と、前記分断された第2積層体間に、前記第2方向に沿って断続的に絶縁体を設ける工程と、前記分断された第2積層体及び前記絶縁体に囲まれた隙間を介してエッチングを行うことにより、前記シリコン熱酸化膜における前記隙間に挟まれた部分を除去する工程と、前記シリコンビームの露出面上に電荷蓄積層を形成する工程と、前記シリコン熱酸化膜の残留部分、前記絶縁体及び前記シリコンビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、を備えたことを特徴とする半導体メモリの製造方法が提供される。
本発明によれば、セルを3次元配置することでビット密度を向上させることができる半導体メモリ及びその製造方法を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第1の実施形態について説明する。
本実施形態は半導体メモリの実施形態であり、特に、不揮発性半導体メモリの実施形態である。
先ず、本発明の第1の実施形態について説明する。
本実施形態は半導体メモリの実施形態であり、特に、不揮発性半導体メモリの実施形態である。
図1は、本実施形態に係る半導体メモリを例示するシリコンビームが延びる方向に平行な断面図であり、
図2は、本実施形態に係る半導体メモリを例示するシリコンビームが延びる方向に垂直な断面図であり、
図3は、本実施形態に係る半導体メモリのメモリ領域の内部を例示する断面斜視図であり、
図4は、本実施形態に係る半導体メモリのメモリ領域におけるゲート電極膜及びシリコンビームを例示する斜視図であり、
図5は、本実施形態における構造体25の基本単位を例示する断面図であり、
図6は、本実施形態に係る半導体メモリのメモリ領域の一端部を例示する斜視図である。
なお、図を見易くするために、図4においては、ゲート電極膜及び1本のシリコンビーム以外の構成要素は図示を省略している。また、図6においては、層間絶縁膜は図示を省略している。
図2は、本実施形態に係る半導体メモリを例示するシリコンビームが延びる方向に垂直な断面図であり、
図3は、本実施形態に係る半導体メモリのメモリ領域の内部を例示する断面斜視図であり、
図4は、本実施形態に係る半導体メモリのメモリ領域におけるゲート電極膜及びシリコンビームを例示する斜視図であり、
図5は、本実施形態における構造体25の基本単位を例示する断面図であり、
図6は、本実施形態に係る半導体メモリのメモリ領域の一端部を例示する斜視図である。
なお、図を見易くするために、図4においては、ゲート電極膜及び1本のシリコンビーム以外の構成要素は図示を省略している。また、図6においては、層間絶縁膜は図示を省略している。
図1及び図2に示すように、本実施形態に係る半導体メモリ1においては、シリコン基板11が設けられており、シリコン基板11上には、多層配線層12が設けられている。また、半導体メモリ1においては、データを記憶する複数のメモリセルが設けられたメモリ領域Rmと、メモリ領域Rmを駆動する駆動回路が設けられた周辺回路領域Rcとが設定されている。
周辺回路領域Rcにおいては、メモリ領域Rmを駆動する駆動回路の一部として、例えば、トランジスタ13が設けられている。シリコン基板11におけるトランジスタ13の周囲には、トランジスタ13を周囲から分離するSTI(Shallow Trench Isolation:浅溝埋込分離)14が設けられている。トランジスタ13は、シリコン基板11の上層部分に形成されたソース・ドレイン領域(図示せず)、その上面に形成されたゲート酸化膜15、その上方に設けられたゲート電極16により形成されている。また、周辺回路領域Rcにおける多層配線層12内には、トランジスタ13のゲート電極16等に接続されたコンタクトプラグ17、配線18、上下方向に配列された配線18同士を接続するビアプラグ19が設けられており、これらは層間絶縁膜20内に埋め込まれている。
本実施形態においては、説明の便宜上、XYZ直交座標系を使用する。シリコン基板11の上面に対して垂直な方向、すなわち、上下方向をZ方向とし、シリコン基板11の上面に平行な水平方向であって、相互に直交する2方向をX方向及びY方向とする。後述する他の実施形態においても同様である。
図1乃至図5に示すように、メモリ領域Rmにおいては、多層配線層12の最下層に、複数枚のゲート電極膜21が設けられている。図3及び図4に示すように、各ゲート電極膜21の形状は、YZ平面に拡がる板状であり、X方向から見て、複数の貫通孔22がマトリクス状に配列された格子状の形状である。また、複数枚のゲート電極膜21は、X方向に沿って相互に離隔して等間隔に配列されており、X方向から見て、各ゲート電極膜21に形成された貫通孔22の位置は、相互に一致している。ゲート電極膜21は、例えば多結晶シリコン又は金属若しくは合金により形成されている。ゲート電極膜21間には、シリコン酸化膜31が設けられている。
そして、ゲート電極膜21の貫通孔22を挿通するように、X方向に延びる梁状のシリコンビーム23が設けられている。シリコンビーム23は、例えば多結晶シリコンにより形成されている。各ゲート電極膜21においては、1つの貫通孔22を1本のシリコンビーム23が挿通している。従って、シリコンビーム23の本数は各ゲート電極膜21に形成された貫通孔22の数と同じであり、複数本のシリコンビーム23は、YZ平面においてマトリクス状に配列されている。また、各シリコンビーム23は、全てのゲート電極膜21の貫通孔22を挿通している。なお、本実施形態においては、Z方向におけるシリコンビーム23の配列数は4である例を示している。但し、本発明はこれに限定されない。
また、図5に示すように、ゲート電極膜21とシリコンビーム23との間には、ONO膜(Oxide Nitride Oxide film:酸化物−窒化物−酸化物膜)24が設けられている。ONO膜24は、シリコンビーム23側から順に、シリコン酸化層24a、シリコン窒化層24b及びシリコン酸化層24cが積層された膜である。なお、ONO膜24は、シリコン酸化膜31とゲート電極膜21との間にも設けられている。
そして、シリコンビーム23における貫通孔22の内部に位置する部分はアクティブエリア(AA)となり、ゲート電極膜21はゲートコンダクタ(GC)となり、ONO膜24のシリコン窒化層24bは電荷蓄積層となる。これにより、ゲート電極膜21とシリコンビーム23との各交差部分にSGT(Surrounding Gate Transistor:サラウンディングゲートトランジスタ)が形成され、このSGTがメモリセルとして機能する。この結果、構造体25においては、複数のメモリセルがX方向、Y方向、Z方向に沿って3次元マトリクス状に配列される。
また、図1及び図2に示すように、複数枚のゲート電極膜21、複数本のシリコンビーム23及びONO膜24からなる構造体25は、半導体メモリ1における閉じられた空間内に配置されている。具体的には、構造体25は、メモリ領域Rmにおける多層配線層12の最下層の下部に配置されている。多層配線層12の最下層における構造体25の上方には、シリコン窒化膜26が設けられている。
なお、図5には、各部の寸法の一例を示している。ゲート電極膜21の開口部22間の部分におけるX方向の長さは29nmであり、Y方向の長さは25nmであり、ONO膜24の厚さは10nmであり、シリコン酸化膜31の幅、すなわち、X方向の長さは11nmであり、シリコンビーム23の幅、すなわち、Y方向の長さは15nmである。このため、構造体25を構成する基本単位のX方向及びY方向における長さは、いずれも60nmである。
一方、図6に示すように、構造体25のX方向の一端部においては、ゲート電極膜21及びONO膜24は設けられておらず、シリコンビーム23はシリコン酸化膜31に埋込まれている。そして、構造体25は階段状に加工されており、その段数は、Z方向におけるシリコンビーム23の配列数、すなわちフロア数と同数である。各段においては、各シリコンビーム23の端部の少なくとも上面、例えば、上面及び両側面が、シリコン酸化膜31の外部に位置している。また、シリコンビーム23のX方向の端縁の位置は、構造体25の段差部分と一致している。これにより、Z座標が相互に等しい複数本のシリコンビーム23、すなわち、同じフロアに設けられた複数本のシリコンビーム23の終端のX座標は、相互に等しくなっている。
階段状に加工された構造体25の各段の上方には、Y方向に延びるゲート電極材33が設けられている。従って、ゲート電極材33の本数は、構造体25の段数、すなわち、Z方向におけるシリコンビーム23の配列数と同数である。各ゲート電極材33は、各フロアに設けられた複数本のシリコンビーム23の端部、すなわち、シリコン酸化膜31の外部に位置している部分の直上域を通過している。これらのシリコンビーム23とゲート電極材33との間には、ゲート酸化膜(図示せず)が設けられているが、このゲート酸化膜の厚さは、ゲート電極材33をシリコンビーム23から絶縁できる程度に厚く、ゲート電極材33の電位がこれらのシリコンビーム23の導電状態に対して影響を及ぼすことができる程度に薄い。これにより、シリコンビーム23とゲート電極材33との最近接点において、電界効果トランジスタが形成される。
各シリコンビーム23の端部の直上域には、ビアプラグ34が設けられており、その直上域には、X方向に延びるビット配線35が設けられている。ビット配線35は多層配線層12の第2配線層に設けられており、ビアプラグ34はシリコンビーム23をビット配線35に接続している。ビット配線35は、Z方向に配列されたシリコンビーム23の列ごとに設けられており、各列に属するシリコンビーム23、すなわち、Y座標が相互に等しい複数本のシリコンビーム23に共通接続されている。従って、ビット配線35の本数はシリコンビーム23のY方向における列数に等しく、ビット配線35はY方向に沿って配列されており、その配列周期はシリコンビーム23の配列周期と等しい。
ビット配線35は、構造体25の直上域からX方向に延出しており、延出した部分の直下域には、コンタクトプラグ36が設けられており、その直下域には、トランジスタ37が設けられている。これにより、ビット配線35は、コンタクトプラグ36を介してトランジスタ37のソース領域37sに接続されている。なお、図5においては、図示の便宜上、ビアプラグ34、ビット配線35及びコンタクトプラグ36は、1組のみ示している。
トランジスタ37のソース領域37s及びドレイン領域37dは、シリコン基板11の上層部分に形成されており、X方向に配列されている。ソース領域37sとドレイン領域37dとの間にはチャネル領域37cが形成されており、その直上域にはゲート絶縁膜(図示せず)が設けられており、その直上域にはゲート電極37g(図1参照)が設けられている。トランジスタ37はシリコンビーム23の列数と同じ数だけ設けられており、X方向とY方向の間の方向に沿って斜めに配列されている。Y方向におけるトランジスタ37の配列周期は、シリコンビーム23の配列周期と等しい。
次に、本実施形態に係る半導体メモリ1の動作について説明する。
半導体メモリ1において、複数本のゲート電極材33のうち、1本のゲート電極材33の電位を、このゲート電極材33に近在するシリコンビーム23がオン状態となるような電位とすることにより、1つのフロアに設けられた複数本のシリコンビーム23を導通させることができる。すなわち、1本のゲート電極材33を選択することにより、構造体25から1つのフロアを選択することができ、メモリセルのZ座標を選択することができる。
半導体メモリ1において、複数本のゲート電極材33のうち、1本のゲート電極材33の電位を、このゲート電極材33に近在するシリコンビーム23がオン状態となるような電位とすることにより、1つのフロアに設けられた複数本のシリコンビーム23を導通させることができる。すなわち、1本のゲート電極材33を選択することにより、構造体25から1つのフロアを選択することができ、メモリセルのZ座標を選択することができる。
また、複数個のトランジスタ37のうち、1つのトランジスタ37をオン状態とし、他のトランジスタ37をオフ状態とすることにより、1本のビット配線35を選択することができ、Z方向に沿って一列に配列された複数本のシリコンビーム23を一括して選択することができる。すなわち、1つのトランジスタ37を選択することにより、メモリセルのY座標を選択することができる。
更に、複数枚のゲート電極膜21のうち、1枚のゲート電極膜21の電位を他のゲート電極膜21の電位とは異なる電位とすることにより、各シリコンビーム23において、このゲート電極膜21の開口部22内に位置する部分の状態を、他のゲート電極膜21の開口部22内に位置する部分の状態に対して、異ならせることができる。すなわち、1枚のゲート電極膜21を選択することにより、メモリセルのX座標を選択することができる。
このようにして、構造体25内に3次元マトリクス状に配列された複数のメモリセルから、1つのメモリセルを選択することができる。そして、このメモリセルに設けられたシリコン窒化層24bに電荷を蓄積することにより、データを記憶することができる。また、シリコン窒化層24bから電荷を抜くことにより、データを消去することができる。更に、このメモリセルを構成するSGTのしきい値はシリコン窒化層24bにおける電荷の有無によって異なるため、このメモリセルが属するシリコンビーム23におけるこのメモリセル以外の部分を導通させてセンス電流を流すことにより、このメモリセルに電荷が蓄積されているかどうかを検知し、データを読み出すことができる。
次に、本実施形態の効果について説明する。
図5に示すように、半導体メモリ1の構造体25は、X方向においては、周囲にONO膜24が形成されたゲート電極膜21とシリコン酸化膜31とを交互に配列させた構造となっており、1枚のゲート電極膜21及び1枚のシリコン酸化膜31が基本単位となっている。そして、この基本単位ごとにメモリセルが構成されている。後述の第2乃至第4の実施形態において詳細に説明するように、この基本単位は、例えば、シリコン酸化膜31をエッチング加工することによって作製可能である。ONO膜24は、シリコンビーム23の表面を熱酸化した後、シリコン窒化層及びシリコン酸化層を堆積させて形成するため、リソグラフィによる加工は不要である。従って、この基本単位は、最小加工寸法をFとするとき、2Fの長さで構成することができる。
図5に示すように、半導体メモリ1の構造体25は、X方向においては、周囲にONO膜24が形成されたゲート電極膜21とシリコン酸化膜31とを交互に配列させた構造となっており、1枚のゲート電極膜21及び1枚のシリコン酸化膜31が基本単位となっている。そして、この基本単位ごとにメモリセルが構成されている。後述の第2乃至第4の実施形態において詳細に説明するように、この基本単位は、例えば、シリコン酸化膜31をエッチング加工することによって作製可能である。ONO膜24は、シリコンビーム23の表面を熱酸化した後、シリコン窒化層及びシリコン酸化層を堆積させて形成するため、リソグラフィによる加工は不要である。従って、この基本単位は、最小加工寸法をFとするとき、2Fの長さで構成することができる。
一方、構造体25は、Y方向においては、シリコンビーム23と、周囲にONO膜24が形成されたゲート電極膜21における貫通孔22間の部分とを交互に配列させた構造となっており、1本のシリコンビーム23及びゲート電極膜21の1つの部分が基本単位となっている。そして、この基本単位ごとにメモリセルが構成されている。後述の第2乃至第4の実施形態において詳細に説明するように、この基本単位は、例えば、シリコン基板11上にシリコン膜とシリコン酸化膜とを交互に堆積させて形成した積層体をエッチング加工することによって作製可能である。従って、この基本単位は、最小加工寸法をFとするとき、2Fの長さで構成することができる。
また、図6に示すように、構造体25のフロアを選択するためのゲート電極材33は、Y方向に延びる柱状に形成されるため、Y方向における加工精度の制約を受けない。更に、Y方向においてシリコンビーム23の列を選択するためのトランジスタ37は、Y方向におけるシリコンビーム23の配列数と同じ数だけ必要であるが、トランジスタ37におけるソース・ドレインの配列方向はX方向であるため、Y方向においては、トランジスタ37の配列周期は2Fとすることができる。また、トランジスタ37は、必要に応じてX方向にずらして配置することができ、この場合は、Y方向における加工精度の制約を受けない。
従って、構造体25の基本単位は、X方向における長さを2Fとし、Y方向における長さを2Fとして形成することができ、XY平面における基本単位の面積を4F2とすることができる。また、基本単位ごとにメモリセルが形成されるため、1つのメモリセル当たりのXY平面における面積(セル面積)は4F2となる。この結果、本実施形態に係る半導体メモリ1は、XY平面における平面構造を微細化することができ、従来の平面型のNAND型フラッシュメモリと同程度の集積度を実現することができる。そして、本実施形態に係る半導体メモリ1においては、メモリセルがZ方向に配列されているため、Z方向における配列数に比例して、メモリセルの集積度を増加させることができる。この結果、平面構造を製造技術の限界を超えて微細化することなく、メモリセルの集積度を向上させることが可能となる。
また、従来の平面型のNANDフラッシュメモリにおいては、トランジスタが直列に32セル又は64セル接続されたNANDチェインが構成されている。そして、先ず1本のNANDチェインを選択し、次に、選択されたNANDチェインに対して、32個又は64個のゲート電極を順次駆動することで、データの書き込み及び読み出しを行っている。そして、平面型NANDフラッシュメモリにおいては、この動作を前提として周辺回路が設計されている。一方、本実施形態に係る半導体メモリにおいても、各シリコンビーム23に数十個以上のメモリセルを形成することができ、1本のシリコンビーム23を選択した上で、ゲート電極膜21を順次駆動してデータの書き込み及び読み出しを行うことができる。すなわち、従来の平面型NANDフラッシュメモリと同様な方法により、データの書き込み及び読み出しを行うことができる。このため、本実施形態に係る半導体メモリにおいては、従来の平面型NANDフラッシュメモリの周辺回路をそのまま使用することができる。
更に、本実施形態に係る半導体メモリ1においては、各メモリセルを構成するトランジスタはSGT構造となる。このため、ショートチャネル効果に対して強い。また、チャネルに対するゲート電極膜21の支配力が強いため、2ビット/セル(=4値)、3ビット/セル(=8値)のような多値記憶が容易である。更に、AAをゲート電極膜が完全にとりまくことができるため、隣接セルの書き込み消去動作に伴ってセルのしきい値が変動するセル間干渉を抑制することができる。
次に、本実施形態の比較例について説明する。
本比較例は、従来技術の項で説明したBiCSの一例である。
図7乃至図11は、本比較例に係る半導体メモリの製造方法を例示する工程断面図であり、
図12は、本比較例に係る半導体メモリを例示する平面図である。
本比較例は、従来技術の項で説明したBiCSの一例である。
図7乃至図11は、本比較例に係る半導体メモリの製造方法を例示する工程断面図であり、
図12は、本比較例に係る半導体メモリを例示する平面図である。
本比較例に係る半導体メモリは、第1の実施形態に係る半導体メモリと同様に、複数のメモリセルが3次元マトリクス状に配列されている。しかし、本比較例は、第1の実施形態と比較して、ゲート電極膜が拡がる方向及びシリコンビームが延びる方向が異なっている。すなわち、第1の実施形態に係る半導体メモリにおいては、各ゲート電極膜はシリコン基板の上面に対して垂直に拡がっており、シリコンビームはシリコン基板の上面に対して平行に延びている。これに対して、本比較例に係る半導体メモリにおいては、ゲート電極膜はシリコン基板の上面に対して平行に拡がっており、チャネルシリコン(以下、本比較例においては「シリコンピラー」という)がシリコン基板の上面に対して垂直に延びている。
以下、本比較例に係る半導体メモリの製造方法を簡単に説明する。
先ず、図7に示すように、シリコン基板406上に、シリコン酸化物からなる絶縁膜402及び多結晶シリコンからなるゲート電極膜401を交互に積層させ、その上にハードマスク405を形成する。
先ず、図7に示すように、シリコン基板406上に、シリコン酸化物からなる絶縁膜402及び多結晶シリコンからなるゲート電極膜401を交互に積層させ、その上にハードマスク405を形成する。
次に、図8に示すように、ハードマスク405をパターニングし、複数の開口部405aを、Z方向から見てマトリクス状に形成する。そして、パターニングされたハードマスク405をマスクとして、絶縁膜402及びゲート電極膜401に対してRIE(Reactive Ion Etching:反応性イオンエッチング)等のエッチングを施し、絶縁膜402とゲート電極膜401とからなる積層体に、シリコン基板406に到達する貫通孔410を形成する。
次に、図9に示すように、CVD(Chemical Vapor Deposition:化学気相成長)又はALD(Atomic Layer Deposition:原子層蒸着)等の等方性成膜技術を用いて、貫通孔410の内面上にONO膜403を形成する。貫通孔410の側面上に形成されたONO膜403中のシリコン窒化層が電荷蓄積層となる。その後、貫通孔410の底面上に設けられたONO膜403を除去するが、貫通孔410の側面上に形成されたONO膜403が露出した状態でRIEを行うと、電荷蓄積層となるONO膜403にダメージが生じるため、一旦、全面に貫通孔410の内面をシリコン膜407で覆い、保護する。
その上で、図10に示すように、RIEを行い、貫通孔410の底面上に形成されたシリコン膜407及びONO膜403を除去する。
次に、図11に示すように、貫通孔410の内部に多結晶シリコンを埋め込み、シリコン基板406に接続されたシリコンプラグ404を作製する。シリコンプラグ404及びその周囲のシリコン膜407により、シリコンピラー411が形成される。シリコンピラー411は、XY平面においてマトリクス状に配列される。
次に、図11に示すように、貫通孔410の内部に多結晶シリコンを埋め込み、シリコン基板406に接続されたシリコンプラグ404を作製する。シリコンプラグ404及びその周囲のシリコン膜407により、シリコンピラー411が形成される。シリコンピラー411は、XY平面においてマトリクス状に配列される。
その後、図12に示すように、絶縁膜402とゲート電極膜401とからなる積層体上に1枚の多結晶シリコン膜を成膜し、これをリソグラフィ技術によって加工することにより、複数本の選択ゲート電極409を形成する。各選択ゲート電極409の形状は、シリコンピラー411の配列方向のうちの一方、例えば、X方向に延びるストライプ状とする。すなわち、これらの複数本の選択ゲート電極409は、相互に同じ高さ位置において、相互に平行に且つ離隔するように設けられる。このとき、選択ゲート電極409間には絶縁膜408を設け、選択ゲート電極409同士を絶縁する。
次に、選択ゲート電極409を貫通して貫通孔410に連通するような貫通孔を形成し、この貫通孔の内面上にシリコン酸化膜412を形成する。次に、貫通孔の底面上に形成されたシリコン酸化膜412を除去してシリコンピラー411の上端面を露出させた上で、貫通孔内に多結晶シリコンを埋め込む。これにより、新たに埋め込まれた多結晶シリコンがシリコンピラー411の一部となる。また、選択ゲート電極409の上方には、Y方向の延びる複数本のビット配線(図示せず)を設ける。各ビット配線は、Y方向に沿って一列に配列されたシリコンピラー411に接続する。
これにより、選択ゲート電極409をゲート電極とし、シリコン酸化膜412をゲート絶縁膜とし、シリコンピラー411における選択ゲート電極409に囲まれている部分をチャネル領域とするSGTが構成される。この結果、任意の選択ゲート電極409の電位を制御することにより、X方向に一列に配列された複数本のシリコンピラー411の導電状態をオン状態とオフ状態とに切替えることができる。
図11及び図12に示すように、このような半導体メモリにおいては、X方向においては、絶縁膜402とゲート電極膜401とからなる積層体に貫通孔410を形成すればよいため、最小加工寸法をFとしたとき、基本単位の寸法は2Fとすることができる。なお、X方向にはビット配線も配列されているが、各ビット配線は各シリコンピラー411に接続されていればよく、シリコン酸化膜412を囲む必要はないため、ビット配線も2Fの周期で形成することができる。
しかしながら、Y方向においては、選択ゲート電極409を相互に絶縁する必要があり、各選択ゲート電極409には貫通孔を形成する必要があるため、基本単位の長さは3Fとなる。すなわち、概略的に言えば、貫通孔の幅はFとすることができるが、選択ゲート電極409内に貫通孔を配置するため、選択ゲート電極409の幅は2F必要であり、選択ゲート電極409間を絶縁するために、選択ゲート電極409間に絶縁膜408を設ける必要があり、その幅は少なくともFだけ必要である。この結果、XY平面における基本単位の面積は、2F×3F=6F2となってしまう。
具体例を挙げれば、ONO膜403及びシリコン酸化膜412の膜厚は10nm以上、ONO膜403を保護するためのシリコン膜407の膜厚も10nm以上が必要である。また、電流量確保及びシリコン基板406に対する合わせの必要性から、シリコンプラグ404の幅は15nm以上必要である。従って、貫通孔410の幅は55nm以上となる。また、合わせずれを考慮すると、貫通孔410間の距離は15nm以上必要であり、Z方向から見た貫通孔410と選択ゲート電極409の端縁までの距離も15nm以上必要である。更に、絶縁破壊を防止するために、絶縁膜408の幅は20nm以上必要である。このため、積層体の基本単位のサイズは、X方向の最小長さは70nm{=10(ONO膜厚)+10(シリコン膜厚)+15(シリコンピラー径)+10(シリコン膜厚)+10[ONO膜厚]+15(貫通孔間の最小距離)}となり、Y方向の最小長さは105nm{=15+10+10+15+10+10+15+20(選択ゲート電極間の最小距離)}となる。よって、基本単位の面積は、70×105=7350nm2程度が微細化の限界となる。
このように、ゲート電極膜401をシリコン基板406の上面に対して平行に形成した半導体メモリにおいては、平面型のNANDフラッシュメモリと比較して、基板面における基本単位の面積が大きくなってしまう。このため、ゲート電極膜を積層させることにより集積度を向上させる効果が、基本単位の大面積化によって相殺されてしまい、積層数の割には集積度が向上しない。
これに対して、上述の如く、第1の実施形態に係る半導体メモリ1においては、積層体25を構成する基本単位のX方向及びY方向における長さはいずれも2Fであり、従って、面積は4F2である。これは、従来の平面型NANDフラッシュメモリと同じである。これにより、第1の実施形態においては、比較例と比較して、積層数が同じである場合は、実効的なセル面積を少なくとも(2/3)倍に低減することができ、実効的なセル面積を等しくするためには、積層数を少なくとも(2/3)倍に低減することができる。積層構造における歩留まりは、各層の歩留まりの積になるため、第1の実施形態においては、比較例と比較して、高い歩留まりを実現することができる。
また、第1の実施形態においては、比較例と異なり、シリコンビームはONO膜形成前に形成されているために、ONO膜を保護するためのシリコン膜407を設ける必要もない。このため、XY平面における基本単位をより微細化することができる。
例えば、上述の如く、第1の実施形態においては、基本単位のX方向及びY方向における長さはいずれも60nmであり、従って、XY平面における面積は3600nm2である。この面積は、本比較例における基本単位の面積(7350nm2)を基準(100%)とすると、約55%である。また、第1の実施形態における積層数を4層とすると、実効的なセル面積は3600/4=900nm2となるが、比較例においてこれと同等の実効的なセル面積を達成しようとすると、8.17層、すなわち、倍以上の積層数が必要となる。このため、歩留まりが低くなり、加工の難易度も上昇する。
また、本比較例に係る半導体メモリにおいては、ゲート電極膜401と絶縁膜402の積層体に貫通孔410を形成し、その内部にシリコンピラー411を埋設しているため、長さが長いシリコンピラー411を作製することが難しく、1本のシリコンピラー411に32個又は64個のメモリセルを設けることが困難である。このため、本比較例に係る半導体メモリにおいては、従来の平面型NANDフラッシュメモリの周辺回路をそのまま使用することができず、周辺回路の再設計が必要になる。
これに対して、上述の如く、第1の実施形態に係る半導体メモリ1においては、シリコンビーム23は基板の上面に対して平行な方向に延びているため、長いシリコンビーム23を形成することが容易であり、1本のシリコンビーム23に数十個以上のメモリセルを設けることが容易である。このため、従来の平面型NANDフラッシュメモリの周辺回路をそのまま使用することができる。また、第1の実施形態においては、比較例と比較して、ビット配線35の本数が少なくなる。これにより、センス回路の数を減らすことができ、半導体メモリ1の面積を低減することができる。なお、ゲート電極膜21の枚数は多くなるが、ゲート電極膜21は電源に接続されるため、枚数が多くなっても半導体メモリ1の面積はそれほど増加しない。
次に、本発明の第2の実施形態について説明する。
本実施形態は、前述の第1の実施形態に係る半導体メモリの第1の製造方法の実施形態である。本実施形態においては、例えば、従来の平面型NANDフラッシュメモリでの1Xnm世代に相当するセル面積900nm2を実現する4層積層メモリを製造しており、アクティブエリア(AA)を構成するシリコンビームを多結晶シリコンにより形成している。
本実施形態は、前述の第1の実施形態に係る半導体メモリの第1の製造方法の実施形態である。本実施形態においては、例えば、従来の平面型NANDフラッシュメモリでの1Xnm世代に相当するセル面積900nm2を実現する4層積層メモリを製造しており、アクティブエリア(AA)を構成するシリコンビームを多結晶シリコンにより形成している。
図13(a)及び(b)、図14(a)及び(b)、図15(a)及び(b)、図16(a)及び(b)、図17(a)及び(b)は、本実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、各図の(a)はYZ断面を示し、(b)はXZ断面を示す。
図18乃至図21は、本実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
図18乃至図21は、本実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
先ず、図13(a)及び(b)に示すように、周辺回路領域Rcにおいて、駆動回路を構成するトランジスタを形成する。例えば、シリコン基板101上に、トランジスタのゲート酸化膜102を形成し、トランジスタのゲート電極となるn型の多結晶シリコン膜103を形成する。また、トランジスタ同士を分離するために、STI(Shallow Trench Isolation:浅溝埋込分離)104を形成する。このようにして形成されたトランジスタの一部が、図1、図2、図6に示すトランジスタ13及び37となる。また、シリコン基板101は図1等に示すシリコン基板11に相当する。
次に、シリコン基板101上の全域に、層間絶縁膜となるシリコン酸化膜105を例えば200nmの厚さに形成する。次に、厚さが20nmの多結晶シリコン膜106と厚さが例えば40nmのシリコン酸化膜107とを交互に例えば4層ずつ積層する。多結晶シリコン膜106の導電型は例えばn型とする。次に、シリコン窒化膜108を例えば100nmの厚さに形成する。これにより、シリコン酸化膜105、4層の多結晶シリコン膜106、4層のシリコン酸化膜107及びシリコン窒化膜108からなる積層体121を形成する。
次に、図14(a)及び(b)に示すように、公知のリソグラフィ技術及び反応性イオンエッチング(RIE)技術を用いて、周辺回路領域Rcからシリコン窒化膜108、シリコン酸化膜107及び多結晶シリコン膜106を除去する。このとき、メモリ領域Rmにおける周辺回路領域Rcとの境界近傍においては、積層体121がXZ平面において階段状になるように加工する。すなわち、各多結晶シリコン膜106のX方向の端部が露出するように、それより上方の膜を除去する。
次に、各多結晶シリコン膜106のX方向の端部を、Y方向に沿って分割し、複数本のビーム状の部分を形成する。そして、ビーム状に分割された多結晶シリコン膜106の端部の少なくとも上面を露出させる。次に、階段状に加工された積層体121を覆うように、全面にゲート酸化膜(図示せず)を形成し、その後、全面に導電膜122を形成する。
次に、図15(a)及び(b)に示すように、シリコン基板101上の全面に絶縁膜123を形成し、CMP(Chemical Mechanical Polishing:化学的機械研磨)により平坦化する。次に、公知のリソグラフィ技術及び反応性イオンエッチング技術を用いて、絶縁膜123を選択的に除去し、各多結晶シリコン膜106の露出部分上において、Y方向に延びる帯状の領域にのみ残留させる。次に、加工後の絶縁膜123をハードマスクとして導電膜122をエッチングし、加工する。これにより、導電膜122が、各多結晶シリコン膜106の露出部分の直上域を横切ってY方向に延びるように、ストライプ状に加工される。これにより、多結晶シリコンからなるゲート電極材33が形成される。第1の実施形態において説明したように、このゲート電極材33は、積層体121のフロアを選択するものである。次に、公知のイオン注入技術及びアニール技術等を用いて、多結晶シリコン膜106の端部に拡散層を形成する。
次に、図16(a)及び(b)に示すように、シリコン基板101上の全面に絶縁膜124を形成し、平坦化する。
なお、図14(a)及び(b)に示す工程において、ビーム状に分割された多結晶シリコン膜106の上面の他に、側面も露出させることが好ましい。これにより、図15(a)及び(b)に示す工程において、ゲート電極材33をビーム状に分割された多結晶シリコン膜106の3面を覆うように形成できるため、多結晶シリコン膜106の端部及びゲート電極材33から構成されるトランジスタのカットオフ特性が向上する。
次に、図17(a)及び(b)に示すように、積層体121上の全面に、CVDによって炭素膜(図示せず、以下「CVD−C膜」という)を形成し、通常のArFリソグラフィ技術及びRIE技術を用いて加工することにより、X方向に延びるストライプ状の複数本のパタン(図示せず)に形成する。このとき、例えば、このCVD−C膜のY方向における配列周期は120nmとし、幅は45nmとする。次に、これらのCVD−C膜を覆うように、低温CVD法によりシリコン酸化膜109を例えば15nmの厚さに形成する。その後、RIEを行うことにより、シリコン酸化膜109をCVD−C膜の側面上のみに残留させて、側壁を形成する。そして、アッシングを行い、CVD−C膜を除去する。このとき、シリコン酸化膜109からなる側壁は残留する。これにより、X方向に延びるストライプ形状であり、Y方向における配列周期が60nmであり、幅が15nmであるハードマスクが形成される。
次に、図18に示すように、シリコン酸化膜109をハードマスクとしてエッチングを行い、積層体121を縞状に一括加工する。これにより、積層体121をY方向に分断し、XZ方向に拡がる複数枚の板状部分とする。各板状部分の厚さ、すなわち、Y方向における長さは、シリコン酸化膜109の幅に等しく、例えば15nmであり、板状部分間の距離は、例えば45nmである。このとき、多結晶シリコン膜106もY方向に分断され、X方向に延びる複数本のシリコンビーム23となる。すなわち、各板状部分において、分断された多結晶シリコン膜106からなり、X方向に延びZ方向に沿って配列された複数本のシリコンビーム23が形成される。各シリコンビーム23のXY断面の形状は、Y方向の長さが例えば15nm、Z方向の長さが例えば20nmの矩形となる。このとき、図14に示す工程において多結晶シリコン膜106の端部を分割して形成されたビーム状の各部分は、各シリコンビーム23とつながっている。
次に、図19に示すように、縞状に分断された積層体121間に、絶縁体であるTEOS(Tetra-Ethoxy-Silane:正珪酸四エチル(Si(OC2H5)4))/O3膜110を埋め込み、CMPによって上面を平坦化する。
次に、ArFリソグラフィ技術及びRIE技術を用いて、CVD−C膜によるパタンを形成する。このパタンはY方向に延びる複数本のストライプ状とし、X方向における配列周期を120nm、幅を15nmとする。次に、このCVD−C膜の側面上にシリコン酸化膜からなる側壁を形成することにより、CVD−C膜と一体化させて、Y方向に延び、X方向における配列周期が60nm、幅が45nmのストライプ状のパタンを複数本形成する。
次に、図20に示すように、このパタンをハードマスクとして、通常のRIEを行い、TEOS/O3膜110にX方向に沿って断続的にトレンチ111を形成する。トレンチ111はシリコン基板101まで到達させる。このとき、積層体121は除去されないため、トレンチ111は、Y方向に分断された積層体121間の領域にのみ形成され、分断された積層体121及びTEOS/O3膜110に囲まれた隙間となる。換言すれば、Y方向に分断された積層体121間に、X方向に沿って断続的に絶縁体としてのTEOS/O3膜110が形成される。従って、Z方向から見て、トレンチ111はマトリクス状に配列される。また、各トレンチ111の形状は、X方向の長さが15nm、Y方向の長さが45nmの矩形である。なお、積層体121のX方向の端部のうち、ゲート電極材33を形成した端部においては、トレンチ111を形成しない。
次に、図21に示すように、ウェットエッチングを行う。これにより、トレンチ111を介して、TEOS/O3膜110が両側から除去される。但し、TEOS/O3膜110は完全には除去されない。例えば、エッチング前のTEOS/O3膜110の厚さ(X方向の長さ)は45nmであり、両側から17nmずつエッチングされ、残存する部分の厚さは11nmとなる。
一方、このとき、シリコン酸化膜107におけるトレンチ111に挟まれた部分も、両側からエッチングされる。例えば、エッチング前のシリコン酸化膜107の厚さ(Y方向の長さ)が15nmであるとき、両側からそれぞれ10nm相当のエッチングが施される。これにより、この部分は完全に除去されて、貫通孔が形成される。なお、シリコン酸化膜107におけるTEOS/O3膜110に挟まれた部分は残存する。
この結果、Y方向に配列されたトレンチ111は全て連通し、YZ平面に拡がる1つの隙間126となる。隙間126内には、多結晶シリコン膜106からなるシリコンビーム23が梁状に通過する。すなわち、隙間126内においては、シリコンビーム23は露出している。これに対して、X方向に配列されたトレンチ111同士は、TEOS/O3膜110及びシリコン酸化膜107によって分離されたままである。従って、X方向に配列された隙間126間は、連通されておらず、相互に区画されている。隙間126は、後の工程においてゲート電極膜21を形成するための鋳型となる。
なお、本実施形態においては、シリコン酸化膜107及びTEOS/O3膜110をエッチングする手段としてウェットエッチングを用いたが、これに代えて、CDE(Chemical Dry Etching:化学的乾式エッチング)、又は弗素系のガス及びアンモニア系のガスを用いて硅弗化アンモニウムを生成してシリコン酸化物(SiO2)をエッチングするガスエッチング等を用いてもよい。
次に、図1乃至図5に示すように、酸化雰囲気中で加熱処理を施すことにより、シリコンビーム23の露出面を熱酸化し、シリコン酸化層24aを形成する。次に、CVD法により隙間126の内面上にシリコン窒化物及びシリコン酸化物を順次堆積させて、シリコン窒化層24b及びシリコン酸化層24cを形成する。これにより、シリコンビーム23の露出面上にシリコン酸化層24a、シリコン窒化層24b及びシリコン酸化層24cがこの順に積層され、シリコンビーム23の周囲にONO膜24が形成される。ONO膜24の合計膜厚は例えば10nmとする。
次に、隙間126の内部、すなわち、シリコン酸化膜107の残留部分、TEOS/O3膜110及びシリコンビーム23の相互間の空間に、導電材料、例えば多結晶シリコンを埋め込み、ゲート電極膜21を形成する。なお、多結晶シリコンの代わりに、金属又は合金を埋め込んでもよい。ゲート電極膜21は、隙間126を鋳型として形成されるため、YZ平面に拡がり、シリコンビーム23が通過する部分に貫通孔が形成された格子状の形状となる。この結果、積層されたSGT型のMONOSセルが形成される。
次に、層間絶縁膜、配線、コンタクトプラグ、ビアプラグ等を形成する。これにより、図1乃至図6に示すような半導体メモリが作製される。なお、このとき、シリコン酸化膜107及びTEOS/O3膜110の残存部分が図1等に示すシリコン酸化膜31となる。
次に、本実施形態の効果について説明する。
本実施形態によれば、前述の第1の実施形態に係る半導体メモリを作製することができる。このとき、この半導体メモリおいては、メモリセルを3次元的に積層することにより、構造を微細化することなく、メモリセルの集積度を向上させることが可能である。このため、EUV(Extreme UltraViolet:極端紫外線)リソグラフィや液浸ArFリソグラフィ等の最先端のリソグラフィ工程を必要としない。この結果、半導体メモリの製造コストを低く抑えることができる。
本実施形態によれば、前述の第1の実施形態に係る半導体メモリを作製することができる。このとき、この半導体メモリおいては、メモリセルを3次元的に積層することにより、構造を微細化することなく、メモリセルの集積度を向上させることが可能である。このため、EUV(Extreme UltraViolet:極端紫外線)リソグラフィや液浸ArFリソグラフィ等の最先端のリソグラフィ工程を必要としない。この結果、半導体メモリの製造コストを低く抑えることができる。
また、本実施形態においては、アクティブエリア(AA)を構成するシリコンビーム及びゲートコンダクタ(GC)を構成するゲート電極膜は、平面型NANDフラッシュメモリと同様に、一回ずつのリソグラフィ工程により形成することができる。このように、積層数を増やしても加工工程は1回で済むため、積層数の増加に伴って製造コストが増大することがない。
更に、前述の比較例においては、ゲート電極膜401を形成した後に、シリコンピラー411を形成するため、ゲート電極膜401を、耐熱性が低いメタルゲート電極とすることが困難である。このため、ゲート電極膜の抵抗を低減することが難しい。この結果、ゲート電極膜401の膜厚が厚くなると共に、隣り合うメモリセル間のスペースを広くとって、ゲート電極膜の空乏化を防ぐ必要がある。これによっても、微細化が制約される。これに対して、本実施形態によれば、シリコンビーム23を形成した後にゲート電極膜21を形成しているため、ゲート電極膜を金属又は合金により形成することができる。これにより、メタルゲート電極を実現することができ、ゲート電極膜の膜厚及び間隔を微細化することができるため、記憶密度のより一層の向上を図ることができる。
なお、本実施形態においては、多結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行ったが、これに代えて単結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行うことも可能である。単結晶シリコン膜の形成方法としては、例えば、基板の一部をシードとして高温でエピタキシャルシリコン膜を成膜する方法、及び、非晶質シリコン膜を成膜してから、基板の一部をシードとして平面エピタキシャル成長(Lateral Epitaxial Growth)を促進させることで、エピタキシャルシリコン膜を形成する方法がある。また、多結晶シリコン膜の代わりに非晶質シリコン膜を形成してもよい。更に、これらのシリコン膜は、予め不純物がドープされていてもよく、形成後に固相拡散等の方法により、不純物を導入してもよい。
次に、本発明の第3の実施形態について説明する。
本実施形態は、前述の第1の実施形態に係る半導体メモリの第2の製造方法の実施形態である。本実施形態においては、例えば、従来の平面型NANDフラッシュメモリでの0Xnm世代に相当するセル面積450nm2を実現する8層積層メモリを製造しており、アクティブエリア(AA)を構成するシリコンビームをエピタキシャルシリコンにより形成している。
本実施形態は、前述の第1の実施形態に係る半導体メモリの第2の製造方法の実施形態である。本実施形態においては、例えば、従来の平面型NANDフラッシュメモリでの0Xnm世代に相当するセル面積450nm2を実現する8層積層メモリを製造しており、アクティブエリア(AA)を構成するシリコンビームをエピタキシャルシリコンにより形成している。
図22は、本実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、
図23乃至図27は、本実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
なお、図23乃至図27においては、図示を簡略化するために、積層体の上層側から6層分のみを示している。
図23乃至図27は、本実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
なお、図23乃至図27においては、図示を簡略化するために、積層体の上層側から6層分のみを示している。
先ず、図22に示すように、シリコン基板201上に、シリコンゲルマニウムを例えば100nmの厚さまでエピタキシャル成長させて、エピタキシャルシリコンゲルマニウム膜(epi−SiGe膜)202を形成する。次に、このepi−SiGe膜202上に、シリコンとシリコンゲルマニウムを交互にエピタキシャル成長させて、厚さが例えば20nmであり導電型が例えばn型であるエピタキシャルシリコン膜(epi−Si膜)203と、厚さが例えば40nmのエピタキシャルシリコンゲルマニウム膜(epi−SiGe膜)204とを交互に例えば8層ずつ積層する。次に、厚さが例えば100nmのシリコン窒化膜205を形成する。これにより、シリコン基板201上に、epi−SiGe膜202、8層のepi−Si膜203、8層のepi−SiGe膜204及びシリコン窒化膜205からなる積層体206が形成される。
次に、通常のリソグラフィ技術及び反応性イオンエッチングを用いて積層体206を一括加工し、積層体206を周辺回路領域Rcから除去し、メモリ領域Rmのみに残留させる。
次に、プラズマCVD法により、厚さが例えば200nmのシリコン酸化膜207を形成する。そして、リソグラフィ技術により、シリコン酸化膜207を積層体206におけるX方向両端部の側面上のみに残留させる。このシリコン酸化膜207は、後の工程において積層体206中のepi−Si膜203の支えとなるものである。
次に、前述の第2の実施形態(図14乃至図16参照)と同様な方法により、積層体207のX方向の一端部にゲート電極材33等を形成する。次に、前述の第2の実施形態(図17参照)と同様な方法により、CVD−C膜によるパタンの形成、シリコン酸化膜の成膜及び側壁残しRIEによる側壁の形成、アッシングによるCVD−C膜の除去により、第1の実施形態と同様なハードマスク、すなわち、シリコン酸化物からなり、X方向に延びるストライプ形状であり、Y方向における配列周期が例えば60nmであり、幅が例えば15nmであるハードマスク(図示せず)を形成する。
次に、図23に示すように、上記ハードマスクをマスクとしてエッチングを行い、積層体206を縞状に一括加工する。これにより、積層体206をY方向に分断し、XZ方向に拡がる複数枚の板状部分とする。この結果、各板状部分において、分断されたepi−Si膜203からなりX方向に延びる複数本のシリコンビーム23が形成される。シリコンビーム23の形状及び寸法は、例えば前述の第2の実施形態と同様である。但し、本実施形態は第2の実施形態とは異なり、各epi−Si膜203はepi−SiGe膜204を介して積層されているため、RIEによる加工は比較的容易である。
次に、図24に示すように、積層体206に対して選択エッチングを行い、epi−SiGe膜202及び204を除去する。この選択エッチングは、例えば、硝酸、弗酸及び酢酸を混合させた水溶液系のエッチング液を用いたウェットエッチング、又は、CF4系のエッチングガスを用いたCDE等によって行うことができる。これにより、epi−Si膜203からなるシリコンビーム23が露出する。なお、このとき、各シリコンビーム23の両端部は、シリコン酸化膜207によって支持される。
次に、図25に示すように、epi−SiGe膜202及び204が除去された後のシリコンビーム23間の空間に、絶縁体としてのSOG(Spin on Glass)膜208を埋め込み、シリコン窒化膜205をストッパーとしてCMPにより平坦化する。
次に、前述の第2の実施形態(図20参照)と同様な方法により、SOG膜208におけるY方向に配列されたシリコンビーム23間の部分に、複数のトレンチ209を形成する。トレンチ209はX方向に沿って周期的に配列するように、その配列周期は例えば60nmとし、X方向における幅は例えば20nmとする。
次に、図26に示すように、ウェットエッチングを行う。これにより、トレンチ209を介してSOG膜208がエッチングされる。このとき、エッチング量を例えば10nm相当とする。これにより、Y方向に配列されたシリコンビーム23間におけるSOG膜208のX方向の厚さは、エッチング前には40nmであるため、エッチング後には20nmとなる。一方、SOG膜208におけるZ方向に配列されたシリコンビーム23間の部分であって、トレンチ209に挟まれた部分の厚さ、すなわち、Y方向における長さは、エッチング前には15nmであるため、両側から10nm相当のエッチングがされることにより完全に除去され、貫通孔が形成される。
この結果、Y方向に配列されたトレンチ209は全て連通し、YZ平面に拡がる1つの隙間210となる。隙間210内には、epi−Si膜203からなるシリコンビーム23が通過する。すなわち、隙間210内においては、シリコンビーム23は露出している。これに対して、X方向に配列されたトレンチ209同士は、残存したSOG膜208によって分離されたままである。従って、X方向に配列された隙間210間は、連通されておらず、相互に区画されている。隙間210は、後の工程においてゲート電極膜21を形成するための鋳型となる。
なお、本実施形態においては、SOG膜208をエッチングしてゲート電極膜の鋳型となる隙間210を形成するためにウェットエッチングを用いたが、これに代えて、CDE、又は弗素系のガス及びアンモニア系のガスを用いて硅弗化アンモニウムを生成してシリコン酸化物(SiO2)をエッチングするガスエッチング等を用いてもよい。
次に、図27に示すように、加工によって露出したシリコンビーム23の表面を熱酸化してシリコン酸化層を形成し、CVDによりシリコン窒化層を形成し、ALDによりアルミナ(Al2O3)膜を形成することにより、シリコンビーム23の露出面上に合計膜厚が例えば10nmのONO膜24を形成する。次に、隙間210内、すなわち、SOG膜208の残留部分及び周囲にONO膜24が形成されたシリコンビーム23の相互間の空間に、導電材料であるタングステン窒化物(WN)を埋め込み、WN膜211からなるゲート電極膜21を形成する。以後の工程は、前述の第2の実施形態と同様である。これにより、前述の第1の実施形態に係る半導体メモリが製造される。
次に、本実施形態の効果について説明する。
本実施形態によっても、前述の第1の実施形態に係る半導体メモリを作製することができる。また、本実施形態によれば、前述の第2の実施形態と比較して、シリコンビーム23を構成するepi−Si膜203をエピタキシャル成長によって形成することができるため、シリコンビーム23を結晶性が良好な単結晶のシリコンにより形成することができる。このため、アクティブエリア(AA)の特性が良好である。更に、積層体206においては、epi−Si膜203及びepi−SiGe膜204が積層されているため、加工が容易である。このため、積層数を増やすことができる。
本実施形態によっても、前述の第1の実施形態に係る半導体メモリを作製することができる。また、本実施形態によれば、前述の第2の実施形態と比較して、シリコンビーム23を構成するepi−Si膜203をエピタキシャル成長によって形成することができるため、シリコンビーム23を結晶性が良好な単結晶のシリコンにより形成することができる。このため、アクティブエリア(AA)の特性が良好である。更に、積層体206においては、epi−Si膜203及びepi−SiGe膜204が積層されているため、加工が容易である。このため、積層数を増やすことができる。
本実施形態によって製造された半導体メモリにおいては、シリコンビーム23を基板上に8層積層しているため、平面型NANDフラッシュメモリと比較して記憶密度を実現することができる。すなわち、本実施形態によって製造される半導体メモリの実効的なセル面積は3600/8=450nm2となる。これに対して、これと同等の実効的セル面積を前述の比較例に係る半導体メモリで達成するためには、16.33層の積層が必要である。積層構造での歩留まりは各層の歩留まりの積になるため、本実施形態によれば、比較例に比べて高い歩留まりを達成できる。本実施形態における上記以外の効果は、前述の第2の実施形態と同様である。
次に、本発明の第4の実施形態について説明する。
本実施形態は、前述の第1の実施形態に係る半導体メモリの第3の製造方法の実施形態である。本実施形態においては、例えば、従来の平面型NANDフラッシュメモリでの00Xnm世代に相当するセル面積225nm2を実現する16層積層メモリを製造しており、アクティブエリア(AA)を構成するシリコンビームをエピタキシャルシリコンにより形成し、AA間の絶縁膜を熱酸化膜により形成している。
本実施形態は、前述の第1の実施形態に係る半導体メモリの第3の製造方法の実施形態である。本実施形態においては、例えば、従来の平面型NANDフラッシュメモリでの00Xnm世代に相当するセル面積225nm2を実現する16層積層メモリを製造しており、アクティブエリア(AA)を構成するシリコンビームをエピタキシャルシリコンにより形成し、AA間の絶縁膜を熱酸化膜により形成している。
図28は、本実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、
図29乃至図32は、本実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
なお、図29乃至図32においては、図示を簡略化するために、積層体の上層側から6層分のみを示している。
図29乃至図32は、本実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
なお、図29乃至図32においては、図示を簡略化するために、積層体の上層側から6層分のみを示している。
先ず、前述の第3の実施形態(図22参照)と同様な方法により、シリコン基板301上にエピタキシャルシリコン膜とエピタキシャルシリコンゲルマニウム膜との積層体を形成する。但し、前述の第3の実施形態においては、積層数を8としたが、本実施形態においては、積層数を16とする。
具体的には、図28に示すように、シリコン基板301上に、シリコンゲルマニウムを例えば100nmの厚さまでエピタキシャル成長させて、エピタキシャルシリコンゲルマニウム膜(epi−SiGe膜)302を形成する。次に、このepi−SiGe膜302上に、シリコンとシリコンゲルマニウムを交互にエピタキシャル成長させて、厚さが例えば45nmであり導電型が例えばn型であるエピタキシャルシリコン膜(epi−Si膜)303と、厚さが例えば20nmのエピタキシャルシリコンゲルマニウム膜(epi−SiGe膜)304とを交互に例えば16層ずつ積層する。次に、厚さが例えば100nmのシリコン窒化膜305を形成する。これにより、シリコン基板301上に、epi−SiGe膜302、16層のepi−Si膜303、16層のepi−SiGe膜304及びシリコン窒化膜305からなる積層体306が形成される。
次に、通常のリソグラフィ技術及び反応性イオンエッチングを用いて積層体306を一括加工し、積層体306を周辺回路領域Rcから除去し、メモリ領域Rmのみに残留させる。
次に、プラズマCVD法により、厚さが例えば200nmのシリコン酸化膜307を形成する。そして、リソグラフィ技術により、シリコン酸化膜307を積層体306における一方向の両端部、例えばX方向両端部の側面上のみに残留させる。これにより、積層体306の一対の側面上に、積層体306を支持する側壁が形成される。
次に、図29に示すように、積層体306の露出している側面、すなわち、Y方向両端部の側面から、前述の第3の実施形態と同様な方法により選択エッチングを行い、epi−SiGe膜302及び304(図28参照)を除去する。なお、このとき、各epi−Si膜303のX方向両端部は、シリコン酸化膜307(図28参照)からなる側壁によって支持される。
次に、図30に示すように、水蒸気酸化処理を行い、epi−Si膜303を上下面の両面側から酸化する。これにより、epi−Si膜303間にシリコン熱酸化膜308が形成され、epi−SiGe膜302及び304を除去した後の隙間が、シリコン熱酸化膜308によって埋められる。この結果、epi−Si膜303及びシリコン熱酸化膜308が交互に積層された積層体309が形成される。なお、このとき、epi−Si膜303の膜厚は両面からの酸化によって減少し、約20nmとなる。
以後の工程は、前述の第2の実施形態と同様である。すなわち、図31に示すように、通常のArFリソグラフィ技術、RIE技術及び側壁転写技術を用いて、X方向に延び、Y方向の配列周期が60nm、幅が15nmのストライプ形状のハードマスク(図示せず)を形成し、このハードマスクを用いて積層体309を一括加工して、多層メモリのAA領域となる縞状パタンを形成する。これにより、分断されたepi−Si膜303から、X方向に延びる複数本のシリコンビーム23が形成される。
次に、縞状に分断された積層体309間に、TEOS/O3膜を埋め込み、CMPによって上面を平坦化する。次に、ArFリソグラフィ技術、RIE技術及び側壁転写技術を用いて、Y方向に延び、X方向における配列周期が60nm、幅が15nmのハードマスク(図示せず)を形成する。そして、このハードマスクを用いてエッチングを行い、TEOS/O3膜にトレンチを形成する。この結果、分断された積層体309間に、X方向に沿って断続的にTEOS/O3膜が設けられる。
次に、NF3プラズマ及びアンモニアを用いるガスエッチングを行い、これらのトレンチを介して、シリコン熱酸化膜308をY方向の両面側からエッチングする。このとき、エッチング量は例えば15nm相当とする。これにより、シリコン熱酸化膜308におけるトレンチに挟まれた部分は、エッチング前のY方向の幅が15nmであるため、エッチングにより完全に除去されて貫通孔が形成される。一方、NF3プラズマ及びアンモニアを用いるガスエッチングによれば、シリコン熱酸化膜308とTEOS/O3膜に対して無選択エッチングが実現できるので、TEOS/O3膜もX方向の両面側から15nmずつエッチングされる。TEOS/O3膜のエッチング前のX方向における厚さは45nmであるため、エッチング後には厚さが15nmとなり、残留する。この結果、前述の第2の実施形態と同様に、Y方向に配列されたトレンチ同士が連通し、ゲート電極膜21の鋳型となる隙間が形成される。
次に、epi−Si膜303からなるシリコンビーム23の露出面を熱酸化して、トンネル層であるシリコン酸化層を形成する。次に、CVD法により電荷蓄積層であるシリコン窒化層を形成する。次に、ALD法によりブロック層であるHfO2層を形成する。これにより、シリコンビーム23を囲むように、合計膜厚が例えば10nmのONO膜24が形成される。
次に、図32に示すように、エッチングにより形成された隙間内、すなわち、シリコン熱酸化膜308の残留部分、TEOS/O3膜の残留部分及びシリコンビーム23の相互間の空間に、ALD法により導電材料であるタンタル窒化物(TaN)を堆積させる。これにより、この隙間内に、TaN膜311からなるゲート電極膜21が埋め込まれる。この結果、積層されたSGT型のMONOSセルが形成される。以後の工程は、前述の第2の実施形態と同様である。このようにして、前述の第1の実施形態に係る半導体メモリが製造される。
次に、本実施形態の効果について説明する。
本実施形態によっても、前述の第1の実施形態に係る半導体メモリを作製することができる。また、本実施形態によれば、前述の第2の実施形態と比較して、シリコンビーム23を構成するepi−Si膜303をエピタキシャル成長によって形成することができるため、シリコンビーム23を結晶性が良好な単結晶のシリコンにより形成することができる。このため、アクティブエリア(AA)の特性が良好である。更に、本実施形態によれば、シリコンビーム間に設けられる絶縁膜を熱酸化膜により形成することができるため、強固で信頼性が高い。このため、積層数を増やすことができる。
本実施形態によっても、前述の第1の実施形態に係る半導体メモリを作製することができる。また、本実施形態によれば、前述の第2の実施形態と比較して、シリコンビーム23を構成するepi−Si膜303をエピタキシャル成長によって形成することができるため、シリコンビーム23を結晶性が良好な単結晶のシリコンにより形成することができる。このため、アクティブエリア(AA)の特性が良好である。更に、本実施形態によれば、シリコンビーム間に設けられる絶縁膜を熱酸化膜により形成することができるため、強固で信頼性が高い。このため、積層数を増やすことができる。
本実施形態によって製造された半導体メモリにおいては、シリコンビーム23を基板上に16層積層しているため、平面型NANDフラッシュメモリと比較して16倍の記憶密度を実現することができる。すなわち、本実施形態によって製造される半導体メモリの実効的なセル面積は3600/16=225nm2となる。これに対して、これと同等の実効的セル面積を前述の比較例に係る半導体メモリで達成するためには、32.67層の積層が必要である。積層構造での歩留まりは各層の歩留まりの積になるため、本実施形態によれば、比較例に比べて高い歩留まりを達成できる。本実施形態における上記以外の効果は、前述の第2の実施形態と同様である。
このように、前述の各実施形態によれば、BiCSの特徴である積層するほどビット当たりの製造コストが下がるという特性と高性能なSGTセルを構成できるという特性を損なうことなく、より微細なセルを形成することができると共に、メタルゲートの採用が容易であり、かつ従来の平面型NANDフラッシュメモリの周辺回路に大幅な変更を伴わないですむ半導体メモリを実現することができる。前述の各実施形態によれば、BiCSに対してセル面積を約1/2、すなわち積層数を約半分にすることができるので、大幅な工程の増加を伴わずにメモリ層を積層することができる。これにより、今後も引き続き半導体メモリ、特にフラッシュメモリの集積度を向上させることが可能となり、フラッシュメモリの応用範囲を更に広げていくことが可能となる。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態において示したAAを構成するシリコン膜の形成方法、MONOSの膜構造などは、各実施形態において示された組み合わせに限定されるものでなく、本発明の主旨を損なわない限り、任意の組み合わせが可能である。また、前述の各実施形態に記載されていない方法、例えばレーザアニール若しくはNi触媒法で結晶化させた多結晶シリコン膜、又は単結晶シリコン膜を、AAを構成するシリコン膜として用いることも可能である。更に、前述の各実施形態においては、MONOSのブロック層の材料としてSiO2、Al2O3又はHfO2を用いる例を示したが、これら以外にも、La2O3、Pr2O3、Y2O3、ZrO2等の金属酸化膜、又は上記金属酸化膜を複数種組み合わせた膜を用いることが可能である。更にまた、前述の各実施形態においては、ゲート電極膜の材料として多結晶シリコン、タングステン窒化物(WN)又はタンタル窒化物(TaN)を用いる例を示したが、ゲート電極膜の材料には、これら以外にも、TiN、W、WSi、CoSi、NiSi、PrSi、NiPtSi、PtSi、Pt、Ru、RuO2等を用いることが可能である。更にまた、前述の各実施形態においては、積層数が4、8又は16である例を示したが、本発明はより多層の半導体メモリについても適用可能である。更にまた、前述の各実施形態においては、AAを形成する半導体材料としてシリコンを用いる例を示したが、本発明はこれに限定されず、他の半導体材料を用いてもよい。
1 半導体メモリ、11 シリコン基板、12 多層配線層、13 トランジスタ、14 STI、15 ゲート酸化膜、16 ゲート電極、17 コンタクトプラグ、18 配線、19 ビアプラグ、20 層間絶縁膜、21 ゲート電極膜、22 貫通孔、23 シリコンビーム、24 ONO膜、24a シリコン酸化層、24b シリコン窒化層、24c シリコン酸化層、25 構造体、26 シリコン窒化膜、31 シリコン酸化膜、33 ゲート電極材、34 ビアプラグ、35 ビット配線、36 コンタクトプラグ、37 トランジスタ、37c チャネル領域、37d ドレイン領域、37g ゲート電極、37s ソース領域、101 シリコン基板、102 ゲート酸化膜、103 多結晶シリコン膜、104 STI、105 シリコン酸化膜、106 多結晶シリコン膜、107 シリコン酸化膜、108 シリコン窒化膜、109 シリコン酸化膜、110 TEOS/O3膜、111 トレンチ、121 積層体、122 導電膜、123 絶縁膜、126 隙間、201 シリコン基板、202 epi−SiGe膜、203 epi−Si膜、204 epi−SiGe膜、205 シリコン窒化膜、206 積層体、207 シリコン酸化膜、208 SOG膜、209 トレンチ、210 隙間、211 WN膜、221 積層体、301 シリコン基板、302 epi−SiGe膜、303 epi−Si膜、304 epi−SiGe膜、305 シリコン窒化膜、306 積層体、307 シリコン酸化膜、308 シリコン熱酸化膜、309 積層体、311 TaN膜、401 ゲート電極膜、402 絶縁膜、403 ONO膜、404 シリコンプラグ、405 ハードマスク、405a 開口部、406 シリコン基板、407 シリコン膜、408 絶縁膜、409 選択ゲート電極、410 貫通孔、411 シリコンピラー、412 シリコン酸化膜、F 最小加工寸法、Rc 周辺回路領域、Rm メモリ領域
Claims (5)
- 基板と、
前記基板上に設けられ、前記基板の上面に対して平行な一方向に沿って配列され、前記一方向から見て複数の貫通孔が形成された複数枚のゲート電極膜と、
前記複数枚のゲート電極膜の前記貫通孔を貫通して前記一方向に延びる複数本の半導体ビームと、
前記ゲート電極膜と前記半導体ビームとの間に設けられた電荷蓄積層と、
を備えたことを特徴とする半導体メモリ。 - 基板上に、それぞれ複数の絶縁膜及び半導体膜を交互に積層して積層体を形成する工程と、
前記積層体を前記基板の上面に対して平行な第1方向に分断することにより、分断された前記半導体膜からなり、前記基板の上面に対して平行で且つ前記第1方向に対して直交する第2方向に延びる複数本の半導体ビームを形成する工程と、
前記分断された積層体間に、前記第2方向に沿って断続的に絶縁体を設ける工程と、
前記分断された積層体及び前記絶縁体に囲まれた隙間を介してエッチングを行うことにより、前記絶縁膜における前記隙間に挟まれた部分を除去する工程と、
前記半導体ビームの露出面上に電荷蓄積層を形成する工程と、
前記絶縁膜の残留部分、前記絶縁体及び前記半導体ビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、
を備えたことを特徴とする半導体メモリの製造方法。 - 前記半導体膜をシリコンにより形成することを特徴とする請求項2記載の半導体メモリの製造方法。
- 基板上に、それぞれ複数のシリコンゲルマニウム膜及びシリコン膜を交互にエピタキシャル成長させて積層体を形成する工程と、
前記積層体を前記基板の上面に対して平行な第1方向に分断することにより、分断された前記シリコン膜からなり、前記基板の上面に対して平行で且つ前記第1方向に対して直交する第2方向に延びる複数本のシリコンビームを形成する工程と、
前記シリコンゲルマニウム膜を除去して前記シリコンビームを露出させる工程と、
前記シリコンビーム間に絶縁体を埋め込む工程と、
前記絶縁体における前記第1方向に配列されたシリコンビーム間の部分に、前記第2方向に沿って配列された複数のトレンチを形成する工程と、
前記トレンチを介してエッチングを行うことにより、前記絶縁体における上下に配列された前記シリコンビームに挟まれた部分であって、前記トレンチに挟まれた部分を除去する工程と、
前記シリコンビームの露出面上に電荷蓄積層を形成する工程と、
前記絶縁体の残留部分及び前記シリコンビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、
を備えたことを特徴とする半導体メモリの製造方法。 - 基板上に、それぞれ複数のシリコンゲルマニウム膜及びシリコン膜を交互にエピタキシャル成長させて第1積層体を形成する工程と、
前記シリコンゲルマニウム膜を除去する工程と、
前記シリコン膜を熱酸化させて、前記シリコン膜間にシリコン熱酸化膜を形成することにより、前記シリコン膜及び前記シリコン熱酸化膜が交互に積層された第2積層体を形成する工程と、
前記第2積層体を前記基板の上面に対して平行な第1方向に分断することにより、分断された前記シリコン膜からなり、前記基板の上面に対して平行で且つ前記第1方向に対して直交する第2方向に延びる複数本のシリコンビームを形成する工程と、
前記分断された第2積層体間に、前記第2方向に沿って断続的に絶縁体を設ける工程と、
前記分断された第2積層体及び前記絶縁体に囲まれた隙間を介してエッチングを行うことにより、前記シリコン熱酸化膜における前記隙間に挟まれた部分を除去する工程と、
前記シリコンビームの露出面上に電荷蓄積層を形成する工程と、
前記シリコン熱酸化膜の残留部分、前記絶縁体及び前記シリコンビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、
を備えたことを特徴とする半導体メモリの製造方法。
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