JP2015176309A - 半導体記憶装置 - Google Patents

Abstract

【課題】 効率的に制御されることが可能な半導体記憶装置を提供する。【解決手段】 記憶装置(1)は、第１および第２メモリセルアレイ(CA0, CA1)と、第１メモリセルアレイへのアクセスを指示するコマンドが受付可能か否かを示す第１情報と、第２メモリセルアレイへのアクセスを指示するコマンドが受付可能か否かを示す第２情報とを出力可能な制御回路と、を含んでいる。【選択図】 図４

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置は、メモリセルアレイ、デコーダ、読み出し回路等の組を含んだプレーンを複数有することがある。複数のプレーンを適切に制御すれば、記憶装置を効率よく使用できる可能性がある。

特開２００９−２６６９４６号公報

効率的に制御されることが可能な半導体記憶装置を提供しようとするものである。

一実施形態による記憶装置は、第１および第２メモリセルアレイと、前記第１メモリセルアレイへのアクセスを指示するコマンドが受付可能か否かを示す第１情報と、前記第２メモリセルアレイへのアクセスを指示するコマンドが受付可能か否かを示す第２情報とを出力可能な制御回路と、を具備することを特徴とする。

第１実施形態の記憶装置の機能ブロックを示している。 第１実施形態の記憶装置を含むシステムを示している。 第１実施形態のメモリセルアレイの一部の回路図である。 第１実施形態の記憶装置の一部の機能ブロックを示している。 第１実施形態の記憶装置の動作の例を示している。 第１実施形態の記憶装置の動作の第２例を示している。 第１実施形態の記憶装置の動作の第３例を示している。 第１実施形態のメモリシステムの別の例を示している。 第１実施形態のメモリシステムの動作の例を示している。 メモリシステムの動作の参考用の例を示している。 第１実施形態の記憶装置の動作の第４例を示している。 第２実施形態の記憶装置の一部の機能ブロックを示している。 第２実施形態の記憶装置の動作の例を示している。 第２実施形態の記憶装置の一部の機能ブロックの別の例を示している。 第２実施形態の記憶装置の動作の別の例を示している。 第３実施形態おステータスリードのための信号の流れを示している。 第３実施形態のステータスデータのビットの割り当ての例を示している。 第３実施形態のステータスデータのビットの割り当ての第２例を示している。 第３実施形態のステータスデータのビットの割り当ての第３例を示している。

複数のプレーンを含んだ記憶装置はさらに、複数のプレーンに共通な周辺回路を含んでいる。複数のプレーンおよび周辺回路を含んだ記憶装置は、例えば１つのチップとして形成され、また記憶装置を制御するメモリコントローラから１つのプレーンからのリードであるシングルプレーンリードおよび複数のプレーンからのリードであるマルチリードを指定されて、これらを行うことができる。

記憶装置は、レディー／ビジー信号を用いて記憶装置がレディー状態およびビジー状態のいずれであるかをメモリコントローラに示す。レディー状態は、記憶装置がコントローラによってアクセスされることが可能な状態を指す。ビジー状態は、記憶装置が内部で何らかの処理を行っていて、よってコントローラが記憶装置にアクセスできない状態を指す。しかしながら、記憶装置がビジー状態であっても、ビジー中の処理の中には、第１プレーンが関与するが第２プレーンが関与しない処理がある。このような処理の場合であっても、やはり記憶装置はビジー信号を出力するので、記憶装置は、ビジー信号を出力している間、第２プレーンが関与する指示を受け付けない。このことは、複数のプレーンを有効に活用できていないことを意味する。

以下に実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、機能ブロックを、その機能の観点から以下に説明する。各機能ブロックが、以下の例のように区別されていることは必須ではなく、一部の機能が例示とは別の機能ブロックによって実行されてもよいし、ある機能ブロックが機能サブブロックに分割されていてもよい。

本明細書において、参照符号が、数字またはアルファベットの第１要素と、後続のハイフンまたはアンダーバー無しまたは有りで続くアルファベットまたは数字の第２要素と、の組を含む場合、第２要素は、同種の第１要素を相互に区別することに資する。第１要素が相互に区別される必要が無い場合、第２要素が省略された記載が用いられ、この記載は全ての第１要素のみ参照符号を指すものとする。同様に、アルファベットと後続の数字を含んだ参照符号は、数字によって、アルファベットの参照符号を相互に区別することに資する。相互に区別される必要が無い場合、末尾の数字が省略された記載が用いられる。

（第１実施形態）
図１は、第１実施形態の半導体記憶装置の機能ブロックを示している。半導体記憶装置１は、図２に示されているように、メモリコントローラ２によって制御される。メモリコントローラ２は、さらにホスト装置３、例えばパーソナルコンピュータ（ＰＣ）により制御される。図２は、第１実施形態のシステムを示している。メモリシステム５は、記憶装置１、メモリコントローラ２、およびホスト装置３を含む。メモリコントローラ２は、例えばＣＰＵ（central processing unit）等のプロセッサ２１、ＲＯＭ（read only memory）２２、ＲＡＭ（random access memory）２３、インターフェイス２４、２５、２７等の要素を含む。メモリコントローラ２は、例えばＲＯＭ２２に保持されているプログラムがプロセッサ２１によって実行されることによって種々の動作を行う。すなわち、プロセッサ２１によって実行されるプログラムによって、メモリコントローラ２のファイルシステムの機能が実現され、ファイルシステムは記憶装置１でのデータとその記憶位置との管理を行う。また、プロセッサ２１によって実行されるプログラムによってインターフェイス２４、２５、２７のドライバが実現され、ドライバによってインターフェイス２４、２５、２６が制御される。メモリインターフェイス２４はメモリコントローラ２（プロセッサ２１）による記憶装置１との通信を制御し、ホストインターフェイス２５はメモリコントローラ（プロセッサ２１）２によるホスト装置３との通信を制御し、ＲＡＭインターフェイス２７はプロセッサ２１によるＲＡＭ２３との通信を制御する。ＲＡＭ２３は、一時的なデータを保持する。

同様に、ホスト装置３も、例えばＣＰＵ等のプロセッサ３１、ＲＯＭ３２、ＲＡＭ３３、インターフェイス３４等の要素を含む。ホスト装置３は、例えばＲＯＭ３２に保持されているプログラムがプロセッサ３１によって実行されることによって種々の動作を行う。インターフェイス３４は、メモリコントローラ２との通信を制御する。

図１に戻る。記憶装置１は、複数のプレーン（２つのプレーンＰＢ０、ＰＢ１を例示）、制御回路ＣＮ、入出力回路ＩＯＣ、アドレス・コマンドレジスタＡＣＬ、電圧発生回路ＶＧ、コアドライバＣＤＲ等の要素を含んでいる。各プレーンＰＢは、セルアレイＣＡ、ロウデコーダＲＤ、データ回路・ページバッファＤＢ、カラムデコーダＣＤを含んでいる。

セルアレイＣＡは、複数のブロックＢＬＫを含んでいる。各ブロックＢＬＫは、複数のストリング群ＳＳを含んでいる。各ストリング群ＳＳは、複数のストリングＳＴＲを含んでいる。各ストリングＳＴＲは、トランジスタからなる複数のメモリセルＭＣ（図示せず）を含んでいる。そのほかセルアレイＣＡには、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ等の要素が設けられている。

入出力回路ＩＯＣは、コマンド、アドレス、データ、制御信号のメモリコントローラ２からの入力またはメモリコントローラ２への出力を制御する。コマンド、アドレス、データは、入出力回路ＩＯＣとメモリコントローラ２との間のI／Ｏ線上で伝達される。制御信号は、例えばコマンドラッチイネーブル（ＣＬＥ）、アドレスラッチイネーブル（ＡＬＥ）、ライトイネーブル（ＷＥ）、リードイネーブル（ＲＥ）等を含む。

ロウデコーダＲＤは、アドレス・コマンドレジスタＡＣＬからブロックアドレス信号等を受け取り、また、コアドライバＣＤＲからワード線電圧や選択ゲート電圧を受け取る。ロウデコーダＲＤは、受け取ったブロックアドレス信号、ストリングアドレス信号、ワード線制御信号、および選択ゲート線制御信号に基づいて、ブロック、ストリング群、ワード線等を選択する。

データ回路・ページバッファＤＢは、メモリセルアレイＣＡから読み出されたデータを一時的に保持し、また記憶装置１の外部から書き込みデータを受け取り、選択されたメモリセルＭＣに受け取ったデータを書き込む。データ回路・ページバッファＤＢは、センスアンプＳＡを含んでいる。センスアンプＳＡは、複数のビット線ＢＬとそれぞれ接続された複数のセンスアンプユニットを含み、ビット線ＢＬを介してメモリセルＭＣのデータを読み出し、ビット線ＢＬを介してメモリセルＭＣの状態を検出する。記憶装置１は、１つのメモリセルＭＣにおいて２ビット以上のデータを保持できる。

データ回路・ページバッファＤＢは、複数の、例えば３つのデータキャッシュＤＣＡ、ＤＣＢ、およびＤＣＣを含んでいる。カラムデコーダＣＤは、アドレス・コマンドレジスタＡＣＬからカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダＣＤはデコードされたアドレス信号に基づいて、データ回路・ページバッファＤＢのデータの入出力を制御する。

制御回路ＣＮは、アドレス・コマンドレジスタＡＣＬから種々のコマンドを受け取る。制御回路ＣＮは、コマンドに基づく所定のシーケンスに従って電圧発生回路ＶＧおよびコアドライバＣＤＲを制御する。電圧発生回路ＶＧは、制御回路ＣＮの指示に従って、種々の電圧（電位）を発生する。コアドライバＣＤＲは、制御回路ＣＮの指示に従って、ワード線ＷＬおよびビット線ＢＬを制御するためにロウデコーダＲＤおよびデータ回路・ページバッファＤＢを制御する。

制御回路ＣＮはまた、入出力回路ＩＯＣを介して、メモリコントローラ２に、記憶装置１の状態を示す信号を出力する。このような状態信号は、キャッシュビジー信号ＣＢＵＳＹ０、ＣＢＵＳＹ１を含む。ハイレベルの信号ＢＵＳＹ、ＣＢＵＳＹ０、ＣＢＵＳ１はレディー状態を示し、ローレベルの信号ＢＵＳＹ、ＣＢＵＳＹ０、ＣＢＵＳＹ１はビジー状態を示す。信号ＣＢＵＳＹ０、およびＣＢＵＳＹ１については後述される。

セルアレイＣＡは、図３に示されている要素および接続を有する。図３は、第１実施形態に係るセルアレイの一部（２つのブロックＢＬＫ）の回路図である。上記のように、セルアレイＣＡは、複数のブロックＢＬＫを含んでおり、各ブロックＢＬＫは複数のストリング群ＳＳを含んでおり、各ストリング群ＳＳは複数のストリングＳＴＲを含んでいる。また、セルアレイＣＡは、複数のビット線ＢＬと、セルソース線ＳＬを含んでいる。各ブロックＢＬＫにおいて、１本のビット線ＢＬには、ｉ＋１個のストリングＳＴＲが接続されている。ｉは０または自然数である。

１つのストリングＳＴＲは、直列接続されたｎ＋１個のメモリセルトランジスタＭＴｒ０〜ＭＴｒｎ、ソース側選択ゲートトランジスタＳＳＴｒ、およびドレイン側選択ゲートトランジスタＳＤＴｒを有する。ｎは０または自然数であり、例えば１５である。各ストリングＳＴＲにおいて、トランジスタＳＳＴｒのドレインは、セルトランジスタＭＴｒ０のソースに接続されている。トランジスタＳＤＴｒのソースは、セルトランジスタＭＴｒ１５のドレインに接続されている。トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続されている。トランジスタＳＤＴｒのドレインは、対応する１つのビット線ＢＬに接続されている。

ワード線ＷＬの延びる方向に沿って並ぶ複数のストリングＳＴＲはストリング群ＳＳを構成する。例えば、ワード線ＷＬの延びる方向に沿って並びかつ全てのビット線ＢＬにそれぞれ接続された全ての複数のストリングＳＴＲは、１つのストリング群ＳＳを構成する。各ストリング群ＳＳにおいて、その複数のストリングＳＴＲのそれぞれのセルトランジスタＭＴｒＸ（Ｘは０または自然数）のそれぞれのゲートは、ワード線ＷＬＸに共通に接続されている。

各ストリング群ＳＳにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＤＴｒのそれぞれのゲートはドレイン側選択ゲート線ＳＧＤＬに共通接続されている。ストリング群ＳＳ０〜ストリング群ＳＳｉ用に、選択ゲート線ＳＧＤＬ０〜ＳＧＤＬｉがそれぞれ設けられている。

各ストリング群ＳＳにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＳＴｒのそれぞれのゲートはソース側選択ゲート線ＳＧＳＬに共通接続されている。ストリング群ＳＳ０〜ストリング群ＳＳｉ用に、ソース側選択ゲート線ＳＧＳＬ０〜ＳＧＳＬｉがそれぞれ設けられている。

メモリセルアレイＣＡの構造については、例えば、“三次元積層不揮発性半導体メモリ”と題された２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号明細書に記載されている。また、“三次元積層不揮発性半導体メモリ”と題された２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号明細書、“不揮発性半導体記憶装置及びその製造方法”と題された２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号明細書、“半導体メモリ及びその製造方法”と題された２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号明細書に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１つのストリング群ＳＳ中の複数のストリングＳＴＲの同じ１つのワード線ＷＬと接続された複数のセルトランジスタＭＴｒは物理ユニットを構成する。１つの物理ユニットの記憶空間は、１または複数のページを構成する。１ページは、物理ユニット中の一部のセルトランジスタＭＴｒの記憶空間から構成されていてもよい。データは、ページ単位で読み出される。書き込みは、ページごとであってもよいし、物理ユニットごとであってもよい。

各ブロックＢＬＫにおいて、相違するストリングＳＴＲ中の同じ番号（アドレス）のワード線ＷＬＸは相互に接続されている。

セルトランジスタＭＴｒへのアクセスのために、１つのブロックＢＬＫが選択され、１つのストリング群ＳＳが選択される。ブロックＢＬＫの選択のために、ブロックアドレス信号により特定されたブロックＢＬＫにのみ、ブロックＢＬＫを選択するための信号が供給される。このメモリブロック選択信号によって、選択ブロックＢＬＫでは、ワード線ＷＬ、選択ゲート線ＳＧＳＬ、ＳＧＤＬがコアドライバＣＤＲ中のドライバと接続される。

さらに、１つのストリング群ＳＳの選択のために、選択ストリング群ＳＳ中でのみ、選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒが選択用の電圧を受け取る。非選択ストリング群ＳＳ中では、選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、非選択用の電圧を受け取る。選択用電圧は、読み出し、書き込み等の動作に依存する。同じく、非選択用電圧も、読み出し、書き込み等の動作に依存する。

図４は、第１実施形態の記憶装置の一部の機能ブロックを示しており、図１のいくつかの機能ブロックの抜粋である。また、図４は、機能ブロックのレイアウトも示している。周辺回路２２は、図１のプレーンＰＢ０、ＰＢ１によって共用される要素の集合であり、少なくとも入出力回路ＩＯＣ、コアドライバＣＤＲを含んでいる。入出力回路ＩＯＣは、シフトレジスタ２２１、入出力パッド２２４、およびキャッシュビジーパッド２２８、２２９を含んでいる。入出力パッド２２４は、Ｉ／Ｏ線と接続されている。シフトレジスタ２２１は、複数のレジスタ要素（データ保持要素）２２２を含んでおり、各レジスタ要素２２２は、データキャッシュＤＣＣからのデータの所定の大きさの部分を保持する。そして、シフトレジスタ２２１は、データキャッシュＤＣＣからのデータ部分を、各レジスタ要素２２２から入出力パッド２２４により近い下流のレジスタ要素２２２にシフトさせる。コアドライバＣＤＲは、コンバート判定回路２３１を含んでいる。判定回路１９１については後述される。

コーナー領域２１は、プレーンＰＢ０およびプレーンＰＢ１用に独立して設けられ、アドレスレジスタ２１１を含んでいる。キャッシュビジーパッド２２８、２２９は、キャッシュビジー信号ＣＢＵＳＹ０、ＣＢＵＳＹ１をそれぞれ出力する。

次に、図５〜図１１を参照して、第１実施形態の記憶装置の動作が記述される。図５は、第１実施形態の記憶装置の動作の例を示しており、記憶装置１とメモリコントローラ２との間で流れる信号を示している。図５は、いわゆるシングルプレーンリードの例を示している。記憶装置１中のデータの読み出しのために、記憶装置１は、図５に示されている信号をメモリコントローラ２から受け取り、図５に示されている信号をメモリコントローラ２に出力する。

読み出しに際し、入出力回路ＩＯＣは、時刻ｔ０〜ｔ１に亘って、Ｉ／Ｏ線上で、コマンドＣ０、アドレスＡ１〜Ａ５、コマンドＣ１を受け取り、これと並行して特定のタイミングでハイレベルとローレベルの間を遷移するＷＥを受け取る。ＷＥは、Ｉ／Ｏ線上での信号の取り込みのタイミングを示す。入出力回路ＩＯＣは、ＷＥのエッジでＩ／Ｏ線上の信号の区切りを認識して、コマンドＣ０、アドレスＡ１〜Ａ５、コマンドＣ１を取り込む。

入出力回路ＩＯＣは、さらに、ハイレベルのＣＬＥおよびハイレベルのＡＬＥを受け取る。ハイレベルのＣＬＥおよびＡＬＥは、並行して流れるＩ／Ｏ線の信号が、それぞれコマンドおよびアドレスであることを示す。

コマンドＣ０はリード対象のアドレスが後続することを示し、コマンドＣ１は読み出しの実行を指示する。アドレスＡ１、Ａ２は、リード対象のアドレスのうちのカラムの部分であるカラムアドレスである。アドレスＡ３〜Ａ５は、リード対象のアドレスのうちのロウ部分であり、例えばリード対象のプレーン、ブロック、ストリング、ページを特定するロウアドレスである。以下の記述および図５では、アドレスＡ３〜Ａ５は、プレーンＰＢ０を指定していて、すなわちコマンドＣ０、アドレスＡ１〜Ａ５、およびコマンドＣ１の組は、シングルプレーンリードを指定しているものとする。以下の記述では、時刻ｔ０からｔ１の間のリードコマンドおよびアドレスの入力の組が、リードコマンド入力ＲＣＩとして引用される。

読み出し実行コマンドの受領に応答して、コアドライバＣＤＲは、プレーンＰＢ０用のロウデコーダＲＤ０、データ回路・ページバッファＤＢ０、およびカラムデコーダＣＤ０を通じてリード対象のアドレスからデータを読み出す。読み出しは、時刻ｔ１からｔ２に亘っている。

読み出しは、例えば、リセット、ポンプセットアップ、アドレス転送、コア動作、プリフェッチ、ポンプリカバーを含んでいる。リセットは、読み出しに関与する動作の初期化を指し、ポンプセットアップは、電圧発生回路ＶＧによる読み出し用電位の生成を指す。アドレス転送は、アドレスＡ１〜Ａ５をコーナー領域２１−０中のアドレスレジスタ２１１へ転送することを含んでいる。コア動作は、ワード線ＷＬ、選択ゲート線ＳＧＤＬ、ＳＧＳＬへの所定の電位の印加、センスアンプＳＡによるビット線ＢＬ上の読み出されたデータに基づく電位の増幅、データの識別、データのデータキャッシュＤＣＡ、ＤＣＢ、ＤＣＣでの保持を少なくとも含んでいる。プリフェッチは、（カラム）アドレスＡ１、Ａ２によって指定されたカラムアドレスのデータキャッシュＤＣＣのデータを、シフトレジスタ２２１に転送することを含んでいる。すなわち、プリフェッチによって、カラムアドレスＡ１、Ａ２によって指定されたカラムアドレスのデータが、シフトレジスタ２２１にセットされる。ポンプリカバリは、電圧生成回路ＶＧの初期化を含んでいる。

読み出しの間、制御回路ＣＮは、ビジー状態を示す信号ＣＢＵＳＹ０を出力する。制御回路ＣＮは、プレーンＰＢ０用のキャッシュＤＣＣがアクセスされることが可能および不能な間、レディー状態およびビジー状態の信号ＣＢＵＳＹ０をそれぞれ出力する。信号ＣＢＵＳＹは、キャッシュＤＣＣがアクセスされることが可能な状態を示す。記憶装置１は、１つのリード（１つのリードコマンド）の実行の際、コア動作によりデータをデータキャッシュＤＣＡ、ＤＣＢにて保持し、続いて、プリフェッチまたは専用のコマンドによってデータキャッシュＤＣＡ、ＤＣＢ中のデータをデータキャッシュＤＣＣに転送しかつデータキャッシュＤＣＣ中のデータをシフトレジスタ２２１に転送してシフトレジスタ２２１から入出力パッド２２４からのデータの出力に備える。リードの場合、コア動作を経てリードされたデータがデータキャッシュＤＣＣにセットされていてデータキャッシュＤＣＣ中のデータがアクセスされることが可能な状態が、キャッシュレディー状態と称される。換言すると、キャッシュレディー状態は、後に具体的なケースとともに説明するように、キャッシュレディー状態のプレーンＰＢでの処理（プレーンＰＢへのアクセス）を指示するコマンド（例えばリードコマンド、プログラムコマンド、イレースコマンド等）を記憶装置１が受付可能な状態である。例えば、ある第１のプレーンＰＢでの処理中であっても、第２のプレーンＰＢがキャッシュレディー状態であれば、第２のプレーンＰＢでの処理（第２のプレーンへのアクセス）を指示するコマンドが記憶装置１によって受け付けられる。

一方、読み出しの間、プレーンＰＢ１はアクセスされておらず、よってプレーンＰＢ１のデータキャッシュＤＣＣもアクセスされていない。よって、制御回路ＣＮは、読み出しの間、プレーンＰＢ１用の信号ＣＢＵＳＹ１を、レディー状態を示す値に維持する。

時刻ｔ１において読み出しのコア動作が終了すると、制御回路ＣＮは、信号ＣＢＵＳＹ０をレディー状態に変える。メモリコントローラ２は、信号ＣＢＵＳＹ０がレディー状態になったことに応答して、ＲＥを所定のタイミングでハイレベルとローレベルに繰り返し切り替える（ＲＥをトグルする）。入出力回路ＩＯＣは、ＲＥのエッジを検出すると、シフトレジスタ２２１のうちの最も入出力パッド２２４に近いレジスタ要素２２２中のデータをＩ／Ｏ線に出力するとともに各レジスタ要素２２２中のデータを１つ下流のレジスタ要素２２２に移し、ＲＥのエッジの度にこれを繰り返す。この結果、データＤ０〜Ｄ２がＩ／Ｏ線上をメモリコントローラ２へと流れる。

図６は、第１実施形態の記憶装置の動作の第２例を示しており、記憶装置１とメモリコントローラ２との間で流れる信号を示している。時刻ｔ１０において、記憶装置１は、プレーンＰＢ０をリード対象として指定するリードコマンド入力ＲＣＩ０を受け取る。これにより、コアドライバＣＤＲは、時刻ｔ１０から読み出しを開始し、また、リード対象のプレーンＰＢ０についての信号ＣＢＵＳＹ０をビジー状態にする。読み出しの詳細は、図５を参照して記述された通りである。

記憶装置１は、時刻ｔ１１において、プレーンＰＢ１をリード対象として指定するリードコマンド入力ＲＣＩ１を受け取る。この時点で、記憶装置１は、リードコマンド入力ＲＣＩ０のためのリードを行っている最中にある。記憶装置１は、後続のリードコマンド入力ＲＣＩ１によって指定されたプレーンＰＢ１についてのキャッシュビジーＣＢＵＳＹ１がレディー状態であれば、リードコマンド入力ＲＣＩ１を受け付ける。記憶装置１は、後続のリードコマンド入力ＲＣＩの処理をいくつかの条件の組み合わせに基づいて別様に処理する。後続のリードコマンド入力ＲＣＩ１に応答した処理は、以下の通りである。

まず、コアドライバＣＤＲは、後続のリードコマンド入力ＲＣＩ１によって指定されるプレーン（プレーンＰＢ１）のデータキャッシュＤＣＡ、ＤＣＢ、ＤＣＣをリセットせずに、その中のデータを維持する。また、コアドライバＣＤＲは、後続のリードコマンド入力ＲＣＩ１中のコマンドを解釈し、解釈に基づいて処理を進める。コンバート判定回路２３１は、リードコマンド入力ＲＣＩ１の終了（そのコマンドＣ１の受領の終了）が先行のリードコマンド入力ＲＣＩ０についてのコア動作の開始前、すなわちアドレス転送より前に生じているか、および後続のリードコマンド入力ＲＣＩ１によるリード対象のページが先行のリードコマンド入力ＲＣＩ０によるリード対象のページと同じかを判断する。ある１つの物理ユニットが複数のページのための記憶空間を提供する場合、この物理ユニットには１つのワード線ＷＬのみが関連するが、複数のページアドレスが割り当てられていることになる。この場合、２つのリード対象ページが一致していると判断されるために、ワード線ＷＬの一致では足りず、ページの位置の一致も求められる。具体的には、例えば、１つの物理ユニットが２つのアッパーページ及びロワーページのための記憶空間を提供する場合、２つのリード対象が、ともにアッパーページまたはロワーページであることが必要である。ストリングが同一であることは要求されない。すなわち、マルチプレーンリードにはリード対象のアドレスやページの一致等の制限が課せられ、この制限を満たすアクセスを２つのリードコマンド入力ＲＣＩ０、ＲＣＩ１が指示している場合でかつタイミング要件が満たされる場合、２つのリードコマンド入力ＲＣＩ０、ＲＣＩ１はマルチプレーンリードに変換される。

後続のリードコマンド入力ＲＣＩ１の受信がリードコマンド入力ＲＣＩ−０のためのアドレス転送に先立ちかつ２つのリード対象ページが一致していると、コンバート判定回路２３１は、リードコマンド入力ＲＣＩ０、ＲＣＩ１の処理をマルチプレーンリードとして行うことを決定する。マルチプレーンリードでは、プレーンＰＢ０、ＰＢ１は、同期して制御される。アドレス転送からの同期のために、コアドライバＣＤＲは、プレーンＰＢ１での処理を保留して、プレーンＰＢ０でのアドレス転送の開始を待つ。ポンプセットアップが終了すると、コアドライバＣＤＲは、プレーンＰＢ０、ＰＢ１のそれぞれのリード対象アドレスをコーナー領域２１−０、２１−１中のアドレスレジスタへ、並行してそれぞれ転送する。次いで、コアドライバＣＤＲは、プレーンＰＢ０、ＰＢ１において並行してコア動作を行って、データをそれぞれプレーンＰＢ０、ＰＢ１のデータキャッシュＤＣＣ０、ＤＣＣ１に読み出す。その後、コアドライバＣＤＲは、ポンプのリカバリーを行ってリードを終了し、これとともに制御回路ＣＮは、信号ＣＢＵＳＹ０およびＣＢＵＳＹ１をそれぞれビジー状態にする。

マルチプレーンリードは一般にプリフェッチを含まない。シフトレジスタ２２１がプレーンＰＢ０、ＰＢ１によって共用されており、よっていずれのプレーンのデータをシフトレジスタに転送すべきかが何らの指定もなしには定まらないからである。このため、マルチプレーンリードの後、メモリコントローラ２は、データキャッシュＤＣＣからシフトレジスタ２２１へのデータ転送（レジスタリード）を行うべきプレーンを指定する。すなわち、時刻ｔ１３からコマンドＣ２およびハイレベルのＣＬＥを送信し、次いで、アドレスＡ１〜Ａ５およびハイレベルのＡＬＥを送信するとともにＷＥをトグルする。ロウアドレスＡ３〜Ａ５は、レジスタリードすべきプレーン（例えばプレーンＰＢ０）およびページアドレスを含んだロウアドレスを指定している。さらに、記憶装置１は、レジスタリードの実行を指示するコマンドＣ３およびハイレベルのＣＬＥを、メモリコントローラ２から受け取る。これにより、コアドライバＣＤＲは、アドレスＡ３〜Ａ５によって指定されたプレーンＰＢ０のアドレスＡ１、Ａ２によって指定されたカラムアドレスのデータキャッシュＤＣＣ０中のデータを、シフトレジスタ２２１にリードする。

レジスタリードの指示後、メモリコントローラ２はＲＥをトグルし、これにより入出力回路ＩＯＣは、シフトレジスタ２２１中のデータＤ０〜Ｄ２をＩ／Ｏ線上でメモリコントローラ２に送る。

上記のように、後続のリードコマンド入力ＲＣＩ１の受信がリードコマンド入力ＲＣＩ０およびＲＣＩ１のマルチプレーンリードとして実行されるには、後続のリードコマンド入力ＲＣＩ１の受信がリードコマンド入力ＲＣＩ０についてのアドレス転送に先立ちかつ２つのリード対象ページが一致している必要がある。図７は、この条件が満たされていない場合の動作を示している。図７は、第１実施形態の記憶装置の動作の第３例を示しており、記憶装置１とメモリコントローラ２と間で流れる信号を示している。

記憶装置１は、時刻ｔ２０において、リードコマンド入力ＲＣＩ０を受け取る。これに応答して、コアドライバＣＤＲは、プレーンＰＢ０についてのリードを開始するとともに信号ＣＢＵＳＹ０をビジー状態にする。

記憶装置１は、時刻ｔ２１において、リードコマンド入力ＲＣＩ１を受け取る。時刻ｔ２１は、先行のリードコマンド入力ＲＣＩ０によるプレーンＰＢ０についてのアドレス転送の開始の後に生じている。このため、コンバート判定回路２３１は、２つのリードコマンドの処理をコンバートできないと判断する。よって、コアドライバＣＤＲは、プレーンＰＢ０についての処理を続行するとともにプレーンＰＢ１についての処理を保留してプレーンＰＢ０についての処理の終了を待つ。記憶装置１はまた、時刻ｔ２１から信号ＣＢＵＳＹ１をビジー状態にする。

コアドライバＣＤＲは、リードコマンド入力ＲＣＩ０が、指示の通り、シングルプレーンリードとして実行されることを認識し、これに基づいて、プレーンＰＢ０についてのリードの間にプリフェッチを行う。

コアドライバＣＤＲは、時刻ｔ２２においてプレーンＰＢ０についての処理を終えると、信号ＣＢＵＳＹをレディー状態に戻すとともにプレーンＰＢ１についてのリードを開始する。ただし、コアドライバＣＤＲは、プレーンＰＢ０についてのリードの間にリセットおよびポンプセットアップを実行済みなので、プレーンＰＢ１についてのリードの間に再度リセットおよびポンプセットアップを行わない。よって、コアドライバＣＤＲは、時刻ｔ２２から、プレーンＰＢ１についてのアドレス転送およびコア動作を行い、次いでポンプリカバリを行う。プレーンＰＢ１についてのプリフェッチは、行わない。例えば、先行するプレーンＰＢ０のリードの結果得られるデータがシリアルリードのためにシフトレジスタ２２１に連続して随時転送されている場合等、プレーンＰＢ１についてのリードが終わったからと言ってプレーンＰＢ１からリードされたデータのプリフェッチを行うと、格納済みのプレーンＰＢ０についてのシフトレジスタ２２１中のデータが壊れてしまうからである。このように、あるプレーンＰＢ（ＰＢ１）のリードと並行してバックグラウンドで、別のプレーンＰＢ（ＰＢ０）からのデータのシフトレジスタ２２１への転送が行われているような場合、後続のプレーンＰＢ１についてのプリフェッチは行われない。代わりに、別途、上記のコマンドＣ２を用いて、データキャッシュＤＣＣ１からシフトレジスタ２２１へのレジスタリードが行われる。時刻ｔ２３においてコアドライバＣＤＲがプレーンＰＢ１についてのリードを終了すると、制御回路ＣＮは、信号ＣＢＵＳＹ１をレディー状態に戻す。

メモリコントローラ２は、信号ＣＢＵＳＹ０、ＣＢＵＳＹ１のいずれかがレディー状態になったことを検出して、時刻ｔ２４からレジスタリードを行う。メモリコントローラ２は、続けて２つのプレーンからの読み出しを指示しており、マルチプレーンリードとして処理されない可能性を認識している。このため、記憶装置１からのデータ出力の準備としてシフトレジスタ２２１へのデータの転送が必要であり、そのために、メモリコントローラ２は、時刻ｔ２４からマルチプレーンリードと同じくプレーンＰＢおよびページを含んだロウアドレスを指定してのレジスタリードを行う。すなわち、時刻ｔ２４から、メモリコントローラ２は、コマンドＣ２およびハイレベルのＣＬＥを送信し、次いで、アドレスＡ１〜Ａ５およびハイレベルのＡＬＥを送信するとともにＷＥをトグルする。ロウアドレスＡ３〜Ａ５は、レジスタリードすべきプレーン（例えばプレーンＰＢ０）およびページアドレスを含んだロウアドレスを指定している。プレーンＰＢ（およびページ）を指定してのレジスタリードの指示後、メモリコントローラ２は、ＲＥをトグルする。これにより、入出力回路ＩＯＣは、シフトレジスタ２２１中のデータＤ０〜Ｄ２をＩ／Ｏ線上でメモリコントローラ２に送る。

第２例で、タイミングの要件は満たしていても２つのアドレスが一致していない場合も、第３例と同じく、プレーンＰＢ１についてのリードはウェイトステートを経て、プレーンＰＢ０のリード終了後にプレーンＰＢ１についてのアドレス転送が開始する。

次に、図８、図９を参照して、第１実施形態の記憶装置のメモリシステムの動作が記述される。図８は、第１実施形態のメモリシステムの別の例を示しており、第１実施形態がＳＳＤ（solid state device）１１とホスト装置３を含むメモリシステム５として構成されている例を示している。ＳＳＤ１１は、メモリコントローラ２および複数の記憶装置１を含んでいる。プロセッサ２１、ＲＯＭ２２、インターフェイス２４、２５、２７はハードウェア１２として構成されている。

図９に示されているように、メモリシステム５におけるホスト装置３からのリード要求は、主に５つのステージＡ〜Ｅを含んでいる。ステージＡは、ホスト装置３によるリード要求により開始し、リード要求を受け取ったメモリコントローラ２による処理の実行のステージである。ステージＡにおいて、メモリコントローラ２、すなわちプログラムに従って動作するＣＰＵ２１は、リード要求を解釈して、記憶装置１中の要求されたデータを保持している位置（アドレス）を割り出す。このデータ保持位置の解決は、メモリコントローラ２によってホスト装置３との通信で使用される論理アドレスと記憶装置１の記憶空間の実際の（物理的な）アドレスを指す物理アドレスの変換を含んでいる。メモリコントローラ２は、割り出されたアドレスをリード対象アドレスとして用いて、記憶装置１にリードを指示する。このリード指示は、リードコマンド入力ＲＣＩに相当する。

ステージＢは、記憶装置１でのリード指示により指示される処理の実行のステージであり、図５〜図７を参照して記述されたリードの実行のステージである。ステージＣは、記憶装置１からメモリコントローラ２へのデータ転送のステージである。すなわち、まず、メモリコントローラ２は、図５〜図７を参照して記述されたように、ＲＥを発行することによって、記憶装置１からデータを取り出す。取り出されたデータは、図８の破線により示すように、ＲＯＭ２２上のプログラムがプロセッサ２１によって実行されることによって実現されるＥＣＣ（error correction code）を用いた誤り訂正（誤り訂正）を施されたうえで、ＲＡＭ２３上に保持される。

ステージＤは、ＲＡＭ２３上のデータのホスト装置３への転送の準備のステージである。ステージＥにおいて、やはり図８において破線で示すように、ＣＰＵ２１は、インターフェイス２５を介して、ＲＡＭ２３上のデータをホスト装置３へ転送する。

以上のような一連の処理を始動させるあるリード要求の完了前に、図９に示されているように別のリード要求が発行されたとする。すなわち、ホスト装置３はプレーンＰＢ０の読み出しに繋がるリード要求を時刻ｔ３０において発行し、プレーンＰＢ０についてのステージＢの最中に、プレーンＰＢ１の読み出しに繋がるリード要求を時刻ｔ３１で発行したとする。

メモリコントローラ２は、２つのリード要求を遂行するためのリードコマンド入力ＲＣＩ−０、ＲＣＩ−１を行う。この実行が図６の例のようにマルチプレーンリードとして処理されることができなくても、記憶装置１は図７の例のようにリードの一部を省略しながらのシングルリードを連続して行える。このことを利用して、メモリシステム５（メモリコントローラ２）は、プレーンＰＢ０についてのステージＣ（メモリコントローラ２への転送）と並行して、プレーンＰＢ１についてのステージＢ（記憶装置１でのリード）を実行できる。メモリコントローラ２は、プレーンＰＢ０についてのステージＥの実行を終えると、プレーンＰＢ１についてのステージＣの実行を開始する。

図９のような処理は、図１０の処理と対立する。図１０は、あるプレーンについての処理の間に別のプレーンについての指示を受け付けない記憶装置を含んだシステムでの動作を示している。メモリコントローラは、プレーンＰＢ０の読み出しに繋がるリード要求を時刻ｔ１００において受け取り、プレーンＰＢ０についてのリードコマンド入力ＲＣＩ０を実行し、記憶装置での処理の完了を待っており、ステージＢにある。時刻ｔ１０１において、メモリコントローラは、プレーンＰＢ１の読み出しに繋がるリード要求を受け取る。しかしながら、この記憶装置は、プレーンＰＢ１についてのリードコマンド入力を受け付けないため、メモリコントローラは、プレーンＰＢ１についてのリードコマンド入力を行えず、プレーンＰＢ０についてのステージＢの間、プレーンＰＢ１についてのリード要求の解釈およびアドレスの割り出しはできる（ステージＡの前半）が、記憶装置へのリードの指示（ステージＡの後半）はプレーンＰＢ０でのステージＥの終了後に初めてできる。したがって、プレーンＰＢ１についてのステージＥの完了には、図９の例より長時間を要する。

図１０の記憶装置があるプレーンでのリードの指示を別のプレーンについてのリードの間に受け付けないのは、後続のプレーンについてのリードの指示を受け取ると、全てのプレーンについてのデータキャッシュをリセットするからである。一方、記憶装置１では、上記のように、データキャッシュＤＣＣへのアクセスの可否が、プレーンごとに別々に管理されている。このため、あるプレーンＰＢのデータキャッシュＤＣＣへのリードの指示の受領は、別のプレーンＰＢのデータキャッシュＤＣＣのリセットを引き起こさず、図９のような処理が可能になっている。

図１１は、第１実施形態の記憶装置の動作の第４例を示している。図１１は、プログラムに関する。プログラムについても、基本的には、リードと同じである。まず、メモリコントローラ２は、時刻ｔ４０において、記憶装置１に対してプログラムコマンド入力ＰＣＩ０を行う。プログラムコマンド入力ＰＣＩ０は、プログラムアドレス転送コマンドＣ５、プログラムアドレスＡ１〜Ａ５、データＤ０〜Ｄｎ（ｎは自然数）、プログラム実行コマンドＣ６を含んでいる。コマンド、アドレス、およびデータがＩ／Ｏ線上を流れるのと並行して、ＣＬＥ、ＡＬＥ、ＷＥが有効論理になる点は、リードコマンド入力ＲＣＩ０と同じである。

記憶装置１は、プログラムコマンド入力ＰＣＩ０を受け取ると、プログラムを行う。プログラムは、リードと同じく、リセット、ポンプセットアップ、アドレス転送、コア動作、およびポンプリカバリを含んでいる。リセット、ポンプセットアップ、アドレス転送、およびポンプリカバリは、リードでのものとそれぞれ同じである。コア動作は、コアドライバＣＤＲによる、プログラムデータのデータキャッシュＤＣＣ０への転送、ワード線ＷＬ、ビット線ＢＬ、および選択ゲート線ＳＧＤＬ、ＳＧＳＬへの所定の電位の印加を少なくとも含んでいる。プログラムによってデータキャッシュＤＣＣ０がアクセスされ、よって、制御回路ＣＮは、プログラムコマンド入力ＰＣＩ０を受信すると、信号ＣＢＵＳＹ０をビジー状態にする。一方、信号ＣＢＵＳＹ１はレディー状態を示している。信号ＢＵＳＹ１がレディー状態であることを認識して、メモリコントローラ２は、プレーンＰＢ１へのプログラムを開始することができる。そのために、メモリコントローラ２は、時刻ｔ４１において、プログラムコマンド入力ＰＣＩ１を行う。時刻ｔ４１は、プレーンＰＢ０についてのコア動作の途中である。このため、記憶装置１は、プレーンＰＢ０についてのプログラムの終了を待つとともにビジーを示す信号ＣＢＵＳＹ１を出力する。

時刻ｔ４２においてプレーンＰＢ０についてのプログラムが終了し、制御回路ＣＮは、信号ＣＢＵＳＹ０をレディー状態にする。コアドライバＣＤＲはまた、時刻ｔ４２において、プレーンＰＢ１についてのプログラムを再開する。ただし、リードと同様に、コアドライバＣＤＲは、プレーンＰＢ１についてのプログラムの間に再度リセットおよびポンプセットアップを行わない。よって、時刻ｔ４２から、コアドライバＣＤＲは、プレーンＰＢ１についてのアドレス転送およびコア動作を行い、次いでポンプリカバリを行う。プレーンＰＢ１についてのプログラムが終了すると、制御回路ＣＮは信号ＣＢＵＳＹ１をレディー状態に戻す。

以上記述されたように、第１実施形態の記憶装置は、各プレーンＰＢに専用のキャッシュビジー信号ＣＢＵＳＹを出力するためのパッド２２８、２２９を有しており、あるプレーンＰＢについての処理中にキャッシュレディー状態の別のプレーンＰＢについての処理（すなわちコマンド）を受け付けることができる。このため、記憶装置１があるプレーンＰＢについての処理を行っている間に別のプレーンＰＢを使用でき、例えば一時的に何らかのデータを保持しておく等の用途に使用できる。このことは、記憶装置１とともに使用されるコントローラ（例えばメモリコントローラ２）の、ＲＡＭ２３によって実現されているキャッシュの容量を削減できる。また、記憶装置１がリードコマンド入力の予約を受け付けることができるため、記憶装置１を制御する装置（メモリコントローラ２等）は、複数の処理を部分的に並列に行うことが可能になり、メモリシステム５の全体での処理の効率化が可能になる。

また、記憶装置１は、先に指示されたプレーンＰＢについての処理の終了後に指示されたプレーンＰＢについての処理を連続して行い、また、特定の条件を満たすようにあるプレーンＰＢについてのリードの指示後に別のプレーンＰＢについてのリードを指示されると、これらの指示をマルチプレーンリードとして実行する。このため、複数のプレーンＰＢの並列動作をより効率的に行える。さらに、第１実施形態の記憶装置は複数のプレーンＰＢについての処理が連続する際、後のプレーンについての処理の一部が省略される。このため、複数のプレーンについての処理の連続的な実行をより短時間で完了できる。プログラムについてもリードと同様の利点を得られる。

（第２実施形態）
第２実施形態では、キャッシュが予約済みか否かを示すパッドが設けられ、キャッシュが予約済みかを示す信号が通信される。

図１２は、第２実施形態の記憶装置の一部の機能ブロックを示しており、入出力回路ＩＯＣおよびコーナー領域２１の詳細を示している。入出力回路ＩＯＣは、第１実施形態のキャッシュビジーパッド２２８、２２９に代えて、キューキャッシュビジーパッド２４１を含んでいる。パッド２４１は、キューキャッシュビジー信号ＱＣＢＵＳＹを出力する。また、コーナー領域２１は、アドレスレジスタ２１２ａ、２１２ｂを含んでいる。第２実施形態では、説明の簡略化、理解の容易化のために、記憶装置１が１つのプレーンＰＢを有する例に関する。このことに基づいて、１つのプレーンＰＢについてのキャッシュビジー信号ＣＢＵＳＹが設けられている。

図１３は、第２実施形態の記憶装置の動作の例を示している。時刻Ｔ５０において、メモリコントローラ２は、記憶装置１に対して、ページＬを読み出し対象とするリードコマンド入力ＲＣＩ−１を行う。これを受けて、制御回路ＣＮは、時刻ｔ５０から信号ＣＢＵＳＹをビジー状態にするとともに、時刻ｔ５０からリードを行う。リードの際、リードコマンド入力ＲＣＩ−１についてのアドレスは、２つのアドレスレジスタ２１２ａ、２１２ｂのうちの空いている方に転送される。この時点では、いずれのアドレスレジスタ２１２も空いている。制御回路ＣＮはまた、時刻ｔ５０の時点では、信号ＱＣＢＵＳＹをハイレベルに維持する。

時刻ｔ５１において、メモリコントローラ２は、記憶装置１に対して、ページＭを読み出し対象とするリードコマンド入力ＲＣＩ−２を行う。時刻ｔ５１の時点では、記憶装置１は、リードを行っており、よって、信号ＣＢＵＳＹはビジー状態である。しかし、信号ＱＣＢＵＳＹはレディー状態なので、記憶装置１は次のリードコマンド入力ＲＣＩの予約を受け付けることが可能である。すなわち、記憶装置１は、あるリードコマンド入力ＲＣＩの処理中に受け取った別のリードコマンド入力ＲＣＩ中のアドレスを、空いているアドレスレジスタ２１２ａまたは２１２ｂに転送し、待機する。記憶装置１は、信号ＣＢＵＳＹがビジー状態の間にさらなるリードコマンド入力ＲＣＩを受け取ったので、時刻ｔ５１から信号ＱＣＢＵＳＹをビジー状態（キュービジー状態）にする。記憶装置１は、信号ＢＵＳＹ、ＱＣＢＵＳＹがともにビジー状態の間は、リードコマンド入力ＲＣＩを受け付けない。すなわち、処理未完了のリードコマンド入力ＲＣＩがあり、次のリードの予約を持っている間は、さらなるリードコマンド入力ＲＣＩを受け付けない。

時刻ｔ５２において、記憶装置１は、リードコマンド入力ＲＣＩ−１についてのリードを完了し、メモリコントローラ２がリードコマンド入力ＲＣＩ−１についてのデータ（ページＬのデータ）を取り出せる状態になる。よって記憶装置１は、信号ＣＢＵＳＹをレディー状態にする。信号ＣＢＵＳＹがレディー状態であれば、記憶装置１は、リードコマンド入力ＲＣＩを受け付けることができる。時刻ｔ５２から、コアドライバＣＤＲは、リードコマンド入力ＲＣＩ−１についてのリードに続けてリードコマンド入力ＲＣＩ−２についてのリードを行う。このとき、第１実施形態において記述されたように、２つのリードは連続して行われ、２つ目のリードではリセットおよびポンプセットアップは行われない。このため、後続の方のリードを短期間で終了できる。

時刻ｔ５３において、メモリコントローラ２は、記憶装置１に対して、ページＮを読み出し対象とするリードコマンド入力ＲＣＩ−３を行う。このとき、信号ＣＢＵＳＹはレディー状態なので、記憶装置１は、リードコマンド入力ＲＣＩ−３を受け付ける。リードコマンド入力ＲＣＩ−３中のアドレスは、空いているアドレスレジスタ２１２ａまたは２１２ｂに転送される。制御回路ＣＮは、リードコマンド入力ＲＣＩ−３が行われことに基づいて、時刻ｔ５３において信号ＣＢＵＳＹをビジー状態にする。

時刻ｔ５４において、記憶装置１は、リードコマンド入力ＲＣＩ−２についてのリードを完了し、メモリコントローラ２がリードコマンド入力ＲＣＩ−２についてのデータ（ページＭのデータ）を取り出せる状態になる。よって記憶装置１は、信号ＣＢＵＳＹをレディー状態にする。予約されているリードコマンド入力ＲＣＩがもう無いので、時刻ｔ５４から一定時間経過後の時刻ｔ５５において、記憶装置１はさらなるリードコマンド入力ＲＣＩを受付可能になり、よって制御回路ＣＮは信号ＱＣＢＵＳＹをレディー状態に戻す。

図１３は、さらに、時刻ｔ５６においてキャッシュデータ転送コマンド入力ＣＣＩが行われることを示している。ページＮのリードを以て連続リードが終了する場合、データキャッシュＤＣＣにページＭのデータが保持されている状態になっており、ページＭのデータはデータキャッシュ１３３に保持されている。このため、ページＭのデータをデータキャッシュ１３３からデータキャッシュＤＣＣに転送するためのキャッシュデータ転送コマンド入力ＣＣＩが必要である。記憶装置１は、キャッシュデータ転送コマンド入力ＣＣＩを受けると、信号ＣＢＵＳＹをビジー状態にして、ページＭのデータをデータキャッシュ１３３からデータキャッシュＤＣＣに転送し、信号ＣＢＵＳＹをレディー状態に戻す。こうして、メモリコントローラ２がページＭのデータを取り出せる状態になる。

図１４は、第２実施形態の記憶装置の一部の機能ブロックの第２例を示しており、入出力回路ＩＯＣおよびコーナー領域２１の詳細を示している。図１３も、記憶装置１が１つのプレーンを有する例に関する。入出力回路ＩＯＣは、図１３の例でのキューキャッシュビジーパッド２４１に代えて、キャッシュビジーパッド２４２を含んでいる。パッド２４２は、キャッシュビジー信号ＣＢＵＳＹ２を出力する。図１４の例によっても、図１２および図１３の例と同様の動作を実現できる。

図１５は、第２実施形態の記憶装置の第２例の動作を示している。時刻ｔ６０での処理は時刻ｔ５０での処理と同じである。続く時刻ｔ６１において、時刻ｔ５１と同じく、メモリコントローラ２は、記憶装置１に対して、ページＭを読み出し対象とするリードコマンド入力ＲＣＩ２−１を行う。時刻ｔ６１の時点では、記憶装置１は、すでにリードを行っており、よって、信号ＣＢＵＳＹはビジー状態である。しかし、信号ＣＢＵＳＹ２はレディー状態なので、記憶装置１は次のリードコマンド入力ＲＣＩの予約を受け付けることが可能である。すなわち、記憶装置１は、図１２および図１３の時刻ｔ５１と同じく、あるリードコマンド入力ＲＣＩの処理中に受け取った別のリードコマンド入力ＲＣＩ中のアドレスを、空いているアドレスレジスタ２１２ａまたは２１２ｂに転送し、待機し、また、第２キャッシュビジー信号ＣＢＵＳＹ２をビジー状態にする。記憶装置１は、信号ＣＢＵＳＹ、ＣＢＵＳＹ２がともにビジー状態の間は、リードコマンド入力ＲＣＩを受け付けない。

時刻ｔ６２での処理は、時刻ｔ５２でのものと同じである。時刻ｔ６３において、時刻ｔ５３と同じく、メモリコントローラ２は、記憶装置１に対して、ページＮを読み出し対象とするリードコマンド入力ＲＣＩ−３を行う。このとき、２つの信号ＣＢＵＳＹ、ＣＢＵＳＹ２の一方がレディー状態なので、記憶装置１は、リードコマンド入力ＲＣＩ−３を受け付け、そして時刻ｔ５３での処理と同じ処理を行う。予約されているリードコマンド入力ＲＣＩがもう無いので、時刻ｔ６３から一定時間経過後の時刻ｔ６４において、記憶装置１はさらなるリードコマンド入力ＲＣＩを受付可能になり、よって制御回路ＣＮは信号ＣＢＵＳＹ２をレディー状態に戻す。

時刻ｔ６５において、記憶装置１は、リードコマンド入力ＲＣＩ−２のためのリードを完了し、メモリコントローラ２がリードコマンド入力ＲＣＩ−２についてのデータ（ページＭのデータ）を取り出せる状態になる。よって記憶装置１は、信号ＣＢＵＳＹをレディー状態にする。その後の、時刻ｔ６６での処理は時刻ｔ５６でのものと同じである。

以上記述されたように、第２実施形態の記憶装置は、処理未完了のリードコマンド入力ＲＣＩがあったとしてもリードコマンド入力ＲＣＩの予約を受け付けることができ、キャッシュビジー信号ＣＢＵＳＹに加えて信号ＱＣＢＵＳＹまたはＣＢＵＳＹ２を用いてリードコマンド入力ＲＣＩの予約の可否を示すことができる。予約されたリードコマンド入力ＲＣＩについてのリードは、処理中のリードコマンドについてのリードに連続する。記憶装置１がリードコマンド入力ＲＣＩの予約を受け付けることができるため、記憶装置１を制御する装置（メモリコントローラ２等）は、複数の処理を部分的に並列に行うことが可能になり、メモリシステム５の全体での処理の効率化が可能になる。

また、複数のリードが連続する際、後ろのリードについての処理の一部が省略される。よって、第１実施形態で複数のプレーンについての処理が連続する場合と同じく、複数のリードの実行をより短時間で完了できる。

（第３実施形態）
第３実施形態は、第１、第２実施形態の変形に関し、第１実施形態の信号ＣＢＵＳＹ０、ＣＢＵＳＹ１、第２実施形態のＱＣＢＵＳＹ、ＣＢＵＳＹ２の実現の別の例に関する。

信号ＣＢＵＳＹ０、ＣＢＵＳＹ１、ＱＣＢＵＳＹ、ＣＢＵＳＹ２の通知は、上記のように専用のパッド２２８、２２９、２４１を用いずに、ステータスリードによって行うことができる。すなわち、記憶装置１は、図１６に示すように、ステータスリードコマンドを受け取ると、ステータスデータをＩ／Ｏ線を介して出力する。ステータスデータは、複数のビット、例えば８ビットを含んでいる。ステータスデータの複数ビットのいずれかに、信号ＣＢＵＳＹ０、ＣＢＵＳＹ１、ＣＢＵＳＹ、ＱＣＢＵＳＹ、ＣＢＵＳＹ２の情報が割り当てられる。図１７は、第３実施形態のステータスデータのビットの割り当ての例を示しており、第１実施形態の信号ＣＢＵＳＹ０、ＣＢＵＳＹ１によって示される状態を含む状態を示す情報とステータスデータのビットとの関連の例を示している。Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］は、第１実施形態のように信号ＣＢＵＳＹ０、ＣＢＵＳＹ１によって状態を通知可能な記憶装置１で使用されるステータスリードコマンドによって出力されるステータスデータ中のビットに対応し、Ｉ／Ｏ線中の８つのビットにそれぞれ対応する。

例えば、Ｉ／Ｏ［０］は使用されない。Ｉ／Ｏ［１］、Ｉ／Ｏ［２］は、それぞれプレーンＰＢ０、ＰＢ１のトゥルーレディー／ビジーをそれぞれ示し、各々は、例えば“１”および“０”によってレディーおよびビジーをそれぞれ示す。トゥルービジーは、大まかには、記憶装置１内で何らかの動作が行われていることを示し、プレーンＰＢ０、ＰＢ１内で何らかの動作が行われている場合、Ｉ／Ｏ［１］、Ｉ／Ｏ［２］はそれぞれ“０”とされ、より具体的には以下の通りである。半導体記憶装置のチップのレディー/ビジー状態には２種類あり、実施形態の記憶装置１にも２種類のチップのレディー/ビジー状態がある。例えば記憶装置１が連続する複数ページのリードを指示された場合を具体例に取り、説明する。あるページからリードされたデータがデータキャッシュＤＣＣに転送され、次いでシフトレジスタ２２１へのプリフェッチが完了すると、キャッシュレディーとなり、記憶装置１からメモリコントローラ２へのデータ出力が可能となる。この間、データキャッシュＤＣＣとシフトレジスタ２２１以外は非活性状態になっており、よって記憶装置１はデータキャッシュＤＣＣ以外のデータキャッシュ（例えばデータキャッシュＤＣＡ、ＤＣＢ）を用いたリードなどのコア動作を行うことが可能である。そこで、あるページのリードが行われた後で自動的に次のページのリードを開始するコマンドが用意されている。フォアグラウンドではメモリコントローラ２から見ると、あるページのデータが出力可能であるのと別に、バックグラウンドで別のページに対するコア動作（例えばリード）を行い、非活性状態をできるだけ減らすこのような動かし方はキャッシュ動作と呼ばれる。本例では、リードについてのキャッシュ動作なのでキャッシュリードとも呼ばれる。このような状態は、キャッシュレディーであるが、一方、データキャッシュへのアクセスのための回路以外を使ったコア動作等を行っている状態であり、トゥルービジー状態と呼ばれる。図５のように、キャッシュ動作が行われていないリードでは、キャッシュビジー＝トゥルービジーである。

Ｉ／Ｏ［３］は、Ｉ／Ｏ［１］およびＩ／Ｏ［２］の少なくとも一方がビジーを示しているとビジーを示す値（“０”）とされ、そうでなければ“１”とされる。Ｉ／Ｏ［４］、Ｉ／Ｏ［５］は、プレーンＰＢ０、ＰＢ１用のキャッシュレディー／ビジーをそれぞれ示し、信号ＣＢＵＳＹ０、ＣＢＵＳＹ１にそれぞれ対応し、各々は、例えば“１”および“０”によってレディーおよびビジーをそれぞれ示す。すなわち、第１実施形態で信号ＣＢＵＳＹ０、ＣＢＵＳＹ１がビジー状態の間に出力されたステータスデータでは、Ｉ／Ｏ［４］、Ｉ／Ｏ［５］はそれぞれ“０”である。Ｉ／Ｏ［６］は、Ｉ／Ｏ［４］およびＩ／Ｏ［５］の少なくとも一方がビジーを示しているとビジーを示す値（“０”）とされ、そうでなければ“１”とされる。

Ｉ／Ｏ［７］は、ライトプロテクトの有効および無効を示し、例えばプロテクトされていれば“０”とされ、プロテクトされていなければ“１”とされる。

図１７のステータスデータを出力する記憶装置１にステータスリードコマンドが入力されると、記憶装置１はその状態に基づいて定まる値を各ビットにおいて有する図１７のステータスデータを出力する。例えばステータスリードデータがプレーンＰＢ０がキャッシュビジーでかつプレーンＰＢ１がキャッシュレディーを示していれば、すなわちＩ／Ｏ［４］、Ｉ／Ｏ［５］がそれぞれ“０”、“１”であれば、プレーンＰＢ１のデータキャッシュＤＣＣ１へのアクセスが可能である。

図１８は、第３実施形態のステータスデータのビットの割り当ての第２例を示しており、第２実施形態の信号ＣＢＵＳＹ、ＱＣＢＵＳＹによって示される状態を含む状態を示す情報とステータスデータのビットとの関連の例を示している。Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］は、第２実施形態のように信号ＣＢＵＳＹ、ＱＣＢＵＳＹによって状態を通知可能な記憶装置１で使用されるステータスリードコマンドによって出力されるステータスデータ中のビットに対応し、Ｉ／Ｏ線中の８つのビットにそれぞれ対応する。

例えば、Ｉ／Ｏ［０］は、チップＮステータスを示し、記憶装置１でのプログラムやイレースが終わった後、プログラムやイレースがパスしたかフェイルしたかを示し、例えば、“０”および“１”によってパスおよびフェイルをそれぞれ示す。Ｉ／Ｏ［１］は、チップＮ−１ステータスを示し、連続で２ページプログラムした場合に、先行するページへのプログラムがパスしたかフェイルしたかを示し、例えば、“０”および“１”によってパスおよびフェイルをそれぞれ示す。例えば、Ｉ／Ｏ［２］、Ｉ／Ｏ［３］は使用されない。

Ｉ／Ｏ［４］は、キューレディー／ビジーを示し、例えば“１”および“０”はレディーおよびビジーをそれぞれ示し、信号ＱＣＢＵＳＹに対応する。すなわち、第２実施形態で信号ＱＣＢＵＳＹがビジー状態の間に出力されたステータスデータでは、Ｉ／Ｏ［４］は“０”である。Ｉ／Ｏ［５］は、トゥルーレディー／ビジーを示し、図１７のものと同じである。Ｉ／Ｏ［６］は、キャッシュレディー／ビジーを示し、例えば“１”および“０”によってレディーおよびビジーをそれぞれ示し、信号ＱＣＢＵＳＹに対応する。すなわち、第２実施形態で信号ＱＣＢＵＳＹがビジー状態の間に出力されたステータスデータでは、Ｉ／Ｏ［６］は“０”である。Ｉ／Ｏ［７］は、ライトプロテクトを示し、図１７のものと同じである。

図１９は、第３実施形態のステータスデータのビットの割り当ての第３例を示しており、第２実施形態の信号ＣＢＵＳＹ、ＣＢＵＳＹ２によって示される状態を含む状態を示す情報とステータスデータのビットとの関連の例を示している。Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］は、第２実施形態のように信号ＣＢＵＳＹ、ＣＢＵＳＹ２によって状態を通知可能な記憶装置１で使用されるステータスリードコマンドによって出力されるステータスデータ中のビットに対応し、Ｉ／Ｏ線中の８つのビットにそれぞれ対応する。

例えば、Ｉ／Ｏ［０］、Ｉ／Ｏ［１］は、チップＮステータス、チップＮ−１ステータスを示し、図１８のものと同じである。例えば、Ｉ／Ｏ［２］、Ｉ／Ｏ［３］は使用されない。Ｉ／Ｏ［４］は、トゥルーレディー／ビジーを示し、図１８のものと同じである。Ｉ／Ｏ［５］は、第２キャッシュレディー／ビジーを示し、例えば“１”および“０”はレディーおよびビジーをそれぞれ示し、信号ＣＢＵＳＹ２に対応する。すなわち、第２実施形態で信号ＣＢＵＳＹ２がビジー状態の間に出力されたステータスデータでは、Ｉ／Ｏ［５］は“０”である。Ｉ／Ｏ［６］は、キャッシュレディー／ビジーを示し、例えば“１”および“０”はレディーおよびビジーをそれぞれ示し、信号ＣＢＵＳＹに対応する。すなわち、第２実施形態で信号ＣＢＵＳＹがビジー状態の間に出力されたステータスデータでは、Ｉ／Ｏ［５］は“０”である。Ｉ／Ｏ［７］は、ライトプロテクトを示し、図１７のものと同じである。

以上記述されたように、第３実施形態の記憶装置は、第１または第２実施形態に基づいており、ステータスリードおよびステータスデータを用いて、第１実施形態の信号ＣＢＵＳＹ０、ＣＢＵＳＹ１、または第２実施形態の信号ＣＢＵＳＹ、ＱＣＢＵＳＹ、ＣＢＵＳＹ２により示される状態を通知できるように構成されている。このため、第１および第２実施形態のうちで第３実施形態が基づいている方と同じ利点を得られる。

その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。

なお、本実施形態の記憶装置１がＮＡＮＤ型フラッシュメモリである場合に、以下の動作および構成であってもよい。

（１）多値レベルの読み出し動作（リード）において、閾値電圧を低いほうから順にＡレベル、Ｂレベル、およびＣレベルとすると、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、および０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、および２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、および３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、および７０μｓ〜８０μｓのいずれかの間にしてもよい。

（２）書き込み動作は、プログラム動作およびベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、および１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。

プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、または偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、および１９００μｓ〜２０００μｓのいずれかの間にしてもよい。

（３）消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、および１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、および４０００μｓ〜９０００μｓのいずれかの間にしてもよい。

（４）メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、またはＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。

また、メモリセル間にはエアギャップを形成することができる。

１…記憶装置、２…メモリコントローラ、３…ホスト装置、５…メモリシステム、ＣＡ…セルアレイ、ＲＤ…ロウデコーダ、ＤＰ…データ回路・ページバッファ、２２…周辺回路、ＩＯＣ…入出力回路、ＣＤＲ…コアドライバ、ＤＣＣ…データキャッシュ、２２１…シフトレジスタ、２２４…入出力パッド、２２８、２２９…キャッシュビジーパッド。

Claims (8)

1. 第１および第２メモリセルアレイと、
   前記第１メモリセルアレイへのアクセスを指示するコマンドが受付可能か否かを示す第１情報と、前記第２メモリセルアレイへのアクセスを指示するコマンドが受付可能か否かを示す第２情報とを出力するように構成されている制御回路と、
   前記第１および第２メモリセルアレイからのデータをそれぞれ保持する第１および第２キャッシュと、
   を具備し、
   前記第１情報が前記第１メモリセルアレイへのアクセスの可を示している場合、前記第１キャッシュは外部からのアクセスが可能であり、
   前記第２情報が前記第２メモリセルアレイへのアクセスの可を示している場合、前記第２キャッシュは外部からのアクセスが可能である、
   前記制御回路は、
   前記第１および第２メモリセルアレイへのアクセスをそれぞれ指示する第１および第２コマンドを受け取り、
   前記第１コマンドの受信後に前記第２コマンドを受信した場合、前記第１コマンドにより指示される処理の開始から前記第２コマンドにより指示される処理を、前記第１コマンドにより指示される処理の時間の２倍より短い時間で行うことが可能であり、
   前記第１コマンドの受信後に前記第１コマンド中のアドレスをレジスタに転送する前に前記第２コマンドを受信しかつ前記第１コマンドによりアクセスされる記憶領域のワード線アドレスと前記第２コマンドによりアクセスされる記憶領域のワード線アドレスが一致している場合、前記第２コマンドにより指示される処理を前記第１コマンドにより指示される処理の時間より短い時間で行うことが可能であり、
   前記第１コマンドにより指示される処理の一部の間、前記第２コマンドにより指示される処理の実行を保留し、前記第１コマンド中のアドレスをレジスタに転送する処理から前記第２コマンド中のアドレスをレジスタに転送することを開始して、前記第１および第２コマンドにより指示される処理を並行して行うことが可能であり、
   ステータスリードコマンドを受け取ると、ステータスデータを出力し、
   前記ステータスデータは、前記第１情報および前記第２情報を含む、
   半導体記憶装置。
2. 第１および第２メモリセルアレイと、
   前記第１メモリセルアレイへのアクセスを指示するコマンドが受付可能か否かを示す第１情報と、前記第２メモリセルアレイへのアクセスを指示するコマンドが受付可能か否かを示す第２情報とを出力可能な制御回路と、
   を具備する半導体記憶装置。
3. 前記第１および第２メモリセルアレイからのデータをそれぞれ保持する第１および第２キャッシュをさらに具備し、
   前記第１情報が前記第１メモリセルアレイへのアクセスの可を示している場合、前記第１キャッシュは外部からのアクセスが可能であり、
   前記第２情報が前記第２メモリセルアレイへのアクセスの可を示している場合、前記第２キャッシュは外部からのアクセスが可能である、
   請求項２に記載の半導体記憶装置。
4. 前記制御回路は、
   前記第１および第２メモリセルアレイへのアクセスをそれぞれ指示する第１および第２コマンドを受け取り、
   前記第１コマンドの受信後に前記第２コマンドを受信した場合、前記第１コマンドにより指示される処理の開始から前記第２コマンドにより指示される処理を、前記第１コマンドにより指示される処理の時間の２倍より短い時間で行うことが可能である、
   ことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記制御回路は、前記第１コマンドの受信後に前記第１コマンド中のアドレスをレジスタに転送する前に前記第２コマンドを受信しかつ前記第１コマンドによりアクセスされる記憶領域のワード線アドレスと前記第２コマンドによりアクセスされる記憶領域のワード線アドレスが一致している場合、前記第２コマンドにより指示される処理を前記第１コマンドにより指示される処理の時間より短い時間で行うことが可能である、
   ことを特徴とする請求項４に記載の半導体記憶装置。
6. 前記制御回路は、前記第１コマンドにより指示される処理の一部の間、前記第２コマンドにより指示される処理の実行を保留し、前記第１コマンド中のアドレスをレジスタに転送する処理から前記第２コマンド中のアドレスをレジスタに転送することを開始して、前記第１および第２コマンドにより指示される処理を並行して行うことが可能である、
   ことを特徴とする請求項５に記載の半導体記憶装置。
7. メモリセルアレイと、
   前記メモリセルアレイからのデータを保持するキャッシュと、
   前記キャッシュへの外部からのアクセスの可否を示す第１情報と、前記キャッシュへのアクセスを含んだ未完了の処理がある場合の前記キャッシュへのアクセスの予約の可否を示す第２情報と、を出力可能な制御回路と、
   を具備することを特徴とする半導体記憶装置。
8. 前記制御回路は、ステータスリードコマンドを受け取ると、ステータスデータを出力し、
   前記ステータスデータは、前記第１情報および前記第２情報を含む、
   請求項２または７に記載の半導体記憶装置。

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