CN104916315B - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种可有效率地被控制的半导体存储装置。存储装置(1)包含：第一及第二存储单元阵列(CA0、CA1)；以及控制电路，其可输出第一信息与第二信息，该第一信息表示能否受理指示对第一存储单元阵列的访问的命令，该第二信息表示能否受理指示对第二存储单元阵列的访问的命令。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2014-51876号(申请日：2014年3月14日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
半导体存储装置有时具有多个板，该板包含存储单元阵列、解码器、读出电路等的组。如果适当地控制多个板，那么可能会能够高效率地使用存储装置。
发明内容
本发明提供一种可有效率地被控制的半导体存储装置。
一实施方式的半导体存储装置的特征在于包括：第一及第二存储单元阵列；及控制电路，可输出第一信息与第二信息，该第一信息表示能否受理指示对所述第一存储单元阵列的访问的命令，该第二信息表示能否受理指示对所述第二存储单元阵列的访问的命令。
附图说明
图1表示第一实施方式的存储装置的功能块。
图2表示包含第一实施方式的存储装置的系统。
图3是第一实施方式的存储单元阵列的一部分的电路图。
图4表示第一实施方式的存储装置的一部分功能块。
图5表示第一实施方式的存储装置的动作的例子。
图6表示第一实施方式的存储装置的动作的第二例。
图7表示第一实施方式的存储装置的动作的第三例。
图8表示第一实施方式的存储系统的另一例。
图9表示第一实施方式的存储系统的动作的例子。
图10表示存储系统的动作的参考用例子。
图11表示第一实施方式的存储装置的动作的第四例。
图12表示第二实施方式的存储装置的一部分功能块。
图13表示第二实施方式的存储装置的动作的例子。
图14表示第二实施方式的存储装置的一部分功能块的另一例。
图15表示第二实施方式的存储装置的动作的另一例。
图16表示第三实施方式的用于状态读取的信号的流程。
图17表示第三实施方式的状态数据的比特分配的例子。
图18表示第三实施方式的状态数据的比特分配的第二例。
图19表示第三实施方式的状态数据的比特分配的第三例。
具体实施方式
包含多个板的存储装置还包含对于多个板共用的周边电路。包含多个板及周边电路的存储装置形成为例如一个芯片，另外，可从控制存储装置的存储控制器被指定从一个板的读取即单板读取以及从多个板的读取即多读取，并进行这些单板读取及多读取。
存储装置使用预备/忙碌信号在存储控制器表示存储装置为预备状态及忙碌状态中的哪一种状态。预备状态是指存储装置可由控制器访问的状态。忙碌状态是指存储装置正在内部进行某些处理，由此控制器无法对存储装置进行访问的状态。然而，即便存储装置为忙碌状态，在忙碌中的处理中也会存在第一板参与但第二板未参与的处理。在这种处理的情况下，存储装置仍会输出忙碌信号，因此，存储装置在输出忙碌信号期间，不受理与第二板相关的指示。该情况意味着无法有效地利用多个板。
以下，参照附图对实施方式进行说明。再者，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号，仅于需要的情况下进行重复说明。
各功能块可作为硬件、计算机软件中的任一者或组合两者所得者而实现。因此，以下就其功能的观点来说对功能块进行说明。各功能块并非必须像以下的例子那样进行区分，也可以利用与例示不同的功能块执行一部分功能，或者也可以将某一功能块分割为功能子区块。
本说明书中，在参照符号包含数字或字母的第一要素、及通过不存在或存在后续的连字符或下划线而接续的字母或数字的第二要素的组的情况下，第二要素有助于将同种的第一要素相互区分。在无需将第一要素相互区分的情况下，使用省略第二要素的记载，该记载指所有参照符号仅为第一要素。同样地，包含字母与后续的数字的参照符号利用数字而有助于将字母的参照符号相互区分。在无需相互区分的情况下，使用省略末尾的数字的记载。
(第一实施方式)
图1表示第一实施方式的半导体存储装置的功能块。如图2所示，半导体存储装置1是由存储控制器2控制。存储控制器2进而由主机装置3、例如个人计算机(PC，PersonalComputer)控制。图2表示第一实施方式的系统。存储系统5包含存储装置1、存储控制器2、及主机装置3。存储控制器2例如包含CPU(central processing unit，中央处理器)等处理器21、ROM(read only memory，只读存储器)22、RAM(random access memory，随机存取存储器)23、接口24、25、27等要素。存储控制器2通过利用处理器21执行例如保持在ROM22的编程而进行各种动作。即，通过利用处理器21执行的编程，而实现存储控制器2的文件系统的功能，文件系统管理存储装置1中的数据与其存储位置。另外，通过利用处理器21执行的编程而实现接口24、25、27的驱动器，由驱动器控制接口24、25、27。存储器接口24控制利用存储控制器2(处理器21)的与存储装置1的通信，主机接口25控制利用存储控制器(处理器21)2的与主机装置3的通信，RAM接口27控制利用处理器21的与RAM23的通信。RAM23保持暂时的数据。
同样地，主机装置3也包含例如CPU等处理器31、ROM32、RAM33、接口34等要素。主机装置3通过利用处理器31执行例如保持在ROM32的编程而进行各种动作。接口34控制与存储控制器2的通信。
返回到图1中。存储装置1包含多个板(例示两个板PB0、PB1)、控制电路CN、输入输出电路IOC、地址·命令寄存器ACL、电压产生电路VG、磁心驱动器CDR等要素。各板PB包含单元阵列CA、行解码器RD、数据电路·页面缓冲器DB、列解码器CD。
单元阵列CA包含多个区块BLK。各区块BLK包含多个字符串群SS。各字符串群SS包含多个字符串STR。各字符串STR包含多个存储单元MC(未图示)，该多个存储单元MC包含晶体管。除此以外，在单元阵列CA设置着字线WL、比特线BL、源极线SL等要素。
输入输出电路IOC控制命令、地址、数据、控制信号从存储控制器2的输入或向存储控制器2的输出。命令、地址、数据是在输入输出电路IOC与存储控制器2之间的I/O(input/output，输入/输出)线上被传递。控制信号包含例如命令锁存致能(CLE)、地址锁存致能(ALE)、写致能(WE)、读取致能(RE)等。
行解码器RD从地址·命令寄存器ACL接收区块地址信号等，另外，从磁心驱动器CDR接收字线电压或选择栅极电压。行解码器RD基于所接收的区块地址信号、字符串地址信号、字线控制信号、及选择栅极线控制信号选择区块、字符串群、字线等。
数据电路·页面缓冲器DB暂时保持从存储单元阵列CA读出的数据，另外，从存储装置1的外部接收写入数据，并将所接收的数据写入到所选择的存储单元MC。数据电路·页面缓冲器DB包含传感放大器SA。传感放大器SA包含分别与多条比特线BL连接的多个传感放大器单元，经由比特线BL读出存储单元MC的数据，且经由比特线BL检测存储单元MC的状态。存储装置1可在一个存储单元MC中保持大于等于二比特的数据。
数据电路·页面缓冲器DB包含多个、例如三个数据缓存DCA、DCB、及DCC。列解码器CD从地址·命令寄存器ACL接收行地址信号，并将所接收的行地址信号解码。列解码器CD基于经解码的地址信号，控制数据电路·页面缓冲器DB的数据的输入输出。
控制电路CN从地址·命令寄存器ACL接收各种命令。控制电路CN按照基于命令的指定的序列控制电压产生电路VG及磁心驱动器CDR。电压产生电路VG按照控制电路CN的指示产生各种电压(电位)。磁心驱动器CDR按照控制电路CN的指示，为了控制字线WL及比特线BL而控制行解码器RD及数据电路·页面缓冲器DB。
另外，控制电路CN经由输入输出电路IOC对存储控制器2输出表示存储装置1的状态的信号。这种状态信号包含缓存忙碌信号CBUSY0、CBUSY1。高电平的信号BUSY、CBUSY0、CBUSY1表示预备状态，低电平的信号BUSY、CBUSY0、CBUSY1表示忙碌状态。关于信号CBUSY0、及CBUSY1将于下文进行叙述。
单元阵列CA具有图3所示的要素及连接。图3是第一实施方式的单元阵列的一部分(两个区块BLK)的电路图。如上所述，单元阵列CA包含多个区块BLK，各区块BLK包含多个字符串群SS，各字符串群SS包含多个字符串STR。另外，单元阵列CA包含多条比特线BL、及单元源极线SL。在各区块BLK中，在一条比特线BL连接着i+1个字符串STR。i为0或自然数。
一个字符串STR包含串联连接的n+1个存储单元晶体管MTr0～MTrn、源极侧选择栅极晶体管SSTr、及漏极侧选择栅极晶体管SDTr。n为0或自然数，例如为15。各字符串STR中，晶体管SSTr的漏极连接于单元晶体管MTr0的源极。晶体管SDTr的源极连接于单元晶体管MTr15的漏极。晶体管SSTr的源极连接于源极线SL。晶体管SDTr的漏极连接于对应的一条比特线BL。
沿着字线WL的延伸方向并列的多个字符串STR构成字符串群SS。例如，沿着字线WL的延伸方向并列且分别连接于所有比特线BL的多个字符串STR的全部构成一个字符串群SS。各字符串群SS中的多个字符串STR各自的单元晶体管MTrX(X为0或自然数)各自的栅极共通地连接于字线WLX。
各字符串群SS中的多个字符串STR各自的晶体管SDTr各自的栅极共通连接于漏极侧选择栅极线SGDL。分别设置着选择栅极线SGDL0～SGDLi用于字符串群SS0～字符串群SSi。
各字符串群SS中的多个字符串STR各自的晶体管SSTr各自的栅极共通连接于源极侧选择栅极线SGSL。分别设置着源极侧选择栅极线SGSL0～SGSLi用于字符串群SS0～字符串群SSi。
关于存储单元阵列CA的构造，例如，在2009年3月19日申请的题目为“三维积层非挥发性半导体存储器”的美国专利申请案12/407,403号说明书中有所记载。另外，在2009年3月18日申请的题目为“三维积层非挥发性半导体存储器”的美国专利申请案12/406,524号说明书、2010年3月25日申请的题目为“非挥发性半导体存储装置及其制造方法”的美国专利申请案12/679,991号说明书、及2009年3月23日申请的题目为“半导体存储器及其制造方法”的美国专利申请案12/532,030号说明书中有所记载。通过参照将这些专利申请案的整体引用到本案说明书中。
与一个字符串群SS中的多个字符串STR的相同的一条字线WL连接的多个单元晶体管MTr构成实体单元。一个实体单元的存储空间构成一个或多个页面。一个页面也可以包含实体单元中的一部分单元晶体管MTr的存储空间。数据是以页面单位被读出。写入既可以页面为单位，也可以实体单元为单位。
各区块BLK中，不同字符串STR中的相同编号(地址)的字线WLX相互连接。
为了对单元晶体管MTr进行访问，而选择一个区块BLK，且选择一个字符串群SS。为了选择区块BLK，而只对由区块地址信号特定出的区块BLK供给用来选择区块BLK的信号。根据该存储区块选择信号，在选择区块BLK中，使字线WL、选择栅极线SGSL、SGDL与磁心驱动器CDR中的驱动器连接。
进而，为了选择一个字符串群SS，而只在选择字符串群SS中使选择栅极晶体管SSTr、SDTr接收选择用电压。在非选择字符串群SS中，选择栅极晶体管SSTr、SDTr接收非选择用电压。选择用电压依存于读出、写入等动作。同样地，非选择用电压也依存于读出、写入等动作。
图4表示第一实施方式的存储装置的一部分功能块，且是图1的若干个功能块的摘选。另外，图4也表示功能块的布局。周边电路22是由图1的板PB0、PB1共用的要素的集合，至少包含输入输出电路IOC、磁心驱动器CDR。输入输出电路IOC包含移位寄存器221、输入输出焊垫224、及缓存忙碌焊垫228、229。输入输出焊垫224与I/O线连接。移位寄存器221包含多个寄存器要素(数据保持要素)222，各寄存器要素222保持来自数据缓存DCC的数据的指定大小的部分。而且，移位寄存器221通过输入输出焊垫224使来自数据缓存DCC的数据部分从各寄存器要素222移位到较近的下游的寄存器要素222。磁心驱动器CDR包含转换判定电路231。关于判定电路231将于下文叙述。
角隅区域21独立地设置用于板PB0及板PB1，且包含地址寄存器211。缓存忙碌焊垫228、229分别输出缓存忙碌信号CBUSY0、CBUSY1。
接下来，参照图5～图11，对第一实施方式的存储装置的动作进行记述。图5表示第一实施方式的存储装置的动作的例子，且表示在存储装置1与存储控制器2之间流通的信号。图5表示所谓的单板读取的例子。为了读出存储装置1中的数据，存储装置1从存储控制器2接收图5所示的信号，并将图5所示的信号输出到存储控制器2。
当读出时，输入输出电路IOC在时刻t0～t1期间，在I/O线上接收命令C0、地址A1～A5、命令C1，与此同时接收以特定的时序在高电平与低电平之间转变的WE。WE表示I/O线上的信号的取入时序。输入输出电路IOC在WE的边缘辨识I/O线上的信号的分隔，而取入命令C0、地址A1～A5、命令C1。
输入输出电路IOC进而接收高电平的CLE及高电平的ALE。高电平的CLE及ALE表示同时流通的I/O线的信号分别为命令及地址。
命令C0表示读取对象的地址后续，命令C1指示读出的执行。地址A1、A2是读取对象的地址中的列的部分即列地址。地址A3～A5是读取对象的地址中的行部分，例如为特定读取对象的板、区块、字符串、页面的行地址。在以下的记述及图5中，地址A3～A5指定板PB0，即命令C0、地址A1～A5、及命令C1的组指定单板读取。在以下的记述中，时刻t0至t1期间的读取命令及地址的输入的组被引用为读取命令输入RCI。
磁心驱动器CDR回应读出执行命令的接收，通过板PB0用的行解码器RD0、数据电路·页面缓冲器DB0、及列解码器CD0从读取对象的地址读出数据。读出从时刻t1到t2。
读出包含例如重设、泵设置、地址传输、磁心动作、预取、泵恢复。重设是指与读出相关的动作的初始化，泵设置是指利用电压产生电路VG的读出用电位的产生。地址传输包含将地址A1～A5向角隅区域21-0中的地址寄存器211传输。磁心动作至少包含向字线WL、选择栅极线SGDL、SGSL的指定电位的施加、利用传感放大器SA对比特线BL上的基于所读出的数据的电位的放大、数据的识别、数据在数据缓存DCA、DCB、DCC中的保持。预取包含将由(列)地址A1、A2指定的列地址的数据缓存DCC的数据传输到移位寄存器221。即，通过预取，将由列地址A1、A2指定的列地址的数据设置在移位寄存器221。泵恢复包含电压产生电路VG的初始化。
在读出期间，控制电路CN输出表示忙碌状态的信号CBUSY0。控制电路CN在可对板PB0用的缓存DCC进行访问及不能进行访问期间，分别输出预备状态及忙碌状态的信号CBUSY0。信号CBUSY表示可对缓存DCC进行访问的状态。存储装置1在执行一个读取(一个读取命令)时，通过磁心动作由数据缓存DCA、DCB保持数据，接着，根据预取或专用的命令将数据缓存DCA、DCB中的数据传输到数据缓存DCC且将数据缓存DCC中的数据传输到移位寄存器221并从移位寄存器221备用于来自输入输出焊垫224的数据的输出。在读取的情况下，将经过磁心动作而读取的数据设置在数据缓存DCC并可对数据缓存DCC中的数据进行访问的状态被称为缓存预备状态。换句话说，缓存预备状态如下文中与具体实例一并说明般，是存储装置1能够受理指示缓存预备状态的板PB中的处理(对板PB的访问)的命令(例如读取命令、编程命令、抹除命令等)的状态。例如，即便处在某个第一板PB中的处理过程中，如果第二板PB为缓存预备状态，那么也由存储装置1受理指示第二板PB中的处理(对第二板的访问)的命令。
另一方面，在读出期间，板PB1未被访问，由此，板PB1的数据缓存DCC也未被访问。由此，控制电路CN在读出期间，将板PB1用的信号CBUSY1维持为表示预备状态的值。
当在时刻t1时读出的磁心动作结束时，控制电路CN将信号CBUSY0变为预备状态。存储控制器2回应信号CBUSY0变为预备状态的情况，将RE以指定的时序重复切换为高电平与低电平(触发RE)。输入输出电路IOC在检测RE的边缘时，将移位寄存器221中的最靠近输入输出焊垫224的寄存器要素222中的数据输出到I/O线，并且将各寄存器要素222中的数据传送到下游的一个寄存器要素222，每当检测RE的边缘时便重复进行此操作。其结果为，数据D0～D2在I/O线上传送到存储控制器2。
图6表示第一实施方式的存储装置的动作的第二例，且表示在存储装置1与存储控制器2之间流通的信号。在时刻t10，存储装置1接收以板PB0作为读取对象而指定的读取命令输入RCI0。由此，磁心驱动器CDR从时刻t10起开始读出，另外，将关于读取对象的板PB0的信号CBUSY0设为忙碌状态。读出的详细情况如参照图5所述。
存储装置1在时刻t11时，接收以板PB1作为读取对象而指定的读取命令输入RCI1。在该时点，存储装置1正在进行用于读取命令输入RCI0的读取。如果关于由后续的读取命令输入RCI1指定的板PB1的缓存忙碌CBUSY1为预备状态，那么存储装置1受理读取命令输入RCI1。存储装置1基于若干个条件的组合以另一种形式处理后续的读取命令输入RCI的处理。回应后续的读取命令输入RCI1的处理如下所述。
首先，磁心驱动器CDR不对由后续的读取命令输入RCI1指定的板(板PB1)的数据缓存DCA、DCB、DCC进行重设，而维持其中的数据。另外，磁心驱动器CDR对后续的读取命令输入RCI1中的命令进行解释，且基于解释推进处理。转换判定电路231判断读取命令输入RCI1的结束(该命令C1的接收的结束)是否在针对之前的读取命令输入RCI0的磁心动作的开始前即在地址传输之前产生、及利用后续的读取命令输入RCI1的读取对象的页面是否与利用之前的读取命令输入RCI0的读取对象的页面相同。在某一个实体单元提供用于多个页面的存储空间的情况下，虽在该实体单元只关联一条字线WL，但分配着多个页面地址。在该情况下，为了判断为两个读取对象页面一致，字线WL一致时不足以判断，还要求页面的位置一致。具体来说，例如，在一个实体单元提供两个用于上级页面及下级页面的存储空间的情况下，必须两个读取对象均为上级页面或下级页面。不要求字符串相同。即，多板读取中受到读取对象的地址或页面的一致等限制，在两个读取命令输入RCI0、RCI1指示满足该限制的访问的情况下且满足时序要件的情况下，两个读取命令输入RCI0、RCI1被转换为多板读取。
如果后续的读取命令输入RCI1的接收在用于读取命令输入RCI-0的地址传输之前且两个读取对象页面一致，那么转换判定电路231决定以多板读取的形式进行读取命令输入RCI0、RCI1的处理。多板读取中，板PB0、PB1被同步地控制。为了实现从地址传输起的同步，磁心驱动器CDR保留板PB1中的处理，而等待板PB0中的地址传输的开始。当泵设置结束时，磁心驱动器CDR同时将板PB0、PB1各自的读取对象地址分别向角隅区域21-0、21-1中的地址寄存器传输。接着，磁心驱动器CDR在板PB0、PB1中同时进行磁心动作，而将数据分别读出到PB0、PB1的数据缓存DCC0、DCC1。其后，磁心驱动器CDR进行泵的恢复而结束读取，与此同时，控制电路CN将信号CBUSY0及CBUSY1分别设为忙碌状态。
多板读取通常不包含预取。移位寄存器221由板PB0、PB1共用，其原因在于，在无任何指定的情况下不会决定由此应将哪一个板的数据传输到移位寄存器。因此，在多板读取之后，存储控制器2指定应进行从数据缓存DCC向移位寄存器221的数据传输(寄存器读取)的板。即，从时刻t13起发送命令C2及高电平的CLE，接着，发送地址A1～A5及高电平的ALE并且触发WE。行地址A3～A5指定应读取寄存器的板(例如板PB0)及包含页面地址的行地址。进而，存储装置1从存储控制器2接收指示寄存器读取的执行的命令C3及高电平的CLE。由此，磁心驱动器CDR将由地址A3～A5指定的板PB0的由地址A1、A2指定的列地址的数据缓存DCC0中的数据读取到移位寄存器221。
于寄存器读取的指示后，存储控制器2触发RE，由此，输入输出电路IOC将移位寄存器221中的数据D0～D2于I/O线上发送至存储控制器2。
如上所述，在以读取命令输入RCI0及RCI1的多板读取的形式执行后续的读取命令输入RCI1的接收时，必须使后续的读取命令输入RCI1的接收在针对读取命令输入RCI0的地址传输之前且两个读取对象页面一致。图7表示未满足该条件的情况下的动作。图7表示第一实施方式的存储装置的动作的第三例，且表示在存储装置1与存储控制器2之间流通的信号。
存储装置1在时刻t20接收读取命令输入RCI0。磁心驱动器CDR对此作出回应，而开始针对板PB0的读取并且将信号CBUSY0设为忙碌状态。
存储装置1在时刻t21接收读取命令输入RCI1。时刻t21是在利用之前的读取命令输入RCI0的针对板PB0的地址传输开始之后出现。因此，转换判定电路231判断为无法转换两个读取命令的处理。由此，磁心驱动器CDR继续进行针对板PB0的处理，并且保留针对板PB1的处理并等待针对板PB0的处理结束。另外，存储装置1从时刻t21起将信号CBUSY1设为忙碌状态。
磁心驱动器CDR辨识按照指示以单板读取的形式执行读取命令输入RCI0的情况，并基于此在对板PB0的读取期间进行预取。
磁心驱动器CDR如果在时刻t22结束针对板PB0的处理，那么使信号CBUSY恢复为预备状态并且开始针对板PB1的读取。但是，由于磁心驱动器CDR在针对板PB0的读取期间已执行过重设及泵设置，所以在针对板PB1的读取期间不再次进行重设及泵设置。由此，磁心驱动器CDR从时刻t22起进行针对板PB1的地址传输及磁心动作，接着，进行泵恢复。不进行针对板PB1的预取。其原因在于，例如，在为了进行串行读取而将可获得之前的板PB0的读取结果的数据连续地随时传输到移位寄存器221的情况等下，虽说针对板PB1的读取已结束，但如果进行从板PB1读取的数据的预取，那么已存储的针对板PB0的移位寄存器221中的数据会破坏。这样一来，在如与某一板PB(PB1)的读取同时地在后台进行来自另一板PB(PB0)的数据向移位寄存器221的传输的情况下，不进行后续的针对板PB1的预取。取而代之，另外使用所述命令C2进行从数据缓存DCC1对移位寄存器221的寄存器读取。如果在时刻t23磁心驱动器CDR结束针对板PB1的读取，那么控制电路CN使信号CBUSY1恢复为预备状态。
存储控制器2对信号CBUSY0、CBUSY1的任一者变为预备状态的情况进行检测，从时刻t24起进行寄存器读取。存储控制器2继续指示从两个板的读出，辨识不以多板读取的形式进行处理的可能性。因此，作为从存储装置1的数据输出的准备，必须向移位寄存器221传输数据，为此，存储控制器2从时刻t24起与多板读取同样地进行指定包含板PB及页面的行地址的寄存器读取。即，从时刻t24起，存储控制器2发送命令C2及高电平的CLE，接着，发送地址A1～A5及高电平的ALE并且触发WE。行地址A3～A5指定包含应进行寄存器读取的板(例如板PB0)及页面地址的行地址。在指定板PB(及页面)的寄存器读取的指示后，存储控制器2触发RE。由此，输入输出电路IOC将移位寄存器221中的数据D0～D2在I/O线上发送至存储控制器2。
第二例中，在即便满足时序的必要条件两个地址仍不一致的情况下，与第三例相同，针对板PB1的读取是经过等待状态在板PB0的读取结束后开始针对板PB1的地址传输。
接下来，参照图8、图9，对第一实施方式的存储装置的存储系统的动作进行记述。图8表示第一实施方式的存储系统的另一例，且表示第一实施方式构成为包含SSD(solidstate device，固态器件)11与主机装置3的存储系统5的例子。SSD11包含存储控制器2及多个存储装置1。处理器21、ROM22、接口24、25、27构成为硬件12。
如图9所示，来自存储系统5中的主机装置3的读取请求主要包含五个阶段A～E。阶段A是根据主机装置3的读取请求而开始、且通过接收到读取请求的存储控制器2执行处理的阶段。在阶段A中，存储控制器2、即按照编程进行动作的CPU21对读取请求进行解释，算出存储装置1中的保持被请求的数据的位置(地址)。该数据保持位置的解决包含利用存储控制器2与主机装置3进行通信所使用的逻辑地址与指示存储装置1的存储空间的实际(实体)地址的实体地址的转换。存储控制器2将算出的地址用作读取对象地址，而对存储装置1指示读取。该读取指示相当于读取命令输入RCI。
阶段B是存储装置1中的由读取指示所指示的处理的执行阶段，且是参照图5～图7所记述的读取的执行阶段。阶段C是从存储装置1向存储控制器2传输数据的阶段。即，首先，存储控制器2像参照图5～图7所记述那样，通过发行RE而从存储装置1取出数据。如图8的虚线所示，所取出的数据是在实施通过利用处理器21执行ROM22上的编程而实现的使用ECC(error correction code，错误校正码)的错误订正(error correction)后，保持于RAM23上。
阶段D是RAM23上的数据向主机装置3传输的准备阶段。在阶段E中，仍像图8中以虚线所示那样，CPU21经由接口25将RAM23上的数据向主机装置3传输。
在使如上所述的一系列处理起动的某一读取请求完成之前，像图9所示那样发行另一读取请求。即，主机装置3在时刻t30发行与板PB0的读出有关的读取请求，在针对板PB0的阶段B的过程中，在时刻t31发行与板PB1的读出有关的读取请求。
存储控制器2进行用以执行两个读取请求的读取命令输入RCI-0、RCI-1。即便无法像图6的例子那样以多板读取的形式处理该执行，存储装置1也能够像图7的例子般连续进行省略读取的一部分的单读取。利用该情况，存储系统5(存储控制器2)可与针对板PB0的阶段C(向存储控制器2的传输)同时执行针对板PB1的阶段B(存储装置1中的读取)。存储控制器2在结束针对板PB0的阶段E的执行时，开始执行针对板PB1的阶段C。
像图9那样的处理与图10的处理相对立。图10表示包含在针对某一板的处理期间不受理针对另一板的指示的存储装置的系统中的动作。存储控制器在时刻t100接收与板PB0的读出有关的读取请求，执行针对板PB0的读取命令输入RCI0，并等待存储装置中的处理完成，处于阶段B。在时刻t101，存储控制器接收与板PB1的读出有关的读取请求。然而，由于该存储装置不受理针对板PB1的读取命令输入，所以存储控制器不进行针对板PB1的读取命令输入，在针对板PB0的阶段B期间，可进行针对板PB1的读取请求的解释及地址的算出(阶段A的前半阶段)，但对存储装置的读取的指示(阶段A的后半阶段)在板PB0中的阶段E结束后才能进行。因此，完成针对板PB1的阶段E比图9的例子需要更长时间。
图10的存储装置在针对另一板的读取期间不受理某一板中的读取的指示的原因在于，如果接收针对后续的板的读取的指示，那么需重设针对所有板的数据缓存。另一方面，如上所述，存储装置1是针对每一板分别管理可否对数据缓存DCC进行访问。因此，某一板PB的对数据缓存DCC的读取指示的接收不会引起另一板PB的数据缓存DCC的重设，而能够进行像图9那样的处理。
图11表示第一实施方式的存储装置的动作的第四例。图11涉及编程。关于编程，基本上也与读取相同。首先，存储控制器2在时刻t40，对存储装置1进行编程命令输入PCI0。编程命令输入PCI0包含编程地址传输命令C5、编程地址A1～A5、数据D0～Dn(n为自然数)、及编程执行命令C6。命令、地址、及数据在I/O线上流通，同时CLE、ALE、WE成为有效逻辑的点与读取命令输入RCI0相同。
存储装置1在接收编程命令输入PCI0时，进行编程。编程与读取相同，包含重设、泵设置、地址传输、磁心动作、及泵恢复。重设、泵设置、地址传输、及泵恢复分别与读取中的重设、泵设置、地址传输、及泵恢复相同。磁心动作至少包含利用磁心驱动器CDR进行的编程数据向数据缓存DCC0的传输、向字线WL、比特线BL、及选择栅极线SGDL、SGSL的指定电位的施加。根据编程对数据缓存DCC0进行访问，由此，控制电路CN在接收编程命令输入PCI0时，将信号CBUSY0设为忙碌状态。另一方面，信号CBUSY1表示预备状态。存储控制器2可辨识信号BUSY1为预备状态的情况，而开始对板PB1的编程。为此，存储控制器2在时刻t41进行编程命令输入PCI1。时刻t41为针对板PB0的磁心动作的中途。因此，存储装置1等待针对板PB0的编程结束并且输出表示忙碌的信号CBUSY1。
在时刻t42，针对板PB0的编程结束，控制电路CN将信号CBUSY0设为预备状态。另外，磁心驱动器CDR在时刻t42重新开始针对板PB1的编程。但是，与读取同样地，磁心驱动器CDR在针对板PB1的编程期间不再次进行重设及泵设置。由此，磁心驱动器CDR从时刻t42起进行针对板PB1的地址传输及磁心动作，接着，进行泵恢复。当针对板PB1的编程结束时，控制电路CN使信号CBUSY1恢复为预备状态。
如以上所述，第一实施方式的存储装置包含用来对各板PB输出专用的缓存忙碌信号CBUSY的焊垫228、229，可在针对某一板PB的处理中受理针对缓存预备状态的另一板PB的处理(即命令)。因此，存储装置1可在进行针对某一板PB的处理期间使用另一板PB，例如可用于暂时地保持着某些数据等用途。该情况可削减与存储装置1一起使用的控制器(例如存储控制器2)的通过RAM23而实现的缓存的容量。另外，由于存储装置1能够受理读取命令输入的预约，所以控制存储装置1的装置(存储控制器2等)可局部地并列进行多个处理，从而可实现存储系统5整体的处理的效率化。
另外，存储装置1在针对之前指示的板PB的处理结束后连续进行针对所指示的板PB的处理，另外，如果以满足特定条件的方式在指示针对某一板PB的读取后指示针对另一板PB的读取，那么以多板读取的形式执行这些指示。因此，可更有效率地进行多个板PB的并列动作。进而，第一实施方式的存储装置在针对多个板PB的处理连续时，省略针对后续的板的处理的一部分。因此，能以更短时间完成针对多个板的处理的连续执行。关于编程，也可获得与读取相同的优点。
(第二实施方式)
在第二实施方式中，设置表示是否已预约过缓存的焊垫，使表示是否已预约过缓存的信号进行通信。
图12表示第二实施方式的存储装置的一部分功能块，且表示输入输出电路IOC及角隅区域21的详细情况。输入输出电路IOC包含队列缓存忙碌焊垫241代替第一实施方式的缓存忙碌焊垫228、229。焊垫241输出队列缓存忙碌信号QCBUSY。另外，角隅区域21包含地址寄存器212a、212b。在第二实施方式中，为了简化说明并容易理解，而涉及存储装置1包含一个板PB的例子。基于该情况，设置着针对一个板PB的缓存忙碌信号CBUSY。
图13表示第二实施方式的存储装置的动作的例子。自时刻T50，存储控制器2对存储装置1进行以页面L作为读出对象的读取命令输入RCI-1。控制电路CN接收该读取命令输入RCI-1而从时刻t50起将信号CBUSY设为忙碌状态，并且从时刻t50起进行读取。在读取时，关于读取命令输入RCI-1的地址被传输到两个地址寄存器212a、212b中的闲置者。在该时点，任一地址寄存器212均闲置。另外，控制电路CN在时刻t50的时点将信号QCBUSY维持为高电平。
在时刻t51，存储控制器2对存储装置1进行以页面M作为读出对象的读取命令输入RCI-2。在时刻t51的时点，存储装置1进行读取，由此，信号CBUSY为忙碌状态。然而，由于信号QCBUSY为预备状态，所以存储装置1可受理下一个读取命令输入RCI的预约。即，存储装置1将在某一读取命令输入RCI的处理中接收到的另一读取命令输入RCI中的地址传输到闲置的地址寄存器212a或212b并待机。存储装置1由于在信号CBUSY为忙碌状态期间进而接收到读取命令输入RCI，所以从时刻t51起将信号QCBUSY设为忙碌状态(队列忙碌状态)。存储装置1在信号BUSY、QCBUSY均为忙碌状态期间，不受理读取命令输入RCI。即，在存在处理未完成的读取命令输入RCI且等待下一个读取的预约期间，不进而受理读取命令输入RCI。
在时刻t52，存储装置1完成对读取命令输入RCI-1的读取，而存储控制器2处在取出关于读取命令输入RCI-1的数据(页面L的数据)的状态。由此，存储装置1使信号CBUSY为预备状态。如果信号CBUSY为预备状态，那么存储装置1可受理读取命令输入RCI。从时刻t52起，磁心驱动器CDR在对读取命令输入RCI-1的读取之后继续进行对读取命令输入RCI-2的读取。此时，像第一实施方式中所记述那样，连续进行两个读取，且于第二个读取中不进行重设及泵设置。因此，能以短期间结束后续者的读取。
在时刻t53，存储控制器2对存储装置1进行以页面N作为读出对象的读取命令输入RCI-3。此时，由于信号CBUSY为预备状态，所以存储装置1受理读取命令输入RCI-3。读取命令输入RCI-3中的地址被传输到闲置的地址寄存器212a或212b。控制电路CN基于进行读取命令输入RCI-3的情况，在时刻t53将信号CBUSY设为忙碌状态。
在时刻t54，存储装置1完成对读取命令输入RCI-2的读取，存储控制器2处于取出关于读取命令输入RCI-2的数据(页面M的数据)的状态。由此，存储装置1将信号CBUSY设为预备状态。由于已不存在预约的读取命令输入RCI，所以在从时刻t54经过一定时间后的时刻t55，存储装置1可进而受理读取命令输入RCI，由此，控制电路CN使信号QCBUSY恢复为预备状态。
图13表示进而在时刻t56进行缓存数据传输命令输入CCI的情况。在因页面N的读取而结束连续读取的情况下，变为在数据缓存DCC保持着页面M的数据的状态，页面M的数据保持在数据缓存133。因此，必需用来将页面M的数据从数据缓存133传输到数据缓存DCC的缓存数据传输命令输入CCI。存储装置1在接收缓存数据传输命令输入CCI时，将信号CBUSY设为忙碌状态，将页面M的数据从数据缓存133传输到数据缓存DCC，而使信号CBUSY恢复为预备状态。这样一来，存储控制器2变为取出页面M的数据的状态。
图14表示第二实施方式的存储装置的一部分功能块的第二例，且表示输入输出电路IOC及角隅区域21的详细情况。图14也涉及存储装置1包含一个板的例子。输入输出电路IOC包含缓存忙碌焊垫242代替图13的例子中的队列缓存忙碌焊垫241。焊垫242输出缓存忙碌信号CBUSY2。通过图14的例子，也能够实现与图12及图13的例子相同的动作。
图15表示第二实施方式的存储装置的第二例的动作。时刻t60时的处理与时刻t50时的处理相同。在后续的时刻t61，与时刻t51相同，存储控制器2对存储装置1进行以页面M作为读出对象的读取命令输入RCI2-1。在时刻t61的时点，存储装置1已进行读取，由此，信号CBUSY为忙碌状态。然而，由于信号CBUSY2为预备状态，所以存储装置1可受理下一个读取命令输入RCI的预约。即，与图12及图13的时刻t51相同，存储装置1将在某一读取命令输入RCI的处理中接收到的另一读取命令输入RCI中的地址传输到闲置的地址寄存器212a或212b并待机，另外，将第二缓存忙碌信号CBUSY2设为忙碌状态。存储装置1在信号CBUSY、CBUSY2均为忙碌状态期间，不受理读取命令输入RCI。
时刻t62时的处理与时刻t52时的处理相同。在时刻t63，与时刻t53时相同，存储控制器2对存储装置1进行以页面N作为读出对象的读取命令输入RCI-3。此时，由于两个信号CBUSY、CBUSY2中的一个信号为预备状态，所以存储装置1受理读取命令输入RCI-3，接着进行与时刻t53时的处理相同的处理。由于已不存在所预约的读取命令输入RCI，所以在从时刻t63经过一定时间后的时刻t64，存储装置1可进而受理读取命令输入RCI，由此，控制电路CN使信号CBUSY2恢复为预备状态。
在时刻t65，存储装置1完成用于读取命令输入RCI-2的读取，存储控制器2成为取出关于读取命令输入RCI-2的数据(页面M的数据)的状态。由此，存储装置1将信号CBUSY设为预备状态。其后的时刻t66时的处理与时刻t56时的处理相同。
如以上所述，第二实施方式的存储装置是即便存在处理未完成的读取命令输入RCI，也能受理读取命令输入RCI的预约，除了使用缓存忙碌信号CBUSY以外，也可使用信号QCBUSY或CBUSY2表示读取命令输入RCI的预约可否。关于所预约的读取命令输入RCI的读取与关于处理中的读取命令的读取连续。由于存储装置1可受理读取命令输入RCI的预约，所以控制存储装置1的装置(存储控制器2等)可局部地并列进行多个处理，从而可实现存储系统5整体的处理的效率化。
另外，在多个读取连续时，省略关于后面的读取的一部分处理。由此，与第一实施方式中针对多个板的处理连续的情形相同，能以更短时间完成多个读取的执行。
(第三实施方式)
第三实施方式涉及第一、第二实施方式的变化，且涉及第一实施方式的信号CBUSY0、CBUSY1、第二实施方式的QCBUSY、CBUSY2的实现的另一例。
信号CBUSY0、CBUSY1、QCBUSY、CBUSY2的通知可并非如上所述般使用专用的焊垫228、229、241，而通过状态读取进行。即，如图16所示，存储装置1当接收状态读取命令时，经由I/O线输出状态数据。状态数据包含多个比特、例如8比特。对状态数据的多个比特中的任一个分配信号CBUSY0、CBUSY1、CBUSY、QCBUSY、CBUSY2的信息。图17表示第三实施方式的状态数据的比特分配的例子，且表示信息与状态数据的比特关联的例子，该信息表示包含第一实施方式的由信号CBUSY0、CBUSY1表示的状态的状态。I/O[0]～I/O[7]与根据状态读取命令输出的状态数据中的比特对应，且分别对应于I/O线中的八个比特，该状态读取命令是使用于像第一实施方式那样可利用信号CBUSY0、CBUSY1通知状态的存储装置1。
例如，不使用I/O[0]。I/O[1]、I/O[2]分别表示各个板PB0、PB1的真预备/忙碌，各自利用例如“1”及“0”分别表示预备及忙碌。真忙碌大致表示在存储装置1内正进行某些动作，在板PB0、PB1内正进行着某些动作的情况下，I/O[1]、I/O[2]分别被设为“0”，更具体来说，如下所述。半导体存储装置的芯片的预备/忙碌状态有两种，实施方式的存储装置1中也有两种芯片的预备/忙碌状态。例如取存储装置1指示连续的多个页面的读取的情形作为具体例进行说明。从某一页面读取的数据被传输到数据缓存DCC，接着，当对移位寄存器221的预取完成时，成为缓存预备，可从存储装置1向存储控制器2输出数据。在此期间，数据缓存DCC与移位寄存器221以外成为非活性状态，由此，存储装置1可进行使用数据缓存DCC以外的数据缓存(例如数据缓存DCA、DCB)的读取等磁心动作。因此，准备了于进行某一页面的读取后自动开始下一页面的读取的命令。如果在前台从存储控制器2进行观察，那么可输出某一页面的数据，另外在后台进行对另一页面的磁心动作(例如读取)，而尽量减少非活性状态，这种运作方式被称为缓存动作。在本例中，由于为关于读取的缓存动作，所以也称为缓存读取。这种状态为缓存预备，但另一方面，为进行使用电路以外的磁心动作等的状态，被称为真忙碌状态，该电路用于对数据缓存的访问。如图5所示，在未进行缓存动作的读取中，缓存忙碌＝真忙碌。
I/O[3]在I/O[1]及I/O[2]的至少一者表示忙碌时被设为表示忙碌的值(“0”)，如果并非如此，那么设为“1”。I/O[4]、I/O[5]分别表示板PB0、PB1用的缓存预备/忙碌，分别对应于信号CBUSY0、CBUSY1，且各自通过例如“1”及“0”分别表示预备及忙碌。即，第一实施方式中信号CBUSY0、CBUSY1为忙碌状态期间所输出的状态数据中，I/O[4]、I/O[5]分别为“0”。I/O[6]在I/O[4]及I/O[5]的至少一者表示忙碌时被设为表示忙碌的值(“0”)，如果并非如此，那么设为“1”。
I/O[7]表示写保护的有效及无效，例如，如果被保护那么设为“0”，如果未被保护那么设为“1”。
当对输出图17的状态数据的存储装置1输入状态读取命令时，存储装置1输出于各比特具有基于该状态而确定的值的图17的状态数据。例如，如果状态读取数据是在板PB0表示缓存忙碌且在板PB1表示缓存预备，即如果I/O[4]、I/O[5]分别为“0”、“1”，那么可对板PB1的数据缓存DCC1进行访问。
图18表示第三实施方式的状态数据的比特分配的第二例，且表示信息与状态数据的比特关联的例子，该信息表示包含第二实施方式的由信号CBUSY、QCBUSY表示的状态的状态。I/O[0]～I/O[7]与根据状态读取命令输出的状态数据中的比特对应，且分别对应于I/O线中的八个比特，该状态读取命令使用于像第二实施方式那样可利用信号CBUSY、QCBUSY通知状态的存储装置1。
例如，I/O[0]表示芯片N状态，且表示在存储装置1中的编程或抹除结束后编程或抹除为合格或失败，例如，利用“0”及“1”分别表示合格及失败。I/O[1]表示芯片N-1状态，在连续的两个页面编程的情况下，表示对之前的页面的编程为合格或失败，例如，利用“0”及“1”分别表示合格及失败。例如，不使用I/O[2]、I/O[3]。
I/O[4]表示队列预备/忙碌，例如“1”及“0”分别表示预备及忙碌，且对应于信号QCBUSY。即，第二实施方式中信号QCBUSY为忙碌状态期间所输出的状态数据中，I/O[4]为“0”。I/O[5]表示真预备/忙碌，与图17中的I/O[5]相同。I/O[6]表示缓存预备/忙碌，例如利用“1”及“0”分别表示预备及忙碌，且对应于信号QCBUSY。即，第二实施方式中信号QCBUSY为忙碌状态期间所输出的状态数据中，I/O[6]为“0”。I/O[7]表示写保护，与图17中的I/O[7]相同。
图19表示第三实施方式的状态数据的比特分配的第三例，且表示信息与状态数据的比特关联的例子，该信息表示包含第二实施方式的由信号CBUSY、CBUSY2表示的状态的状态。I/O[0]～I/O[7]与根据状态读取命令输出的状态数据中的比特对应，且分别对应于I/O线中的八个比特，该状态读取命令使用于像第二实施方式那样可利用信号CBUSY、CBUSY2通知状态的存储装置1。
例如，I/O[0]、I/O[1]表示芯片N状态、芯片N-1状态，与图18中的I/O[0]、I/O[1]相同。例如，不使用I/O[2]、I/O[3]。I/O[4]表示真预备/忙碌，与图18中的I/O[4]相同。I/O[5]表示第二缓存预备/忙碌，例如“1”及“0”分别表示预备及忙碌，且对应于信号CBUSY2。即，第二实施方式中信号CBUSY2为忙碌状态期间所输出的状态数据中，I/O[5]为“0”。I/O[6]表示缓存预备/忙碌，例如“1”及“0”分别表示预备及忙碌，且对应于信号CBUSY。即，第二实施方式中信号CBUSY为忙碌状态期间所输出的状态数据中，I/O[5]为“0”。I/O[7]表示写保护，与图17中的I/O[7]相同。
如以上所述，第三实施方式的存储装置构成为，基于第一或第二实施方式，可使用状态读取及状态数据通知由第一实施方式的信号CBUSY0、CBUSY1、或第二实施方式的信号CBUSY、QCBUSY、CBUSY2表示的状态。因此，可获得与第三实施方式所基于的第一及第二实施方式中者相同的优点。
此外，各实施方式并不限定于所述者，可于实施阶段在不脱离其主旨的范围内进行各种变化。进而，所述实施方式中包含各种阶段，可通过所公开的多个构成要件的适当组合而抽选各种实施方式。例如，即便从所述各实施方式所示的所有构成要件中删除若干个构成要件，也能够抽选删除该构成要件后的构成作为实施方式。
此外，在本实施方式的存储装置1为NAND(Not-AND，与非)型闪速存储器的情况下，也可以为以下的动作及构成。
(1)在多值电平的读出动作(读取)中，如果将阈值电压从低到高依次设为A电平、B电平、及C电平，那么在A电平的读出动作中施加至所选择的字线的电压例如处于0V～0.55V之间。并不限定于此，也可以设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一者之间。
在B电平的读出动作中施加至所选择的字线的电压例如处于1.5V～2.3V之间。并不限定于此，也可以设为1.75V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V中的任一者之间。
在C电平的读出动作中施加至所选择的字线的电压例如处于3.0V～4.0V之间。并不限定于此，也可以设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.7V、及3.7V～4.0V中的任一者之间。
作为读出动作的时间(tR)，也可以设为例如25μs～38μs、38μs～70μs、及70μs～80μs中的任一者之间。
(2)写入动作包含编程动作及验证动作。在写入动作中，在编程动作时最初施加至所选择的字线的电压例如处于13.7V～14.3V之间。并不限定于此，也可以设为例如13.7V～14.0V、及14.0V～14.7V中的任一者之间。
也可以改变写入第奇数条字线时的最初施加至所选择的字线的电压、及写入第偶数条字线时的最初施加至所选择的字线的电压。
在将编程动作设为ISPP(Incremental Step Pulse Program，增量步进脉冲编程)方式时，作为上升的电压，例如可列举0.5V左右。
作为施加至非选择的字线的电压，也可以设为例如7.0V～7.3V之间。在此情况下并不受限定，例如也可以设为7.3V～8.4V之间，或者也可以设为小于等于7.0V。
也可以改变根据非选择的字线为第奇数条字线或第偶数条字线而施加的合格电压。
作为写入动作的时间(tProg)，例如也可以设为1700μs～1800μs、1800μs～1900μs、及1900μs～2000μs中的任一者之间。
(3)在删除动作中，最初施加至形成于半导体基板上部且将存储单元配置在上方的井的电压例如处于12V～13.7V之间。在此情况下并不受限定，例如也可以设为13.7V～14.8V、14.8V～19.0V、19.0V～19.8V、及19.8V～21V中的任一者之间。
作为删除动作的时间(tErase)，例如也可以设为3000μs～4000μs、4000μs～5000μs、及4000μs～9000μs中的任一者之间。
(4)存储单元具有介隔膜厚为4～10nm的隧道绝缘膜而配置在半导体基板(硅基板)上的电荷累积层。该电荷累积层也可以为膜厚为2～3nm的SiN、或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可以在多晶硅中添加Ru等金属。在电荷累积层上形成绝缘膜。该绝缘膜例如包含由膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜夹持的膜厚为4～10nm的氧化硅膜。作为High-k膜，可列举HfO等。另外，氧化硅膜的膜厚也可以厚于High-k膜的膜厚。在绝缘膜上介隔膜厚为3～10nm的功函数调整用的材料而形成膜厚为30nm～70nm的控制电极。此处，功函数调整用的材料为TaO等金属氧化膜、或TaN等金属氮化膜。作为控制电极，也可以使用W等。
另外，可在存储单元间形成气隙。
[符号的说明]
1 存储装置
2 存储控制器
3 主机装置
5 存储系统
CA 单元阵列
RD 行解码器
DB 数据电路·页面缓冲器
22 周边电路
IOC 输入输出电路
CDR 磁心驱动器
DCC 数据缓存
221 移位寄存器
224 输入输出焊垫
228、229 缓存忙碌焊垫

Claims (6)

1.一种半导体存储装置，其特征在于包括：
第一及第二存储单元阵列；
控制电路，其构成为输出第一信息与第二信息，该第一信息表示能否受理指示对所述第一存储单元阵列的访问的命令，该第二信息表示能否受理指示对所述第二存储单元阵列的访问的命令；以及
第一及第二缓存，其分别保持来自所述第一及第二存储单元阵列的数据；并且
在所述第一信息表示可对所述第一存储单元阵列进行访问的情况下，所述第一缓存可从外部进行访问；
在所述第二信息表示可对所述第二存储单元阵列进行访问的情况下，所述第二缓存可从外部进行访问；
所述控制电路是：
接收分别指示对所述第一及第二存储单元阵列的访问的第一及第二命令；
在接收所述第一命令之后接收到所述第二命令的情况下，可从开始由所述第一命令指示的处理起，以比由所述第一命令指示的处理的时间的2倍短的时间进行由所述第二命令指示的处理；
在接收所述第一命令之后将所述第一命令中的地址传输到寄存器之前接收所述第二命令且根据所述第一命令而访问的存储区域的字线地址与根据所述第二命令而访问的存储区域的字线地址一致的情况下，能以比由所述第一命令指示的处理的时间短的时间进行由所述第二命令指示的处理；
在由所述第一命令指示的处理的一部分期间，保留由所述第二命令指示的处理的执行，从将所述第一命令中的地址传输到寄存器的处理起，开始将所述第二命令中的地址传输到寄存器，从而可同时进行由所述第一及第二命令指示的处理；以及
当接收状态读取命令时，输出状态数据；
所述状态数据包含所述第一信息及所述第二信息。
2.一种半导体存储装置，其特征在于包括：
第一及第二存储单元阵列；以及
控制电路，其可输出第一信息与第二信息，该第一信息表示能否受理指示对所述第一存储单元阵列的访问的命令，该第二信息表示能否受理指示对所述第二存储单元阵列的访问的命令；
所述控制电路是：
接收分别指示对所述第一及第二存储单元阵列的访问的第一及第二命令；
在接收所述第一命令之后接收到所述第二命令的情况下，可从开始由所述第一命令指示的处理起以比由所述第一命令指示的处理的时间的2倍短的时间进行由所述第二命令指示的处理。
3.根据权利要求2所述的半导体存储装置，其特征在于：
还包括第一及第二缓存，该第一及第二缓存分别保持来自所述第一及第二存储单元阵列的数据；
在所述第一信息表示可对所述第一存储单元阵列进行访问的情况下，所述第一缓存可从外部进行访问；
在所述第二信息表示可对所述第二存储单元阵列进行访问的情况下，所述第二缓存可从外部进行访问。
4.根据权利要求2所述的半导体存储装置，其特征在于：
所述控制电路在接收所述第一命令之后以及将所述第一命令中的地址传输到寄存器之前接收到所述第二命令，且根据所述第一命令而访问的存储区域的字线地址与根据所述第二命令而访问的存储区域的字线地址一致的情况下，可以比由所述第一命令指示的处理的时间短的时间进行由所述第二命令指示的处理。
5.根据权利要求4所述的半导体存储装置，其特征在于：
所述控制电路在由所述第一命令指示的处理的一部分期间，保留由所述第二命令指示的处理的执行，从将所述第一命令中的地址传输到寄存器的处理起，开始将所述第二命令中的地址传输到寄存器，从而可同时进行由所述第一及第二命令指示的处理。
6.根据权利要求2所述的半导体存储装置，其中
所述控制电路在接收状态读取命令时，输出状态数据；
所述状态数据包含所述第一信息及所述第二信息。
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