TW201535252A - 半導體記憶裝置 - Google Patents

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TW201535252A
TW201535252A TW103123366A TW103123366A TW201535252A TW 201535252 A TW201535252 A TW 201535252A TW 103123366 A TW103123366 A TW 103123366A TW 103123366 A TW103123366 A TW 103123366A TW 201535252 A TW201535252 A TW 201535252A
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Masanobu Shirakawa
Tokumasa Hara
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Toshiba Kk
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Abstract

本發明提供一種可有效率地被控制之半導體記憶裝置。 記憶裝置(1)包含：第1及第2記憶胞陣列(CA0、CA1)；及控制電路，其可輸出第1資訊與第2資訊，該第1資訊表示能否受理指示對第1記憶胞陣列之存取的命令，該第2資訊表示能否受理指示對第2記憶胞陣列之存取的命令。

Description

半導體記憶裝置 [相關申請案]
本申請案享有以日本專利申請案2014-51876號(申請日：2014年3月14日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種半導體記憶裝置。
半導體記憶裝置有時具有複數個包含記憶胞陣列、解碼器、讀出電路等之組的板。若適當地控制複數個板，則可能會能夠高效率地使用記憶裝置。
本發明提供一種可有效率地被控制之半導體記憶裝置。
一實施形態之半導體記憶裝置之特徵在於包括：第1及第2記憶胞陣列；及控制電路，其可輸出第1資訊與第2資訊，該第1資訊表示能否受理指示對上述第1記憶胞陣列之存取的命令，該第2資訊表示能否受理指示對上述第2記憶胞陣列之存取的命令。
1‧‧‧記憶裝置
2‧‧‧記憶體控制器
3‧‧‧主機裝置
5‧‧‧記憶體系統
12‧‧‧硬體
21、31‧‧‧處理器
21-0、21-1‧‧‧角隅區域
22‧‧‧周邊電路
23、32‧‧‧ROM
23、33‧‧‧RAM
24、25、27、34‧‧‧介面
212a、212b‧‧‧位址暫存器
221‧‧‧移位暫存器
222‧‧‧暫存器要素
224‧‧‧輸入輸出焊墊
228、229‧‧‧快取記憶體忙碌焊墊
231‧‧‧轉換判定電路
A~E‧‧‧階段
A1~A5‧‧‧位址
ACL‧‧‧位址．命令暫存器
BL‧‧‧位元線
BLK‧‧‧區塊
C0、C1、C2、C3‧‧‧命令
C5‧‧‧編程位址傳輸命令
C6‧‧‧編程執行命令
CA‧‧‧胞陣列
CBUSY、CBUSY0、CBUSY1‧‧‧快取記憶體忙碌信號
CCI‧‧‧快取記憶體資料傳輸命令輸入
CD‧‧‧行解碼器
CDR‧‧‧磁心驅動器
CN‧‧‧控制電路
D0~Dn‧‧‧資料
DCA、DCB、DCC‧‧‧資料快取記憶體
DB‧‧‧資料電路．頁面緩衝器
IOC‧‧‧輸入輸出電路
MTr‧‧‧記憶胞電晶體
PB0、PB1‧‧‧板
PCI‧‧‧編程命令輸入
QCBUSY‧‧‧隊列快取記憶體忙碌信號
RCI‧‧‧讀取命令輸入
RD‧‧‧列解碼器
SA‧‧‧感測放大器
SDTr‧‧‧汲極側選擇閘極電晶體
SGDL‧‧‧汲極側選擇閘極線
SGSL‧‧‧源極側選擇閘極線
SL‧‧‧源極線
SS‧‧‧字串群
SSTr‧‧‧源極側選擇閘極電晶體
STR‧‧‧字串
t0~t2、t10~t13、t20~t24、t101、t50~t56、t60~t66 t30、t31、t40~t42、t100‧‧‧時刻
VG‧‧‧電壓產生電路
WL‧‧‧字元線
圖1表示第1實施形態之記憶裝置之功能區塊。
圖2表示包含第1實施形態之記憶裝置之系統。
圖3係第1實施形態之記憶胞陣列之一部分之電路圖。
圖4表示第1實施形態之記憶裝置之一部分功能區塊。
圖5表示第1實施形態之記憶裝置之動作之例。
圖6表示第1實施形態之記憶裝置之動作之第2例。
圖7表示第1實施形態之記憶裝置之動作之第3例。
圖8表示第1實施形態之記憶體系統之另一例。
圖9表示第1實施形態之記憶體系統之動作之例。
圖10表示記憶體系統之動作之參考用之例。
圖11表示第1實施形態之記憶裝置之動作之第4例。
圖12表示第2實施形態之記憶裝置之一部分功能區塊。
圖13表示第2實施形態之記憶裝置之動作之例。
圖14表示第2實施形態之記憶裝置之一部分功能區塊之另一例。
圖15表示第2實施形態之記憶裝置之動作之另一例。
圖16表示第3實施形態之用以狀態讀取之信號之流程。
圖17表示第3實施形態之狀態資料之位元之分配之例。
圖18表示第3實施形態之狀態資料之位元之分配之第2例。
圖19表示第3實施形態之狀態資料之位元之分配之第3例。
包含複數個板之記憶裝置進而包含對複數個板共用之周邊電路。包含複數個板及周邊電路之記憶裝置係形成為例如1個晶片，又，可自控制記憶裝置之記憶體控制器被指定自1個板之讀取即單板讀取及自複數個板之讀取即多讀取，並進行該等單板讀取及多讀取。
記憶裝置使用待命/忙碌信號於記憶體控制器表示記憶裝置為待命狀態及忙碌狀態中之哪一者。待命狀態係指記憶裝置可由控制器存取之狀態。忙碌狀態係指記憶裝置正於內部進行某些處理，由此控制器無法對記憶裝置進行存取之狀態。然而，即便記憶裝置為忙碌狀態，於忙碌中之處理中亦會存在第1板參與但第2板未參與之處理。於此種處理之情形時，記憶裝置仍會輸出忙碌信號，因此，記憶裝置於 輸出忙碌信號期間，不受理與第2板相關之指示。該情況意味著無法有效地利用複數個板。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號，僅於需要之情形時進行重複說明。
各功能區塊可作為硬體、電腦軟體中之任一者或組合兩者所得者而實現。因此，以下就其功能之觀點而言對功能區塊進行說明。各功能區塊並非必須如以下之例般進行區分，亦可藉由與例示不同之功能區塊執行一部分功能，或亦可將某一功能區塊分割為功能子區塊。
於本說明書中，於參照符號包含數字或字母之第1要素、與藉由不存在或存在後續之連字符或下劃線而接續之字母或數字之第2要素之組之情形時，第2要素有助於將同種之第1要素相互區分。於無需將第1要素相互區分之情形時，使用省略第2要素之記載，該記載指所有參照符號僅為第1要素。同樣地，包含字母與後續之數字之參照符號係藉由數字而有助於將字母之參照符號相互區分。於無需相互區分之情形時，使用省略末尾之數字之記載。
(第1實施形態)
圖1表示第1實施形態之半導體記憶裝置之功能區塊。半導體記憶裝置1係如圖2所示般由記憶體控制器2控制。記憶體控制器2進而由主機裝置3、例如個人電腦(PC，Personal Computer)控制。圖2表示第1實施形態之系統。記憶體系統5包含記憶裝置1、記憶體控制器2、及主機裝置3。記憶體控制器2例如包含CPU(central processing unit，中央處理單元)等處理器21、ROM(read only memory，唯讀記憶體)22、RAM(random access memory，隨機存取記憶體)23、介面24、25、27等要素。記憶體控制器2藉由利用處理器21執行例如保持於ROM22之編程而進行各種動作。即，藉由利用處理器21執行之編程，而實現記 憶體控制器2之檔案系統之功能，檔案系統進行記憶裝置1中之資料與該記憶位置之管理。又，藉由利用處理器21執行之編程而實現介面24、25、27之驅動器，藉由驅動器控制介面24、25、27。記憶體介面24控制利用記憶體控制器2(處理器21)之與記憶裝置1之通信，主機介面25控制利用記憶體控制器(處理器21)2之與主機裝置3之通信，RAM介面27控制利用處理器21之與RAM23之通信。RAM23保持暫時之資料。
同樣地，主機裝置3亦包含例如CPU等處理器31、ROM32、RAM33、介面34等要素。主機裝置3藉由利用處理器31執行例如保持於ROM32之編程而進行各種動作。介面34控制與記憶體控制器2之通信。
返回至圖1。記憶裝置1包含複數個板(例示2個板PB0、PB1)、控制電路CN、輸入輸出電路IOC、位址．命令暫存器ACL、電壓產生電路VG、磁心驅動器CDR等要素。各板PB包含胞陣列CA、列解碼器RD、資料電路．頁面緩衝器DB、行解碼器CD。
胞陣列CA包含複數個區塊BLK。各區塊BLK包含複數個字串群SS。各字串群SS包含複數個字串STR。各字串STR包含複數個記憶胞MC(未圖示)，該複數個記憶胞MC包含電晶體。除此以外，於胞陣列CA設置有字元線WL、位元線BL、源極線SL等要素。
輸入輸出電路IOC控制命令、位址、資料、控制信號自記憶體控制器2之輸入或向記憶體控制器2之輸出。命令、位址、資料係於輸入輸出電路IOC與記憶體控制器2之間之I/O(input/output，輸入/輸出)線上被傳遞。控制信號包含例如命令鎖存賦能(CLE)、位址鎖存賦能(ALE)、寫賦能(WE)、讀取賦能(RE)等。
列解碼器RD係自位址．命令暫存器ACL接收區塊位址信號等，又，自磁心驅動器CDR接收字元線電壓或選擇閘極電壓。列解碼器 RD基於所接收之區塊位址信號、字串位址信號、字元線控制信號、及選擇閘極線控制信號選擇區塊、字串群、字元線等。
資料電路．頁面緩衝器DB暫時地保持自記憶胞陣列CA讀出之資料，又，自記憶裝置1之外部接收寫入資料，並將所接收之資料寫入至所選擇之記憶胞MC。資料電路．頁面緩衝器DB包含感測放大器SA。感測放大器SA包含分別與複數條位元線BL連接之複數個感測放大器單元，經由位元線BL讀出記憶胞MC之資料，且經由位元線BL檢測記憶胞MC之狀態。記憶裝置1可於1個記憶胞MC中保持大於等於2位元之資料。
資料電路．頁面緩衝器DB包含複數個、例如3個資料快取記憶體DCA、DCB、及DCC。行解碼器CD自位址．命令暫存器ACL接收行位址信號，並將所接收之行位址信號解碼。行解碼器CD基於經解碼之位址信號，控制資料電路．頁面緩衝器DB之資料之輸入輸出。
控制電路CN自位址．命令暫存器ACL接收各種命令。控制電路CN按照基於命令之特定之序列控制電壓產生電路VG及磁心驅動器CDR。電壓產生電路VG按照控制電路CN之指示產生各種電壓(電位)。磁心驅動器CDR按照控制電路CN之指示，為了控制字元線WL及位元線BL而控制列解碼器RD及資料電路．頁面緩衝器DB。
又，控制電路CN經由輸入輸出電路IOC對記憶體控制器2輸出表示記憶裝置1之狀態之信號。此種狀態信號包含快取記憶體忙碌信號CBUSY0、CBUSY1。高位準之信號BUSY、CBUSY0、CBUSY1表示待命狀態，低位準之信號BUSY、CBUSY0、CBUSY1表示忙碌狀態。關於信號CBUSY0、及CBUSY1將於下文進行敍述。
胞陣列CA具有圖3所示之要素及連接。圖3係第1實施形態之胞陣列之一部分(2個區塊BLK)之電路圖。如上所述，胞陣列CA包含複數個區塊BLK，各區塊BLK包含複數個字串群SS，各字串群SS包含複數 個字串STR。又，胞陣列CA包含複數條位元線BL、及胞源極線SL。於各區塊BLK中，於1條位元線BL連接有i+1個字串STR。i為0或自然數。
1個字串STR包含串聯連接之n+1個記憶胞電晶體MTr0~MTrn、源極側選擇閘極電晶體SSTr、及汲極側選擇閘極電晶體SDTr。n為0或自然數，例如為15。各字串STR中，電晶體SSTr之汲極連接於胞電晶體MTr0之源極。電晶體SDTr之源極連接於胞電晶體MTr15之汲極。電晶體SSTr之源極連接於源極線SL。電晶體SDTr之汲極連接於對應之1條位元線BL。
沿著字元線WL之延伸方向並列之複數個字串STR構成字串群SS。例如，沿著字元線WL之延伸方向並列且分別連接於所有位元線BL之複數個字串STR之全部構成1個字串群SS。各字串群SS中，其複數個字串STR各自之胞電晶體MTrX(X為0或自然數)各自之閘極共通地連接於字元線WLX。
各字串群SS中，其複數個字串STR各自之電晶體SDTr各自之閘極共通連接於汲極側選擇閘極線SGDL。分別設置有選擇閘極線SGDL0~SGDLi用於字串群SS0~字串群SSi。
各字串群SS中，其複數個字串STR各自之電晶體SSTr各自之閘極共通連接於源極側選擇閘極線SGSL。分別設置有源極側選擇閘極線SGSL0~SGSLi用於字串群SS0~字串群SSi。
關於記憶胞陣列CA之構造，例如，於在2009年3月19日申請之題目為“三維積層非揮發性半導體記憶體”之美國專利申請案12/407,403號說明書中有所記載。又，於在2009年3月18日申請之題目為“三維積層非揮發性半導體記憶體”之美國專利申請案12/406,524號說明書、在2010年3月25日申請之題目為“非揮發性半導體記憶裝置及其製造方法”之美國專利申請案12/679,991號說明書、及在2009 年3月23日申請之題目為“半導體記憶體及其製造方法”之美國專利申請案12/532,030號說明書中有所記載。藉由參照將該等專利申請案之整體引用於本案說明書中。
與1個字串群SS中之複數個字串STR之相同之1條字元線WL連接之複數個胞電晶體MTr構成實體單元。1個實體單元之記憶空間構成1個或複數個頁面。1個頁面亦可包含實體單元中之一部分胞電晶體MTr之記憶空間。資料係以頁面為單位被讀出。寫入既可以頁面為單位，亦可以實體單元為單位。
各區塊BLK中，不同字串STR中之相同編號(位址)之字元線WLX相互連接。
為了對胞電晶體MTr進行存取，而選擇1個區塊BLK，且選擇1個字串群SS。為了選擇區塊BLK，而僅對由區塊位址信號特定出之區塊BLK供給用以選擇區塊BLK之信號。根據該記憶體區塊選擇信號，於選擇區塊BLK中，使字元線WL、選擇閘極線SGSL、SGDL與磁心驅動器CDR中之驅動器連接。
進而，為了選擇1個字串群SS，而僅於選擇字串群SS中使選擇閘極電晶體SSTr、SDTr接收選擇用電壓。於非選擇字串群SS中，選擇閘極電晶體SSTr、SDTr接收非選擇用電壓。選擇用電壓依存於讀出、寫入等動作。同樣地，非選擇用電壓亦依存於讀出、寫入等動作。
圖4表示第1實施形態之記憶裝置之一部分功能區塊，且係圖1之若干個功能區塊之摘選。又，圖4亦表示功能區塊之佈局。周邊電路22係由圖1之板PB0、PB1共用之要素之集合，至少包含輸入輸出電路IOC、磁心驅動器CDR。輸入輸出電路IOC包含移位暫存器221、輸入輸出焊墊224、及快取記憶體忙碌焊墊228、229。輸入輸出焊墊224與I/O線連接。移位暫存器221包含複數個暫存器要素(資料保持要 素)222，各暫存器要素222保持來自資料快取記憶體DCC之資料之特定大小之部分。而且，移位暫存器221藉由輸入輸出焊墊224使來自資料快取記憶體DCC之資料部分自各暫存器要素222移位至較近之下游之暫存器要素222。磁心驅動器CDR包含轉換判定電路231。關於判定電路231將於下文敍述。
角隅區域21係獨立地設置用於板PB0及板PB1，且包含位址暫存器211。快取記憶體忙碌焊墊228、229分別輸出快取記憶體忙碌信號CBUSY0、CBUSY1。
其次，參照圖5~圖11，對第1實施形態之記憶裝置之動作進行記載。圖5表示第1實施形態之記憶裝置之動作之例，且表示在記憶裝置1與記憶體控制器2之間流通之信號。圖5表示所謂之單板讀取之例。為了讀出記憶裝置1中之資料，記憶裝置1自記憶體控制器2接收圖5所示之信號，並將圖5所示之信號輸出至記憶體控制器2。
於讀出時，輸入輸出電路IOC在時刻t0~t1期間，於I/O線上接收命令C0、位址A1~A5、命令C1，與此同時接收以特定之時序在高位準與低位準之間轉變之WE。WE表示I/O線上之信號之取入時序。輸入輸出電路IOC於WE之邊緣辨識I/O線上之信號之分隔，而取入命令C0、位址A1~A5、命令C1。
輸入輸出電路IOC進而接收高位準之CLE及高位準之ALE。高位準之CLE及ALE表示同時流通之I/O線之信號分別為命令及位址。
命令C0表示讀取對象之位址後續，命令C1指示讀出之執行。位址A1、A2係讀取對象之位址中之行之部分即行位址。位址A3~A5係讀取對象之位址中之列部分，例如係特定讀取對象之板、區塊、字串、頁面之列位址。於以下之記載及圖5中，位址A3~A5指定板PB0，即命令C0、位址A1~A5、及命令C1之組指定單板讀取。於以下之記載中，時刻t0至t1期間之讀取命令及位址之輸入之組被引用為 讀取命令輸入RCI。
磁心驅動器CDR回應讀出執行命令之接收，通過板PB0用之列解碼器RD0、資料電路．頁面緩衝器DB0、及行解碼器CD0自讀取對象之位址讀出資料。讀出係自時刻t1至t2。
讀出包含例如重設、泵設置、位址傳輸、磁心動作、預取、泵恢復。重設係指與讀出相關之動作之初始化，泵設置係指利用電壓產生電路VG之讀出用電位之產生。位址傳輸包含將位址A1~A5向角隅區域21-0中之位址暫存器211傳輸。磁心動作至少包含向字元線WL、選擇閘極線SGDL、SGSL之特定電位之施加、利用感測放大器SA對位元線BL上之基於所讀出之資料之電位的放大、資料之識別、資料於資料快取記憶體DCA、DCB、DCC中之保持。預取包含將由(行)位址A1、A2指定之行位址之資料快取記憶體DCC之資料傳輸至移位暫存器221。即，藉由預取，將由行位址A1、A2指定之行位址之資料設置於移位暫存器221。泵恢復包含電壓產生電路VG之初始化。
於讀出期間，控制電路CN輸出表示忙碌狀態之信號CBUSY0。控制電路CN於可對板PB0用之快取記憶體DCC進行存取及不能進行存取期間，分別輸出待命狀態及忙碌狀態之信號CBUSY0。信號CBUSY表示可對快取記憶體DCC進行存取之狀態。記憶裝置1於執行1個讀取(1個讀取命令)時，藉由磁心動作由資料快取記憶體DCA、DCB保持資料，繼而，根據預取或專用之命令將資料快取記憶體DCA、DCB中之資料傳輸至資料快取記憶體DCC且將資料快取記憶體DCC中之資料傳輸至移位暫存器221並自移位暫存器221備用於來自輸入輸出焊墊224之資料之輸出。於讀取之情形時，將經過磁心動作而讀取之資料設置於資料快取記憶體DCC並可對資料快取記憶體DCC中之資料進行存取之狀態被稱為快取記憶體待命狀態。換言之，快取記憶體待命狀態如下文中與具體實例一併說明般，為記憶裝置1可受理指示快取記 憶體待命狀態之板PB中之處理(對板PB之存取)之命令(例如讀取命令、編程命令、抹除命令等)的狀態。例如，即便處於某一第1板PB中之處理過程中，若第2板PB為快取記憶體待命狀態，則亦由記憶裝置1受理指示第2板PB中之處理(對第2板之存取)之命令。
另一方面，於讀出期間，板PB1未被存取，由此，板PB1之資料快取記憶體DCC亦未被存取。由此，控制電路CN於讀出期間，將板PB1用之信號CBUSY1維持為表示待命狀態之值。
若於時刻t1時讀出之磁心動作結束，則控制電路CN將信號CBUSY0變為待命狀態。記憶體控制器2回應信號CBUSY0變為待命狀態之情況，將RE以特定之時序重複切換為高位準與低位準(觸發RE)。輸入輸出電路IOC於檢測RE之邊緣時，將移位暫存器221中之最靠近輸入輸出焊墊224之暫存器要素222中之資料輸出至I/O線，並且將各暫存器要素222中之資料傳送至下游之1個暫存器要素222，每當檢測RE之邊緣時重複進行此操作。其結果，資料D0~D2於I/O線上傳送至記憶體控制器2。
圖6表示第1實施形態之記憶裝置之動作之第2例，且表示在記憶裝置1與記憶體控制器2之間流通之信號。於時刻t10，記憶裝置1接收以板PB0作為讀取對象而指定之讀取命令輸入RCI0。藉此，磁心驅動器CDR自時刻t10起開始讀出，又，將關於讀取對象之板PB0之信號CBUSY0設為忙碌狀態。讀出之詳細情況如參照圖5所記載般。
記憶裝置1於時刻t11，接收以板PB1作為讀取對象而指定之讀取命令輸入RCI1。於該時點，記憶裝置1正在進行用於讀取命令輸入RCI0之讀取。若關於由後續之讀取命令輸入RCI1指定之板PB1之快取記憶體忙碌CBUSY1為待命狀態，則記憶裝置1受理讀取命令輸入RCI1。記憶裝置1基於若干個條件之組合以另一種形式處理後續之讀取命令輸入RCI之處理。回應後續之讀取命令輸入RCI1之處理如下所 述。
首先，磁心驅動器CDR不對由後續之讀取命令輸入RCI1指定之板(板PB1)之資料快取記憶體DCA、DCB、DCC進行重設，而維持其中之資料。又，磁心驅動器CDR對後續之讀取命令輸入RCI1中之命令進行解釋，且基於解釋推進處理。轉換判定電路231判斷讀取命令輸入RCI1之結束(該命令C1之接收之結束)是否於針對先行之讀取命令輸入RCI0之磁心動作之開始前即在位址傳輸之前產生、及利用後續之讀取命令輸入RCI1之讀取對象之頁面是否與利用先行之讀取命令輸入RCI0之讀取對象之頁面相同。於某一個實體單元提供用於複數個頁面之記憶空間之情形時，雖於該實體單元僅關聯1條字元線WL，但分配有複數個頁面位址。於此情形時，為了判斷為2個讀取對象頁面一致，字元線WL一致時不足以判斷，亦要求頁面之位置一致。具體而言，例如，於1個實體單元提供2個用於上級頁面及下級頁面之記憶空間之情形時，必須2個讀取對象均為上級頁面或下級頁面。不要求字串相同。即，多板讀取中受到讀取對象之位址或頁面之一致等限制，於2個讀取命令輸入RCI0、RCI1指示滿足該限制之存取之情形時且滿足時序必要條件之情形時，2個讀取命令輸入RCI0、RCI1被轉換為多板讀取。
若後續之讀取命令輸入RCI1之接收在用於讀取命令輸入RCI-0之位址傳輸之前且2個讀取對象頁面一致，則轉換判定電路231決定以多板讀取之形式進行讀取命令輸入RCI0、RCI1之處理。多板讀取中，板PB0、PB1被同步地控制。為了實現自位址傳輸起之同步，磁心驅動器CDR保留板PB1中之處理，而等待板PB0中之位址傳輸之開始。當泵設置結束時，磁心驅動器CDR同時將板PB0、PB1各自之讀取對象位址分別向角隅區域21-0、21-1中之位址暫存器傳輸。繼而，磁心驅動器CDR於板PB0、PB1中同時進行磁心動作，而將資料分別讀出 至PB0、PB1之資料快取記憶體DCC0、DCC1。其後，磁心驅動器CDR進行泵之恢復而結束讀取，與此同時，控制電路CN將信號CBUSY0及CBUSY1分別設為忙碌狀態。
多板讀取通常不包含預取。移位暫存器221由板PB0、PB1共用，其原因在於，在無任何指定之情況下不會決定由此應將哪一個板之資料傳輸至移位暫存器。因此，於多板讀取之後，記憶體控制器2指定應進行自資料快取記憶體DCC向移位暫存器221之資料傳輸(暫存器讀取)之板。即，自時刻t13起發送命令C2及高位準之CLE，繼而，發送位址A1~A5及高位準之ALE並且觸發WE。列位址A3~A5指定應讀取暫存器之板(例如板PB0)及包含頁面位址之列位址。進而，記憶裝置1自記憶體控制器2接收指示暫存器讀取之執行之命令C3及高位準之CLE。藉此，磁心驅動器CDR將由位址A3~A5指定之板PB0之由位址A1、A2指定之行位址之資料快取記憶體DCC0中之資料讀取至移位暫存器221。
於暫存器讀取之指示後，記憶體控制器2觸發RE，藉此，輸入輸出電路IOC將移位暫存器221中之資料D0~D2於I/O線上發送至記憶體控制器2。
如上所述，於以讀取命令輸入RCI0及RCI1之多板讀取之形式執行後續之讀取命令輸入RCI1之接收時，必須使後續之讀取命令輸入RCI1之接收在針對讀取命令輸入RCI0之位址傳輸之前且2個讀取對象頁面一致。圖7表示未滿足該條件之情形時之動作。圖7表示第1實施形態之記憶裝置之動作之第3例，且表示在記憶裝置1與記憶體控制器2之間流通之信號。
記憶裝置1於時刻t20接收讀取命令輸入RCI0。磁心驅動器CDR對此作出回應，而開始針對板PB0之讀取並且將信號CBUSY0設為忙碌狀態。
記憶裝置1於時刻t21接收讀取命令輸入RCI1。時刻t21係於利用先行之讀取命令輸入RCI0之針對板PB0之位址傳輸開始之後出現。因此，轉換判定電路231判斷為無法轉換2個讀取命令之處理。由此，磁心驅動器CDR繼續進行針對板PB0之處理，並且保留針對板PB1之處理並等待針對板PB0之處理之結束。又，記憶裝置1自時刻t21起將信號CBUSY1設為忙碌狀態。
磁心驅動器CDR辨識按照指示以單板讀取之形式執行讀取命令輸入RCI0之情況，並基於此於對板PB0之讀取期間進行預取。
磁心驅動器CDR若於時刻t22結束針對板PB0之處理，則使信號CBUSY恢復為待命狀態並且開始針對板PB1之讀取。但是，由於磁心驅動器CDR在針對板PB0之讀取期間已執行過重設及泵設置，故而於針對板PB1之讀取期間不再次進行重設及泵設置。由此，磁心驅動器CDR自時刻t22起進行針對板PB1之位址傳輸及磁心動作，繼而，進行泵恢復。不進行針對板PB1之預取。其原因在於，例如，於為了進行串列讀取而將可獲得先行之板PB0之讀取結果的資料連續地隨時傳輸至移位暫存器221之情形等時，雖說針對板PB1之讀取已結束，但若進行自板PB1讀取之資料之預取，則已儲存之針對板PB0之移位暫存器221中之資料會破壞。如此，於如與某一板PB(PB1)之讀取同時地在後台進行來自另一板PB(PB0)之資料向移位暫存器221之傳輸之情形時，不進行後續之針對板PB1之預取。取而代之，另外使用上述命令C2進行自資料快取記憶體DCC1對移位暫存器221之暫存器讀取。若於時刻t23磁心驅動器CDR結束針對板PB1之讀取，則控制電路CN使信號CBUSY1恢復為待命狀態。
記憶體控制器2對信號CBUSY0、CBUSY1之任一者變為待命狀態之情況進行檢測，自時刻t24起進行暫存器讀取。記憶體控制器2繼續指示自2個板之讀出，辨識不以多板讀取之形式進行處理之可能性。 因此，作為自記憶裝置1之資料輸出之準備，必須向移位暫存器221傳輸資料，為此，記憶體控制器2自時刻t24起與多板讀取同樣地進行指定包含板PB及頁面之列位址之暫存器讀取。即，自時刻t24起，記憶體控制器2發送命令C2及高位準之CLE，繼而，發送位址A1~A5及高位準之ALE並且觸發WE。列位址A3~A5指定包含應進行暫存器讀取之板(例如板PB0)及頁面位址之列位址。於指定板PB(及頁面)之暫存器讀取之指示後，記憶體控制器2觸發RE。藉此，輸入輸出電路IOC將移位暫存器221中之資料D0~D2於I/O線上發送至記憶體控制器2。
於第2例中，於即便滿足時序之必要條件，2個位址亦不一致之情形時，與第3例相同，針對板PB1之讀取係經過等待狀態於板PB0之讀取結束後開始針對板PB1之位址傳輸。
其次，參照圖8、圖9，對第1實施形態之記憶裝置之記憶體系統之動作進行記載。圖8表示第1實施形態之記憶體系統之另一例，且表示第1實施形態構成為包含SSD(solid state device，固態器件)11與主機裝置3之記憶體系統5之例。SSD11包含記憶體控制器2及複數個記憶裝置1。處理器21、ROM22、介面24、25、27構成為硬體12。
如圖9所示，來自記憶體系統5中之主機裝置3之讀取請求主要包含5個階段A~E。階段A係根據主機裝置3之讀取請求而開始、且藉由接收到讀取請求之記憶體控制器2執行處理之階段。於階段A中，記憶體控制器2、即按照編程進行動作之CPU21對讀取請求進行解釋，算出記憶裝置1中之保持被請求之資料之位置(位址)。該資料保持位置之解決包含藉由記憶體控制器2與主機裝置3進行通信所使用之邏輯位址與指示記憶裝置1之記憶空間之實際(實體)位址之實體位址的轉換。記憶體控制器2將算出之位址用作讀取對象位址，而對記憶裝置1指示讀取。該讀取指示相當於讀取命令輸入RCI。
階段B係記憶裝置1中之由讀取指示所指示之處理之執行階段， 且係參照圖5~圖7所記載之讀取之執行階段。階段C係自記憶裝置1向記憶體控制器2傳輸資料之階段。即，首先，記憶體控制器2如參照圖5~圖7所記載般，藉由發行RE而自記憶裝置1取出資料。所取出之資料係如圖8之虛線所示，於實施藉由利用處理器21執行ROM22上之編程而實現之使用ECC(error correction code，錯誤校正碼)之錯誤訂正(error correction)後，保持於RAM23上。
階段D係自RAM23上之資料向主機裝置3傳輸之準備階段。於階段E中，仍如圖8中以虛線所示般，CPU21經由介面25將RAM23上之資料向主機裝置3傳輸。
於使如上所述之一系列處理起動之某一讀取請求完成之前，如圖9所示般發行另一讀取請求。即，主機裝置3於時刻t30發行與板PB0之讀出有關之讀取請求，在針對板PB0之階段B之過程中，於時刻t31發行與板PB1之讀出有關之讀取請求。
記憶體控制器2進行用以執行2個讀取請求之讀取命令輸入RCI-0、RCI-1。即便無法如圖6之例般以多板讀取之形式處理該執行，記憶裝置1亦可如圖7之例般連續進行省略讀取之一部分之單讀取。利用該情況，記憶體系統5(記憶體控制器2)可與針對板PB0之階段C(向記憶體控制器2之傳輸)同時地執行針對板PB1之階段B(記憶裝置1中之讀取)。記憶體控制器2於結束針對板PB0之階段E之執行時，開始執行針對板PB1之階段C。
如圖9之處理與圖10之處理相對。圖10表示包含於針對某一板之處理期間不受理針對另一板之指示之記憶裝置的系統中之動作。記憶體控制器於時刻t100接收與板PB0之讀出有關之讀取請求，執行針對板PB0之讀取命令輸入RCI0，並等待記憶裝置中之處理完成，處於階段B。於時刻t101，記憶體控制器接收與板PB1之讀出有關之讀取請求。然而，由於該記憶裝置不受理針對板PB1之讀取命令輸入，故而 記憶體控制器不進行針對板PB1之讀取命令輸入，於針對板PB0之階段B期間，可進行針對板PB1之讀取請求之解釋及位址之算出(階段A之前半階段)，但對記憶裝置之讀取之指示(階段A之後半階段)於板PB0中之階段E結束後才能進行。因此，完成針對板PB1之階段E較圖9之例需要更長時間。
圖10之記憶裝置於針對另一板之讀取期間不受理某一板中之讀取之指示之原因在於，如接收針對後續之板之讀取之指示，則重設針對所有板之資料快取記憶體。另一方面，如上所述，記憶裝置1係針對每一板分別管理可否對資料快取記憶體DCC進行存取。因此，某一板PB之對資料快取記憶體DCC之讀取指示之接收不會引起另一板PB之資料快取記憶體DCC之重設，而可進行如圖9之處理。
圖11表示第1實施形態之記憶裝置之動作之第4例。圖11係關於編程。關於編程，基本上亦與讀取相同。首先，記憶體控制器2於時刻t40，對記憶裝置1進行編程命令輸入PCI0。編程命令輸入PCI0包含編程位址傳輸命令C5、編程位址A1~A5、資料D0~Dn(n為自然數)、及編程執行命令C6。命令、位址、及資料於I/O線上流通，同時CLE、ALE、WE成為有效邏輯之點與讀取命令輸入RCI0相同。
記憶裝置1於接收編程命令輸入PCI0時，進行編程。編程與讀取相同，包含重設、泵設置、位址傳輸、磁心動作、及泵恢復。重設、泵設置、位址傳輸、及泵恢復分別與讀取中者相同。磁心動作至少包含利用磁心驅動器CDR進行之編程資料向資料快取記憶體DCC0之傳輸、向字元線WL、位元線BL、及選擇閘極線SGDL、SGSL之特定電位之施加。根據編程對資料快取記憶體DCC0進行存取，由此，控制電路CN於接收編程命令輸入PCI0時，將信號CBUSY0設為忙碌狀態。另一方面，信號CBUSY1表示待命狀態。辨識到信號BUSY1為待命狀態之情況，記憶體控制器2可開始對板PB1之編程。為此，記憶 體控制器2於時刻t41進行編程命令輸入PCI1。時刻t41為針對板PB0之磁心動作之中途。因此，記憶裝置1等待針對板PB0之編程之結束並且輸出表示忙碌之信號CBUSY1。
於時刻t42，針對板PB0之編程結束，控制電路CN將信號CBUSY0設為待命狀態。又，磁心驅動器CDR於時刻t42重新開始針對板PB1之編程。但是，與讀取同樣地，磁心驅動器CDR於針對板PB1之編程期間不再次進行重設及泵設置。由此自時刻t42後，磁心驅動器CDR進行針對板PB1之位址傳輸及磁心動作，繼而，進行泵恢復。於針對板PB1之編程結束時，控制電路CN使信號CBUSY1恢復為待命狀態。
如以上所述般，第1實施形態之記憶裝置包含用以對各板PB輸出專用之快取記憶體忙碌信號CBUSY之焊墊228、229，可於針對某一板PB之處理中受理針對快取記憶體待命狀態之另一板PB之處理(即命令)。因此，記憶裝置1可於進行針對某一板PB之處理期間使用另一板PB，例如可用於暫時地保持有某些資料等用途。該情況可削減與記憶裝置1一併使用之控制器(例如記憶體控制器2)之藉由RAM23而實現之快取記憶體之容量。又，由於記憶裝置1可受理讀取命令輸入之預約，故而控制記憶裝置1之裝置(記憶體控制器2等)可局部地並列進行複數個處理，從而可實現記憶體系統5整體之處理之效率化。
又，記憶裝置1於針對之前指示之板PB之處理結束後連續進行針對所指示之板PB之處理，又，若以滿足特定條件之方式於指示針對某一板PB之讀取後指示針對另一板PB之讀取，則以多板讀取之形式執行該等指示。因此，可更有效率地進行複數個板PB之並列動作。進而，第1實施形態之記憶裝置於針對複數個板PB之處理連續時，省略針對後續之板之處理的一部分。因此，能以更短時間完成針對複數個板之處理之連續執行。關於編程，亦可獲得與讀取相同之優點。
(第2實施形態)
於第2實施形態中，設置表示是否已預約過快取記憶體之焊墊，使表示是否已預約過快取記憶體之信號進行通信。
圖12表示第2實施形態之記憶裝置之一部分功能區塊，且表示輸入輸出電路IOC及角隅區域21之詳細情況。輸入輸出電路IOC包含隊列快取記憶體忙碌焊墊241代替第1實施形態之快取記憶體忙碌焊墊228、229。焊墊241輸出隊列快取記憶體忙碌信號QCBUSY。又，角隅區域21包含位址暫存器212a、212b。於第2實施形態中，為了簡化說明並容易理解，而關於記憶裝置1包含1個板PB之例。基於該情況，設置有針對1個板PB之快取記憶體忙碌信號CBUSY。
圖13表示第2實施形態之記憶裝置之動作之例。於時刻T50，記憶體控制器2對記憶裝置1進行以頁面L作為讀出對象之讀取命令輸入RCI-1。控制電路CN接收該讀取命令輸入RCI-1而自時刻t50起將信號CBUSY設為忙碌狀態，並且自時刻t50起進行讀取。於讀取時，關於讀取命令輸入RCI-1之位址係傳輸至2個位址暫存器212a、212b中之閒置者。於該時點，任一位址暫存器212均閒置。又，控制電路CN於時刻t50之時點將信號QCBUSY維持為高位準。
於時刻t51，記憶體控制器2對記憶裝置1進行以頁面M作為讀出對象之讀取命令輸入RCI-2。於時刻t51之時點，記憶裝置1進行讀取，由此，信號CBUSY為忙碌狀態。然而，由於信號QCBUSY為待命狀態，故而記憶裝置1可受理下一個讀取命令輸入RCI之預約。即，記憶裝置1將於某一讀取命令輸入RCI之處理中接收到之另一讀取命令輸入RCI中之位址傳輸至閒置之位址暫存器212a或212b並待機。記憶裝置1由於在信號CBUSY為忙碌狀態期間進而接收到讀取命令輸入RCI，故而自時刻t51起將信號QCBUSY設為忙碌狀態(隊列忙碌狀態)。記憶裝置1於信號BUSY、QCBUSY均為忙碌狀態期間，不 受理讀取命令輸入RCI。即，於存在處理未完成之讀取命令輸入RCI且等待下一個讀取之預約期間，不進而受理讀取命令輸入RCI。
於時刻t52，記憶裝置1完成對讀取命令輸入RCI-1之讀取，而記憶體控制器2處於取出關於讀取命令輸入RCI-1之資料(頁面L之資料)之狀態。由此，記憶裝置1使信號CBUSY為待命狀態。若信號CBUSY為待命狀態，則記憶裝置1可受理讀取命令輸入RCI。自時刻t52起，磁心驅動器CDR於對讀取命令輸入RCI-1之讀取之後繼續進行對讀取命令輸入RCI-2之讀取。此時，如第1實施形態中所記載般，連續進行2個讀取，且於第2個讀取中不進行重設及泵設置。因此，能以短期間結束後續者之讀取。
於時刻t53，記憶體控制器2對記憶裝置1進行以頁面N作為讀出對象之讀取命令輸入RCI-3。此時，由於信號CBUSY為待命狀態，故而記憶裝置1受理讀取命令輸入RCI-3。讀取命令輸入RCI-3中之位址係傳輸至閒置之位址暫存器212a或212b。控制電路CN基於進行讀取命令輸入RCI-3之情況，於時刻t53將信號CBUSY設為忙碌狀態。
於時刻t54，記憶裝置1完成對讀取命令輸入RCI-2之讀取，記憶體控制器2處於取出關於讀取命令輸入RCI-2之資料(頁面M之資料)之狀態。由此，記憶裝置1將信號CBUSY設為待命狀態。由於已不存在預約之讀取命令輸入RCI，故而於自時刻t54經過一定時間後之時刻t55，記憶裝置1可進而受理讀取命令輸入RCI，由此，控制電路CN使信號QCBUSY恢復為待命狀態。
圖13表示進而於時刻t56進行快取記憶體資料傳輸命令輸入CCI。於因頁面N之讀取而結束連續讀取之情形時，變為於資料快取記憶體DCC保持有頁面M之資料之狀態，頁面M之資料係保持於資料快取記憶體133。因此，必需用以將頁面M之資料自資料快取記憶體133傳輸至資料快取記憶體DCC之快取記憶體資料傳輸命令輸入CCI。記憶裝 置1於接收快取記憶體資料傳輸命令輸入CCI時，將信號CBUSY設為忙碌狀態，將頁面M之資料自資料快取記憶體133傳輸至資料快取記憶體DCC，而使信號CBUSY恢復為待命狀態。如此，記憶體控制器2變為取出頁面M之資料之狀態。
圖14表示第2實施形態之記憶裝置之一部分功能區塊之第2例，且表示輸入輸出電路IOC及角隅區域21之詳細情況。圖14亦係關於記憶裝置1包含1個板之例。輸入輸出電路IOC包含快取記憶體忙碌焊墊242代替圖13之例中之隊列快取記憶體忙碌焊墊241。焊墊242輸出快取記憶體忙碌信號CBUSY2。藉由圖14之例，亦可實現與圖12及圖13之例相同之動作。
圖15表示第2實施形態之記憶裝置之第2例之動作。時刻t60時之處理與時刻t50時之處理相同。於後續之時刻t61，與時刻t51相同，記憶體控制器2對記憶裝置1進行以頁面M作為讀出對象之讀取命令輸入RCI2-1。於時刻t61之時點，記憶裝置1已進行讀取，由此，信號CBUSY為忙碌狀態。然而，由於信號CBUSY2為待命狀態，故而記憶裝置1可受理下一個讀取命令輸入RCI之預約。即，與圖12及圖13之時刻t51相同，記憶裝置1將於某一讀取命令輸入RCI之處理中接收到之另一讀取命令輸入RCI中之位址傳輸至閒置之位址暫存器212a或212b並待機，又，將第2快取記憶體忙碌信號CBUSY2設為忙碌狀態。記憶裝置1於信號CBUSY、CBUSY2均為忙碌狀態期間，不受理讀取命令輸入RCI。
時刻t62時之處理與時刻t52時之處理相同。於時刻t63，與時刻t53時相同，記憶體控制器2對記憶裝置1進行以頁面N作為讀出對象之讀取命令輸入RCI-3。此時，由於2個信號CBUSY、CBUSY2之一者為待命狀態，故而記憶裝置1受理讀取命令輸入RCI-3，繼而進行與時刻t53時之處理相同之處理。由於已不存在所預約之讀取命令輸入RCI， 故而於自時刻t63經過一定時間後之時刻t64，記憶裝置1可進而受理讀取命令輸入RCI，由此，控制電路CN使信號CBUSY2恢復為待命狀態。
於時刻t65，記憶裝置1完成用於讀取命令輸入RCI-2之讀取，記憶體控制器2成為取出關於讀取命令輸入RCI-2之資料(頁面M之資料)之狀態。由此，記憶裝置1將信號CBUSY設為待命狀態。其後之時刻t66時之處理與時刻t56時之處理相同。
如以上所述般，第2實施形態之記憶裝置係即便存在處理未完成之讀取命令輸入RCI，亦可受理讀取命令輸入RCI之預約，除了使用快取記憶體忙碌信號CBUSY以外，亦可使用信號QCBUSY或CBUSY2表示讀取命令輸入RCI之預約可否。關於所預約之讀取命令輸入RCI之讀取與關於處理中之讀取命令之讀取連續。由於記憶裝置1可受理讀取命令輸入RCI之預約，故而控制記憶裝置1之裝置(記憶體控制器2等)可局部地並列進行複數個處理，從而可實現記憶體系統5整體之處理之效率化。
又，於複數個讀取連續時，省略關於後面之讀取之處理的一部分。由此，與第1實施形態中對於複數個板之處理連續之情形相同，能以更短時間完成複數個讀取之執行。
(第3實施形態)
第3實施形態係關於第1、第2實施形態之變化，且係關於第1實施形態之信號CBUSY0、CBUSY1、第2實施形態之QCBUSY、CBUSY2之實現之另一例。
信號CBUSY0、CBUSY1、QCBUSY、CBUSY2之通知可並非如上所述般使用專用之焊墊228、229、241，而藉由狀態讀取進行。即，記憶裝置1如圖16所示般，若接收狀態讀取命令，則經由I/O線輸出狀態資料。狀態資料包含複數個位元、例如8位元。對狀態資料之 複數位元中之任一者分配信號CBUSY0、CBUSY1、CBUSY、QCBUSY、CBUSY2之資訊。圖17表示第3實施形態之狀態資料之位元分配之例，且表示資訊與狀態資料之位元之關聯之例，該資訊表示包含第1實施形態之由信號CBUSY0、CBUSY1表示之狀態的狀態。I/O[0]~I/O[7]與根據狀態讀取命令輸出之狀態資料中之位元對應，且分別對應於I/O線中之8個位元，該狀態讀取命令係使用於如第1實施形態般可藉由信號CBUSY0、CBUSY1通知狀態之記憶裝置1。
例如，不使用I/O[0]。I/O[1]、I/O[2]分別表示各個板PB0、PB1之真待命/忙碌，各自藉由例如“1”及“0”分別表示待命及忙碌。真忙碌大致表示於記憶裝置1內正進行某些動作，於在板PB0、PB1內正進行有某些動作之情形時，I/O[1]、I/O[2]分別被設為“0”，更具體而言，如下所述。半導體記憶裝置之晶片之待命/忙碌狀態有2種，實施形態之記憶裝置1中亦有2種晶片之待命/忙碌狀態。例如取記憶裝置1指示連續之複數頁面之讀取之情形作為具體例進行說明。自某一頁面讀取之資料被傳輸至資料快取記憶體DCC，繼而，當對移位暫存器221之預取完成時，成為快取記憶體待命，可自記憶裝置1向記憶體控制器2輸出資料。在此期間，資料快取記憶體DCC與移位暫存器221以外成為非活性狀態，由此，記憶裝置1可進行使用資料快取記憶體DCC以外之資料快取記憶體(例如資料快取記憶體DCA、DCB)之讀取等磁心動作。因此，準備有於進行某一頁面之讀取後自動開始下一頁面之讀取之命令。若於前台自記憶體控制器2觀察，則可輸出某一頁面之資料，另外於後台進行對另一頁面之磁心動作(例如讀取)，而儘量減少非活性狀態，此種運作方式被稱為快取記憶體動作。於本例中，由於為關於讀取之快取記憶體動作，故而亦稱為快取記憶體讀取。此種狀態為快取記憶體待命，但另一方面，為進行使用電路以外之磁心動作等之狀態，被稱為真忙碌狀態，該電路用於對資料快取記 憶體之存取。如圖5所示，於未進行快取記憶體動作之讀取中，快取記憶體忙碌=真忙碌。
I/O[3]於I/O[1]及I/O[2]之至少一者表示忙碌時被設為表示忙碌之值(“0”)，若並非如此則設為“1”。I/O[4]、I/O[5]分別表示板PB0、PB1用之快取記憶體待命/忙碌，分別對應於信號CBUSY0、CBUSY1，且各自藉由例如“1”及“0”分別表示待命及忙碌。即，第1實施形態中信號CBUSY0、CBUSY1為忙碌狀態期間所輸出之狀態資料中，I/O[4]、I/O[5]分別為“0”。I/O[6]於I/O[4]及I/O[5]之至少一者表示忙碌時被設為表示忙碌之值(“0”)，若並非如此則設為“1”。
I/O[7]表示寫入保護之有效及無效，例如若被保護則設為“0”，若未被保護則設為“1”。
當對輸出圖17之狀態資料之記憶裝置1輸入狀態讀取命令，則記憶裝置1輸出於各位元具有基於該狀態而確定之值之圖17之狀態資料。例如若狀態讀取資料係於板PB0表示快取記憶體忙碌且於板PB1表示快取記憶體待命，即若I/O[4]、I/O[5]分別為“0”、“1”，則可對板PB1之資料快取記憶體DCC1進行存取。
圖18表示第3實施形態之狀態資料之位元分配之第2例，且表示資訊與狀態資料之位元之關聯之例，該資訊表示包含第2實施形態之由信號CBUSY、QCBUSY表示之狀態的狀態。I/O[0]~I/O[7]與根據狀態讀取命令輸出之狀態資料中之位元對應，且分別對應於I/O線中之8個位元，該狀態讀取命令使用於如第2實施形態般可藉由信號CBUSY、QCBUSY通知狀態之記憶裝置1。
例如，I/O[0]表示晶片N狀態，且表示於記憶裝置1中之編程或抹除結束後編程或抹除為合格或失敗，例如，藉由“0”及“1”分別表示合格及失敗。I/O[1]表示晶片N-1狀態，於連續之2頁面編程之情形 時，表示對先行之頁面之編程為合格或失敗，例如，藉由“0”及“1”分別表示合格及失敗。例如，不使用I/O[2]、I/O[3]。
I/O[4]表示隊列待命/忙碌，例如“1”及“0”分別表示待命及忙碌，且對應於信號QCBUSY。即，第2實施形態中信號QCBUSY為忙碌狀態期間所輸出之狀態資料中，I/O[4]為“0”。I/O[5]表示真待命/忙碌，與圖17中者相同。I/O[6]表示快取記憶體待命/忙碌，例如藉由“1”及“0”分別表示待命及忙碌，且對應於信號QCBUSY。即，第2實施形態中信號QCBUSY為忙碌狀態期間所輸出之狀態資料中，I/O[6]為“0”。I/O[7]表示寫入保護，與圖17中者相同。
圖19表示第3實施形態之狀態資料之位元分配之第3例，且表示資訊與狀態資料之位元之關聯之例，該資訊表示包含第2實施形態之由信號CBUSY、CBUSY2表示之狀態的狀態。I/O[0]~I/O[7]與根據狀態讀取命令輸出之狀態資料中之位元對應，且分別對應於I/O線中之8個位元，該狀態讀取命令使用於如第2實施形態般可藉由信號CBUSY、CBUSY2通知狀態之記憶裝置1。
例如，I/O[0]、I/O[1]表示晶片N狀態、晶片N-1狀態，與圖18中者相同。例如，不使用I/O[2]、I/O[3]。I/O[4]表示真待命/忙碌，與圖18中者相同。I/O[5]表示第2快取記憶體待命/忙碌，例如“1”及“0”分別表示待命及忙碌，且對應於信號CBUSY2。即，第2實施形態中信號CBUSY2為忙碌狀態期間所輸出之狀態資料中，I/O[5]為“0”。I/O[6]表示快取記憶體待命/忙碌，例如“1”及“0”分別表示待命及忙碌，且對應於信號CBUSY。即，第2實施形態中信號CBUSY為忙碌狀態期間所輸出之狀態資料中，I/O[5]為“0”。I/O[7]表示寫入保護，與圖17中者相同。
如以上所述般，第3實施形態之記憶裝置構成為，基於第1或第2實施形態，可使用狀態讀取及狀態資料通知由第1實施形態之信號 CBUSY0、CBUSY1、或第2實施形態之信號CBUSY、QCBUSY、CBUSY2表示之狀態。因此，可獲得與第3實施形態所基於之第1及第2實施形態中者相同之優點。
此外，各實施形態並不限定於上述者，可於實施階段在不脫離其主旨之範圍內進行各種變形。進而，上述實施形態中包含各種階段，可藉由所揭示之複數個構成要件之適當組合而抽選各種實施形態。例如，即便自上述各實施形態所示之所有構成要件中刪除若干個構成要件，亦可抽選刪除該構成要件後之構成作為實施形態。
再者，於本實施形態之記憶裝置1為NAND型快閃記憶體之情形時，亦可為以下之動作及構成。
(1)於多值位準之讀出動作(讀取)中，若將閾值電壓從低到高依序設為A位準、B位準、及C位準，則於A位準之讀出動作中施加至所選擇之字元線之電壓例如處於0V~0.55V之間。並不限定於此，亦可設為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、及0.5V~0.55V中之任一者之間。
於B位準之讀出動作中施加至所選擇之字元線之電壓例如處於1.5V~2.3V之間。並不限定於此，亦可設為1.75V~1.8V、1.8V~1.95V、1.95V~2.1V、及2.1V~2.3V中之任一者之間。
於C位準之讀出動作中施加至所選擇之字元線之電壓例如處於3.0V~4.0V之間。並不限定於此，亦可設為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.7V、及3.7V~4.0V中之任一者之間。
作為讀出動作之時間(tR)，亦可設為例如25μs~38μs、38μs~70μs、及70μs~80μs中之任一者之間。
(2)寫入動作包含編程動作及驗證動作。於寫入動作中，在編程動作時最初施加至所選擇之字元線之電壓例如處於13.7V~14.3V之間。並不限定於此，亦可設為例如13.7V~14.0V、及14.0V~14.7V 中之任一者之間。
亦可改變寫入第奇數條字元線時之最初施加至所選擇之字元線之電壓、及寫入第偶數條字元線時之最初施加至所選擇之字元線之電壓。
於將編程動作設為ISPP(Incremental Step Pulse Program，增量步進脈衝編程)方式時，作為上升之電壓，例如可列舉0.5V左右。
作為施加至非選擇之字元線之電壓，亦可設為例如7.0V~7.3V之間。於此情形時並不受限定，例如亦可設為7.3V~8.4V之間，或亦可設為小於等於7.0V。
亦可改變根據非選擇之字元線為第奇數條字元線或第偶數條字元線而施加之合格電壓。
作為寫入動作之時間(tProg)，例如亦可設為1700μs~1800μs、1800μs~1900μs、及1900μs~2000μs中之任一者之間。
(3)於刪除動作中，最初施加至形成於半導體基板上部且將記憶胞配置於上方之井的電壓例如處於12V~13.7V之間。於此情形時並不受限定，例如亦可設為13.7V~14.8V、14.8V~19.0V、19.0V~19.8V、及19.8V~21V中之任一者之間。
作為刪除動作之時間(tErase)，例如亦可設為3000μs~4000μs、4000μs~5000μs、及4000μs~9000μs中之任一者之間。
(4)記憶胞具有介隔膜厚為4~10nm之隧道絕緣膜而配置於半導體基板(矽基板)上之電荷儲存層。該電荷儲存層亦可為膜厚為2~3nm之SiN、或SiON等絕緣膜與膜厚為3~8nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷儲存層上形成絕緣膜。該絕緣膜例如包含由膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜夾持之膜厚為4~10nm之氧化矽膜。作為High-k膜，可列舉HfO等。又，氧化矽膜之膜厚亦可厚於High-k膜之膜厚。 於絕緣膜上介隔膜厚為3~10nm之功函數調整用之材料而形成膜厚為30nm~70nm之控制電極。此處，功函數調整用之材料為TaO等金屬氧化膜、或TaN等金屬氮化膜。作為控制電極，亦可使用W等。
又，可於記憶胞間形成氣隙。
1‧‧‧記憶裝置
21-0、21-1‧‧‧角隅區域
22‧‧‧周邊電路
221‧‧‧移位暫存器
222‧‧‧暫存器要素
224‧‧‧輸入輸出焊墊
228、229‧‧‧快取記憶體忙碌焊墊
231‧‧‧轉換判定電路
CA1、CA2‧‧‧胞陣列
CBUSY0、CBUSY1‧‧‧快取記憶體忙碌信號
CDR‧‧‧磁心驅動器
DB0、DB1‧‧‧資料電路．頁面緩衝器
DCC0、DCC1‧‧‧資料快取記憶體
IOC‧‧‧輸入輸出電路
RD0、RD1‧‧‧列解碼器

Claims (8)

  1. 一種半導體記憶裝置，其包括：第1及第2記憶胞陣列；控制電路，其構成為輸出第1資訊與第2資訊，該第1資訊表示能否受理指示對上述第1記憶胞陣列之存取的命令，該第2資訊表示能否受理指示對上述第2記憶胞陣列之存取的命令；及第1及第2快取記憶體，其等分別保持來自上述第1及第2記憶胞陣列之資料；且於上述第1資訊表示可對上述第1記憶胞陣列進行存取之情形時，上述第1快取記憶體可自外部進行存取；於上述第2資訊表示可對上述第2記憶胞陣列進行存取之情形時，上述第2快取記憶體可自外部進行存取；上述控制電路係：接收分別指示對上述第1及第2記憶胞陣列之存取的第1及第2命令；於接收上述第1命令之後接收到上述第2命令之情形時，可從開始由上述第1命令指示之處理起，以較由上述第1命令指示之處理之時間之2倍短的時間進行由上述第2命令指示之處理；於接收上述第1命令之後將上述第1命令中之位址傳輸至暫存器之前接收上述第2命令且根據上述第1命令而存取之記憶區域之字元線位址與根據上述第2命令而存取之記憶區域之字元線位址一致之情形時，能以較由上述第1命令指示之處理之時間短之時間進行由上述第2命令指示之處理；於由上述第1命令指示之處理之一部分期間，保留由上述第 2命令指示之處理之執行，自將上述第1命令中之位址傳輸至暫存器之處理起，開始將上述第2命令中之位址傳輸至暫存器，從而可同時進行由上述第1及第2命令指示之處理；及若接收到狀態讀取命令，則輸出狀態資料；上述狀態資料包含上述第1資訊及上述第2資訊。
  2. 一種半導體記憶裝置，其包括：第1及第2記憶胞陣列；及控制電路，其可輸出第1資訊與第2資訊，該第1資訊表示能否受理指示對上述第1記憶胞陣列之存取的命令，該第2資訊表示能否受理指示對上述第2記憶胞陣列之存取的命令。
  3. 如請求項2之半導體記憶裝置，其更包括第1及第2快取記憶體，該第1及第2快取記憶體分別保持來自上述第1及第2記憶胞陣列之資料；於上述第1資訊表示可對上述第1記憶胞陣列進行存取之情形時，上述第1快取記憶體可自外部進行存取；於上述第2資訊表示可對上述第2記憶胞陣列進行存取之情形時，上述第2快取記憶體可自外部進行存取。
  4. 如請求項3之半導體記憶裝置，其中上述控制電路係：接收分別指示對上述第1及第2記憶胞陣列之存取之第1及第2命令；於在接收上述第1命令之後接收到上述第2命令之情形時，可從開始由上述第1命令指示之處理起，以較由上述第1命令指示之處理之時間之2倍短的時間，進行由上述第2命令指示之處理。
  5. 如請求項4之半導體記憶裝置，其中上述控制電路於在接收上述第1命令之後以及將上述第1命令 中之位址傳輸至暫存器之前接收到上述第2命令，且根據上述第1命令而存取之記憶區域之字元線位址與根據上述第2命令而存取之記憶區域之字元線位址一致之情形時，可以較由上述第1命令指示之處理之時間短之時間進行由上述第2命令指示之處理。
  6. 如請求項5之半導體記憶裝置，其中上述控制電路於由上述第1命令指示之處理之一部分期間，保留由上述第2命令指示之處理之執行，自將上述第1命令中之位址傳輸至暫存器之處理起，開始將上述第2命令中之位址傳輸至暫存器，從而可同時進行由上述第1及第2命令指示之處理。
  7. 一種半導體記憶裝置，其包括：記憶胞陣列；快取記憶體，其保持來自上述記憶胞陣列之資料；及控制電路，其可輸出第1資訊與第2資訊，該第1資訊表示可否自外部對上述快取記憶體進行存取，該第2資訊表示於存在包含對上述快取記憶體之存取在內之未完成之處理之情形時可否預約對上述快取記憶體進行存取。
  8. 如請求項2或7之半導體記憶裝置，其中上述控制電路若接收到狀態讀取命令，則輸出狀態資料；上述狀態資料包含上述第1資訊及上述第2資訊。
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