JP2021048167A - 半導体記憶装置 - Google Patents

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Abstract

【課題】動作性能を向上できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、基板上に設けられた絶縁層８０と、絶縁層８０内に設けられた導電層３５_３と、絶縁層８０内に導電層３５_３に隣接して設けられた導電層３５_４と、導電層３５_３の上面に接続されたビア３６とを備える。基板に直交するＺ方向においてビア３６と重なる導電層３５_３，３５_４の上面は、絶縁層８０の上面より低い。【選択図】図７

Description

実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体記憶装置が知られている。
特開２０１６−６２９０１号公報
動作の信頼性を向上できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、基板上に設けられた第１絶縁層と、前記第１絶縁層内に設けられた第１導電層と、前記第１絶縁層内に前記第１導電層に隣接して設けられた第２導電層と、前記第１導電層の上面に接続されたコンタクトプラグとを具備し、前記基板に直交する第１方向において前記コンタクトプラグと重なる前記第１及び第２導電層の上面は、前記第１絶縁層の上面より低い。
図１は、実施形態の半導体記憶装置の回路構成を示すブロック図である。 図２は、実施形態におけるメモリセルアレイ内のブロックの回路図である。 図３は、実施形態の半導体記憶装置の平面レイアウトの一例を示す図である。 図４は、図３におけるＡ−Ａ線に沿った断面図である。 図５は、実施形態におけるメモリセルアレイ内のメモリピラーの断面図である。 図６は、実施形態の半導体記憶装置における導電層及びビアの平面図である。 図７は、図６におけるＢ−Ｂ線に沿った断面図である。 図８は、図６におけるＣ−Ｃ線に沿った断面図である。 図９は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図１０は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図１１は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図１２は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図１３は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図１４は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図１５は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図１６は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図１７は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図１８は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図１９は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図２０は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図２１は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図２２は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図２３は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図２４は、実施形態の半導体記憶装置における導電層及びビアの製造方法を示す断面図である。 図２５は、変形例の半導体記憶装置の断面図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。
１．実施形態
以下に、実施形態の半導体記憶装置について説明する。先に、半導体記憶装置の回路構成について説明し、その後、半導体記憶装置の構造について述べる。
１．１ 半導体記憶装置の回路構成
図１を用いて、実施形態の半導体記憶装置の回路ブロック構成について説明する。図１は、実施形態の半導体記憶装置の回路構成を示すブロック図である。
半導体記憶装置１０は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディー／ビジー回路１４、レジスタ群１５、シーケンサ（または、制御回路）１６、電圧生成回路１７、ドライバ１８、ロウデコーダモジュール（ＲＤ）１９、カラムデコーダ２０、及びセンスアンプモジュール２１を備える。レジスタ群１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃを有する。
メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｍ（ｍは０以上の整数）を備える。複数のブロックＢＬＫの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタは、電気的に書き換え可能な不揮発性メモリセルである。メモリセルアレイ１１には、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｍの各々を示すものとする。ブロックＢＬＫの具体的な構成については後述する。
入出力回路１２及びロジック制御回路１３は、バスを介して、外部装置（例えば、メモリコントローラ）（不図示）に接続される。入出力回路１２は、メモリコントローラとの間でバスを介して、信号ＤＱ（例えば、ＤＱ０，ＤＱ１，ＤＱ２，…，ＤＱ７）を送受信する。
ロジック制御回路１３は、バスを介してメモリコントローラから外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
チップイネーブル信号ＣＥｎは、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１０の選択を可能にし、この半導体記憶装置１０を選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータを入出力回路１２に保持することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、半導体記憶装置１０に対する書き込み及び消去を禁止する際にアサートされる。
レディー／ビジー回路１４は、シーケンサ１６からの制御に応じて、レディー／ビジー信号Ｒ／Ｂｎを生成する。信号Ｒ／Ｂｎは、半導体記憶装置１０がレディー状態であるか、ビジー状態であるかを示す。レディー状態は、メモリコントローラからの命令を受け付けることが可能な状態であることを示す。ビジー状態は、メモリコントローラからの命令を受け付けることができない状態であることを示す。メモリコントローラは、半導体記憶装置１０から信号Ｒ／Ｂｎを受けることで、半導体記憶装置１０がレディー状態であるか、あるいはビジー状態であるかを知ることができる。
ステータスレジスタ１５Ａは、半導体記憶装置１０の動作に必要なステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳを、シーケンサ１６の指示に基づいて入出力回路１２に転送する。アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、カラムアドレス、及びロウアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１６に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃは、例えばＳＲＡＭ（static random access memory）から構成される。
シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置１０を統括的に制御する。シーケンサ１６は、ロウデコーダモジュール１９、センスアンプモジュール２１、及び電圧生成回路１７などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。
具体的には、シーケンサ１６は、コマンドレジスタ１５Ｃから受信した書き込みコマンドに基づいて、ロウデコーダモジュール１９、ドライバ１８、及びセンスアンプモジュール２１を制御して、アドレス情報ＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した読み出しコマンドに基づいて、ロウデコーダモジュール１９、ドライバ１８、及びセンスアンプモジュール２１を制御して、アドレス情報ＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。
電圧生成回路１７は、半導体記憶装置１０の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ドライバ１８、及びセンスアンプモジュール２１などに供給する。
ドライバ１８は、電圧生成回路１７から複数の電圧を受け取る。ドライバ１８は、電圧生成回路１７から供給された複数の電圧のうち、読み出し動作、書き込み動作、及び消去動作に応じて選択した複数の電圧を、複数の信号線を介してロウデコーダモジュール１９に供給する。
ロウデコーダモジュール１９は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダモジュール１９は、ロウアドレスのデコード結果に基づいて、ブロックＢＬＫのいずれかを選択し、さらに選択したブロックＢＬＫ内のワード線を選択する。さらに、ロウデコーダモジュール１９は、選択されたブロックＢＬＫに、ドライバ１８から供給された複数の電圧を転送する。
カラムデコーダ２０は、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２０は、カラムアドレスのデコード結果に基づいて、ビット線を選択する。
センスアンプモジュール２１は、データの読み出し動作時に、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。そして、センスアンプモジュール２１は、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に保持し、これを入出力回路１２へ転送する。また、センスアンプモジュール２１は、データの書き込み動作時に、入出力回路１２から転送された書き込みデータＤＡＴを一時的に保持する。さらに、センスアンプモジュール２１は、書き込みデータＤＡＴをビット線に転送する。
次に、図２を用いて、メモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０〜ＢＬＫｍを有する。ここでは、１つのブロックＢＬＫの回路構成を説明するが、その他のブロックの回路構成も同様である。
図２は、メモリセルアレイ１１内の１つのブロックＢＬＫの回路図である。ブロックＢＬＫは、例えば、複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を備える。ここでは、一例として、ブロックＢＬＫが、ストリングユニットＳＵ０〜ＳＵ３を備える例を示すが、ブロックＢＬＫが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。
ストリングユニットＳＵ０〜ＳＵ３の各々は、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＴ０，ＭＴ１，ＭＴ２，…，ＭＴ７、及びセレクトトランジスタＳＴ１，ＳＴ２を含む。ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ０〜ＭＴ７、及び２個のセレクトトランジスタＳＴ１，ＳＴ２を備える例を示すが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数は、任意に設定可能である。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。
メモリセルトランジスタＭＴ０〜ＭＴ７の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０〜ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。
メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１〜ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０〜ＳＧＤ３の各々は、ロウデコーダモジュール１９によって独立に制御される。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳ、すなわち、セレクトゲート線ＳＧＳ０〜ＳＧＳ３がそれぞれ接続される場合もある。セレクトトランジスタＳＴ１，ＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
ブロックＢＬＫに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、ワード線ＷＬ０〜ＷＬ７にそれぞれ接続される。ワード線ＷＬ０〜ＷＬ７の各々は、ロウデコーダモジュール１９によって独立に制御される。
ビット線ＢＬ０〜ＢＬｉ（ｉは０以上の整数）の各々は、複数のブロックＢＬＫに接続され、ブロックＢＬＫに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０〜ＢＬｉの各々は、ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。
ブロックＢＬＫは、例えば、データの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。なお、データはストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
また、メモリセルアレイ１１の構成についてはその他の構成であってもよい。メモリセルアレイ１１の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．２ 半導体記憶装置の構造
次に、実施形態の半導体記憶装置の構造の一例について説明する。
１．２．１ 半導体記憶装置のレイアウト構造
図３を用いて、半導体記憶装置１０の平面レイアウトの一例について説明する。図３は、実施形態の半導体記憶装置の平面レイアウトの一例を示す図である。図３を含む以降の図において、半導体基板面（または、ウェハ面）に平行で互いに直交（または、交差）する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交（または、交差）する方向をＺ方向とする。Ｘ方向がワード線ＷＬの延伸方向に対応し、Ｙ方向がビット線ＢＬの延伸方向に対応し、Ｚ方向が半導体記憶装置１０の半導体基板面に直交する方向に対応している。
図３に示すように、半導体記憶装置１０は、例えばメモリアレイチップ１００及び周辺回路チップ２００を備える。
メモリアレイチップ１００は、メモリセルアレイ１１Ａ，１１Ｂ、及び引出領域２２Ａ，２２Ｂ，２２Ｃ、及びパッド領域２３Ａを有する。メモリセルアレイ１１Ａ及び１１Ｂは、メモリセルアレイ１１を構成する。周辺回路チップ２００は、外部に設けられるメモリコントローラ（不図示）との間の通信を司り、周辺回路２４Ａ，２４Ｂ、ロウデコーダモジュール（ＲＤ）１９Ａ，１９Ｂ，１９Ｃ、及びパッド領域２３Ｂを有する。ロウデコーダモジュール１９Ａ〜１９Ｃは、ロウデコーダモジュール１９を構成する。周辺回路２４Ａ，２４Ｂ、及びロウデコーダモジュール１９Ａ〜１９Ｃは、メモリアレイチップ１００を制御する。
メモリアレイチップ１００と周辺回路チップ２００は、異なる半導体基板によりそれぞれ形成されている。メモリアレイチップ１００表面の電極パッドと周辺回路チップ２００表面の電極パッドとが対向するように配置され、メモリアレイチップ１００の電極パッドと周辺回路チップ２００の電極パッドとが貼合されている。これにより、１つの半導体記憶装置（半導体メモリチップ）１０が形成される。
メモリアレイチップ１００において、メモリセルアレイ１１Ａ及び１１Ｂは、異なる動作を並行して実行することが可能である。メモリセルアレイ１１Ａ及び１１Ｂは、Ｘ方向に配列された引出領域２２Ａ、２２Ｂ及び２２Ｃの間に配置されている。詳細には、メモリセルアレイ１１Ａは、引出領域２２Ａと２２Ｂ間に配置され、メモリセルアレイ１１Ｂは、引出領域２２Ｂと２２Ｃ間に配置される。
引出領域２２Ａ及び２２Ｂは、メモリアレイチップ１００に設けられたメモリセルアレイ１１Ａと周辺回路チップ２００に設けられたロウデコーダモジュール１９Ａ及び１９Ｂとの間を電気的に接続するための領域である。引出領域２２Ｂ及び２２Ｃは、メモリアレイチップ１００に設けられたメモリセルアレイ１１Ｂと周辺回路チップ２００に設けられたロウデコーダモジュール１９Ｂ及び１９Ｃとの間を電気的に接続するための領域である。
パッド領域２３Ａは、周辺回路チップ２００とメモリコントローラとの間の接続に使用されるパッドが設けられる領域である。パッド領域２３Ａは、Ｘ方向に伸び、メモリセルアレイ１１Ａ及び１１Ｂと隣接するように設けられる。
周辺回路チップ２００において、ロウデコーダモジュール１９Ａ，１９Ｂ及び１９Ｃは、それぞれメモリアレイチップ１００の引出領域２２Ａ，２２Ｂ及び２２Ｃと重なるように、あるいは対向するように設けられる。例えば、ロウデコーダモジュール１９Ａ及び１９Ｂはメモリセルアレイ１１Ａに設けられたワード線ＷＬに電気的に接続され、ロウデコーダモジュール１９Ｂ及び１９Ｃは、メモリセルアレイ１１Ｂに設けられたワード線ＷＬに電気的に接続される。
周辺回路２４Ａは、例えばロウデコーダモジュール１９Ａ及び１９Ｂ間に設けられ、周辺回路２４Ｂは、例えばロウデコーダモジュール１９Ｂ及び１９Ｃ間に設けられる。周辺回路は、例えば、入出力回路１２、ロジック制御回路１３、レディー／ビジー回路１４、レジスタ群１５、シーケンサ１６、電圧生成回路１７、ドライバ１８、カラムデコーダ２０、センスアンプモジュール２１等を含む。
パッド領域２３Ｂは、周辺回路２４Ａ及び２４Ｂと隣接し、かつメモリアレイチップ１００のパッド領域２３Ａと重なるように設けられる。パッド領域２３Ｂには、例えば周辺回路２４Ａ及び２４Ｂが含む入出力回路から引き出された配線等が配置される。これら配線は、ビア及びパッドによって半導体記憶装置１０の上面に引き出される。
１．２．２ 半導体記憶装置の断面構造
次に、図４及び図５を用いて、半導体記憶装置１０の断面構造について説明する。なお、図４及び図５では、導電層間の層間絶縁膜が省略されている。図４及び図５に示した断面図において、Ｚ方向の矢印方向を正方向と称し、Ｚ方向の矢印方向と反対の方向を負方向と称する。
図４は、図３におけるＡ−Ａ線に沿った断面図であり、メモリセルアレイ１１Ａ、引出領域２２Ａ，２２Ｂ、周辺回路２４Ａ、及びロウデコーダモジュール１９Ａ，１９ＢのＸＺ面に沿った断面図である。
半導体記憶装置１０は、前述したように、メモリアレイチップ１００及び周辺回路チップ２００を備える。
以下に、メモリアレイチップ１００における断面構造を詳述する。
半導体基板３０には、導電層３１が絶縁層を介してＺ方向の負方向に設けられる。導電層３１には、導電層３２、複数の導電層３３、及び導電層３４が絶縁層を介してＺ方向の負方向に積層された積層体が設けられる。導電層３１〜３４は、Ｘ方向に伸びる。導電層３１〜３４は、ＸＹ面（または、半導体基板３０面）に沿った（または、平行な）プレート形状を有する。
導電層３１は、ソース線ＳＬとして機能する。導電層３２は、セレクトゲート線ＳＧＳとして機能する。導電層３３は、複数のワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する。なお図４には、２本の導電層３３を示し、残りの導電層３３は省略している。導電層３４は、セレクトゲート線ＳＧＤとして機能する。導電層３１〜３４は、例えば、タングステン（Ｗ）あるいは多結晶シリコンを含む。半導体基板３０は、例えば、シリコン基板及びシリコンのエピタキシャル層を含む。
導電層３２〜３４を含む積層体には、柱状体の複数のメモリピラーＭＰが設けられる。各メモリピラーＭＰはＺ方向に伸びる。各メモリピラーＭＰは、導電層３２〜３４をＺ方向（または、積層方向）に貫くように配置され、導電層３４の表面から導電層３１に達する。すなわち、メモリピラーＭＰは、セレクトゲート線ＳＧＤ、複数のワード線ＷＬ０〜ＷＬ７、及びセレクトゲート線ＳＧＳを通り、ソース線ＳＬに接続される。
メモリピラーＭＰには、Ｚ方向の負方向にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１に導電層３５（または、ビット線ＢＬ）が設けられる。導電層３５には、ビア（または、コンタクトプラグ）３６、及び導電パッド３７が順にＺ方向の負方向に設けられる。メモリピラーＭＰの詳細については後述する。
Ｘ方向に伸びる各導電層３２〜３４の端部は、コンタクトプラグＣＰ２を介して導電層３８に電気的に接続される。導電層３８には、ビア３９、導電層４０、ビア４１、及び導電パッド４２が順にＺ方向の負方向に設けられる。
以下に、周辺回路チップ２００における断面構造を詳述する。
半導体基板５０には、例えば、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと記す）、及びｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）を含むＣＭＯＳ回路ＣＭが設けられる。ＣＭＯＳ回路ＣＭは、複数のメモリセルの動作を制御する周辺回路２４Ａ及びロウデコーダモジュール１９Ａ、１９Ｂを構成する。半導体基板５０は、例えば、シリコン基板及びシリコンのエピタキシャル層を含む。
図４に示すように、半導体基板５０には、ソース領域及びドレイン領域５０Ａ、及び素子分離領域５０Ｂが設けられる。ソース領域５０Ａとドレイン領域５０Ａ間の半導体基板５０には、Ｚ方向の正方向にゲート絶縁層５１が設けられ、ゲート絶縁層５１にゲート電極５２が設けられる。ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの各々は、ソース領域５０Ａ、ドレイン領域５０Ａ、半導体基板５０の半導体層、ゲート絶縁層５１、及びゲート電極５２を含む。
ソース領域５０Ａとドレイン領域５０Ａには、Ｚ方向の正方向にそれぞれビア５３Ａが設けられ、ビア５３Ａにそれぞれ導電層５４Ａが設けられる。導電層５４Ａには、ビア５５Ａ、導電層５６Ａ、ビア５７Ａ、導電層５８Ａ、ビア５９Ａ、及び導電パッド６０Ａが順にＺ方向の正方向に設けられる。導電パッド６０Ａは、Ｚ方向の正方向において、周辺回路チップ２００の表面に配置される。
他のソース領域５０Ａとドレイン領域５０Ａには、Ｚ方向の正方向にそれぞれビア５３Ｂが設けられ、ビア５３Ｂにそれぞれ導電層５４Ｂが設けられる。導電層５４Ｂには、ビア５５Ｂ、導電層５６Ｂ、ビア５７Ｂ、導電層５８Ｂ、ビア５９Ｂ、及び導電パッド６０Ｂが順にＺ方向の正方向に設けられる。導電パッド６０Ｂは、Ｚ方向の正方向において、周辺回路チップ２００の表面に配置される。
メモリアレイチップ１００と周辺回路チップ２００とは、例えば、導電パッド３７と導電パッド６０Ａ、及び導電パッド４２と導電パッド６０Ｂを含む導電パッド同士が対向するようにそれぞれ貼り合わせられる。これにより、導電パッド３７と導電パッド６０Ａとが接合され、電気的に接続される。同様に、導電パッド４２と導電パッド６０Ｂとが接合され、電気的に接続される。
次に、図５を用いて、メモリセルアレイ１１におけるメモリピラーＭＰ（または、ＮＡＮＤストリングＮＳ）の断面構造を説明する。メモリピラーＭＰは、メモリセルトランジスタＭＴ０〜ＭＴ７、及びセレクトトランジスタＳＴ１，ＳＴ２を含む。
図５は、実施形態におけるメモリセルアレイ１１内のメモリピラーＭＰの断面図である。なお、図５では、導電層間の層間絶縁膜が省略され、さらに、図４に示したメモリピラーＭＰが１８０度回転されている。
図５に示すように、メモリセルアレイ１１は、半導体基板３０、導電層３１〜３４、メモリピラーＭＰ、コンタクトプラグＣＰ１、及び導電層３５を含む。半導体基板３０の上方には、導電層３１が設けられる。導電層３１は、ＸＹ面に平行な平板状に形成され、ソース線ＳＬとして機能する。なお、半導体基板３０の主面は、ＸＹ面に対応する。
導電層３１上には、ＸＺ面に沿った複数のスリットＳＬＴが、Ｙ方向に配列される。導電層３１上かつ隣り合うスリットＳＬＴ間の構造体（または、積層体）が、例えば１つのストリングユニットＳＵに対応する。
導電層３１上かつ隣り合うスリットＳＬＴ間には、下層から順に、導電層３２、複数の導電層３３、導電層３４、及び導電層３５が設けられる。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層３２〜３４は、それぞれがＸＹ面に平行な平板状に形成される。導電層３２は、セレクトゲート線ＳＧＳとして機能する。複数の導電層３３は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ７として機能する。導電層３４は、セレクトゲート線ＳＧＤとして機能する。導電層３２〜３４は、例えばタングステン（Ｗ）を含む。
複数のメモリピラーＭＰは、例えば、Ｘ方向及びＹ方向に千鳥状に配列される。複数のメモリピラーＭＰの各々は、スリットＳＬＴ間の積層体内をＺ方向に延伸（または、貫通）している。各メモリピラーＭＰは、導電層３４の上面から導電層３１の上面に達するように、導電層３４，３３，３２を通過して設けられる。各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。
メモリピラーＭＰは、例えば、ブロック絶縁層７０、電荷蓄積層７１、トンネル絶縁層（トンネル絶縁膜とも称する）７２、及び半導体層７３を有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁層７０が設けられる。ブロック絶縁層７０の内壁に、電荷蓄積層７１が設けられる。電荷蓄積層７１の内壁に、トンネル絶縁層７２が設けられる。さらに、トンネル絶縁層７２の内側に半導体層７３が設けられる。なお、メモリピラーＭＰは、半導体層７３の内部にコア絶縁層を設けた構造としてもよい。
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層３２とが交差する部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。さらに、メモリピラーＭＰと導電層３４とが交差する部分が、セレクトトランジスタＳＴ１として機能する。
半導体層７３は、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１，ＳＴ２のチャネル層として機能する。半導体層７３の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
電荷蓄積層７１は、メモリセルトランジスタＭＴにおいて半導体層７３から注入される電荷を蓄積する機能を有する。電荷蓄積層７１は、例えばシリコン窒化膜を含む。
トンネル絶縁層７２は、半導体層７３から電荷蓄積層７１に電荷が注入される際、または電荷蓄積層７１に蓄積された電荷が半導体層７３へ拡散する際に電位障壁として機能する。トンネル絶縁層７２は、例えばシリコン酸化膜を含む。
ブロック絶縁膜７０は、電荷蓄積層７１に蓄積された電荷が導電層３３（ワード線ＷＬ）へ拡散するのを防止する。ブロック絶縁層７０は、例えばシリコン酸化層及びシリコン窒化層を含む。
メモリピラーＭＰの上面より上方には、層間絶縁膜を介して導電層３５が設けられる。導電層３５は、Ｙ方向に伸びるライン状の配線層であり、ビット線ＢＬとして機能する。複数の導電層３５はＸ方向に配列され、導電層３５は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＰ内の半導体層７３上にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１上に１つの導電層３５が設けられる。導電層３５は、例えば銅（Ｃｕ）あるいはアルミニウム（Ａｌ）、タングステン（Ｗ）を含む。コンタクトプラグＣＰ１は、導電層、例えばタングステン（Ｗ）を含む。
なお、ワード線ＷＬ、及びセレクトゲート線ＳＧＤ及びＳＧＳの本数は、前述した本数に限定されるものではなく、それぞれメモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１及びＳＴ２の個数に従って変更される。セレクトゲート線ＳＧＳは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。セレクトゲート線ＳＧＤは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。
１．２．３ 導電層３５及び導電層３５に接続されるビア３６の構造
図６〜図８を用いて、図４中に領域ＢＣにて示した導電層３５（または、ビット線ＢＬ）と、導電層３５に接続されたビア（または、コンタクトプラグ）３６の構造の一例について説明する。
図６は、半導体記憶装置１０における導電層３５、及び導電層３５に接続されるビア３６の平面図である。図６は、メモリアレイチップ１００内の導電層３５とビア３６をＺ方向の正方向から見た図である。図７は、図６におけるＢ−Ｂ線に沿った断面図であり、導電層３５とビア３６のＸ方向に沿った断面を示す。図８は、図６におけるＣ−Ｃ線に沿った断面図であり、ビット線ＢＬとビア３６のＹ方向に沿った断面を示す。
図６に示すように、複数の導電層３５はＹ方向に伸びる。Ｙ方向に伸びた導電層３５は、Ｘ方向に所定間隔で配列される。図６において、左側から右側に順に配列された導電層３５を、３５_１，３５_２，３５_３，３５_４，３５_５とそれぞれ称する。導電層３５_１〜３５_５の各々には、ビア３６がＺ方向にそれぞれ配置される。各ビア３６は、Ｚ方向に伸び、各導電層３５_１〜３５_５の上面（または、表面）に接続される、あるいは各導電層３５_１〜３５_５の上面に接触している。
以下に、ビア３６が導電層３５_３に接続された構造を説明する。各ビア３６が他の導電層３５にそれぞれ接続された構造もこれと同様であるため、それらの記載は省略する。なお、導電層３５_１〜３５_５のうち、いずれかの導電層を特定しない場合、導電層３５と記す。
図７及び図８に示すように、前述したように、導電層３５_１〜３５_５は、Ｙ方向に伸び、Ｘ方向に配列される。導電層３５_１〜３５_５は、絶縁層８０内のＸ方向に所定間隔で埋め込まれている。各導電層３５_１〜３５_５上にはビア３６がそれぞれ設けられ、各導電層３５_１〜３５_５はビア３６にそれぞれ電気的に接続される。
導電層３５_２〜３５_４上及び絶縁層８０上には、絶縁層８１Ａが設けられる。導電層３５_１，３５_５上及び絶縁層８０上には、絶縁層８２が設けられる。さらに、絶縁層８２上には絶縁層８１Ｂが設けられ、絶縁層８１Ｂ上には絶縁層８３が配置される。
Ｘ及びＹ方向において、導電層３５_３上にはビア３６が設けられ、ビア３６は導電層３５_３に電気的に接続される。ビア３６は、絶縁層８３，８１Ｂ，８１Ａを貫くように設けられ、絶縁層８３から導電層３５_３の上面に達する。
Ｘ方向において、導電層３５_３の両側に隣接する導電層３５_２，導電層３５_４上には、絶縁層８１Ａが設けられる。Ｘ方向において、導電層３５_２に隣接する導電層３５_１上、及び導電層３５_４に隣接する導電層３５_５上には絶縁層８２が設けられる。Ｙ方向において、導電層３５_３上には、ビア３６が設けられ、ビア３６を挟むように絶縁層８１Ａが設けられ、さらに絶縁層８１Ａを挟むように絶縁層８２が設けられる。
導電層３５_２〜３５_４の上面は、絶縁層８０の上面から凹んでいる。導電層３５_１，３５_５の上面は、絶縁層８０の上面から凹んでいない。言い換えると、導電層３５_２〜３５_４の上面は、絶縁層８０の上面より低い、すなわち導電層３５_２〜３５_４の上面は、絶縁層８０の上面より半導体基板３０側にある。導電層３５_１，３５_５の上面は、絶縁層８０の上面とほぼ同じ一致している。
導電層３５_３上の絶縁層８０の凹みには、ビア３６が埋め込まれている。導電層３５_２，３５_４上の絶縁層８０の凹みには、絶縁層８１Ａが埋め込まれている。
絶縁層８０近傍あるいは絶縁層８１Ａ側面におけるビア３６のＸ及びＹ方向の径あるいは幅Ｒ１は、絶縁層８３の上面におけるビア３６のＸ及びＹ方向の径あるいは幅Ｒ２より小さい。例えば、絶縁層８０近傍におけるビア３６の径あるいは幅Ｒ１は、絶縁層８３上面におけるビア３６の径あるいは幅Ｒ２の１／２以下である。絶縁層８１Ａは、導電層３５_２とビア３６との間、及び導電層３５_４とビア３６との間に設けられる。
なおここでは、図６に示した上面視において、円形状のビア３６を例に説明したが、これに限るわけではなく、ビア３６はＹ方向に長径を持つ長円形あるいは楕円形であってもよい。
１．２．４ 導電層３５及びビア３６の製造方法
図９〜図２４を用いて、図７及び図８に示した導電層３５、及び導電層３５に接続されるビア３６の製造方法について説明する。図９〜図２４は、実施形態における導電層３５及びビア３６の製造方法を示す断面図である。
先ず、図９及び図１０に示すように、絶縁層８０内に導電層３５_１〜３５_５を形成する。具体的には、ＲＩＥ（Reactive Ion Etching）法により、絶縁層８０に配線溝を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法により、配線溝の底面及び側面にバリアメタル３５Ｂを形成する。さらに、ＣＶＤ法により、配線溝の底面及び側面のバリアメタル３５Ｂ上に、メタル材３５Ａ、例えば銅（Ｃｕ）を形成し、配線溝を銅で埋め込む。これにより、絶縁層８０内の配線溝に導電層３５_１〜３５_５を形成する。導電層３５のメタル材３５Ａは、例えば、銅（Ｃｕ）あるいはアルミニウム（Ａｌ）、チタン（Ｔｉ）を含む。バリアメタル３５Ｂは、例えば、チタンを含む。絶縁層８０は、例えば、シリコン酸化層を含む。
次に、図１１及び図１２に示すように、ＣＶＤ法により、導電層３５_１〜３５_５上及び絶縁層８０上に絶縁層８２を形成する。さらに、図１３及び図１４に示すように、ＲＩＥ法により、導電層３５_２〜３５_４上、及び導電層３５_２と３５_４間の絶縁層８２を除去する。これにより、導電層３５_２〜３５_４上に、絶縁層８２の開口部を形成する。絶縁層８２には、エッチング時においてシリコン酸化層に対して選択性のある材料が用いられる。絶縁層８２は、例えば、シリコン窒化層、あるいはシリコン炭窒化層を含む。
次に、図１５及び図１６に示すように、例えば、ウェットエッチングにより、絶縁層８２の開口部から露出した導電層３５_２〜３５_４を所定の深さまで除去する。これにより、８０Ａにて示すように、導電層３５_２〜３５_４の上面を、絶縁層８０の上面から凹ませる。
次に、図１７及び図１８に示すように、図１５及び図１６に示した構造上に、ＣＶＤ法により絶縁層８１を形成する。具体的には、導電層３５_２〜３５_４上、導電層３５_２と３５_４間の絶縁層８０上、及び絶縁層８２上に、絶縁層８１を形成する。このとき、絶縁層８２の開口部のＸ方向の長さと、絶縁層８２の厚さと、絶縁層８１の厚さとの比が、３：２：１である。よって、導電層３５_２と３５_４間の絶縁層８０上には、前記比１に相当する厚さの絶縁層８１が形成される。絶縁層８１は、絶縁層８２と同じ材料、例えば、シリコン窒化層、あるいはシリコン炭窒化層を含む。
次に、図１９及び図２０に示すように、図１７及び図１８に示した構造上に、ＣＶＤ法により絶縁層８３を形成する。具体的には、導電層３５_１〜３５_５上方の絶縁層８１上に、絶縁層８３を形成する。このとき、導電層３５_３上の絶縁層８１と絶縁層８３との間に空洞が形成される場合もある。絶縁層８３は、例えば、シリコン酸化層を含む。
次に、図２１及び図２２に示すように、リソグラフィ法及びＲＩＥ法により、導電層３５_２〜３５_４上方の絶縁層８１上の絶縁層８３を除去する。これにより、導電層３５_２〜３５_４上の絶縁層８１を露出させる。
次に、図２３及び図２４に示すように、図２１及び図２２に示した構造に対して、ＲＩＥ法により絶縁層８１のエッチングを行う。これにより、導電層３５_３上の絶縁層８１を除去し、導電層３５_３の上面を露出させる。これによって、絶縁層８３の上面から導電層３５_３の上面に達するビア用の孔が形成される。これと共に、導電層３５_２上かつ絶縁層８２の側面に絶縁層８１Ａが残り、同様に、導電層３５_４上かつ絶縁層８２の側面に絶縁層８１Ａが残る。さらに、絶縁層８２と絶縁層８３との間には、絶縁層８１Ｂが残る
その後、ビア用孔内に導電層を埋め込み、図７及び図８に示したように、導電層３５_３上のビア用孔内にビア３６を形成する。これにより、導電層３５_３とビア３６とが電気的に接続される。以上の製造工程により、導電層３５_３と、導電層３５_３に接続されたビア３６が製造される。
１．３ 実施形態の効果
本実施形態によれば、動作の信頼性を向上できる半導体記憶装置を提供可能である。
以下に、実施形態の効果について詳述する。
実施形態では、半導体基板３０上に設けられた絶縁層８０と、絶縁層８０内に設けられた導電層３５_３と、絶縁層８０内に導電層３５_３に隣接して設けられた導電層３５_４と、導電層３５_３の上面に接続されたビア（または、コンタクトプラグ）３６とを備える。半導体基板３０に直交するＺ方向においてビア３６と重なる導電層３５_３，３５_４の上面は、絶縁層８０の上面より低い。このような構造により、導電層３５_４の上面とビア３６との距離を長くできる。これにより、導電層３５_４とビア３６との間の耐圧を向上させることができる。
また、実施形態では、導電層３５_３，３５_４の全体に亘ってこれらの上部（または、上面）を除去するのではなく、Ｚ方向でビア３６と重なる領域内の導電層３５_３，３５_４の上部だけを除去する。これにより、導電層３５_３，３５_４の厚さが薄くなり、導電層３５_３，３５_４の電気抵抗が上昇するのを抑制することができる。
また、導電層３５_３，３５_４の全体に亘ってこれらの上部を除去した場合、導電層３５_３，３５_４の一部分が過剰に除去される場合がある。本実施形態では、ビア３６が設けられるＺ方向の領域内の導電層３５_３，３５_４の上部だけを部分的に除去する。このため、上述のように、導電層３５_３，３５_４の一部分が過剰に除去されるのを低減できる。これにより、導電層３５_３，３５_４の電気抵抗の急上昇あるいは断線などの発生を減らすことができ、半導体記憶装置の製造における歩留まりを向上させることができる。
また、図２１及び図２２に示したように、絶縁層８３，８１により予めビア３６を形成するための孔を用意しておき、その後、導電層３５_３を露出させる孔を形成することにより、ビア３６の径あるいは幅を小さくできる。これにより、ビア３６と導電層３５_４との間の距離を長くすることができ、ビア３６と導電層３５_４との間の耐圧を向上させることができる。ビア３６と隣接する導電層３５_２との間についても同様に、ビア３６と導電層３５_２との間の距離を長くでき、ビア３６と導電層３５_２との間の耐圧を向上させることができる。
以上により、本実施形態によれば、動作の信頼性を向上できる半導体記憶装置を提供可能である。
１．４ その他変形例等
前述した実施形態では、メモリアレイチップ１００と周辺回路チップ２００とが貼合された半導体記憶装置１０を例に挙げて説明したが、これに限るわけではなく、図２５に示すように、メモリセルが形成された領域９１と周辺回路が形成された領域９２とが１つの半導体基板９０上に設けられた半導体記憶装置１０Ａに対しても適用することができる。
さらに、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、更には半導体メモリ以外の種々の記憶装置に適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レディー／ビジー回路、１５…レジスタ群、１６…シーケンサ（または、制御回路）、１７…電圧生成回路、１８…ドライバ、１９…ロウデコーダモジュール、２０…カラムデコーダ、２１…センスアンプモジュール、３０…半導体基板、３１〜３５，３５_１〜３５_５…導電層、３５Ａ…メタル材、３５Ｂ…バリアメタル、３６…ビア（または、コンタクトプラグ）、３７…導電パッド、３８…導電層、３９…ビア、４０…導電層、４１…ビア、４２…導電パッド、５０…半導体基板、５０Ａ…ソース領域またはドレイン領域、５０Ｂ…素子分離領域、５１…ゲート絶縁層、５２…ゲート電極、５３Ａ，５３Ｂ…ビア、５４Ａ，５４Ｂ…導電層、５５Ａ，５５Ｂ…ビア、５６Ａ，５６Ｂ…導電層、５７Ａ，５７Ｂ…ビア、５８Ａ，５８Ｂ…導電層、５９Ａ，５９Ｂ…ビア、６０Ａ，６０Ｂ…導電パッド、７０…ブロック絶縁層、７１…電荷蓄積層、７２…トンネル絶縁層、７３…半導体層、８０，８１Ａ，８１Ａ，８２，８３…絶縁層、１００…メモリアレイチップ、２００…周辺回路チップ、ＢＬ，ＢＬ０〜ＢＬｉ…ビット線、ＢＬＫ，ＢＬＫ０〜ＢＬＫｍ…ブロック、ＣＭ…ＣＭＯＳ回路、ＣＰ１，ＣＰ２…コンタクトプラグ、ＭＰ…メモリピラー、ＭＴ，ＭＴ０〜ＭＴ７…メモリセルトランジスタ、ＳＧＤ，ＳＧＤ０〜ＳＧＤ３…セレクトゲート線、ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＳＴ１，ＳＴ２…セレクトトランジスタ、ＳＵ，ＳＵ０〜ＳＵ３…ストリングユニット、ＷＬ，ＷＬ０〜ＷＬ７…ワード線。

Claims (9)

  1. 基板上に設けられた第１絶縁層と、
    前記第１絶縁層内に設けられた第１導電層と、
    前記第１絶縁層内に前記第１導電層に隣接して設けられた第２導電層と、
    前記第１導電層の上面に接続されたコンタクトプラグと、
    を具備し、
    前記基板に直交する第１方向において前記コンタクトプラグと重なる前記第１及び第２導電層の上面は、前記第１絶縁層の上面より低い半導体記憶装置。
  2. 前記第１絶縁層内に前記第２導電層に隣接して設けられた第３導電層をさらに具備し、
    前記第１及び第２導電層の上面は、前記第３導電層の上面より低い請求項１に記載の半導体記憶装置。
  3. 前記第１乃至第３導電層は、前記第１方向と直交する第２方向に伸び、前記第１及び第２方向と直交する第３方向に配列される請求項２に記載の半導体記憶装置。
  4. 前記コンタクトプラグは、前記第１方向に伸びた柱形状を有し、前記コンタクトプラグの前記第１導電層に近い第１径は、前記第１径より前記第１導電層から遠いコンタクトプラグの第２径より小さい請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記第１絶縁層内に、前記第１導電層の前記第２導電層と反対側に設けられた第４導電層をさらに具備し、
    前記第４導電層の上面は、前記第１絶縁層の上面より低い請求項１乃至４のいずれかに記載の半導体記憶装置。
  6. 前記第２導電層と前記コンタクトプラグとの間に設けられた第２絶縁層をさらに具備する請求項１乃至５のいずれかに記載の半導体記憶装置。
  7. 前記基板と前記第１及び第２導電層との間に、前記第１方向に積層された複数の第５導電層と、
    前記複数の第５導電層を前記第１方向に貫き、前記第１導電層に電気的に接続されたピラーと、
    をさらに具備する請求項１乃至６のいずれかに記載の半導体記憶装置。
  8. 前記複数の第５導電層と前記ピラーとが交差する部分がメモリセルトランジスタとして機能する請求項７に記載の半導体記憶装置。
  9. 基板上に設けられた第１及び第２メモリセルと、
    前記第１及び第２メモリセル上に設けられた第１絶縁層と、
    前記第１メモリセルに電気的に接続され、前記第１絶縁層内に設けられた第１ビット線と、
    前記第２メモリセルに電気的に接続され、前記第１絶縁層内に前記第１ビット線に隣接して設けられた第２ビット線と、
    前記第１ビット線の上面に接続されたコンタクトプラグと、
    を具備し、
    前記基板に直交する第１方向において前記コンタクトプラグと重なる前記第１及び第２ビット線の上面は、前記第１絶縁層の上面より低い半導体記憶装置。
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