TW202316639A - 半導體記憶裝置 - Google Patents

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佐貫朋也
前嶋洋
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Abstract

實施方式提供一種能夠提高動作之可靠性之半導體記憶裝置。 實施方式之半導體記憶裝置具備：記憶胞，其設置於基板之上方；高電壓產生電路26-1，其設置於基板與記憶胞之間，且產生向記憶胞供給之高電壓；及高電壓產生電路26-2，其設置於基板與記憶胞之間，產生上述高電壓，且具有與高電壓產生電路26-1等效之電路構成。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
已知一種由記憶胞三維排列而成之半導體記憶裝置。
實施方式提供一種能夠提高動作之可靠性之半導體記憶裝置。
實施方式之半導體記憶裝置具備：記憶胞，其設置於基板之上方；第1電壓產生電路，其設置於上述基板與上述記憶胞之間，且產生向上述記憶胞供給之第1電壓；及第2電壓產生電路，其設置於上述基板與上述記憶胞之間，產生上述第1電壓，且具有與上述第1電壓產生電路等效之電路構成。
以下，參照附圖，對實施方式進行說明。於以下說明中，對具有相同功能及構成之構成要素標附共通之參照符號。又，以下所示之各實施方式例示用以將該實施方式之技術思想具體化之裝置或方法，構成零件之材質、形狀、構造、及配置等並未特定於下述記載。
此處，作為半導體記憶裝置，以將記憶胞電晶體積層於半導體基板之上方而成之三維積層型之NAND(與非)型快閃記憶體為例進行說明。於本說明書中，有時亦將記憶胞電晶體稱為記憶胞。
1.第1實施方式  以下，對第1實施方式之半導體記憶裝置進行說明。
1.1半導體記憶裝置之構成  首先，使用圖1，對第1實施方式之半導體記憶裝置之構成例進行說明。圖1係表示第1實施方式之半導體記憶裝置之平面佈局之一例之圖。於包括圖1在內之後圖中，將平行於半導體基板面(或晶圓面)且彼此正交(或交叉)之2個方向設為X方向及Y方向，將與包含X方向及Y方向兩者之面(XY面)正交(或交叉)之方向設為Z方向。例如，X方向對應於下述字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於與半導體記憶裝置10之半導體基板面正交之方向。
如圖1所示，半導體記憶裝置10例如具備記憶體陣列晶片100及周邊電路晶片200。
記憶體陣列晶片100具有記憶胞陣列11A、11B、11C、11D、引出區域12A、12B、12C、12D、12E、12F、12G、12H、及焊墊區域13A。周邊電路晶片200負責與設置於外部之記憶體控制器(未圖示)之間之通信。周邊電路晶片200具有周邊電路區域14A、14B、14C、14D、列解碼器15A、15B、15C、15D、15E、15F、15G、15H、及焊墊區域13B。周邊電路區域14A～14D、及列解碼器15A～15H控制記憶體陣列晶片100內之記憶胞陣列11A～11D。
記憶體陣列晶片100與周邊電路晶片200分別利用不同之半導體基板形成。記憶體陣列晶片100表面之電極焊墊與周邊電路晶片200表面之電極焊墊以對向之方式配置，記憶體陣列晶片100之電極焊墊與周邊電路晶片200之電極焊墊貼合。藉此，形成1個半導體記憶裝置(半導體記憶體晶片)10。
於記憶體陣列晶片100中，各個記憶胞陣列11A～11D能夠同時執行不同之動作。記憶胞陣列11A配置於在X方向上排列之引出區域12A與引出區域12B之間。同樣，記憶胞陣列11B、記憶胞陣列11C、記憶胞陣列11D分別配置於引出區域12C與引出區域12D之間、引出區域12E與引出區域12F之間、引出區域12G與引出區域12H之間。
引出區域12A及12B係用以在設置於記憶體陣列晶片100之記憶胞陣列11A與設置於周邊電路晶片200之列解碼器15A及15B之間進行電性連接之區域。同樣，引出區域12C及12D係用以於記憶胞陣列11B與列解碼器15C及15D之間進行電性連接之區域。引出區域12E及12F係用以於記憶胞陣列11C與列解碼器15E及15F之間進行電性連接之區域。引出區域12G及12H係用以於記憶胞陣列11D與列解碼器15G及15H之間進行電性連接之區域。
於焊墊區域13A中，設置用於周邊電路晶片200與記憶體控制器之間之連接之焊墊。焊墊區域13A於X方向上延伸，例如以與記憶胞陣列11B及11D相鄰之方式設置。
於周邊電路晶片200中，列解碼器15A～15H以分別與記憶體陣列晶片100之引出區域12A～12H重疊或對向之方式設置。例如，列解碼器15A及15B電性連接於記憶胞陣列11A中設置之字元線WL。同樣，列解碼器15C及15D電性連接於記憶胞陣列11B中設置之字元線WL。列解碼器15E及15F電性連接於記憶胞陣列11C中設置之字元線WL。列解碼器15G及15H電性連接於記憶胞陣列11D中設置之字元線WL。
周邊電路區域14A例如設置於列解碼器15A及15B之間。周邊電路區域14B例如設置於列解碼器15C及15D之間。周邊電路區域14C例如設置於列解碼器15E及15F之間。周邊電路區域14D例如設置於列解碼器15G及15H之間。周邊電路區域14A～14D例如分別具有下述感測放大器、周邊電路、冗餘電路。
焊墊區域13B與周邊電路區域14B及14D相鄰，且以與記憶體陣列晶片100之焊墊區域13A重疊之方式設置。於焊墊區域13B中，例如配置自周邊電路區域14A～14D所包含之周邊電路引出之配線等。該等配線藉由通孔及焊墊引出至半導體記憶裝置10之上表面。
於以下說明中，對記憶胞陣列11A進行說明，各個記憶胞陣列11B～11D亦與記憶胞陣列11A相同。
其次，使用圖2，對半導體記憶裝置10之剖面構造進行說明。圖2係沿著圖1中之A-A線之剖視圖，且為沿著包含記憶胞陣列11A之XZ面之剖視圖。圖2示出包含記憶胞陣列11A之剖面構造，包含各個記憶胞陣列11B～11D之剖面構造亦與圖2所示之剖面構造相同。又，於圖2中，省略了導電層間之層間絕緣膜。再者，於圖2之後之剖視圖中，將Z方向之箭頭方向稱為正方向，將與Z方向之箭頭方向相反之方向稱為負方向。又，以下說明中之「上」及「下」分別相當於各附圖中之上方向及下方向。
如圖2所示，半導體記憶裝置10具備將記憶體陣列晶片100與周邊電路晶片200貼合而成之構造。
以下，詳細敍述記憶體陣列晶片100中之剖面構造。
於半導體基板30，介隔絕緣層在Z方向之負方向上設置導電層31。於導電層31，設置將導電層32、複數個導電層33、及導電層34介隔絕緣層在Z方向之負方向上積層而成之積層體。導電層31～34於X方向上延伸。導電層31～34具有沿著(或平行於)XY面(或半導體基板30面)之板形狀。
導電層31作為源極線SL發揮作用。導電層32作為選擇閘極線SGS發揮作用。導電層33分別作為複數條字元線WL0～WL7發揮作用。再者，於圖2中，示出2根導電層33，省略剩餘之導電層33。導電層34作為選擇閘極線SGD發揮作用。導電層31～34例如包含鎢(W)或多晶矽。半導體基板30例如包含矽基板及矽之磊晶層。
於包含導電層32～34之積層體中，設置呈柱狀體之複數個記憶體柱MP。各記憶體柱MP於Z方向上延伸。各記憶體柱MP以於Z方向(或積層方向)上貫穿導電層32～34之方式配置，自導電層34之表面到達導電層31。即，記憶體柱MP通過選擇閘極線SGD、複數條字元線WL0～WL7、及選擇閘極線SGS，連接於源極線SL。
於記憶體柱MP，在Z方向之負方向上設置接觸插塞CP1。於接觸插塞CP1，在Z方向之負方向上依次設置通孔35A、導電層36A、通孔37A、導電層38A、通孔37A、及導電焊墊40A。此處，示出於記憶體柱MP之下方設置2層導電層(或配線層、焊墊)36A、38A之示例，但設置於記憶體柱MP之下方之導電層之數量為任意。
於在X方向上延伸之各導電層32～34之端部，經由接觸插塞CP2設置通孔35B。於通孔35B，在Z方向之負方向上依次設置導電層36B、通孔37B、導電層38A、通孔39B、及導電焊墊40B。
以下，詳細敍述周邊電路晶片200中之剖面構造。
於半導體基板50，例如設置包含n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)場效電晶體(以下，記為nMOS電晶體)及p通道MOS場效電晶體(以下，記為pMOS電晶體)之CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)電路CM。周邊電路區域14A內之周邊電路及列解碼器15A、15B由複數個CMOS電路CM構成。半導體基板50例如包含矽基板及矽之磊晶層。
如圖2所示，於半導體基板50，設置源極區域及汲極區域50A、以及元件分離區域50B。於源極區域50A與汲極區域50A之間之半導體基板50，在Z方向之正方向上設置閘極絕緣層51，於閘極絕緣層51上設置閘極電極52。nMOS電晶體及pMOS電晶體分別包含源極區域50A、汲極區域50A、半導體基板50之半導體層、閘極絕緣層51、及閘極電極52。
於源極區域50A與汲極區域50A，分別在Z方向之正方向上設置通孔53A，並分別於通孔53A設置導電層54A。於導電層54A，在Z方向之正方向上依次設置通孔55A、導電層56A、通孔57A、導電層58A、通孔59A、及導電焊墊60A。導電焊墊60A配置於周邊電路晶片200之Z方向之正方向上之表面。此處，示出於nMOS電晶體及pMOS電晶體之上方設置3層導電層(或配線層、焊墊)54A、56A及58A之示例，但設置於nMOS電晶體及pMOS電晶體上方之導電層之數量為任意。
於另一源極區域50A及汲極區域50A，分別在Z方向之正方向上設置通孔53B，並分別於通孔53B上設置導電層54B。於導電層54B，在Z方向之正方向上依次設置通孔55B、導電層56B、通孔57B、導電層58B、通孔59B、及導電焊墊60B。導電焊墊60B在Z方向之正方向上配置於周邊電路晶片200之表面。此處，示出於nMOS電晶體及pMOS電晶體之上方設置3層導電層(或配線層、焊墊)54B、56B及58B之示例，但設置於nMOS電晶體及pMOS電晶體之上方之導電層之數量為任意。
記憶體陣列晶片100與周邊電路晶片200例如以包含導電焊墊40A與導電焊墊60A、及導電焊墊40B與導電焊墊60B之導電焊墊彼此對向之方式分別貼合。藉此，將包含導電焊墊40A與導電焊墊60A、及導電焊墊40B與導電焊墊60B之記憶體陣列晶片100與周邊電路晶片200之導電焊墊彼此接合，從而進行電性連接。
其次，使用圖3，對第1實施方式之半導體記憶裝置之另一構造例進行說明。於圖2中，以將記憶體陣列晶片100與周邊電路晶片200貼合而成之半導體記憶裝置10為例，但並不限定於此，對於具有其他構造之半導體記憶裝置，亦可適用本提案。
圖3係表示第1實施方式之半導體記憶裝置之另一構造例之剖視圖。例如，如圖3所示，對於在半導體基板30上設置形成有周邊電路之區域300、並在區域300上設置形成有記憶胞之區域400而成之半導體記憶裝置10A，亦可適用本提案。再者，於圖3中，省略導電層間之層間絕緣膜。
以下，對形成有周邊電路之區域300之剖面構造進行敍述。
於半導體基板30，例如設置包含nMOS電晶體及pMOS電晶體之CMOS電路CM。於半導體基板30，設置源極區域及汲極區域50A、以及元件分離區域50B。於源極區域50A與汲極區域50A之間之半導體基板30，在Z方向之正方向上設置閘極絕緣層51，於閘極絕緣層51上設置閘極電極52。nMOS電晶體及pMOS電晶體分別包含源極區域50A、汲極區域50A、半導體基板30之半導體層、閘極絕緣層51、及閘極電極52。
於源極區域50A與汲極區域50A，分別在Z方向之正方向上設置通孔53A，並分別於通孔53A上設置導電層54A。於導電層54A，在Z方向之正方向上依次設置通孔55A、導電層56A、通孔57A、及導電層58A。於導電層58A，在Z方向上設置接觸插塞CP3。接觸插塞CP3以於Z方向上貫穿導電層31～34之方式配置。進而，於接觸插塞CP3在Z方向上設置通孔35C。例如，通孔35C經由配線層及通孔(未圖示)電性連接於導電層36A(或位元線BL)。
於另一源極區域50A與汲極區域50A，分別在Z方向之正方向上設置通孔53B，並分別於通孔53B上設置導電層54B。於導電層54B，在Z方向之正方向上依次設置通孔55B、導電層56B、通孔57B、及導電層58B。例如，導電層58B經由配線層及通孔(未圖示)電性連接於通孔35B。
以下，對形成有記憶胞之區域400之剖面構造進行敍述。
區域400設置於區域300上。於半導體基板30上之區域300之上方之包含導電層32～34之積層體中，設置呈柱狀體之複數個記憶體柱MP。各記憶體柱MP以於Z方向上延伸且於Z方向上貫穿導電層32～34之方式配置。
於記憶體柱MP，在Z方向之正方向上設置接觸插塞CP1。於接觸插塞CP1上，在Z方向之正方向上依次設置通孔35A及導電層36A。記憶體柱MP之詳情下文敍述。
於在X方向上延伸之各導電層32～34之端部，經由接觸插塞CP2而於Z方向之正方向上設置通孔35B。
其次，使用圖4，對記憶胞陣列11A之電路構成進行說明。記憶胞陣列11A具有複數個區塊BLK0～BLKm(m為0以上之整數)。此處，對1個區塊BLK之電路構成進行說明，其他區塊之電路構成亦同樣如此。進而，記憶胞陣列11B～11D各自之電路構成亦與記憶胞陣列11A之電路構成相同。
圖4係記憶胞陣列11A內之1個區塊BLK之電路圖。區塊BLK例如具備複數個串單元SU0、SU1、SU2、SU3。此處，作為一例，示出區塊BLK具備串單元SU0～SU3之示例，但區塊BLK所具備之串單元之數量可任意設定。以下，於記為串單元SU之情形時，表示串單元SU0～SU3各者。
串單元SU0～SU3各自具備複數個NAND串(或記憶體串)NS。1個串單元SU所含之NAND串NS之數量可任意設定。
NAND串NS包含複數個記憶胞電晶體MT0、MT1、MT2、…、MT7、及選擇電晶體ST1、ST2。此處，為方便說明，示出NAND串NS具備8個記憶胞電晶體MT0～MT7、及2個選擇電晶體ST1、ST2之示例，但NAND串NS所具備之記憶胞電晶體、及選擇電晶體之數量可任意設定。以下，於記為記憶胞電晶體MT之情形時，表示記憶胞電晶體MT0～MT7各者。
記憶胞電晶體MT0～MT7各自具備控制閘極及電荷儲存層，且非揮發地記憶資料。記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
記憶胞電晶體MT能夠記憶1位元之資料或2位元以上之資料。記憶胞電晶體MT可為將絕緣膜用作電荷儲存層之MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬氧化氮氧化矽)型，亦可為將導電層用作電荷儲存層之FG(Floating Gate，浮動閘)型。
串單元SU0所含之複數個選擇電晶體ST1之閘極連接於選擇閘極線SGD0。同樣地，串單元SU1～SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD1～SGD3。選擇閘極線SGD0～SGD3各自由列解碼器獨立地控制。
串單元SU0所含之複數個選擇電晶體ST2之閘極連接於選擇閘極線SGS。同樣地，串單元SU1～SU3各自之選擇電晶體ST2之閘極連接於選擇閘極線SGS。再者，有時亦對於區塊BLK所含之串單元SU0～SU3之選擇電晶體ST2之閘極，分別連接個別之選擇閘極線SGS、即選擇閘極線SGS0～SGS3。選擇電晶體ST1、ST2用於在各種動作中進行串單元SU之選擇。
區塊BLK所含之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。字元線WL0～WL7各自由列解碼器獨立地控制。
位元線BL0～BLi(i為0以上之整數)分別連接於複數個區塊BLK，並連接於區塊BLK所含之串單元SU內之1個NAND串NS。即，位元線BL0～BLi分別連接於在區塊BLK內呈矩陣狀配置之NAND串NS中位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極。又，源極線SL連接於複數個區塊BLK。即，源極線SL連接於區塊BLK所含之複數個選擇電晶體ST2之源極。
總而言之，串單元SU包含複數個連接於不同之位元線BL、且連接於同一個選擇閘極線SGD之NAND串NS。又，區塊BLK包含使字元線WL共通之複數個串單元SU。進而，記憶胞陣列11A包含使位元線BL共通之複數個區塊BLK。
區塊BLK例如為資料之抹除單位。即，可將同一區塊BLK內所含之記憶胞電晶體MT所保存之資料一次性抹除。再者，資料可以串單元SU為單位進行抹除，又，亦可以未達串單元SU之單位進行抹除。
將於1個串單元SU內共享字元線WL之複數個記憶胞電晶體MT稱為單元組CU。將單元組CU所含之複數個記憶胞電晶體MT分別記憶之1位元之資料之集合稱為頁。單元組CU之記憶容量根據記憶胞電晶體MT所記憶之資料之位元數而變化。例如，單元組CU於各記憶胞電晶體MT記憶1位元資料之情形時記憶1頁資料，於各記憶胞電晶體MT記憶2位元資料之情形時記憶2頁資料，於各記憶胞電晶體MT記憶3位元資料之情形時記憶3頁資料。
針對單元組CU之寫入動作及讀出動作係以頁為單位而進行。換言之，讀出及寫入動作針對連接於1個串單元SU中配設之1條字元線WL之複數個記憶胞電晶體MT一次性進行。
又，記憶胞陣列11A～11D之構成亦可為其他構成。記憶胞陣列11A～11D之構成例如記載於名為「THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY」之於2009年3月19日申請之美國專利申請案12/407,403號。又，記憶胞陣列11A～11D之構成記載於名為「THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY」之於2009年3月18日申請之美國專利申請案12/406,524號、名為「NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME」之於2010年3月25日申請之美國專利申請案12/679,991號、及名為「SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME」之於2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之所有內容藉由參照而被引用於本申請說明書中。
其次，使用圖5，對記憶胞陣列11A中之記憶體柱MP(或NAND串NS)之剖面構造進行說明。此處，示出記憶胞陣列11A內之記憶體柱MP，但各個記憶胞陣列11B～11D內之記憶體柱MP亦同樣如此。記憶體柱MP包含記憶胞電晶體MT0～MT7、及選擇電晶體ST1、ST2。
圖5係第1實施方式中之記憶胞陣列11A內之記憶體柱MP之剖視圖。圖5中，於圖2所示之記憶體柱MP之情形時表示旋轉180度後之狀態，於圖3所示之記憶體柱MP之情形時表示未旋轉之狀態。再者，於圖5中，省略導電層間之層間絕緣膜。
如圖5所示，記憶胞陣列11A包含半導體基板30、導電層31～34、記憶體柱MP、接觸插塞CP1、通孔35A及導電層36A。於半導體基板30之上方設置導電層31。導電層31形成為平行於XY面之平板狀，且作為源極線SL發揮作用。再者，半導體基板30之主面對應於XY面。
於導電層31上，沿著XZ面之複數個狹縫SLT在Y方向上排列。導電層31上之相鄰之狹縫SLT間之構造體(或積層體)例如對應於1個串單元SU。
導電層31上之相鄰之狹縫SLT間，自下層起依次設置導電層32、複數個導電層33、導電層34、及導電層36A。該等導電層中於Z方向上相鄰之導電層介隔層間絕緣膜進行積層。導電層32～34分別形成為平行於XY面之平板狀。導電層32作為選擇閘極線SGS發揮作用。複數個導電層33分別自下層起依次作為字元線WL0～WL7發揮作用。導電層34作為選擇閘極線SGD發揮作用。導電層31～34例如包含鎢(W)或多晶矽。
複數個記憶體柱MP例如於X方向及Y方向上呈鋸齒狀排列。複數個記憶體柱MP分別於狹縫SLT間之積層體內在Z方向上延伸(或貫通)。各記憶體柱MP以自導電層34之上表面到達導電層31之上表面之方式通過導電層34、33、32而設置。各記憶體柱MP作為1個NAND串NS發揮作用。
記憶體柱MP例如具有阻擋絕緣層71、電荷儲存層72、隧道絕緣層(亦稱為隧道絕緣膜)73、及半導體層74。具體而言，於用以形成記憶體柱MP之記憶體孔之內壁設置阻擋絕緣層71。於阻擋絕緣層71之內壁設置電荷儲存層72。於電荷儲存層72之內壁設置隧道絕緣層73。進而，於隧道絕緣層73之內側設置半導體層74。再者，記憶體柱MP亦可設為於半導體層74之內部設置有芯體絕緣層之構造。
於此種記憶體柱MP之構成中，記憶體柱MP與導電層32交叉之部分作為選擇電晶體ST2發揮作用。記憶體柱MP與導電層33交叉之部分分別作為記憶胞電晶體MT0～MT7發揮作用。進而，記憶體柱MP與導電層34交叉之部分作為選擇電晶體ST1發揮作用。
半導體層74作為記憶胞電晶體MT、及選擇電晶體ST1、ST2之通道層發揮作用。於半導體層74之內部形成NAND串NS之電流路徑。
電荷儲存層72具有於記憶胞電晶體MT中儲存自半導體層74注入之電荷之功能。電荷儲存層72例如包含氮化矽膜。
隧道絕緣層73於自半導體層74向電荷儲存層72注入電荷時，或於電荷儲存層72中儲存之電荷向半導體層74擴散時作為電位障壁發揮作用。隧道絕緣層73例如包含氧化矽膜。
阻擋絕緣層71防止儲存於電荷儲存層72中之電荷向導電層33(字元線WL)擴散。阻擋絕緣層71例如包含氧化矽層及氮化矽層。
於記憶體柱MP之上表面，經由接觸插塞CP1及通孔35A設置導電層36A。導電層36A係於Y方向上延伸之線狀配線層，作為位元線BL發揮作用。複數個導電層36A於X方向上排列，導電層36A與每個串單元SU所對應之1個記憶體柱MP電性連接。具體而言，於各串單元SU中，於各記憶體柱MP內之半導體層74上設置接觸插塞CP1，於接觸插塞CP1上設置通孔35A，進而，於通孔35A上設置導電層36A。導電層36A例如包含銅(Cu)或鋁(Al)、鎢(W)。接觸插塞CP1及通孔35A包含導電層，例如鎢(W)。
再者，字元線WL、及選擇閘極線SGD及SGS之條數並不限定於上述條數，可分別根據記憶胞電晶體MT、及選擇電晶體ST1及ST2之個數進行變更。選擇閘極線SGS可由分別設置於複數層中之複數個導電層構成。選擇閘極線SGD可由分別設置於複數層中之複數個導電層構成。
其次，使用圖6及圖7，對第1實施方式之半導體記憶裝置10(或10A)之電路區塊構成進行說明。半導體記憶裝置10具備與記憶胞陣列相應之周邊電路、及可於該周邊電路不良之情形時進行替換之冗餘電路。
圖6係表示第1實施方式之半導體記憶裝置10中之記憶體陣列晶片100之電路區塊構成之圖。
如上所述，記憶胞陣列11A配置於引出區域12A與引出區域12B之間。同樣，記憶胞陣列11B、記憶胞陣列11C、及記憶胞陣列11D分別配置於引出區域12C與引出區域12D之間、引出區域12E與引出區域12F之間、引出區域12G與引出區域12H之間。焊墊區域13A與記憶胞陣列11B及11D相鄰設置。
圖7係表示第1實施方式之半導體記憶裝置10中之周邊電路晶片200之電路區塊構成之圖。
周邊電路晶片200具備感測放大器16A、16B、16C、16D、周邊電路17A、17B、17C、17D、冗餘電路18A、18B、列解碼器15A～15H、及焊墊區域13B。
如圖7所示，當俯視時，於左上區域設置感測放大器16A、周邊電路17A、冗餘電路18A、列解碼器15A、及列解碼器15B。感測放大器16A及周邊電路17A配置於在X方向上排列之列解碼器15A與列解碼器15B之間。感測放大器16A、周邊電路17A、列解碼器15A、列解碼器15B、及冗餘電路18A對應於記憶胞陣列11A。
於左下區域設置感測放大器16B、周邊電路17B、列解碼器15C、及列解碼器15D。感測放大器16B及周邊電路17B配置於在X方向上排列之列解碼器15C與列解碼器15D之間。感測放大器16B、周邊電路17B、列解碼器15C、列解碼器15D、及冗餘電路18A對應於記憶胞陣列11B。
冗餘電路18A配置於在Y方向上排列之列解碼器15A及15C與在Y方向上排列之列解碼器15B及15D之間。或者，冗餘電路18A亦可配置於列解碼器15A與列解碼器15B之間，或配置於列解碼器15C與列解碼器15D之間。進而，冗餘電路18A於周邊電路17A與周邊電路17B之間與該等周邊電路相鄰配置。
例如，於周邊電路17A與冗餘電路18A之間設置開關電路(未圖示)，藉由該開關電路選擇周邊電路17A或冗餘電路18A中之任一個電路。於周邊電路17B與冗餘電路18A之間設置開關電路(未圖示)，藉由該開關電路選擇周邊電路17B或冗餘電路18A中之任一個電路。
如圖7所示，當俯視時，於右上區域設置感測放大器16C、周邊電路17C、冗餘電路18B、列解碼器15E、及列解碼器15F。感測放大器16C及周邊電路17C配置於在X方向上排列之列解碼器15E與列解碼器15F之間。感測放大器16C、周邊電路17C、列解碼器15E、列解碼器15F、及冗餘電路18B對應於記憶胞陣列11C。
於右下區域設置感測放大器16D、周邊電路17D、列解碼器15G、及列解碼器15H。感測放大器16D及周邊電路17D配置於在X方向上排列之列解碼器15G與列解碼器15H之間。感測放大器16D、周邊電路17D、列解碼器15G、列解碼器15H、及冗餘電路18B對應於記憶胞陣列11D。
冗餘電路18B配置於在Y方向上排列之列解碼器15E及15G與在Y方向上排列之列解碼器15F及15H之間。或者，冗餘電路18B亦可配置於列解碼器15E與列解碼器15F之間，或配置於列解碼器15G與列解碼器15H之間。進而，冗餘電路18B於周邊電路17C與周邊電路17D之間與該等周邊電路相鄰配置。
例如，於周邊電路17C與冗餘電路18B之間設置開關電路(未圖示)，藉由該開關電路選擇周邊電路17C或冗餘電路18B中之任一個電路。於周邊電路17D與冗餘電路18B之間設置開關電路(未圖示)，藉由該開關電路選擇周邊電路17D或冗餘電路18B中之任一個電路。
冗餘電路18A具備與各個周邊電路17A及17B同等之構成，且具有相同之功能。冗餘電路18B具備與各個周邊電路17C及17D同等之構成，且具有相同之功能。冗餘電路18A及18B之詳情下文敍述。
冗餘電路18A於周邊電路17A或17B存在不良且周邊電路無法正常動作時，代替周邊電路17A或17B進行動作。即，於周邊電路17A或周邊電路17B存在缺陷且周邊電路17A或17B為不良之情形時，將不良之周邊電路17A或周邊電路17B替換成冗餘電路18A。同樣，冗餘電路18B於周邊電路17C或17D存在不良且周邊電路無法正常動作時，代替周邊電路17C或17D進行動作。即，於周邊電路17C或周邊電路17D存在缺陷且周邊電路17C或17D為不良之情形時，將不良之周邊電路17C或周邊電路17D替換成冗餘電路18B。
再者，於上述電路區塊構成之說明中，以半導體記憶裝置10為例進行了說明，但半導體記憶裝置10A亦具有相同之電路區塊構成。半導體記憶裝置10A雖未分成周邊電路晶片200及記憶體陣列晶片100，但可將周邊電路晶片200視作形成有周邊電路之區域300，將記憶體陣列晶片100視作形成有記憶胞之區域400。
其次，使用圖8，對第1實施方式之半導體記憶裝置10(或10A)之電路區塊之詳細構成進行說明。圖8係表示半導體記憶裝置10之電路區塊之詳細構成之圖。於圖8中，示出記憶胞陣列11A及記憶胞陣列11A所對應之周邊電路等構成。
半導體記憶裝置10具備記憶胞陣列11A、列解碼器15A、15B、感測放大器16A、資料暫存器19、行解碼器20、輸入輸出電路21、邏輯控制電路22、就緒(ready)/忙碌(busy)電路23、行邏輯控制電路24-1、24-2、列邏輯控制電路25-1、25-2、高電壓產生電路26-1、26-2、低電壓產生電路27-1、27-2、驅動器28、及定序儀(或控制電路)29。
圖7所示之周邊電路17A例如包含行邏輯控制電路24-1、列邏輯控制電路25-1、高電壓產生電路26-1、及低電壓產生電路27-1。冗餘電路18A例如包含行邏輯控制電路24-2、列邏輯控制電路25-2、高電壓產生電路26-2、及低電壓產生電路27-2。
冗餘電路18A具備與周邊電路17A同等之構成，且具有相同之功能。即，行邏輯控制電路24-2具備與行邏輯控制電路24-1同等之構成，且具有相同之功能。同樣，列邏輯控制電路25-2具備與列邏輯控制電路25-1同等之構成，且具有相同之功能。高電壓產生電路26-2具備與高電壓產生電路26-1同等之構成，且具有相同之功能。進而，低電壓產生電路27-2具備與低電壓產生電路27-1同等之構成，且具有相同之功能。
記憶胞陣列11A具備1個或複數個區塊BLK0、BLK1、BLK2、…、BLKm。複數個區塊BLK分別包含對應於列及行之複數個記憶胞電晶體。記憶胞電晶體係可電性覆寫之非揮發性記憶胞。於記憶胞陣列11A配設複數條字元線、複數條位元線、及源極線等，以控制向記憶胞電晶體施加之電壓。之後，於記為區塊BLK之情形時，表示各個區塊BLK0～BLKm。區塊BLK之具體構成如上所述。
輸入輸出電路21及邏輯控制電路22經由總線連接於外部裝置(例如記憶體控制器)(未圖示)。輸入輸出電路21經由總線而與記憶體控制器之間收發信號DQ(例如DQ0、DQ1、DQ2、…、DQ7)。
邏輯控制電路22經由總線自記憶體控制器接收外部控制信號。外部控制信號例如包含晶片賦能信號CEn、指令鎖存賦能信號CLE、位址閂賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、及寫入保護信號WPn。信號名中附標之「n」表示該信號為低態有效。
晶片賦能信號CEn可選擇半導體記憶裝置(NAND型快閃記憶體)10，於選擇該半導體記憶裝置10時生效。指令鎖存賦能信號CLE可將以信號DQ之形式發送之指令鎖存於輸入輸出電路21。位址閂賦能信號ALE可將以信號DQ之形式發送之位址鎖存於輸入輸出電路21。寫入賦能信號WEn可將以信號DQ之形式發送之資料保存於輸入輸出電路21。讀出賦能信號REn可將自記憶胞陣列11A讀出之資料以信號DQ之形式輸出。寫入保護信號WPn於禁止針對半導體記憶裝置10進行寫入及抹除時生效。
就緒/忙碌電路23根據來自定序儀29之控制而產生就緒/忙碌信號R/Bn。信號R/Bn表示半導體記憶裝置10為就緒狀態或忙碌狀態。就緒狀態表示可接收來自記憶體控制器之命令之狀態。忙碌狀態表示無法接收來自記憶體控制器之命令之狀態。記憶體控制器可藉由自半導體記憶裝置10接收信號R/Bn，獲知半導體記憶裝置10為就緒狀態或為忙碌狀態。
行邏輯控制電路24-1、24-2自輸入輸出電路21接收行位址，並對該行位址進行解碼。行邏輯控制電路24-1、24-2基於行位址之解碼結果設定感測放大器16A之電壓，並控制向感測放大器16A供給之電壓。行邏輯控制電路24-1、24-2對行位址進行解碼，基於行位址之解碼結果選擇位元線BL，並控制向所選擇之位元線BL供給之電壓。
列邏輯控制電路25-1、25-2自輸入輸出電路21接收列位址，並對該列位址進行解碼。列邏輯控制電路25-1、25-2基於列位址之解碼結果，輸出表示選擇動作對象之區塊及頁之信號。又，列邏輯控制電路25-1、25-2控制向字元線WL及選擇閘極線供給之電壓。位址包含列位址，列位址例如包含對動作對象之區塊BLK進行指定之區塊位址、及對所指定之區塊內之動作對象之字元線進行指定之頁位址。
定序儀29接收自外部裝置輸入至輸入輸出電路21之指令，根據基於該指令之序列統一控制半導體記憶裝置10。定序儀29例如控制列解碼器15A、15B、感測放大器16A、資料暫存器19、行解碼器20、驅動器28、行邏輯控制電路24-1、24-2、列邏輯控制電路25-1、25-2、高電壓產生電路26-1、26-2、及低電壓產生電路27-1、27-2等，執行寫入動作、讀出動作、及抹除動作。
具體而言，定序儀29基於所接收之寫入指令，控制驅動器28、列解碼器15A、15B、行解碼器20、資料暫存器19、及感測放大器16A，將資料寫入至由位址指定之複數個記憶胞電晶體。又，定序儀29基於所接收之讀出指令，控制列解碼器15A、15B、驅動器28、及感測放大器16A，從由位址指定之複數個記憶胞電晶體讀出資料。
驅動器28自高電壓產生電路26-1及26-2、以及低電壓產生電路27-1及27-2接收複數個電壓。驅動器28將自高電壓產生電路26-1及26-2、及低電壓產生電路27-1及27-2供給之複數個電壓中之根據讀出動作、寫入動作、及抹除動作選擇之複數個電壓，經由複數條信號線供給至列解碼器15A、15B。
列解碼器15A、15B基於自列邏輯控制電路25-1或25-2接收之列位址之解碼結果，選擇任一個區塊BLK，進而選擇所選擇之區塊BLK內之字元線。進而，列解碼器15A、15B向所選擇之區塊BLK傳送自驅動器28供給之複數個電壓。
行解碼器20基於自行邏輯控制電路24-1或24-2接收之行位址之解碼結果選擇位元線。資料暫存器19於資料之讀出動作時或寫入動作時暫時保存讀出資料或寫入資料。
感測放大器16A於資料之讀出動作時，對自記憶胞電晶體讀出至位元線之資料進行檢測及放大。資料暫存器19暫時保存自記憶胞電晶體讀出之讀出資料，並向輸入輸出電路21傳送該讀出資料。又，資料暫存器19於資料之寫入動作時暫時保存自輸入輸出電路21傳送之寫入資料。感測放大器16A將資料暫存器19中保存之寫入資料傳送至位元線。
1.2半導體記憶裝置之動作  於半導體記憶裝置10中，除了通常使用之周邊電路17A或17B以外，亦具備於周邊電路17A或17B存在不良之情形時代替周邊電路17A或17B使用之冗餘電路18A。進而，除了周邊電路17C或17D以外，亦具備於周邊電路17C或17D存在不良之情形時代替周邊電路17C或17D而使用之冗餘電路18B。
以下，作為半導體記憶裝置10之動作，說明半導體記憶裝置10中執行之自周邊電路17A或17B切換為冗餘電路18A之動作。再者，自周邊電路17C或17D向冗餘電路18B之切換亦相同，因此省略記載。
半導體記憶裝置10例如具備行邏輯控制電路24-1、列邏輯控制電路25-1、高電壓產生電路26-1、低電壓產生電路27-1，作為周邊電路17A或17B。進而，具備行邏輯控制電路24-2、列邏輯控制電路25-2、高電壓產生電路26-2、低電壓產生電路27-2，作為周邊電路17A或17B之冗餘電路18A。
於周邊電路17A或17B中之任一電路均正常動作之情形時，使用周邊電路17A及17B內之電路。例如，於行邏輯控制電路24-1、列邏輯控制電路25-1、高電壓產生電路26-1、及低電壓產生電路27-1正常動作之情形時，使用該等電路。
另一方面，於周邊電路17A或17B中之任一電路為不良而無法使用之情形時，使用冗餘電路18A內之電路代替該不良之電路。例如，當行邏輯控制電路24-1存在不良而無法正常動作時，使用行邏輯控制電路24-2代替行邏輯控制電路24-1。具體而言，遮斷對行邏輯控制電路24-1之電路連接，執行對行邏輯控制電路24-2之電路連接。
同樣地，當列邏輯控制電路25-1存在不良而無法正常動作時，使用列邏輯控制電路25-2代替列邏輯控制電路25-1。具體而言，遮斷對列邏輯控制電路25-1之電路連接，執行對列邏輯控制電路25-2之電路連接。
又，例如當高電壓產生電路26-1存在不良而無法正常動作時，使用高電壓產生電路26-2代替高電壓產生電路26-1。具體而言，遮斷對高電壓產生電路26-1之電路連接，執行對高電壓產生電路26-2之電路連接。藉此，例如當高電壓產生電路26-1處於運轉狀態時，高電壓產生電路26-2處於非運轉狀態；當高電壓產生電路26-2處於運轉狀態時，高電壓產生電路26-1處於非運轉狀態。
同樣地，當低電壓產生電路27-1存在不良而無法正常動作時，使用低電壓產生電路27-2代替低電壓產生電路27-1。具體而言，遮斷對低電壓產生電路27-1之電路連接，執行對低電壓產生電路27-2之電路連接。
以下，依序說明自周邊電路17A或17B切換為冗餘電路18A之動作。
於記憶胞陣列11A內，通常存在記憶有動作所需要之設定資訊的記憶區域。例如此處，將該記憶區域設為區塊(以下，記為ROM(Read Only Memory，唯讀記憶體)區塊)BLK0。於向半導體記憶裝置10通入電源時，自ROM區塊BLK0讀出設定資訊，且基於該設定資訊進行半導體記憶裝置10中之各種設定。
預先於ROM區塊BLK0中記憶切換資訊，該切換資訊表示於周邊電路17A或17B存在不良而無法正常動作之情形時，將不良之周邊電路切換成冗餘電路18A。
於向半導體記憶裝置10通入電源時，定序儀29自ROM區塊BLK0讀出切換資訊，並基於該切換資訊，將不良之周邊電路17A或17B切換成冗餘電路18A。
例如，預先於ROM區塊BLK0中記憶切換資訊，該切換資訊表示於高電壓產生電路26-1存在不良而無法正常動作之情形時，將高電壓產生電路26-1切換成冗餘電路18A內之高電壓產生電路26-2。
於向半導體記憶裝置10通入電源時，定序儀29自ROM區塊BLK0讀出切換資訊。隨後，定序儀29基於該切換資訊，將高電壓產生電路26-1切換成高電壓產生電路26-2。
如上所述，自周邊電路17A或17B向冗餘電路18A之切換係基於記憶胞陣列11A內之記憶區域、例如ROM區塊BLK0中記憶之資訊而執行。
1.3第1實施方式之效果  根據第1實施方式，能夠提高半導體記憶裝置中之動作之可靠性。
以下，對第1實施方式之效果進行詳細敍述。
例如，於在同一個半導體基板上設置有複數個記憶胞及其周邊電路之半導體記憶裝置中，若針對周邊電路設置其冗餘電路，則會導致面積增大，從而成本增加。因此，多存在難以設置冗餘電路之情形。因此，若周邊電路存在不良，則該半導體記憶裝置有時會成為不良品。
於第1實施方式中，半導體記憶裝置具備：記憶胞電晶體MT，其設置於半導體基板之上方；第1電壓產生電路，其設置於半導體基板與記憶胞電晶體MT之間，且產生向記憶胞電晶體MT供給之第1電壓；及第2電壓產生電路，其設置於半導體基板與記憶胞電晶體MT之間，產生第1電壓，且具有與第1電壓產生電路相同之構成。第1電壓產生電路例如係作為周邊電路17A或17B之行邏輯控制電路24-1、列邏輯控制電路25-1、高電壓產生電路26-1、及低電壓產生電路27-1。第2電壓產生電路例如係作為冗餘電路18A之行邏輯控制電路24-2、列邏輯控制電路25-2、高電壓產生電路26-2、及低電壓產生電路27-2。並且，於第1電壓產生電路存在不良之情形時，將第1電壓產生電路切換成第2電壓產生電路，從而使用第2電壓產生電路。
藉此，不良之第1電壓產生電路可由作為冗餘電路之第2電壓產生電路進行救助。結果為能夠提高半導體記憶裝置中之動作之可靠性，進而能夠提高半導體記憶裝置之良率。
又，於第1實施方式中，半導體記憶裝置進而具備：字元線WL，其電性連接於記憶胞電晶體MT之閘極；位元線BL，其電性連接於記憶胞電晶體MT之一端；列邏輯控制電路25-1，其設置於半導體基板與記憶胞電晶體MT之間，並基於列位址選擇字元線WL，控制向所選擇之字元線WL供給之電壓；列邏輯控制電路25-2，其設置於半導體基板與記憶胞電晶體MT之間，且具有與列邏輯控制電路25-1等效之電路構成；行邏輯控制電路24-1，其設置於半導體基板與記憶胞電晶體MT之間，基於行位址選擇位元線BL，並控制向所選擇之位元線BL供給之電壓；及行邏輯控制電路24-2，其設置於半導體基板與記憶胞電晶體MT之間，且具有與行邏輯控制電路24-1等效之電路構成。並且，於列邏輯控制電路25-1存在不良之情形時，將列邏輯控制電路25-1切換成列邏輯控制電路25-2。於行邏輯控制電路24-1存在不良之情形時，將行邏輯控制電路24-1切換成行邏輯控制電路24-2。
藉此，不良之列邏輯控制電路25-1可由作為冗餘電路之列邏輯控制電路25-2進行救助。不良之行邏輯控制電路24-1可由作為冗餘電路之行邏輯控制電路24-2進行救助。結果為能夠提高半導體記憶裝置中之動作之可靠性，進而能夠提高半導體記憶裝置之良率。
2.第2實施方式  其次，對第2實施方式之半導體記憶裝置進行說明。第2實施方式中，以於圖2所示之半導體記憶裝置10、或圖3所示之半導體記憶裝置10A中配置有冗餘電路之區域、半導體記憶裝置10或10A之端部區域、及焊墊區域設置光微影用圖案(例如對準標記、尺寸精度標記)及監控用測試圖案為例進行說明。於第2實施方式中，以半導體記憶裝置10為例進行說明。再者，於第2實施方式中，主要對其與第1實施方式之不同點進行敍述。
2.1半導體記憶裝置之構成  首先，使用圖9，對第2實施方式之半導體記憶裝置10中之記憶體陣列晶片100之電路區塊構成進行說明。圖9係表示半導體記憶裝置10中之記憶體陣列晶片100之電路區塊構成之圖。
焊墊區域13A與記憶胞陣列11B及11D相鄰設置。於焊墊區域13A設置光微影用圖案75、及監控用測試圖案76。
光微影用圖案75例如包含用於光罩之對準之對準標記、及用以評估圖案之尺寸精度之尺寸精度標記(或尺寸測定標記)。監控用測試圖案76例如包含TEG(Test Element Group)。TEG例如包含特性評估用電晶體等元件。其他構成與圖6中所說明之構成相同。
其次，使用圖10，對第2實施方式之半導體記憶裝置10中之周邊電路晶片200之電路區塊構成進行說明。圖10係表示半導體記憶裝置10中之周邊電路晶片200之電路區塊構成之圖。
於圖7所示之第1實施方式之周邊電路晶片200中設置有冗餘電路18A及18B之區域，設置光微影用圖案75、及監控用測試圖案76。
如圖10所示，當俯視時，於左側區域中，將光微影用圖案75及監控用測試圖案76配置於在Y方向上排列之列解碼器15A及15C與在Y方向上排列之列解碼器15B及15D之間。或者，圖案75及測試圖案76亦可配置於列解碼器15A與列解碼器15B之間，或配置於列解碼器15C與列解碼器15D之間。進而，圖案75及測試圖案76配置於周邊電路17A與周邊電路17B之間。
如圖10所示，當俯視時，於右側區域中，將光微影用圖案75及監控用測試圖案76配置於在Y方向上排列之列解碼器15E及15G與在Y方向上排列之列解碼器15F及15H之間。或者，圖案75及測試圖案76亦可配置於列解碼器15E與列解碼器15F之間，或配置於列解碼器15G與列解碼器15H之間。進而，圖案75及測試圖案76配置於周邊電路17C與周邊電路17D之間。
又，如圖10所示，當俯視時，於與感測放大器16A及16C相鄰之端部區域設置光微影用圖案75及監控用測試圖案76。圖案75及測試圖案76分別配置於列解碼器15A與列解碼器15B之間、及列解碼器15E與列解碼器15F之間。
其次，使用圖11及圖12，對作為光微影用圖案75之對準標記、及作為監控用測試圖案76之TEG之詳情進行說明。
圖11係表示半導體記憶裝置10之周邊電路晶片200上設置之對準標記之一例之俯視圖。如圖11所示，圖案75A配置在相當於矩形各邊之部分，進而，圖案75B隔開間隔地配置於圖案75A之外側。於利用第1光罩形成圖案75A後利用第2光罩形成圖案時，以圖案75A與圖案75B之間隔均等之方式將圖案75B對準。
圖12係沿著圖10中之B-B線之剖視圖，且為表示設在周邊電路晶片200中之TEG之一例之剖視圖。
如圖12所示，於半導體基板50設置源極區域及汲極區域80A及元件分離區域80B。於源極區域80A與汲極區域80A之間之半導體基板50，在Z方向之正方向上設置閘極絕緣層81，並於閘極絕緣層81設置閘極電極82。構成TEG之nMOS電晶體或pMOS電晶體TR包含源極區域80A、汲極區域80A、半導體基板50之半導體層、閘極絕緣層81、及閘極電極82。
於源極區域80A與汲極區域80A，分別在Z方向之正方向上設置通孔83，並分別於通孔83設置導電層84。於導電層84，在Z方向之正方向上依次設置通孔85、導電焊墊86。於導電焊墊86，在Z方向之正方向上設置絕緣層87。於絕緣層87，介隔絕緣層在Z方向之正方向上依次設置導電層88及89。再者，導電焊墊86上由絕緣層87覆蓋，其並未電性連接於上層配線(例如導電層88)或外部端子。
2.2第2實施方式之效果  根據第2實施方式，與上述第1實施方式相同，能夠提高半導體記憶裝置中之動作之可靠性。
以下，對第2實施方式中之效果進行詳細敍述。
圖13係表示作為比較例之半導體記憶裝置之製造步驟中之晶圓之1個光罩內排列之晶片之俯視圖。例如，如圖13所示，於曝光裝置所使用之光罩201之區域內，排列有複數個半導體記憶裝置(以下記為晶片)10。於複數個晶片間，設置用以將晶片逐個切斷之切割線202。於切割線202上配置有光微影用圖案(例如對準標記及尺寸精度標記)及監控用測試圖案。
切割線202之寬度就技術方面而言可縮小，但由於需要用以配置光微影用圖案及監控用測試圖案之面積，因此切割線202之縮小化存在極限。又，因切割線202上之面積受限，故可配置之光微影用圖案及測試圖案存在限制。因此，多存在無法配置高性能或可獲得之資訊量較大之光微影用圖案及監控用測試圖案之情形。
因此，於第2實施方式中，藉由於較切割線202更靠內側之晶片區域內配置光微影用圖案75及監控用測試圖案76，能夠減小光微影用圖案75及監控用測試圖案76之配置所需要之切割線202上之面積，從而能夠縮小切割線202之寬度。
進而，由於能夠縮小切割線202之寬度，因此能夠增加每個晶圓中之晶片數量，從而能夠降低產品(即半導體記憶裝置)之成本。
又，藉由將較切割線202更靠內側之晶片區域用作用以配置光微影用圖案75及監控用測試圖案76之區域，能夠配置無法配置於切割線202上之高性能或可獲得之資訊量較大之光微影用圖案及監控用測試圖案。
以上，根據第2實施方式，能夠提高半導體記憶裝置中之動作之可靠性。進而，能夠增加每個晶圓中之晶片(半導體記憶裝置)數量，從而能夠降低半導體記憶裝置之成本。
再者，於第2實施方式中，以將如圖2所示之記憶體陣列晶片100與周邊電路晶片200貼合而成之半導體記憶裝置10為例進行了說明，但並不限定於此，對於將如圖3所示之形成有周邊電路之區域300與區域300上之形成有記憶胞之區域400設置於1個半導體基板30上而成之半導體記憶裝置10A亦可適用。
3.其他變化例等  於上述實施方式中，以將記憶體陣列晶片100與周邊電路晶片200貼合而成之半導體記憶裝置10、及將形成有周邊電路之區域300與區域300上之形成有記憶胞之區域400積層於1個半導體基板30上而成之半導體記憶裝置10A為例進行了說明，但並不限定於此，對於具有其他構造之半導體裝置亦可適用。
進而，於上述實施方式中，作為半導體記憶裝置，以NAND型快閃記憶體為例進行了說明，但並不限定於NAND型快閃記憶體，可普遍適用於其他半導體記憶體，進而可適用於除半導體記憶體以外之各種記憶裝置。
雖然對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並非意圖限定發明之範圍。該等實施方式可藉由其他各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其變化包含在發明之範圍及主旨中，同樣亦包含在申請專利範圍中所記載之發明及其均等之範圍內。  [相關申請案]
本申請案享有以日本專利申請案2019-169371號(申請日：2019年9月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10,10A:半導體記憶裝置 11A,11B,11C,11D:記憶胞陣列 12A,12B,12C,12D,12E,12F,12G,12H:引出區域 13A:焊墊區域 13B:焊墊區域 14A,14B,14C,14D:周邊電路區域 15A,15B,15C,15D,15E,15F,15G,15H:列解碼器 16A,16B,16C,16D:感測放大器 17A,17B,17C,17D:周邊電路 18A,18B:冗餘電路 19:資料暫存器 20:行解碼器 21:輸入輸出電路 22:邏輯控制電路 23:就緒/忙碌電路 24-1,24-2:行邏輯控制電路 25-1,25-2:列邏輯控制電路 26-1,26-2:高電壓產生電路 27-1,27-2:低電壓產生電路 28:驅動器 29:定序儀 30:半導體基板 31～34:導電層 35A:通孔 35B:通孔 35C:通孔 36A:導電層 36B:導電層 37A:通孔 37B:通孔 38A:導電層 38B: 39A: 39B:通孔 40A:導電焊墊 40B:導電焊墊 50:半導體基板 50A:源極區域或汲極區域 50B:元件分離區域 51:閘極絕緣層 52:閘極電極 53A:通孔 53B:通孔 54A:導電層 54B:導電層 55A:通孔 55B:通孔 56A:導電層 56B:導電層 57A:通孔 57B:通孔 58A:導電層 58B:導電層 59A:通孔 59B:通孔 60A:導電焊墊 60B:導電焊墊 71:阻擋絕緣層 72:電荷儲存層 73:隧道絕緣層 74:半導體層 75:光微影用圖案 75A:圖案 75B:圖案 76:監控用測試圖案 80A:源極區域及汲極區域 80B:元件分離區域 81:閘極絕緣層 82:閘極電極 83:通孔 84:導電層 85:通孔 86:導電焊墊 87:絕緣層 88,89:導電層 100:記憶體陣列晶片 200:周邊電路晶片 201:光罩 202:切割線 300:區域 400:區域 BL:位元線 BL0～BLi:位元線 BLK:區塊 BLK0～BLKm:區塊 CM:CMOS電路 CP1:接觸插塞 CP2:接觸插塞 CP3:接觸插塞 CU:單元組 MP:記憶體柱 MT:記憶胞電晶體 MT0～MT7:記憶胞電晶體 NS:NAND串 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 SLT:狹縫 ST1,ST2:選擇電晶體 SU:串單元 SU0～SU3:串單元 TR:nMOS電晶體或pMOS電晶體 WL:字元線 WL0～WL7:字元線
圖1係表示第1實施方式之半導體記憶裝置之平面佈局之圖。  圖2係沿著圖1中之A-A線之剖視圖。  圖3係表示第1實施方式之半導體記憶裝置之另一構造例之剖視圖。  圖4係第1實施方式中之記憶胞陣列內之區塊之電路圖。  圖5係第1實施方式中之記憶胞陣列內之記憶體柱之剖視圖。  圖6係表示第1實施方式中之記憶體陣列晶片之電路區塊構成之圖。  圖7係表示第1實施方式中之周邊電路晶片之電路區塊構成之圖。  圖8係表示第1實施方式之半導體記憶裝置中之電路區塊之詳細構成之圖。  圖9係表示第2實施方式之半導體記憶裝置中之記憶體陣列晶片之電路區塊構成之圖。  圖10係表示第2實施方式之半導體記憶裝置中之周邊電路晶片之電路區塊構成之圖。  圖11係表示第2實施方式之半導體記憶裝置中之周邊電路晶片上設置之對準標記之俯視圖。  圖12係表示第2實施方式之半導體記憶裝置中之周邊電路晶片上設置之TEG(Test Element Group，測試式元件組)之一例之剖視圖。  圖13係表示比較例之半導體記憶裝置之製造步驟中之晶圓之1個光罩內排列之晶片之俯視圖。
10:半導體記憶裝置
11A:記憶胞陣列
15A,15B:列解碼器
16A:感測放大器
19:資料暫存器
20:行解碼器
21:輸入輸出電路
22:邏輯控制電路
23:就緒/忙碌電路
24-1,24-2:行邏輯控制電路
25-1,25-2:列邏輯控制電路
26-1,26-2:高電壓產生電路
27-1,27-2:低電壓產生電路
28:驅動器
29:定序儀

Claims (27)

  1. 一種半導體記憶裝置，其具備： 在基板之上方之記憶胞陣列； 第1電路，其在上述基板之上述基板與上述記憶胞陣列之間的部分上，上述第1電路構成為供給電壓至上述記憶胞陣列； 測試圖案，其在上述基板自上述第1電路之中心側(central side)上，且包含焊墊；及 絕緣層，其在上述焊墊上； 其中上述焊墊未電性連接於外部端子。
  2. 如請求項1之半導體記憶裝置，其進而具備 尺寸測定標記及用於光微影技術之對準標記之至少一者，上述對準標記及上述尺寸測定標記之至少一者在上述基板自上述第1電路之中心側上。
  3. 如請求項1之半導體記憶裝置，其進而具備： 字元線，其電性連接於上述記憶胞陣列中之記憶胞之閘極； 位元線，其電性連接於上述記憶胞之一端； 第1列邏輯控制電路，其係於上述基板與上述記憶胞之間，上述第1列邏輯控制電路構成為基於列位址而選擇上述字元線且控制對上述選擇之字元線供給之電壓； 第2列邏輯控制電路，其係於上述基板與上述記憶胞之間，上述第2列邏輯控制電路具有與上述第1列邏輯控制電路等效之電路構成； 第1行邏輯控制電路，其係於上述基板與上述記憶胞之間，上述第1行邏輯控制電路構成為基於行位址而選擇上述位元線且控制對上述選擇之位元線供給之電壓；及 第2行邏輯控制電路，其係於上述基板與上述記憶胞之間，上述第2行邏輯控制電路具有與上述第1行邏輯控制電路等效之電路構成。
  4. 如請求項1之半導體記憶裝置，其中 上述記憶胞陣列包含：複數個第1導電層，其在上述基板上方而積層於第1方向上；及柱，其於上述第1方向貫穿上述第1導電層。
  5. 如請求項1之半導體記憶裝置，其進而具備： 第1晶片，其包含上述記憶胞陣列； 第2晶片，其包含上述第1電路及上述測試圖案。
  6. 如請求項5之半導體記憶裝置，其中 上述測試圖案係在上述基板與上述記憶胞陣列之間。
  7. 如請求項1之半導體記憶裝置，其進而具備： 第1晶片，其包含上述記憶胞陣列及上述測試圖案； 第2晶片，其包含上述第1電路。
  8. 如請求項7之半導體記憶裝置，其中 上述測試圖案位於焊墊區域中。
  9. 如請求項1之半導體記憶裝置，其進而具備： 第1晶片，其包含上述記憶胞陣列、上述第1電路及上述測試圖案。
  10. 如請求項9之半導體記憶裝置，其中 上述測試圖案位於焊墊區域中。
  11. 如請求項1之半導體記憶裝置，其進而具備： 用於特性評估之電晶體，其係於上述測試圖案下方之上述基板上，連接於上述測試圖案。
  12. 如請求項1之半導體記憶裝置，其中 上述焊墊未電性連接於上層配線(upper-layer interconnect)。
  13. 如請求項2之半導體記憶裝置，其中 上述對準標記及上述尺寸測定標記之至少一者包含：配置在與矩形之邊相當之部分的第1圖案、及配置在上述第1圖案外側之第2圖案，於其間具有預定間隔。
  14. 一種半導體記憶裝置，其具備： 在基板之上方之記憶胞陣列； 測試圖案，其係於上述記憶胞陣列與上述基板之間，且包含焊墊；及 絕緣層，其係於上述焊墊上， 其中上述焊墊未電性連接於外部端子。
  15. 如請求項14之半導體記憶裝置，其進而具備： 包括上述記憶胞陣列之複數個記憶胞陣列； 複數個列解碼器，其係於上述基板上，連接於上述複數個記憶胞陣列；及 上述複數個列解碼器之間之上述測試圖案。
  16. 如請求項14之半導體記憶裝置，其進而具備： 包括上述記憶胞陣列之複數個記憶胞陣列； 複數個感測放大器，其係 於上述基板上，連接於上述複數個記憶胞陣列；及 上述複數個感測放大器之間之上述測試圖案。
  17. 如請求項14之半導體記憶裝置，其進而具備： 第1晶片，其包含上述記憶胞陣列； 第2晶片，其包含上述測試圖案及上述基板。
  18. 如請求項14之半導體記憶裝置，其進而具備： 第1晶片，其包含上述記憶胞陣列、上述測試圖案及上述基板。
  19. 如請求項14之半導體記憶裝置，其進而具備： 用於特性評估之電晶體，其係於上述測試圖案下方之上述基板上，連接於上述測試圖案。
  20. 如請求項14之半導體記憶裝置，其中 上述焊墊未電性連接於上層配線。
  21. 如請求項14之半導體記憶裝置，其中 上述記憶胞陣列包含：複數個第1導電層，其在上述基板上方而積層於第1方向上；及柱，其於上述第1方向貫穿上述第1導電層。
  22. 一種半導體記憶裝置，其具備： 在基板之上方之記憶胞陣列； 焊墊區域，其與上述基板上方之上述記憶胞陣列相鄰，且包含用於連接記憶體控制器之第1焊墊； 測試圖案，其係在包含第2焊墊之上述焊墊區域中；及 絕緣層，其在上述第2焊墊上， 其中上述第2焊墊未電性連接於外部端子。
  23. 如請求項22之半導體記憶裝置，其進而具備： 第1晶片，其包含上述記憶胞陣列及上述測試圖案；及 第2晶片，其包含上述基板。
  24. 如請求項22之半導體記憶裝置，其進而具備： 用於特性評估之電晶體，其係於上述測試圖案下方之上述基板上，連接於上述測試圖案。
  25. 如請求項22之半導體記憶裝置，其進而具備： 第1晶片，其包含上述記憶胞陣列、上述測試圖案及上述基板。
  26. 如請求項22之半導體記憶裝置，其中 上述第2焊墊未電性連接於上層配線。
  27. 如請求項22之半導體記憶裝置，其中 上述記憶胞陣列包含：複數個第1導電層，其在上述基板上方而積層於第1方向上；及柱，其於上述第1方向貫穿上述第1導電層。
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