TWI796836B - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種可較以往小型化的半導體記憶裝置。實施方式的半導體記憶裝置10包括：多個導電體層40，沿z方向積層；位元線BL，以沿y方向排列有多個的方式而形成；柱50，連接於位元線BL；以及絕緣體91、92，以將配置有多個柱50的區域劃分為多個胞元區域CAR的方式而設。末端行LNe中所含且彼此鄰接的柱50彼此的間隔於至少一部分較內部行LNi中所含且彼此鄰接的柱50彼此的間隔而擴大。

Description

半導體記憶裝置
[相關申請案] 本申請案享有以日本專利申請案2021-40124號（申請日：2021年3月12日）為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的所有內容。
本發明的實施方式是有關於一種半導體記憶裝置。
例如在反及（Not AND，NAND）型快閃記憶體之類的半導體記憶裝置中，設有多個柱（pillar）與多個位元線。位元線是於柱的上方側，以依規定的間距排列的方式而配置。
對於多個柱的各個，連接有任一個位元線。因而，位元線的配置間距無法基於小型化等的目的而設定為任意的大小，因柱的配置而受到限制。
實施方式提供一種可較以往小型化的半導體記憶裝置。
實施方式的半導體記憶裝置包括：多個導電體層，沿第一方向積層；多個位元線，沿相對於第一方向而交叉的第二方向延伸，且沿相對於第一方向及第二方向這兩者交叉的第三方向排列；多個第一柱，沿第一方向貫穿多個導電體層，包含與多個位元線電性連接的半導體層，藉由沿第三方向排列而構成第一行；多個第二柱，於多個第一柱的第二方向上鄰接，沿第一方向貫穿多個導電體層，包含與多個位元線電性連接的半導體層，藉由沿第三方向排列而構成第二行；以及絕緣體，設於多個第二柱的第二方向，於多個導電體層內沿第一方向及第三方向延伸，在第二方向上分割多個導電體層。該半導體記憶裝置中，第二行中所含的多個第二柱中的至少一部分鄰接的第二柱彼此的間隔，較第一行中所含的多個第一柱中的鄰接的第一柱彼此的間隔而擴大。
以下，一邊參照附圖一邊說明本實施方式。為了便於理解說明，於各圖式中對於相同的構成元件儘可能標註相同的符號，並省略重複的說明。
對第一實施方式進行說明。本實施方式的半導體記憶裝置10是作為NAND型快閃記憶體而構成的非揮發性的記憶裝置。圖1中，將包含半導體記憶裝置10的記憶體系統的結構例表示為方塊圖。該記憶體系統包括記憶體控制器1與半導體記憶裝置10。再者，半導體記憶裝置10於圖1的記憶體系統中實際上設有多個，但於圖1中僅圖示了其中的一個。關於半導體記憶裝置10的具體結構，將在後文說明。該記憶體系統可與未圖示的主機連接。主機例如為個人電腦或行動終端等的電子機器。
記憶體控制器1依據來自主機的寫入請求來控制對半導體記憶裝置10的資料寫入。而且，記憶體控制器1依據來自主機的讀出請求來控制從半導體記憶裝置10的資料讀出。
於記憶體控制器1與半導體記憶裝置10之間，收發晶片賦能訊號/CE、就緒/忙碌訊號/RB、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫賦能訊號/WE、讀賦能訊號RE、讀賦能訊號/RE、寫保護訊號/WP、作為資料的訊號DQ＜7：0＞、資料選通訊號DQS、資料選通訊號/DQS的各訊號。
晶片賦能訊號/CE是用於對半導體記憶裝置10進行賦能的訊號。就緒/忙碌訊號/RB是用於表示半導體記憶裝置10是就緒狀態還是忙碌狀態的訊號。所謂「就緒狀態」，是指受理來自外部的命令的狀態。所謂「忙碌狀態」，是指不受理來自外部的命令的狀態。指令鎖存賦能訊號CLE是表示訊號DQ＜7：0＞為指令的訊號。位址鎖存賦能訊號ALE是表示訊號DQ＜7：0＞為位址的訊號。寫賦能訊號/WE是用於將所接收的訊號導入至半導體記憶裝置10的訊號，每當由記憶體控制器1收到指令、位址及資料時被設為有效（assert）。記憶體控制器1在訊號/WE為“L（低（Low））”位準的期間指示半導體記憶裝置10導入訊號DQ＜7：0＞。
讀賦能訊號RE、讀賦能訊號/RE是用於記憶體控制器1從半導體記憶裝置10讀出資料的訊號。他們例如是為了對輸出訊號DQ＜7：0＞時的半導體記憶裝置10的動作時機進行控制而使用。寫保護訊號/WP是用於指示半導體記憶裝置10禁止資料寫入及抹除的訊號。訊號DQ＜7：0＞是於半導體記憶裝置10與記憶體控制器1之間收發的資料的實體，包含指令、位址及資料。資料選通訊號DQS、資料選通訊號/DQS是用於控制訊號DQ＜7：0＞的輸入/輸出的時機的訊號。
記憶體控制器1包括隨機存取記憶體（Random Access Memory，RAM）301、處理器302、主機介面303、錯誤檢查與校正（Error Checking and Correcting，ECC）電路304以及記憶體介面305。RAM301、處理器302、主機介面303、ECC電路304以及記憶體介面305彼此利用內部匯流條306而連接。
主機介面303將從主機收到的請求、用戶資料（寫入資料）等輸出至內部匯流條306。而且，主機介面303將從半導體記憶裝置10讀出的用戶資料、來自處理器302的響應等發送至主機。
記憶體介面305基於處理器302的指示，來控制將用戶資料等寫入至半導體記憶裝置10的處理以及從半導體記憶裝置10讀出用戶資料等的處理。
處理器302統括地控制記憶體控制器1。處理器302例如為中央處理單元（Central Processing Unit，CPU）或微處理器單元（Micro Processor Unit，MPU）等。處理器302在從主機經由主機介面303收到請求時，進行依據該請求的控制。例如，處理器302根據來自主機的請求，對記憶體介面305指示用戶資料及奇偶（parity）向半導體記憶裝置10的寫入。而且，處理器302根據來自主機的請求，對記憶體介面305指示用戶資料及奇偶從半導體記憶裝置10的讀出。
處理器302對於蓄積於RAM301中的用戶資料，決定在半導體記憶裝置10上的保存區域（記憶體區域）。用戶資料經由內部匯流條306而保存至RAM301。處理器302對作為寫入單位的頁面單位的資料（頁面資料）實施記憶體區域的決定。以下，亦將保存於半導體記憶裝置10的一頁面中的用戶資料稱作「單元資料」。單元資料一般經編碼而作為碼字保存於半導體記憶裝置10中。本實施方式中，編碼並不是必需的。記憶體控制器1亦可不進行編碼而將單元資料保存至半導體記憶裝置10，但於圖1中，作為一結構例，表示了進行編碼的結構。在記憶體控制器1不進行編碼的情況下，頁面資料與單元資料一致。而且，既可基於一個單元資料而生成一個碼字，亦可基於單元資料經分割的分割資料而生成一個碼字。而且，亦可使用多個單元資料而生成一個碼字。
處理器302針對每個單元資料，來決定作為寫入目標的半導體記憶裝置10的記憶體區域。對於半導體記憶裝置10的記憶體區域分配有物理位址。處理器302使用物理位址來管理作為單元資料的寫入目標的記憶體區域。處理器302指定所決定的記憶體區域（物理位址）而指示記憶體介面305將用戶資料寫入至半導體記憶裝置10。處理器302管理用戶資料的邏輯位址（主機所管理的邏輯位址）與物理位址的對應。處理器302在收到來自主機的包含邏輯位址的讀出請求時，確定與邏輯位址對應的物理位址，指定物理位址而對記憶體介面305指示用戶資料的讀出。
ECC電路304對保存於RAM301的用戶資料進行編碼而生成碼字。而且，ECC電路304對從半導體記憶裝置10讀出的碼字進行解碼。
RAM301將從主機收到的用戶資料暫時保存至記憶到半導體記憶裝置10中為止，或者將從半導體記憶裝置10讀出的資料暫時保存至發送給主機為止。RAM301例如為靜態隨機存取記憶體（Static Random Access Memory，SRAM）或動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）等的通用記憶體。
圖1中，表示了記憶體控制器1分別包括ECC電路304與記憶體介面305的結構例。然而，ECC電路304亦可被內建於記憶體介面305。而且，ECC電路304亦可被內建於半導體記憶裝置10。圖1所示的各元件的具體結構或配置並無特別限定。
在從主機收到寫入請求時，圖1的記憶體系統如下述般運作。處理器302將成為寫入對象的資料暫時記憶至RAM301。處理器302讀出儲存於RAM301中的資料，並輸入至ECC電路304。ECC電路304對所輸入的資料進行編碼，並將碼字輸入至記憶體介面305。記憶體介面305將所輸入的碼字寫入至半導體記憶裝置10。
在從主機收到讀出請求時，圖1的記憶體系統如下述般運作。記憶體介面305將從半導體記憶裝置10讀出的碼字輸入至ECC電路304。ECC電路304對所輸入的碼字進行解碼，並將經解碼的資料儲存於RAM301中。處理器302將儲存於RAM301中的資料經由主機介面303而發送至主機。
對半導體記憶裝置10的結構進行說明。如圖2所示，半導體記憶裝置10包括記憶胞元陣列430、讀出放大器440、列解碼器450、輸入/輸出電路401、邏輯控制電路402、定序器421、暫存器422、電壓生成電路423、輸入/輸出用焊墊群411、邏輯控制用焊墊群412以及電源輸入用端子群413。
記憶胞元陣列430是記憶資料的部分。記憶胞元陣列430具有與多個位元線BL及多個字元線WL相關聯的多個記憶胞元電晶體MT。關於記憶胞元陣列430的具體結構，將一邊參照圖3～圖6一邊於後文進行說明。
讀出放大器440是用於對施加至位元線BL的電壓進行調整，或者讀出位元線BL的電壓並轉換為資料的電路。讀出放大器440於資料的讀出時，獲取從記憶胞元電晶體MT讀出至位元線BL的讀出資料，並將所獲取的讀出資料傳輸至輸入/輸出電路401。讀出放大器440於資料的寫入時，將經由位元線BL而寫入的寫入資料傳輸至記憶胞元電晶體MT。讀出放大器440的動作是由定序器421予以控制。
列解碼器450是用於對各個字元線WL施加電壓的、作為未圖示的開關群而構成的電路。列解碼器450從暫存器422接收塊位址及列位址，基於所述塊位址來選擇對應的塊，並且基於所述列位址來選擇對應的字元線WL。列解碼器450切換所述開關群的開閉，以對所選擇的字元線WL施加來自電壓生成電路423的電壓。列解碼器450的動作是由定序器421予以控制。
輸入/輸出電路401與記憶體控制器1之間收發訊號DQ＜7：0＞以及資料選通訊號DQS、資料選通訊號/DQS。輸入/輸出電路401將訊號DQ＜7：0＞內的指令及位址傳輸至暫存器422。而且，輸入/輸出電路401與讀出放大器440之間收發寫入資料及讀出資料。
邏輯控制電路402從記憶體控制器1接收晶片賦能訊號/CE、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫賦能訊號/WE、讀賦能訊號RE、讀賦能訊號/RE以及寫保護訊號/WP。而且，邏輯控制電路402將就緒/忙碌訊號/RB傳輸至記憶體控制器1，以將半導體記憶裝置10的狀態通知給外部。
定序器421基於從記憶體控制器1向輸入/輸出電路401及邏輯控制電路402輸入的控制訊號，對包含記憶胞元陣列430的各部的動作進行控制。
暫存器422是暫時保持指令或位址的部分。於暫存器422中，保持對寫入動作或讀出動作、及抹除動作等進行指示的指令。所述指令在從記憶體控制器1輸入至輸入/輸出電路401後，從輸入/輸出電路401傳輸至暫存器422並受到保持。
而且，暫存器422亦保持與所述指令對應的位址。所述位址在從記憶體控制器1輸入至輸入/輸出電路401後，從輸入/輸出電路401傳輸至暫存器422並受到保持。
進而，暫存器422亦保持表示半導體記憶裝置10的動作狀態的狀態資訊。狀態資訊對應於記憶胞元陣列430等的動作狀態，而由定序器421每次更新。狀態資訊對應於來自記憶體控制器1的請求，而作為狀態訊號從輸入/輸出電路401輸出給記憶體控制器1。
電壓生成電路423是生成記憶胞元陣列430中的資料的寫入動作、讀出動作及抹除動作各自所需的電壓的部分。此類電壓例如包含對各個字元線WL施加的電壓、或對各個位元線BL施加的電壓等。電壓生成電路423的動作是由定序器421予以控制。
輸入/輸出用焊墊群411是設有用於在記憶體控制器1與輸入/輸出電路401之間進行各訊號的收發的多個端子（焊墊）的部分。各個端子是對應於訊號DQ＜7：0＞及資料選通訊號DQS、資料選通訊號/DQS的各個而各別地設置。
邏輯控制用焊墊群412是設有用於在記憶體控制器1與邏輯控制電路402之間進行各訊號的收發的多個端子（焊墊）的部分。各個端子是對應於晶片賦能訊號/CE、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫賦能訊號/WE、讀賦能訊號RE、讀賦能訊號/RE、寫保護訊號/WP以及就緒/忙碌訊號/RB的各個而各別地設置。
電源輸入用端子群413是設有用於接受半導體記憶裝置10的動作所需的各電壓的施加的多個端子的部分。對各個端子施加的電壓包含電源電壓Vcc、電源電壓VccQ、電源電壓Vpp以及接地電壓Vss。
電源電壓Vcc是作為運作電源而從外部給予的電路電源電壓，例如為3.3 V左右的電壓。電源電壓VccQ例如為1.2 V的電壓。電源電壓VccQ是在記憶體控制器1與半導體記憶裝置10之間收發訊號時所用的電壓。電源電壓Vpp是電壓較電源電壓Vcc高的電源電壓，例如為12 V的電壓。
對記憶胞元陣列430的具體結構進行說明。圖3中，將記憶胞元陣列430的結構表示為等價電路圖。如本圖所示，記憶胞元陣列430包含多個串單元SU0～SU3。各個串單元SU0～SU3包含多個胞元串SR。進而，各個胞元串SR例如包含八個記憶胞元電晶體MT0～MT7以及兩個選擇電晶體STD、STS。胞元串SR中所含的記憶胞元電晶體或選擇電晶體的數量亦可與圖1的示例不同。
多個串單元SU0～SU3整體上構成一個塊，於記憶胞元陣列430中設有多個這樣的塊。圖3中僅圖示了單個塊，對於其他塊則省略了圖示。
以下的說明中，亦有時不區分各個串單元SU0～SU3而稱作「串單元SU」。同樣地，亦有時不區分各個記憶胞元電晶體MT0～MT7而稱作「記憶胞元電晶體MT」。
於各個串單元SU中，包含與設有N條的位元線BL0～位元線BL（N-1）為相同數量的胞元串SR。N為正整數。胞元串SR是以記憶胞元電晶體MT0～記憶胞元電晶體MT7以及選擇電晶體STD、選擇電晶體STS串列地排列的方式而形成。如後文說明般，胞元串SR是沿著位於圖4的記憶體孔MH的內側的柱50而形成。柱50是大致圓柱形狀的柱狀體，亦被稱作「記憶體柱」。
胞元串SR中所含的記憶胞元電晶體MT0～記憶胞元電晶體MT7是於選擇電晶體STD的源極與選擇電晶體STS的汲極之間串列地配置。選擇電晶體STD的汲極連接於任一個位元線BL0等。選擇電晶體STS的源極連接於源極線SL。以下的說明中，亦有時不區分各個位元線BL1～BL（N-1）而稱作「位元線BL」。
如後文說明般，各個記憶胞元電晶體MT構成為在閘極部分具有電荷蓄積層的電晶體。蓄積於所述電荷蓄積層的電荷量對應於由記憶胞元電晶體MT所保持的資料。記憶胞元電晶體MT既可為使用例如氮化矽膜等作為電荷蓄積層的電荷捕獲（charge trap）型電晶體，亦可為使用例如矽膜等作為電荷蓄積層的浮動閘極型電晶體。
串單元SU0中所含的多個選擇電晶體STD的閘極均連接於選擇閘極線SGD0。選擇閘極線SGD0是施加用於切換各選擇電晶體STD的開閉的電壓的線。關於串單元SU1～串單元SU3，亦同樣地對應於各個串單元SU而設有用於對選擇電晶體STD施加電壓的選擇閘極線SGD1～選擇閘極線SGD3。
串單元SU0中所含的多個選擇電晶體STS的閘極均連接於選擇閘極線SGS0。選擇閘極線SGS0是施加用於切換各選擇電晶體STS的開閉的電壓的線。關於串單元SU1～串單元SU3，亦同樣地對應於各個串單元SU而設有用於對選擇電晶體STS施加電壓的選擇閘極線SGS1～選擇閘極線SGS3。再者，在構成一個塊的串單元SU0～串單元SU3間共用選擇閘極線SGS，串單元SU0～串單元SU3中所含的所有選擇電晶體ST2的閘極亦可連接於共同的選擇閘極線SGS。
記憶胞元電晶體MT0～記憶胞元電晶體MT7各自的閘極連接於字元線WL0～字元線WL7。字元線WL0～字元線WL7是為了切換記憶胞元電晶體MT0～記憶胞元電晶體MT7的開閉，或者使蓄積於記憶胞元電晶體MT0～記憶胞元電晶體MT7的各電荷蓄積層中的電荷量發生變化等而施加電壓的線。
半導體記憶裝置10中的資料的寫入及讀出是針對任一個串單元SU中的、與任一個字元線WL連接的多個記憶胞元電晶體MT，對應於被稱作「頁面」的每個單位而統一進行。另一方面，半導體記憶裝置10中的資料的抹除是針對塊中所含的所有記憶胞元電晶體MT而統一進行。作為用於進行此種資料的寫入、讀出及抹除的具體方法，可採用已成為公知的各種方法，因此省略其詳細說明。
圖4中，將半導體記憶裝置10中的記憶胞元陣列430及其附近的部分的結構表示為示意性的立體圖。如本圖所示，半導體記憶裝置10包括基板20、絕緣體層21、半導體層22、多個絕緣體層30以及導電體層40。
基板20是於圖4的z方向側具有平坦的面的板狀的構件，例如為矽晶圓。以下說明的絕緣體層21、半導體層22、絕緣體層30及導電體層40等成為在基板20的上表面側，例如藉由化學氣相沈積（Chemical Vapor Deposition，CVD）成膜而形成的多層的膜。於基板20的表面，例如設有元件分離區域20i。元件分離區域20i例如為包含矽氧化物的絕緣區域，且是於其一部劃分電晶體Tr的源極及汲極區域的部分。
絕緣體層21例如是由氧化矽之類的絕緣性材料而形成的層。於基板20的表面側，例如形成有包含所述電晶體Tr或配線LIN等的周邊電路。該周邊電路構成圖2所示的讀出放大器440或列解碼器450等。絕緣體層21覆蓋該些周邊電路的整體。
半導體層22是作為圖3的源極線SL發揮功能的層。半導體層22例如是由摻雜有雜質的多晶矽之類的、包含矽的材料所形成。半導體層22於處於記憶胞元陣列430的下方側的部分嵌入至所述絕緣體層21。
再者，半導體層22亦可其整體由矽之類的半導體材料所形成，但亦可如圖4的示例般，成為包含半導體層22a與導電層22b的雙層結構。半導體層22a例如是由矽之類的半導體材料所形成的層，導電層22b例如是由鎢之類的金屬材料所形成的層。
絕緣體層30及導電體層40於半導體層22的上方側分別形成有多個，且以沿圖4的z方向交替地排列的方式而配置。
導電體層40例如是由包含鎢的材料所形成的、具有導電性的層。各個導電體層40被用作圖3中的字元線WL0～字元線WL7或選擇閘極線SGS1、選擇閘極線SGD1等。絕緣體層30配置在處於彼此相鄰的導電體層40之間的位置，將兩者之間電性絕緣。絕緣體層30例如是由包含氧化矽的材料所形成。
在沿z方向積層有多個絕緣體層30及導電體層40的區域，以沿z方向貫穿他們的方式而形成有多個記憶體孔MH，於記憶體孔MH的內側，形成有大致圓柱形狀的柱50。各個柱50形成在從處於最z方向側的絕緣體層30直至到達半導體層22為止的範圍。
圖5中表示了將柱50以通過沿著其長邊方向的中心軸的面（y-z平面）予以切斷時的剖面。而且，圖6中表示了將柱50以相對於其中心軸為垂直的面（x-y平面）且通過導電體層40的面予以切斷時的剖面。
如圖6所示，柱50具有圓形或橢圓形的剖面形狀。柱50具有柱體51與積層膜52。
柱體51具有芯部51a與半導體層51b。半導體層51b例如是由包含非晶矽的材料所形成，是形成記憶胞元電晶體MT等的通道的部分。芯部51a例如是由氧化矽之類的絕緣性的材料所形成，且被設於半導體層51b的內側。再者，亦可採用下述結構：柱體51的整體成為半導體層51b，而未設有內側的芯部51a。
積層膜52是以覆蓋柱體51的外周的方式而形成的多層的膜。積層膜52例如具有隧道絕緣膜52a與電荷捕獲膜52b。隧道絕緣膜52a是形成在最內側的膜。隧道絕緣膜52a例如包含矽氧化物、或者矽氧化物與矽氮化物。隧道絕緣膜52a是柱體51與電荷捕獲膜52b之間的電位障壁。例如，在從柱體51向電荷捕獲膜52b注入電子時（寫入動作）以及從柱體51向電荷捕獲膜52b注入電洞時（抹除動作），電子及電洞分別通過（穿隧）隧道絕緣膜52a的電位障壁。
電荷捕獲膜52b是以覆蓋隧道絕緣膜52a的外側的方式而形成的膜。電荷捕獲膜52b例如包含矽氮化物，於膜中具有捕獲電荷的捕獲空位（trap site）。於電荷捕獲膜52b中，被夾在作為字元線WL的導電體層40與柱體51之間的部分作為先前所述的電荷蓄積層而構成記憶胞元電晶體MT的記憶區域。記憶胞元電晶體MT的臨限值電壓根據電荷捕獲膜52b中的電荷的有無、或所述電荷的量而變化。藉此，記憶胞元電晶體MT保持資訊。
如圖5所示，作為字元線WL的導電體層40由阻障膜45及塊絕緣膜46覆蓋其外周面。阻障膜45是用於提高導電體層40與塊絕緣膜46的密接性的膜。例如在導電體層40為鎢的情況下，阻障膜45選擇氮化鈦與鈦的積層結構膜。
塊絕緣膜46是用於抑制電荷從導電體層40向積層膜52側的反向穿隧的膜。塊絕緣膜46例如為矽氧化物膜或金屬氧化物膜。金屬氧化物的一例為鋁氧化物。
於絕緣體層30與電荷捕獲膜52b之間設有保護絕緣膜31。保護絕緣膜31例如包含矽氧化物。保護絕緣膜31是用於在將犧牲層置換為導電體層40的置換（replace）步驟中，保護電荷捕獲膜52b不被蝕刻的膜。若在導電體層40的形成時未利用置換步驟，則亦可無保護絕緣膜31。
如上所述，於柱50中，連接有各個導電體層40的部分的內側作為電晶體發揮功能。即，各個柱50成為圖3所示的胞元串SR的一部分，成為沿著其長邊方向串列連接有多個電晶體的狀態。各個導電體層40經由積層膜52而連接於各電晶體的閘極。位於電晶體內側的半導體層51b作為所述電晶體的通道發揮功能。
沿著柱50的長邊方向而如上所述般串列地排列的各個電晶體的一部分作為圖3中的多個記憶胞元電晶體MT發揮功能。而且，形成於串列地排列的多個記憶胞元電晶體MT的兩側的電晶體作為圖3中的選擇電晶體STD、選擇電晶體STS發揮功能。
返回圖4繼續說明。如本圖所示，於各個柱50的上方側，設有多個位元線BL。各個位元線BL是作為沿圖4的x方向延伸的直線狀的配線而形成，且以沿著本圖的y方向排列的方式而配置。柱50的上端經由接觸部Cb而連接於任一個位元線BL。藉此，各柱50的半導體層51b相對於位元線BL而電性連接。
於柱50中，在下方側的端部，積層膜52被去除，半導體層51b相對於半導體層22而連接。藉此，作為源極線SL發揮功能的半導體層22與各電晶體的通道電性連接。
經積層的導電體層40及絕緣體層30藉由狹縫ST而分裂為多個。狹縫ST是以沿圖4的y方向延伸的方式而形成的直線狀的槽，例如形成至到達半導體層22為止的深度。於狹縫ST的內面，形成有未圖示的絕緣隔膜（spacer），經由所述絕緣隔膜而填充有未圖示的導電性材料。絕緣隔膜例如為氧化矽，導電性材料例如為鎢或多晶矽。藉由此種結構，可將狹縫ST用作為例如用於對半導體層22的電位進行調整的配線。以下，亦將形成於狹縫ST的內面的所述絕緣隔膜稱作「絕緣體91」。
而且，經積層的導電體層40及絕緣體層30的上方側部分藉由狹縫SHE而分裂。狹縫SHE是以沿圖4的y方向延伸的方式而形成的淺槽。狹縫SHE形成至僅將多個導電體層40中的作為選擇閘極線SGD而設者分裂的深度為止。於狹縫SHE的內側，例如填充有絕緣性材料。以下，亦將填充於狹縫SHE內側的絕緣隔膜稱作「絕緣體92」。
以下，使用圖4所示的x方向、y方向、z方向來說明各部的結構。z方向是從下方朝向上方的方向，是多個導電體層40所積層的方向。x方向是相對於z方向而交叉的方向，且是各個位元線BL所延伸的方向。y方向是相對於z方向及x方向這兩者而交叉的方向，且是多個位元線BL所排列的方向。z方向、x方向及y方向分別相當於本實施方式中的「第一方向」、「第二方向」、「第三方向」。
一邊參照圖7，一邊說明本實施方式中的柱50等的具體配置。圖7中，以俯視的方式示意性地表示了記憶胞元陣列430中的一對狹縫ST之間的部分的結構，即，一對絕緣體91之間的部分的結構。
如圖7所示，於俯視時，配置有多個柱50的區域藉由狹縫ST的絕緣體91或狹縫SHE的絕緣體92而劃分為多個區域。以下，亦將如此般經劃分的各個區域稱作「胞元區域CAR」。而且，亦有時將各個胞元區域CAR彼此區分地稱為「胞元區域CAR1」、「胞元區域CAR2」。圖7的示例中，x方向側的狹縫ST與位於其-x方向側的狹縫SHE之間的部分成為胞元區域CAR1。而且，-x方向側的狹縫ST與位於其x方向側的狹縫SHE之間的部分成為胞元區域CAR2。
狹縫ST及狹縫SHE是以下述方式而設，即，藉由設於各自的內側的絕緣體91、絕緣體92，將配置有多個柱50的區域劃分為沿x方向排列的多個胞元區域CAR。絕緣體91、絕緣體92均於多個導電體層40內沿z方向及y方向延伸，在y方向上分割多個導電體層40。
各個柱50如先前所述般沿z方向貫穿多個導電體層40。一個胞元區域CAR中所含的一群柱50屬於共同的串單元SU。
於各胞元區域CAR中，各個柱50經由接觸部Cb而連接於多個位元線BL中的任一個。換言之，各個位元線BL相對於如圖7般俯視呈二次元配置的多個柱50的各個而逐條地連接。
本實施方式中，於位於一對狹縫ST之間的區域的一部分，形成有虛設柱50D。虛設柱50D具有與柱50同樣的結構，且與柱50同樣，沿z方向貫穿導電體層40。但是，虛設柱50D不經由接觸部Cb連接於位元線BL，因此不會被用於資料的記憶。如圖7所示，在沿著z方向觀察的情況下，狹縫SHT及其內側的絕緣體92是以通過與各虛設柱50D重合的位置的方式而形成。圖7中，對虛設柱50D標註有影線，以可將虛設柱50D與柱50區分開來。
為了便於說明，以下，亦將藉由柱50沿x方向呈直線狀排列而形成的行稱作「行LN」。於各胞元區域CAR中，行LN沿x方向排列有多個。
以下，亦將多個行LN中的、在x方向上位於最靠近絕緣體91、絕緣體92（狹縫ST或狹縫SHE）的位置的行特別稱作「末端行LNe」。而且，以下，亦將多個行LN中的、在x方向上位於與末端行LNe不同的位置的行特別稱作「內部行LNi」。內部行LNi相當於本實施方式中的「第一行」。構成內部行LNi的多個柱50相當於本實施方式中的「第一柱」。末端行LNe相當於本實施方式中的「第二行」。構成末端行LNe的多個柱50相當於本實施方式中的「第二柱」。於一個胞元區域CAR中，設有多個內部行LNi，多個內部行LNi的一部分鄰接於末端行LNe。
如圖7所示，本實施方式中，作為第一行的內部行LNi沿x方向排列有多個。沿x方向彼此相鄰的一對內部行LNi中，其中一個內部行LNi中所含的柱50相對於另一個內部行LNi中所含的柱50而配置於朝y方向偏離的位置。而且，作為第二行的末端行LNe中所含的柱50相對於與所述末端行LNe鄰接的內部行LNi中所含的柱50而配置於朝y方向偏離的位置。
如圖7所示，內部行LNi中所含的各柱50沿著y方向以大致等間隔的配置間距而排列。另一方面，位於絕緣體92（狹縫SHE）側的末端行LNe中所含的各柱50的配置間距於一部分（具體而言，於配置有虛設柱50D的部分），較內部行LNi中所含的各柱50的配置間距而擴大。此處所說的「配置間距」是指沿y方向鄰接的柱50彼此的間隔。
為了說明採用此種結構的理由，一邊參照圖8及圖9，一邊說明比較例的結構。
圖8的比較例中，虛設柱50D以沿y方向呈直線狀排列的方式而配置。而且，在其正上方，亦以沿y方向呈直線狀延伸的方式而形成有狹縫SHE及絕緣體92。該比較例中，於包含末端行LNe的所有的行LN中，柱50以大致等間隔的配置間距而排列。
圖8的示例中，於一個胞元區域CAR中，沿著x方向而設有四個行LN。即，若將胞元區域CAR中的行LN的數量定義為「排數」，則圖8的示例中的排數為4。
如先前所述般，各個位元線BL必須相對於配置於胞元區域CAR的多個柱50的各個而逐條地連接。此處，若將位元線BL的配置間距的1/2定義為「BLHP」（位元線半間距（Bit Line Half Pitch）），則BLHP利用以下的式（1）而算出。 BLHP=（y方向上的柱50的配置間距）/排數/2…（1）
例如，y方向上的柱50的配置間距為152 nm，在如圖8般排數為4的情況下，BLHP的值為152/4/2=19 nm。
圖8所示的範圍AR11是具備與y方向上的柱50的配置間距的一間距相同的寬度的範圍。於胞元區域CAR中，於該範圍AR11的內側，沿x方向排列有四個（即排數個）柱50，因此位元線BL亦必須以與此相同的數量配置於範圍AR11內。於式（1）中，BLHP成為排數的函數的理由如下。
為了使半導體記憶裝置10小型化，必須減小柱50的配置間距或BLHP中的至少一者。假設在柱50的配置間距小至極限而難以使其更小的情況下，則考慮增加排數而減小BLHP。
圖9中表示了從圖8的結構使排數增加至5時的示例。圖9所示的範圍AR12與所述的AR11同樣，是具備與y方向上的柱50的配置間距的一間距相同的寬度的範圍。圖9的示例中，於該範圍內配置有五條位元線BL，作為其結果，BLHP變小。圖8的示例中的BLHP的值為152/4/2=19 nm，與此相對，圖9的示例中的BLHP的值為152/5/2=15.2 nm。
如此，若為了縮小BLHP而使排數增加1，則BLHP的值從19 nm大幅下降至15.2 nm。其結果，位元線BL的加工的難易度急遽升高，現實中有時難以使排數增加。如此，於以往的結構中，必須使排數逐個地變化，因此有時難以減小BLHP來使半導體記憶裝置10小型化。
如一邊參照圖7一邊說明般，本實施方式中，位於絕緣體92（狹縫SHE）側的末端行LNe中所含的各柱50的配置間距於一部分經擴大。圖7所示的範圍AR1、範圍AR2均是具備與y方向上的柱50的配置間距的一間距相同的寬度的範圍。其中，範圍AR1為與末端行LNe中所含的各柱50的配置間距經擴大的部分對應的範圍。而且，範圍AR2為與末端行LNe中所含的各柱50的配置間距未經擴大的部分對應的範圍。
因此，於胞元區域CAR1中，於範圍AR1的內側，排數為4，於範圍AR2的內側，排數為5。如此，於本實施方式中，藉由擴大末端行LNe中所含的各柱50的配置間距，從而成為將整體中的排數設為4與5之間的結構。於胞元區域CAR1中，位於範圍AR1的區域相當於本實施方式中的「第一區域」，位於範圍AR2的區域相當於本實施方式中的「第二區域」。第一區域中的行LN的數量（本實施方式中為4）較第二區域中的行LN的數量（本實施方式中為5）少1。此種第一區域及第二區域於胞元區域CAR1以外的胞元區域CAR中亦可同樣地定義。
本實施方式中，末端行LNe中所含的各柱50的配置間距經擴大的部分與未經擴大的部分在沿著y方向的尺寸上彼此大致相同。因此，整體的排數可視為4.5，因此根據式（1）而算出的BLHP的值為152/4.5/2=16.88 nm。
如此，根據本實施方式的結構，可將BLHP的值設為較排數為4時的19 nm小且較排數為5時的15.2 nm大的值（16.88 nm）。即，可在位元線BL的加工的難易度不會急遽升高的範圍內減小BLHP而使半導體記憶裝置10小型化。
本實施方式中，位於狹縫SHT的內側的絕緣體92並非成為沿著y方向的直線狀，而是成為具有朝向x方向突出的凸部921與朝向-x方向突出的凸部922的形狀。
凸部921朝向位於x方向側的胞元區域CAR1的、末端行LNe中所含的各柱50的配置間距經擴大的部分，以進入所述部分的方式而突出。而且，凸部922朝向位於-x方向側的胞元區域CAR2的、末端行LNe中所含的各柱50的配置間距經擴大的部分，以進入所述部分的方式而突出。
本實施方式中，以夾著狹縫SHE的絕緣體92而彼此相鄰的方式設有一對胞元區域CAR1、胞元區域CAR2。其中一個胞元區域CAR1相當於本實施方式中的「第一胞元區域」。另一個胞元區域CAR2相當於本實施方式中的「第二胞元區域」。
在位於兩者之間的絕緣體92（狹縫SHE），如上所述般形成有凸部921、凸部922。凸部921是朝向胞元區域CAR1的末端行LNe中所含的柱50的配置間距經擴大的部分突出的部分，相當於本實施方式中的「第一凸部」。而且，凸部922是朝向胞元區域CAR2的末端行LNe中所含的柱50的配置間距經擴大的部分突出的部分，相當於本實施方式中的「第二凸部」。
該些第一凸部及第二凸部在y方向上配置於互不相同的位置。藉由採用此種結構，胞元區域CAR1、胞元區域CAR2的沿著x方向的尺寸變小，因此可使半導體記憶裝置10進一步小型化。
通過柱50正上方的位元線BL的條數對應於胞元區域CAR內的內部行LNi及末端行LNe的合計數即排數而變化。本實施方式中，經絕緣體91、絕緣體92分割的胞元區域CAR各自中的內部行LNi及末端行LNe的合計數為5。此種結構中，通過柱50正上方的位元線BL的條數大致為3。「通過柱50正上方的位元線BL的條數大致為3」是排數超過4且為6以下的情況。因此，本實施方式中，多個柱50包含有三條位元線BL通過其正上方者。
對第二實施方式進行說明。以下，主要說明與所述第一實施方式的不同之處，而對於與第一實施方式的共同之處則適當省略說明。
圖10中，以與圖7同樣的方法示意性地表示了本實施方式中的柱50等的配置。如圖10所示，本實施方式的絕緣體92(狹縫SHE)亦與第一實施方式同樣，具有凸部921與凸部922。但是，本實施方式中，於記憶胞元陣列430中未設虛設柱50D。本實施方式的絕緣體92是以通過胞元區域CAR1的末端行LNe中所含的柱50與胞元區域CAR2的末端行LNe中所含的柱50之間的方式而配置。
本實施方式中，於胞元區域CAR1的末端行LNe中，於一部分，柱50的配置間距亦經擴大，且以朝向該經擴大的部分進入的方式而形成有第一凸部（凸部921）。而且，於胞元區域CAR2的末端行LNe中，於一部分，柱50的配置間距經擴大，且以朝向該經擴大的部分進入的方式而形成有第二凸部（凸部922）。本實施方式中，未設有虛設柱50D，藉此，胞元區域CAR1的末端行LNe與胞元區域CAR2的末端行LNe之間的沿著x方向的距離比第一實施方式短。此種結構亦起到與第一實施方式中所說明者同樣的效果。
對第三實施方式進行說明。以下，主要說明與所述第二實施方式的不同之處，而對於與第二實施方式的共同之處則適當省略說明。
圖11中，以與圖10同樣的方法示意性地表示了本實施方式中的柱50等的配置。如圖11所示，本實施方式中，各個絕緣體92（狹縫SHE）以呈沿著y方向的直線狀的方式而形成。另一方面，絕緣體91（狹縫ST）與第二實施方式（圖10）中的絕緣體92同樣，具有第一凸部（凸部911）與第二凸部（凸部912）。
本實施方式中，夾著絕緣體91而相鄰的一對胞元區域CAR各自成為胞元區域CAR1（第一胞元區域）及胞元區域CAR2（第二胞元區域）。而且，於各胞元區域CAR中，位於絕緣體91側的末端行LNe中所含的各柱50的配置間距於一部分，較內部行LNi中所含的各柱50的配置間距而擴大。此種結構亦起到與第一實施方式中所說明者同樣的效果。
對第四實施方式進行說明。以下，主要說明與第一實施方式的不同之處，而對於與第一實施方式的共同之處則適當省略說明。
圖12中，以與圖7同樣的方法示意性地表示了本實施方式中的柱50等的配置。如圖12所示，本實施方式中，一對絕緣體91（狹縫ST）之間的區域藉由兩個絕緣體92（狹縫SHE）而劃分為三個胞元區域CAR1、CAR2、CAR3。於各胞元區域CAR中，位於絕緣體92側的末端行LNe中所含的各柱50的配置間距於一部分，較內部行LNi中所含的各柱50的配置間距而擴大。
胞元區域CAR1中，於位於狹縫SHE側的末端行LNe中，兩個柱50與一個虛設柱50D沿y方向交替地排列。因此，該末端行LNe中所含的柱50的數量為內部行LNi中所含的柱50的數量的2/3。
胞元區域CAR2中，於位於x方向側的末端行LNe中，一個柱50與兩個虛設柱50D沿y方向交替地排列。因此，該末端行LNe中所含的柱50的數量為內部行LNi中所含的柱50的數量的1/3。
胞元區域CAR2中，於位於-x方向側的末端行LNe中，一個柱50與兩個虛設柱50D亦沿y方向交替地排列。因此，該末端行LNe中所含的柱50的數量亦為內部行LNi中所含的柱50的數量的1/3。
因而，於胞元區域CAR2中，末端行LNe中所含的柱50的數量的合計值為內部行LNi中所含的柱50的數量的2/3。
胞元區域CAR3中，於位於狹縫SHE側的末端行LNe中，兩個柱50與一個虛設柱50D沿y方向交替地排列。因此，該末端行LNe中所含的柱50的數量為內部行LNi中所含的柱50的數量的2/3。
如上所述，於本實施方式中所設的三個胞元區域CAR1、CAR2、CAR3中，末端行LNe中所含的柱50的數量的合計值均為一個內部行LNi中所含的柱50的數量的2/3。本實施方式中的各胞元區域CAR的排數可視為4+2/3即4.66，因此根據式（1）而算出的BLHP的值為152/4.66/2=16.28 nm。
圖13中，示意性地圖示了於三個胞元區域CAR1、CAR2、CAR3中多個柱50如何分配。本圖中標註有符號110者，表示於胞元區域CAR1中配置在除了位於狹縫SHE側的末端行LNe以外的部分的柱50。而且，標註有符號111者，表示於胞元區域CAR1中配置在位於狹縫SHE側的末端行LNe中的柱50。
標註有符號120者，表示於胞元區域CAR2中配置在除了兩個末端行LNe以外的部分（即，各個內部行LNi）的柱50。而且，標註有符號121者，表示於胞元區域CAR2中配置在位於-x方向側的末端行LNe中的柱50。進而，標註有符號122者，表示於胞元區域CAR2中配置在位於x方向側的末端行LNe中的柱50。
標註有符號130者，表示於胞元區域CAR3中配置在除了位於狹縫SHE側的末端行LNe以外的部分的柱50。而且，標註有符號132者，表示於胞元區域CAR3中配置在位於狹縫SHE側的末端行LNe中的柱50。
如先前所述般，標註有符號111的部分所含的柱50的數量為內部行LNi中所含的柱50的數量的2/3。而且，標註有符號122的部分所含的柱50的數量為內部行LNi中所含的柱50的數量的1/3。標註有符號111的部分與標註有符號122的部分可稱作是將內部行LNi的一行的柱50分攤給胞元區域CAR1與胞元區域CAR2的部分。同樣，標註有符號121的部分與標註有符號132的部分可稱作是將內部行LNi的一行的柱50分攤給胞元區域CAR2與胞元區域CAR3的部分。
若將沿x方向排列的胞元區域CAR的數量，即，經絕緣體91、絕緣體92分割的胞元區域CAR的數量設為「n」（本實施方式中，n=3），則只要將末端行LNe中的柱50的配置間距等調整為，各胞元區域CAR的末端行LNe中所含的柱50的數量的合計值成為一個內部行LNi中所含的柱50的數量×（n-1）/n即可。再者，圖7的第一實施方式相當於在上文設為n=2的情況。如上所述的結構亦起到與第一實施方式中所說明者同樣的效果。
對第五實施方式進行說明。以下，主要說明與第一實施方式的不同之處，而對於與第一實施方式的共同之處則適當省略說明。
圖14中，以與圖7同樣的方法示意性地表示了本實施方式中的柱50等的配置。如圖14所示，本實施方式中，一對絕緣體91（狹縫ST）之間的區域藉由三個絕緣體92（狹縫SHE）而劃分為四個胞元區域CAR1、CAR2、CAR3、CAR4。於各胞元區域CAR中，位於狹縫SHE側的末端行LNe中所含的各柱50的配置間距於一部分，較內部行LNi中所含的各柱50的配置間距而擴大。
胞元區域CAR1中，於位於狹縫SHE側的末端行LNe中，三個柱50與一個虛設柱50D沿y方向交替地排列。因此，該末端行LNe中所含的柱50的數量為內部行LNi中所含的柱50的數量的3/4。
胞元區域CAR2中，於位於x方向側的末端行LNe中，一個柱50與三個虛設柱50D沿y方向交替地排列。因此，該末端行LNe中所含的柱50的數量為內部行LNi中所含的柱50的數量的1/4。
胞元區域CAR2中，於位於-x方向側的末端行LNe中，兩個柱50與兩個虛設柱50D沿y方向交替地排列。因此，該末端行LNe中所含的柱50的數量為內部行LNi中所含的柱50的數量的2/4。
因而，於胞元區域CAR2中，末端行LNe中所含的柱50的數量的合計值成為一個內部行LNi中所含的柱50的數量的3/4。
胞元區域CAR3中，於位於x方向側的末端行LNe中，兩個柱50與兩個虛設柱50D沿y方向交替地排列。因此，該末端行LNe中所含的柱50的數量為內部行LNi中所含的柱50的數量的2/4。
胞元區域CAR3中，於位於-x方向側的末端行LNe中，一個柱50與三個虛設柱50D沿y方向交替地排列。因此，該末端行LNe中所含的柱50的數量為內部行LNi中所含的柱50的數量的1/4。
因而，於胞元區域CAR3中，末端行LNe中所含的柱50的數量的合計值成為一個內部行LNi中所含的柱50的數量的3/4。
胞元區域CAR4中，於位於狹縫SHE側的末端行LNe中，三個柱50與一個虛設柱50D沿y方向交替地排列。因此，該末端行LNe中所含的柱50的數量為內部行LNi中所含的柱50的數量的3/4。
如上所述，於本實施方式中所設的四個胞元區域CAR1、CAR2、CAR3、CAR4中，末端行LNe中所含的柱50的數量的合計值均為一個內部行LNi中所含的柱50的數量的3/4。本實施方式中的各胞元區域CAR的排數可視為4+3/4即4.75，因此根據式（1）而算出的BLHP的值為152/4.75/2=16 nm。
圖15中，以與圖13同樣的方法示意性地圖示了於四個胞元區域CAR1、CAR2、CAR3、CAR4中多個柱50如何分配。本圖中標註有符號110者，表示於胞元區域CAR1中配置在除了位於狹縫SHE側的末端行LNe以外的部分的柱50。而且，標註有符號111者，表示於胞元區域CAR1中配置在位於狹縫SHE側的末端行LNe中的柱50。
標註有符號120者，表示於胞元區域CAR2中配置在除了兩個末端行LNe以外的部分（即，各個內部行LNi）的柱50。而且，標註有符號121者，表示於胞元區域CAR2中配置在位於-x方向側的末端行LNe中的柱50。進而，標註有符號122者，表示於胞元區域CAR2中配置在位於x方向側的末端行LNe中的柱50。
標註有符號130者，表示於胞元區域CAR3中配置在除了兩個末端行LNe以外的部分（即，各個內部行LNi）的柱50。而且，標註有符號131者，表示於胞元區域CAR3中配置在位於-x方向側的末端行LNe中的柱50。進而，標註有符號132者，表示於胞元區域CAR3中配置在位於x方向側的末端行LNe中的柱50。
標註有符號140者，表示於胞元區域CAR4中配置在除了位於狹縫SHE側的末端行LNe以外的部分的柱50。而且，標註有符號142者，表示於胞元區域CAR4中配置在位於狹縫SHE側的末端行LNe中的柱50。
如先前所述般，標註有符號111的部分所含的柱50的數量為內部行LNi中所含的柱50的數量的3/4。而且，標註有符號122的部分所含的柱50的數量為內部行LNi中所含的柱50的數量的1/4。標註有符號111的部分與標註有符號122的部分可稱作是將內部行LNi的一行柱50分攤給胞元區域CAR1與胞元區域CAR2的部分。同樣，標註有符號121的部分與標註有符號132的部分可稱作是將內部行LNi的一行柱50分攤給胞元區域CAR2與胞元區域CAR3的部分。進而，標註有符號131的部分與標註有符號142的部分可稱作是將內部行LNi的一行柱50分攤給胞元區域CAR3與胞元區域CAR4的部分。
亦如第四實施方式中所述般，若將沿x方向排列的胞元區域CAR的數量，即，經絕緣體91、絕緣體92分割的胞元區域CAR的數量設為「n」，則只要將末端行LNe中的柱50的配置間距等調整為，各胞元區域CAR的末端行LNe中所含的柱50的數量的合計值成為一個內部行LNi中所含的柱50的數量×（n-1）/n即可。本實施方式相當於在上文設為n=4的情況。如上所述的結構亦起到與第一實施方式中所說明者同樣的效果。
對第六實施方式進行說明。以下，主要說明與第一實施方式的不同之處，而對於與第一實施方式的共同之處則適當省略說明。
圖16中，以與圖7同樣的方法示意性地表示了本實施方式中的柱50等的配置。如圖16所示，本實施方式中，一對絕緣體91（狹縫ST）之間的區域藉由三個絕緣體92（狹縫SHE）而劃分為四個胞元區域CAR1、CAR2、CAR3、CAR4。
本實施方式中，x方向上的中央的狹縫SHE是以呈沿著y方向的直線狀的方式而形成。而且，於其正下方，以沿y方向呈直線狀排列的方式而配置虛設柱50D。
所述以外的兩個狹縫SHE的形狀與第一實施方式（圖7）中的狹縫SHE的形狀相同。而且，所述狹縫SHE正下方的虛設柱50D的配置亦與第一實施方式相同。
本實施方式中，胞元區域CAR1、胞元區域CAR2的部分的結構與第一實施方式的結構同樣，因此為可將排數視為4.5的結構。本實施方式中，胞元區域CAR3、胞元區域CAR4的部分的結構與使第一實施方式的結構關於y-z平面而反轉的結構同樣，因此仍為可將排數視為4.5的結構。此種結構亦起到與第一實施方式中所說明者同樣的效果。
再者，作為狹縫ST或狹縫SHE的形狀（即，絕緣體91、絕緣體92的形狀），並不限於以上的各實施方式中說明的示例，可採用各種形狀。圖17的（A）及（B）中表示對狹縫SHE的形狀進行了變更的變形例。例如，亦可如圖17的（A）所示般採用於末端行LNe中，一個柱50與一個虛設柱50D沿y方向交替地排列的結構，且以通過各個虛設柱50D的正上方的方式而形成狹縫SHE。亦可如本例般採用下述結構，即，末端行LNe中所含的柱50的配置間距並非僅於一部分而是於所有的間隔中，較內部行LNi中所含的柱50的配置間距而擴大。
而且，亦可如圖17的（B）所示般採用於末端行LNe中，三個柱50與三個虛設柱50D沿y方向交替地排列的結構，且以通過各個虛設柱50D的正上方的方式而形成狹縫SHE。
以上，參照具體例來說明了本實施方式。然而，本揭示並不限定於該些具體例。本領域技術人員對該些具體例適當追加有設計變更者，只要具備本揭示的特徵，則亦包含在本揭示的範圍內。前述的各具體例所包括的各元件及其配置、條件、形狀等並不限定於例示者而可適當變更。前述的各具體例所包括的各元件只要不會產生技術性的矛盾，便可適當改變組合。
1:記憶體控制器 10:半導體記憶裝置 20:基板 20i:元件分離區域 21、30:絕緣體層 22、22a、51b:半導體層 22b:導電層 31:保護絕緣膜 40:導電體層 45:阻障膜 46:塊絕緣膜 50、110、111、120、121、122、130、131、132、140、142:柱 50D:虛設柱 51:柱體 51a:芯部 52:積層膜 52a:隧道絕緣膜 52b:電荷捕獲膜 91、92:絕緣體 301:RAM 302:處理器 303:主機介面 304:EEC電路 305:記憶體介面 306:內部匯流條 401:輸入/輸出電路 402:邏輯控制電路 411:輸入/輸出用焊墊群 412:邏輯控制用焊墊群 413:電源輸入用端子群 421:定序器 422:暫存器 423:電壓生成電路 430:記憶胞元陣列 440:讀出放大器 450:列解碼器 911、912、921、922:凸部 ALE:位址鎖存賦能訊號 AR1、AR2、AR11、AR12:範圍 BL、BL0～BL（N-1）:位元線 CAR、CAR1、CAR2、CAR3、CAR4:胞元區域 Cb:接觸部 /CE:晶片賦能訊號 CLE:指令鎖存賦能訊號 DQ＜7:0＞:訊號 DQS、/DQS:資料選通訊號 LIN:配線 LN:行 LNe:末端行 LNi:內部行 MH:記憶體孔 MT、MT0～MT7:記憶胞元電晶體 /RB:就緒/忙碌訊號 RE、/RE:讀賦能訊號 SGD、SGD0～SGD3、SGS、SGS0～SGS3:選擇閘極線 SHE、ST:狹縫 SL:源極線 SR:胞元串 STD、STS:選擇電晶體 SU0～SU3:串單元 Vcc、Vpp:電源電壓 Vss:接地電壓 /WE:寫賦能訊號 WL、WL0～WL7:字元線 /WP:寫保護訊號
圖1是表示第一實施方式的記憶體系統的結構例的方塊圖。 圖2是表示第一實施方式的半導體記憶裝置的結構的方塊圖。 圖3是表示第一實施方式的半導體記憶裝置的等價電路的圖。 圖4是表示第一實施方式的半導體記憶裝置的結構的圖。 圖5是表示第一實施方式的半導體記憶裝置的結構的剖面圖。 圖6是表示第一實施方式的半導體記憶裝置的結構的剖面圖。 圖7是表示第一實施方式中的柱等的配置的圖。 圖8是表示比較例中的柱等的配置的圖。 圖9是表示比較例中的柱等的配置的圖。 圖10是表示第二實施方式中的柱等的配置的圖。 圖11是表示第三實施方式中的柱等的配置的圖。 圖12是表示第四實施方式中的柱等的配置的圖。 圖13是示意性地表示第四實施方式中的柱的配置的圖。 圖14是表示第五實施方式中的柱等的配置的圖。 圖15是示意性地表示第五實施方式中的柱的配置的圖。 圖16是表示第六實施方式中的柱等的配置的圖。 圖17的（A）及（B）是表示變形例中的柱等的配置的圖。
50:柱
50D:虛設柱
91、92:絕緣體
430:記憶胞元陣列
921、922:凸部
AR1、AR2:範圍
BL:位元線
CAR、CAR1、CAR2:胞元區域
Cb:接觸部
LN:行
LNe:末端行
LNi:內部行
SHE、ST:狹縫

Claims (7)

  1. 一種半導體記憶裝置，包括：多個導電體層，沿第一方向積層；多個位元線，沿相對於所述第一方向而交叉的第二方向延伸，且沿相對於所述第一方向及所述第二方向這兩者交叉的第三方向排列；多個第一柱，沿所述第一方向貫穿所述多個導電體層，包含與所述多個位元線電性連接的半導體層，藉由沿所述第三方向排列而構成第一行；多個第二柱，於所述多個第一柱的所述第二方向上鄰接，沿所述第一方向貫穿所述多個導電體層，包含與所述多個位元線電性連接的半導體層，藉由沿所述第三方向排列而構成第二行；以及絕緣體，設於所述多個第一柱的所述第二方向，於所述多個導電體層內沿所述第一方向及所述第三方向延伸，在所述第二方向上分割所述多個導電體層中的至少一部分，具有向所述第二方向的其中一者突出的第一凸部及向所述第二方向的另一者突出的第二凸部，所述第二行中所含的所述多個第二柱中的至少一部分鄰接的所述第二柱彼此的間隔，較所述第一行中所含的所述多個第一柱中的鄰接的所述第一柱彼此的間隔而擴大。
  2. 如請求項1所述的半導體記憶裝置，更包括： 虛設柱，沿所述第一方向貫穿所述導電體層，且未連接於所述位元線，在沿第一方向觀察的情況下，所述絕緣體與所述虛設柱重合。
  3. 如請求項1或請求項2所述的半導體記憶裝置，其中所述第一凸部朝向所述第二行中所含的所述多個第二柱中的鄰接的所述第二柱彼此的間隔經擴大的部分突出。
  4. 如請求項3所述的半導體記憶裝置，更包括：多個第三柱，鄰接於所述多個第二柱的所述第二方向，沿所述第一方向貫穿所述多個導電體層，且包含與所述多個位元線電性連接的半導體層，藉由沿所述第三方向排列而構成第三行，在將夾著所述絕緣體而彼此相鄰的一對區域中的其中一者設為第一胞元區域，另一者設為第二胞元區域時，所述第一凸部朝向所述第一胞元區域的所述第二行中所含的所述多個第二柱中的至少一部分鄰接的所述第二柱彼此的間隔經擴大的部分突出，所述第二凸部朝向所述第二胞元區域的所述第三行中所含的所述多個第三柱中的至少一部分鄰接的所述第三柱彼此的間隔經擴大的部分突出，所述第一凸部與所述第二凸部在所述第三方向上配置於互不相同的位置。
  5. 如請求項1或請求項2所述的半導體記憶裝置，其中所述第一行沿所述第二方向排列有多個， 彼此相鄰的一對所述第一行中的其中一個所述第一行中所含的所述第一柱相對於另一個所述第一行中所含的所述第一柱而配置於朝所述第三方向偏離的位置。
  6. 如請求項5所述的半導體記憶裝置，其中所述第二行中所含的所述第二柱相對於與所述第二行鄰接的所述第一行中所含的所述第一柱而配置於朝所述第三方向偏離的位置。
  7. 如請求項1或請求項2所述的半導體記憶裝置，其中由所述絕緣體所分割的區域內的所述第一行及所述第二行的合計數多於四行且為六行以下，所述多個第一柱及所述多個第二柱中，包含有三條所述位元線通過其正上方者。
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