TW201941410A - 半導體記憶體及其製造方法 - Google Patents

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鬼頭傑
永嶋賢史
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Abstract

實施形態係關於一種半導體記憶體及其製造方法。 實施形態之半導體記憶體包含複數個第1導電體、複數個第1柱MP及柱行。複數個第1導電體隔著絕緣體而積層。複數個第1柱MP各自通過複數個第1導電體，且與複數個第1導電體之交叉部分各自作為記憶胞而發揮功能。柱行包含沿著第1方向排列之複數個第2柱RP，且包含第2柱RP之第1行及第2柱RP之第2行。第2柱RP之第1行及第2柱RP之第2行沿著與第1方向交叉之第2方向排列。於第2柱RP之第2方向之兩側配置第1柱MP。第1導電體於柱行中所包含之第2柱RP之第2方向之兩側連續地設置，且於第2柱RP之第1行與第2柱RP之第2行之間沿第2方向連續地設置。

Description

半導體記憶體及其製造方法
實施形態係關於一種半導體記憶體及其製造方法。
已知有由記憶胞三維積層而成之NAND(Not And，與非)型快閃記憶體。
實施形態提供一種能縮小晶片面積之半導體記憶體及其製造方法。
實施形態之半導體記憶體包含複數個第1導電體、複數個第1柱及柱行。複數個第1導電體隔著絕緣體而積層。複數個第1柱各自通過複數個第1導電體，且與複數個第1導電體之交叉部分分別作為記憶胞而發揮功能。柱行包含沿著第1方向排列之複數個第2柱。複數個第2柱各自通過複數個第1導電體。柱行包含第2柱之第1行及第2柱之第2行。第2柱之第1行及第2柱之第2行沿著與第1方向交叉之第2方向排列。於第2柱之第2方向之兩側配置第1柱。第1導電體係於柱行中所包含之第2柱之第2方向之兩側連續地設置，且於第2柱之第1行與第2柱之第2行之間沿第2方向連續地設置。
以下，參照圖式對實施形態進行說明。實施形態例示了用以將發明之技術思想具體化之裝置及方法。圖式係模式性或概念性者，各圖式之尺寸及比例等未必與現實相同。又，並非藉由構成要素之形狀、構造、配置等對本發明之技術思想進行特定。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同之符號。 [1]第1實施形態
以下，對第1實施形態之半導體記憶體1進行說明。 [1-1]半導體記憶體1之構成 [1-1-1]半導體記憶體1之整體構成
半導體記憶體1係由外部之記憶體控制器2控制，且能非揮發性地記憶資料之NAND型快閃記憶體。圖1表示第1實施形態之半導體記憶體1之構成例。
如圖1所示，半導體記憶體1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、序列發生器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶胞陣列10包含複數個塊BLK0〜BLKn(n為1以上之整數)，於記憶胞陣列10，設置有多條源極線、多條位元線及多條字元線。
塊BLK係非揮發性記憶胞之集合，例如作為資料之抹除單位使用。複數個塊BLK分別與多條源極線相關聯。各記憶胞與1條位元線及1條字元線相關聯。關於記憶胞陣列10之詳細構成，將於下文加以敍述。
指令暫存器11保持半導體記憶體1自記憶體控制器2所接收到之指令CMD。指令CMD例如包含使序列發生器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保持半導體記憶體1自記憶體控制器2所接收到之位址資訊ADD。位址資訊ADD例如包含塊位址BA、頁位址PA及行位址CA。
塊位址BA用以選擇包含例如成為各種動作對象之記憶胞之塊BLK。頁位址PA用以選擇與例如成為各種動作對象之記憶胞相關聯之字元線。行位址CA用以選擇例如成為各種動作對象之位元線。
序列發生器13基於指令暫存器11中所保持之指令CMD，控制半導體記憶體1整體之動作。例如，序列發生器13控制驅動器模組14、列解碼器模組15及感測放大器模組16。又，序列發生器13執行記憶胞陣列10中所記憶之資料DAT之讀出動作、自記憶體控制器2所接收到之資料DAT之寫入動作、記憶胞陣列10中所記憶之資料之抹除動作等。
驅動器模組14基於序列發生器13之控制，產生讀出動作、寫入動作、抹除動作等中所使用之電壓。例如，驅動器模組14產生分別與選擇之字元線、非選擇之字元線、選擇之源極線及非選擇之源極線對應之電壓。然後，驅動器模組14基於位址暫存器12中所保持之頁位址PA、及序列發生器13之控制，將產生之電壓施加至對應之信號線。
列解碼器模組15基於位址暫存器12中所保持之塊位址BA，選擇1個塊BLK。然後，列解碼器模組15將藉由驅動器模組14施加至各種信號線之電壓中施加至對應之信號線之電壓，例如分別傳輸至選擇之塊BLK中所設置之源極線(選擇之源極線)、非選擇之塊BLK中所設置之源極線(非選擇之源極線)。如此，於半導體記憶體1中，便會使用源極線選擇塊BLK。
感測放大器模組16根據半導體記憶體1自記憶體控制器2所接收到之寫入資料DAT，對各位元線施加所希望之電壓。又，感測放大器模組16基於位元線之電壓，判定記憶胞中所記憶之資料，並將經判定得出之讀出資料DAT發送至記憶體控制器2。
半導體記憶體1與記憶體控制器2之間之通信例如支持NAND介面規格。例如，於半導體記憶體1與記憶體控制器2之間之通信中，使用指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、待命/忙碌信號RBn及輸入輸出信號I/O。
指令閂鎖賦能信號CLE係表示如下內容之信號：半導體記憶體1所接收到之輸入輸出信號I/O為指令CMD。位址閂鎖賦能信號ALE係表示如下內容之信號：半導體記憶體1所接收到之信號I/O為位址資訊ADD。寫入賦能信號WEn係命令半導體記憶體1執行輸入輸出信號I/O之輸入之信號。讀出賦能信號REn係命令半導體記憶體1執行輸入輸出信號I/O之輸出之信號。
待命/忙碌信號RBn係通知記憶體控制器2如下情況之信號：半導體記憶體1究竟是能受理來自記憶體控制器2之命令之待命狀態，還是不能受理命令之忙碌狀態。輸入輸出信號I/O例如為8位元之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
亦可將以上所說明之半導體記憶體1與記憶體控制器2組合，藉此構成1個半導體裝置。作為此種半導體裝置，例如可列舉SDTM 卡等記憶卡、或SSD(solid state drive，固態驅動器)等。 [1-1-2]記憶胞陣列10之構成 (關於記憶胞陣列10之電路構成)
圖2表示第1實施形態之記憶胞陣列10之電路構成之一例，自記憶胞陣列10所包含之複數個塊BLK當中抽出1個塊BLK加以表示。
再者，以下之說明中，設定於記憶胞陣列10分別設置有m條位元線BL0〜BLm(m為1以上之整數)及n條源極線SL0〜SLn。
如圖2所示，塊BLK例如包含2個串單元SU0及SU1。各串單元SU包含複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0〜MT7、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷累積層，非揮發性地記憶資料。於各NAND串NS中，記憶胞電晶體MT0〜MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
於塊BLK0中，串單元SU0內之複數個記憶胞電晶體MT0〜MT7各自之控制閘極分別共通連接於字元線WL0〜WL7。同樣地，於塊BLK0中，串單元SU1內之複數個記憶胞電晶體MT0〜MT7各自之控制閘極分別共通連接於字元線WL0〜WL7。
如此，於塊BLK0中，串單元SU0與SU1間共享字元線WL0〜WL7。進而，於第1實施形態中，塊BLK0〜BLKn間共享字元線WL0〜WL7各者。
選擇電晶體ST1及ST2各者例如於讀出動作或寫入動作等中，用以選擇串單元SU。各串單元SU中所包含之NAND串NS內之複數個選擇電晶體ST1之汲極分別連接於不同之位元線BL。
於第1實施形態中，各串單元SU所包含之NAND串NS之個數設計得較位元線BL之條數少。因此，著眼於1個串單元SU之情形時，不與該串單元SU內之複數個選擇電晶體ST1連接之位元線BL包含於m條位元線BL中。於各串單元SU中，不與該串單元SU內之複數個選擇電晶體ST1連接之位元線BL亦可於每個串單元SU中各不相同。
例如，若著眼於圖2所示之塊BLK0，則於位元線BL0連接有串單元SU0及SU1內之選擇電晶體ST1，於位元線BL(m－1)連接有串單元SU0內之選擇電晶體ST1，於位元線BLm連接有串單元SU1內之選擇電晶體ST1。
如此，與塊BLK0內之2個選擇電晶體ST1連接之位元線BL、及與塊BLK0內之1個選擇電晶體ST1連接之位元線BL包含於m條位元線BL中。即，m條位元線BL中包含連接之選擇電晶體ST1(即，NAND串NS)之個數不同之位元線。
再者，於各串單元SU中，不與該串單元SU內之複數個選擇電晶體ST1連接之位元線BL亦可於每個塊BLK中各不相同。又，根據記憶胞陣列10之設計，亦可使m條位元線BL中包含不與選擇電晶體ST1連接之虛設之位元線。
塊BLK0中，於串單元SU0內之複數個選擇電晶體ST1之閘極，共通連接有選擇閘極線SGD0，於串單元SU1內之複數個選擇電晶體ST1之閘極，共通連接有選擇閘極線SGD1。對每個塊BLK均設置有選擇閘極線SGD0及SGD1。
塊BLK0中，於串單元SU0內之複數個選擇電晶體ST2之閘極、及串單元SU1內之複數個選擇電晶體ST2之閘極，共通連接有選擇閘極線SGS。塊BLK0〜BLKn間共享選擇閘極線SGS。
塊BLK0中，於串單元SU0內之複數個選擇電晶體ST2之源極、及串單元SU1內之複數個選擇電晶體ST2之源極，共通連接有源極線SL0。對每個塊BLK均設置有源極線SL。具體而言，源極線SL1〜SLn分別共通連接於塊BLK1〜BLKn中所包含之複數個選擇電晶體ST2之源極。
於以上所說明之1個串單元SU內，與共通之字元線WL連接之複數個記憶胞電晶體MT之集合例如被稱為晶胞單元CU。
例如，於記憶胞電晶體MT各自記憶1位元資料之情形時，1個晶胞單元CU能記憶1頁資料。於記憶胞電晶體MT各自記憶2位元資料之情形時，1個晶胞單元CU能記憶2頁資料。
按照上文所述，「 1頁資料」係利用資料之總量加以定義，該資料之總量係指，於1個晶胞單元CU中所包含之記憶胞電晶體MT各自記憶1位元資料之情形時，該晶胞單元CU所記憶之資料之總量。 (關於記憶胞電晶體MT之閾值分佈及資料之分配)
圖3表示1個晶胞單元CU記憶2頁資料之情形即記憶胞電晶體MT各自記憶2位元資料之情形時的記憶胞電晶體MT之閾值分佈、資料之分配、讀出電壓及驗證電壓各者之一例。圖3所示之曲線圖之縱軸對應於記憶胞電晶體MT之數量，橫軸對應於記憶胞電晶體MT之閾值電壓Vth。
如圖3所示，於記憶胞電晶體MT各自記憶2位元資料之情形時，記憶胞電晶體MT之閾值分佈被分成4類。該等閾值分佈按照閾值電壓由低至高之順序，例如依序被稱為“ER”位準、“A”位準、“B”位準、“C”位準。而且，該等閾值分佈例如各自被分配以下所示之2位元資料。 “ER”位準：“11(上階位元/下階位元)”資料 “A”位準：“01”資料 “B”位準：“00”資料 “C”位準：“10”資料
於相鄰之閾值分佈之間，分別設定讀出動作中所使用之讀出電壓。具體而言，於“ER”位準與“A”位準間設定讀出電壓AR，於“A”位準與“B”位準間設定讀出電壓BR，於“B”位準與“C”位準間設定讀出電壓CR。
更具體而言，讀出電壓AR設定於“ER”位準中最大之閾值電壓與“A”位準中最小之閾值電壓之間。若對記憶胞電晶體MT之閘極施加讀出電壓AR，則於閾值電壓分佈於“ER”位準之情形時，記憶胞電晶體MT成為接通狀態，於閾值電壓分佈於“A”位準以上之情形時，記憶胞電晶體MT成為斷開狀態。
讀出電壓BR設定於“A”位準中最大之閾值電壓與“B”位準中最小之閾值電壓之間。若對記憶胞電晶體MT之閘極施加讀出電壓BR，則於閾值電壓分佈於“A”位準以下之情形時，記憶胞電晶體MT成為接通狀態，於閾值電壓分佈於“B”位準以上之情形時，記憶胞電晶體MT成為斷開狀態。
讀出電壓CR設定於“B”位準中最大之閾值電壓與“C”位準中最小之閾值電壓之間。若對記憶胞電晶體MT之閘極施加讀出電壓CR，則於閾值電壓分佈於“B”位準以下之情形時，儲單元電晶體MT成為接通狀態，於閾值電壓分佈於“C”位準之情形時，儲單元電晶體MT成為斷開狀態。
對於較最高之閾值分佈高之電壓，設定讀出通過電壓VREAD。具體而言，讀出通過電壓VREAD設定於較“C”位準中最大之閾值電壓高之電壓內。若對記憶胞電晶體MT之閘極施加讀出通過電壓VREAD，則無論所記憶之資料如何，均會成為接通狀態。
又，於相鄰之閾值分佈之間，分別設定寫入動作中所使用之驗證電壓。具體而言，與“A”位準、“B”位準及“C”位準對應地，分別設定驗證電壓AV、BV及CV。
具體而言，驗證電壓AV設定於“ER”位準中最大之閾值電壓與“A”位準中最小之閾值電壓之間且“A”位準附近。驗證電壓BV設定於“A”位準中最大之閾值電壓與“B”位準中最小之閾值電壓之間且“B”位準附近。驗證電壓CV設定於“B”位準中最大之閾值電壓與“C”位準中最小之閾值電壓之間且“C”位準附近。即，例如驗證電壓AV、BV及CV分別設定於較讀出電壓AR、BR及CR高之電壓內。
於寫入動作中，若半導體記憶體1檢測到記憶某資料之記憶胞電晶體MT之閾值電壓超過與該資料對應之驗證電壓，則結束該記憶胞電晶體MT之程式化。
於應用以上所說明之資料之分配之情形時，由下階位元構成之1頁資料(下階頁資料)係藉由使用讀出電壓BR之讀出結果而確定。由上階位元構成之1頁資料(上階頁資料)係藉由使用讀出電壓AR及CR各者之讀出結果而確定。
如此，於圖3所示之資料之分配中，下階頁資料及上階頁資料係分別藉由1次及2次讀出而確定，因此例如將該資料之分配稱為“1-2代碼”。於第1實施形態中，以對記憶胞電晶體MT之資料之分配應用“1-2代碼”之情形為例進行說明。 (關於記憶胞陣列10之平面佈局)
圖4〜圖7分別表示記憶胞陣列10之平面佈局之一例，自記憶胞陣列10所包含之複數個塊BLK當中抽出2個塊BLK0及BLK1加以表示。圖4〜圖7分別對應於源極線SL、選擇閘極線SGS、1條字元線WL及選擇閘極線SGD之平面佈局。
再者，於以下之說明所參照之圖式中，X軸對應於源極線SL之延伸方向，Y軸對應於位元線BL之延伸方向，Z軸對應於相對供形成半導體記憶體1之半導體基板20之表面而言之鉛直方向。
又，於以下之說明所參照之俯視圖中，為了使圖簡明易懂，對各構成要素適當添加了影線。俯視圖中所添加之影線未必與被添加影線之構成要素之素材或特性有關。
如圖4〜圖7所示，形成有記憶胞陣列10之區域例如被分成記憶區域MR、以及引出區域HU0、HU1及HU2。記憶區域MR為實質上保持資料之區域。引出區域HU0、HU1及HU2各自為形成自記憶區域MR引出之配線之接點之區域。
記憶區域MR、以及引出區域HU0、HU1及HU2例如各自沿著Y方向延伸，且沿著X方向按照引出區域HU0、HU1、HU2、記憶區域MR之順序依序配置。但並不限定於此，記憶區域MR、以及引出區域HU0、HU1及HU2各者亦可按照其他形狀及配置而設計。
例如，可按照2個引出區域HU1夾著記憶區域MR及引出區域HU2之方式配置，亦可按照環狀之引出區域HU1包圍記憶區域MR及引出區域HU2之方式配置。又，引出區域HU1未必配置於引出區域HU0與HU2間，只要至少設置於與記憶胞陣列10之記憶區域MR及引出區域HU2對應之構造體之周圍即可。
記憶胞陣列10包含導電體30〜33。導電體30〜33分別作為源極線SL、選擇閘極線SGS、字元線WL及選擇閘極線SGD而發揮功能。導電體30〜33之個數分別對應於源極線SL、選擇閘極線SGS、字元線WL及選擇閘極線SGD各自之條數。
如圖4所示，作為源極線SL而發揮功能之複數個導電體30各自沿著X方向延伸。又，複數個導電體30沿著Y方向排列。設置有各導電體30之區域包含於記憶區域MR及引出區域HU0中。
換言之，分別沿著X方向延伸之複數個導電體30於記憶區域MR中沿著Y方向排列。而且，記憶區域MR內之複數個導電體30各自之端部引出至引出區域HU0。
於相鄰之導電體30間，設置有埋入了絕緣體之狹縫SLE，使得相鄰之導電體30間絕緣。被狹縫SLE隔開之導電體30之區域分別對應於1個塊BLK。
例如，分別作為源極線SL0及SL1而發揮功能之導電體30間藉由狹縫SLE而絕緣。而且，設置有源極線SL0及SL1之區域分別對應於塊BLK0及BLK1。
如圖5所示，作為選擇閘極線SGS而發揮功能之導電體31沿著XY平面擴展。設置有導電體31之區域包含於記憶區域MR及引出區域HU1中，導電體31與分別對應於塊BLK0〜BLKn之複數個導電體30重疊。
換言之，沿著XY平面擴展之導電體31於整個記憶區域MR中一體地設置。記憶區域MR內之導電體31之端部引出至引出區域HU1。導電體31例如不包含於引出區域HU0中，複數個導電體30各自具有不與導電體31重疊之區域。
如圖6所示，作為1條字元線WL而發揮功能之導電體32沿著XY平面擴展。設置有導電體32之區域包含於記憶區域MR及引出區域HU1中，且包含於設置有導電體31之區域中。
換言之，於記憶區域MR中，導電體32與導電體31重疊。記憶區域MR內之導電體32之端部引出至引出區域HU1。引出區域HU1內之導電體32例如設置得較導電體31小，導電體31具有不與導電體32重疊之區域。
如圖7所示，作為選擇閘極線SGD而發揮功能之複數個導電體33各自沿著X方向延伸。又，複數個導電體33沿著Y方向排列，相對於1個導電體30，例如重疊有2個導電體33。設置有各導電體33之區域包含於記憶區域MR及引出區域HU2中。
換言之，分別沿著X方向延伸之複數個導電體33於記憶區域MR中沿著Y方向排列而設。相對於1個導電體30，重疊有與1個塊BLK中所包含之串單元SU之個數相同之個數之導電體33。而且，記憶區域MR內之複數個導電體33各自之端部引出至引出區域HU2。
於相鄰之導電體33間，設置有埋入了絕緣體之狹縫SHE，使得相鄰之導電體33間絕緣。導電體33被狹縫SHE隔開所成之區域分別對應於1個串單元SU。
例如，於塊BLK0及BLK1各者中，分別作為選擇閘極線SGD0及SGD1而發揮功能之導電體33間藉由狹縫SHE而絕緣。設置有選擇閘極線SGD0及SGD1之區域分別對應於串單元SU0及SU1。
又，與塊BLK0之串單元SU1對應之導電體33及與塊BLK1之串單元SU0對應之導電體33之間亦同樣地，藉由狹縫SHE而絕緣。
圖8表示記憶區域MR中之記憶胞陣列10之平面佈局之一例。再者，於以下之說明中，將會使用座標系統，該座標系統使用了沿著所參照之平面佈局圖之X方向排列之編號(X座標)、及沿著Y方向排列之編號(Y座標)。
如圖8所示，於記憶區域MR中，記憶胞陣列10包含複數個記憶柱MP及複數個替換柱RP。
複數個記憶柱MP例如各自作為1個NAND串NS而發揮功能。複數個記憶柱MP例如呈格子狀配置。具體而言，例如，複數個記憶柱MP分別配置於X座標為奇數且Y座標為奇數之位置、及X座標為偶數且Y座標為偶數之位置。再者，記憶柱MP之配置只要至少與特定之座標重疊即可。
例如，Y座標為“1”〜“4”之記憶柱MP對應於塊BLK0之串單元SU0。Y座標為“5”〜“8”之記憶柱MP對應於塊BLK0之串單元SU1。Y座標為“9”〜“12”之記憶柱MP對應於塊BLK1之串單元SU0。Y座標為“13”〜“16”之記憶柱MP對應於塊BLK1之串單元SU1。
此種情形時，於分別與相鄰之串單元SU間之區域對應之Y座標“4”與“5”之間之區域、Y座標“8”與“9”之間之區域、及Y座標“12”與“13”之間之區域，分別配置有狹縫SHE。又，於與相鄰之塊BLK間之區域對應之Y座標“8”與“9”之間之區域，進而亦配置有狹縫SLE。
但並不限定於此，狹縫SLE及SHE各自之配置可基於每個串單元SU各自之記憶柱MP之配置、及1個塊BLK所包含之串單元SU之個數，適當加以變更。
再者，中間配置有狹縫SHE之相鄰之Y座標間(例如，Y座標“4”與“5”間)之間隔例如設計得較中間未配置狹縫SHE之相鄰之Y座標間(例如，Y座標“2”與“3”間)之間隔寬。
本說明書中，例示了於XY俯視下狹縫SLE與狹縫SHE分別完全重疊之情形，但並不限定於此。例如，狹縫SLE之寬度亦可與狹縫SHE不同，狹縫SLE及SHE亦可具有互不重疊之部分。
各替換柱RP包含柱狀之絕緣體。替換柱RP設置於下述替換孔RH內。於下述半導體記憶體1之製造方法中，替換孔RH用於形成導電體30及32時。
複數個替換柱RP例如呈格子狀配置。替換柱RP於各塊BLK中至少配置1個。又，各替換柱RP配置於複數個記憶柱MP中相鄰之2個記憶柱MP間。
於供配置替換柱RP之區域上重疊有供配置記憶柱MP之區域之情形時，該記憶柱MP之配置會被省略，而使替換柱RP之配置優先。於圖8中，如此被省略之記憶柱MP係用虛線之圓加以表示。
替換柱RP之直徑大於記憶柱MP之直徑。再者，於本說明書中，柱之直徑例如係與通過設置於相同層之導電體的部分之柱之直徑進行比較。具體而言，例如替換柱RP通過作為字元線WL7而發揮功能之導電體32的部分之替換柱RP之直徑大於記憶柱MP通過作為字元線WL7而發揮功能之導電體32的部分之記憶柱MP之直徑。
複數個替換柱RP於X方向及Y方向上配置之間隔分別較複數個記憶柱MP於X方向及Y方向上配置之間隔寬。
例如，複數個替換柱RP分別配置於X座標為“4×i＋3”(i為0以上之整數)且Y座標為“8×j＋4”(j為0以上之整數)之位置、及X座標為“4×i＋1”且Y座標為“8×j＋8”之位置。再者，替換柱RP之配置只要至少與特定之座標重疊即可。
此種情形時，於X方向上相鄰之替換柱RP之X座標間(例如，X座標“4”〜“6”)之Y座標為偶數(例如，Y座標為“2”)且沿著X方向排列之記憶柱MP之個數成為2個(圖8，X：2)。
又，於與X方向及Y方向分別交叉之方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“7”)之X座標為奇數(例如，X座標為“3”)且沿著Y方向排列之記憶柱MP之個數成為2個(圖8，Y：2)。
換言之，於Y方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“11”)之X座標為奇數(例如，X座標為“3”)且沿著Y方向排列之記憶柱MP之個數成為4個。
按照上文所述，於第1實施形態之半導體記憶體1所具備之記憶胞陣列10，設置有通過複數個導電體32之複數個替換柱RP。於替換柱RP之Y方向之兩側，配置有記憶柱MP。
沿著X方向排列之複數個替換柱RP之行(以下，稱為柱行)包含沿著Y方向排列之第1行及第2行。例如，第1行對應於與Y座標為“4”對應之複數個替換柱RP，第2行對應於與Y座標為“12”對應之複數個替換柱RP。
導電體31連續地設置於柱行中所包含之替換柱RP之Y方向之兩側，且沿著Y方向連續地設置於替換柱RP之第1行與替換柱RP之第2行之間。
同樣地，導電體32連續地設置於柱行中所包含之替換柱RP之Y方向之兩側，且沿著Y方向連續地設置於替換柱RP之第1行與替換柱RP之第2行之間。
即，替換柱RP所通過之導電體31及32各自於形成有該導電體31及32之層中，連續地形成在於Y方向上相鄰之複數個塊BLK間。
再換言之，與沿著X方向排列之替換柱RP於Y方向之一側相接之導電體31係與於Y方向之另一側相接之導電體31連續而設，與沿著Y方向排列之替換柱RP於X方向之一側相接之導電體31係與於X方向之另一側相接之導電體31連續而設。
同樣地，與沿著X方向排列之替換柱RP於Y方向之一側相接之導電體32係與於Y方向之另一側相接之導電體32連續設置，與沿著Y方向排列之替換柱RP於X方向之一側相接之導電體32係與於X方向之另一側相接之導電體32連續設置。如此，導電體31及32各者連續地設置在於X方向相鄰之替換柱RP間、及於Y方向相鄰之替換柱RP間各者。
圖9表示記憶區域MR中之記憶胞陣列10之更詳細之平面佈局的一例，自記憶胞陣列10所包含之複數個塊BLK之中抽出1個塊BLK0加以表示。
如圖9所示，與已使用圖8進行說明之記憶柱MP及替換柱RP之配置對應地，於記憶胞陣列10配置有複數個導電體34及複數個接點VC。
複數個導電體34各者於Y方向延伸，且複數個導電體34於X方向排列。複數個導電體34各者係作為位元線BL而發揮功能。導電體34之個數對應於位元線BL之條數。複數個接點VC分別設置於各導電體34與對應於該導電體34之複數個記憶柱MP之間。
具體而言，例如，相對於各記憶柱MP，重疊有2個導電體34。而且，各記憶柱MP經由柱狀之接點VC，與重疊之複數個導電體34中之1個導電體34電性連接。
位元線BL與記憶柱MP之連接關係例如為對每條位元線BL8均重複相同之連接關係。於圖9中，將與該8條1組之位元線BL對應之8個導電體34分別表示為導電體34A、34B、34C、34D、34E、34F、34G及34H。
例如，於塊BLK0中，導電體34A及34E各者係連接於串單元SU0內之1個記憶柱MP、及串單元SU1內之1個記憶柱MP。
導電體34B、34C及34G各者係連接於串單元SU0內之1個記憶柱MP。導電體34D、34F及34H各者係連接於串單元SU1內之1個記憶柱MP。
如此，於第1實施形態之半導體記憶體1中，存在連接於各位元線BL之記憶柱MP之個數不同之情形。 (關於記憶胞陣列10之截面構造)
圖10係沿著圖8之X-X線之剖視圖，表示記憶區域MR中之記憶胞陣列10之截面構造之一例。再者，於以下之說明所參照之剖視圖中，為了使圖簡明易懂，適當省略了層間絕緣膜、配線、接點等構成要素。
又，於以下之說明中，所謂「上表面」，於對象構成要素中，表示與半導體基板20之表面平行且遠離半導體基板20一側之面，所謂「下表面」，於對象構成要素中，表示與半導體基板20之表面平行且靠近半導體基板20一側之面。
如圖10所示，於記憶區域MR中，記憶胞陣列10例如包含導電體30A及30B、導電體31、複數個導電體32、複數個導電體33、導電體34、保護膜35、複數個記憶柱MP及複數個接點VC。
於半導體基板20之上方，隔著層間絕緣膜積層有導電體30A及30B。於半導體基板20與導電體30A之間之區域，例如設置有與列解碼器模組15及感測放大器模組16等相關之電路(未圖示)。
導電體30A及30B具有自導電體30B之上表面至導電體30A之下表面被狹縫SLE分斷之部分。經分斷所得之各區域中之導電體30A與30B之組合作為已利用圖4進行過說明之1個導電體30而發揮功能。
具體而言，於圖10所示之區域中，以狹縫SLE為界，表示出了作為源極線SL0而發揮功能之導電體30A及30B、以及作為源極線SL1而發揮功能之導電體30A及30B。作為導電體30A，例如使用摻雜有磷之多晶矽，作為導電體30B，使用多晶矽。
於導電體30B上，隔著層間絕緣膜積層有作為選擇閘極線SGS而發揮功能之導電體31。作為導電體31，例如使用摻雜有磷之多晶矽。
於導電體31上，各者之間隔著層間絕緣膜積層有分別作為字元線WL0〜WL7而發揮功能之複數個導電體32。作為導電體32，例如使用鎢。
於最上層之導電體32上，隔著層間絕緣膜積層有保護膜35。作為保護膜35，例如，使用氧化矽SiO2 等絕緣體。
於保護膜35上，積層有作為選擇閘極線SGD而發揮功能之導電體33。導電體33具有自導電體33之上表面至導電體33之下表面或保護膜35內被狹縫SHE分斷之部分。經分斷所得之各區域中之導電體33作為已利用圖7進行過說明之1個導電體33而發揮功能。
具體而言，於圖10所示之區域中，以狹縫SHE為界，表示出了分別作為塊BLK0之選擇閘極線SGD0及SGD1而發揮功能之2個導電體33、以及作為塊BLK1之選擇閘極線SGD0而發揮功能之導電體33。
於利用以上所說明之導電體30〜33形成之構造體，設置有記憶柱MP及替換柱RP。
首先，對記憶柱MP之詳細構造進行說明。
記憶柱MP包含底部柱BP及上部柱UP。
底部柱BP分別貫通(通過)導電體30B、導電體31及複數個導電體32。底部柱BP之下表面例如進入導電體30A之內部。上部柱UP分別貫通(通過)保護膜35及導電體33。包含底部柱BP與上部柱UP之邊界之層對應於包含保護膜35之下表面之層。
底部柱BP例如包含核心構件40、半導體41、積層膜42及導電體43。上部柱UP例如包含半導體50及積層膜51。
核心構件40例如形成為柱狀，該柱狀係自設置有導電體30A之層延伸至包含最上層之導電體32之上表面之層。於XY俯視下，核心構件40設置於底部柱BP之中央部。作為核心構件40，例如使用氧化矽SiO2 等絕緣體。
核心構件40之側面及下表面被導電體41覆蓋。作為導電體41，例如使用非晶矽。導電體41具有側面接觸部SC。側面接觸部SC包含於設置有導電體30B之層中。
導電體41於側面接觸部SC與導電體30B接觸，且與導電體30B電性連接。導電體41之除了側面接觸部SC以外之側面及下表面被積層膜42覆蓋。該積層膜42之詳細構造於圖11中有所表示。圖11表示與半導體基板20之表面平行之截面上的底部柱BP之詳細之截面構造之一例。
如圖11所示，積層膜42例如由隧道氧化膜44、絕緣膜45及塊絕緣膜46構成。隧道氧化膜44形成於半導體41之除了側面接觸部SC以外之側面。絕緣膜45形成於隧道氧化膜44之側面。塊絕緣膜46形成於絕緣膜45之側面。
返回至圖10，於核心構件40及半導體41之上表面，形成有導電體43，且該導電體43與半導體41電性連接。作為導電體43，例如使用非晶矽，且可與半導體41一體形成。導電體43之側面被積層膜42覆蓋。
半導體50例如形成為柱狀，該柱狀係自包含保護膜35之下表面之層延伸至包含導電體33之上表面之層。半導體50於下表面電性連接於導電體43。作為半導體50，例如使用非晶矽。
半導體50之側面被積層膜51覆蓋。積層膜51例如包含與積層膜42相同之積層構造，且構成為膜厚不同之構造。再者，於上部柱UP，亦可與底部柱BP同樣地形成核心構件40。
按照上文所述，底部柱BP與上部柱UP於Z方向上連結。
於此種記憶柱MP之構成中，底部柱BP與導電體31交叉之部分作為選擇電晶體ST2而發揮功能。底部柱BP與複數個導電體32分別交叉之部分各自作為記憶胞電晶體MT0〜MT7而發揮功能。上部柱UP與導電體33交叉之部分作為選擇電晶體ST1而發揮功能。
即，絕緣膜45作為記憶胞電晶體MT之電荷累積層而發揮功能。半導體41作為記憶胞電晶體MT及選擇電晶體ST2之通道而發揮功能，半導體50作為選擇電晶體ST1之通道而發揮功能。
其次，對替換柱RP之詳細構造進行說明。
替換柱RP分別貫通導電體31、複數個導電體32及保護膜35。例如，替換柱RP之上表面與導電體33接觸，替換柱RP之下表面進入導電體30A之內部。
換言之，替換柱RP之底面包含於設置有導電體30A之層中。再換言之，替換柱RP之底面被限定為不貫通作為源極線SL而發揮功能之導電體30A。
替換柱RP例如包含絕緣體60、絕緣膜61及62、以及導電體30B之一部分。
絕緣體60例如形成為柱狀，該柱狀係自設置有導電體31之層延伸至保護膜35之上表面。絕緣膜61於形成有導電體31之層中，形成為圓筒狀。絕緣膜61之詳細構造於圖12中有所表示。圖12表示與半導體基板20之表面平行之截面上的替換柱RP之詳細之截面構造之一例。
如圖12所示，絕緣膜61例如形成於絕緣體60與導電體31之間。換言之，於形成有導電體31之層中，例如絕緣膜61之內壁與絕緣體60接觸，絕緣膜61之外壁與導電體31接觸。
返回至圖10，導電體30B之一部分與絕緣體60之下表面接觸。於導電體30B與絕緣體60之接觸部CP中，導電體30B例如形成為柱狀。
即，替換柱RP之區域中所包含之導電體30B之一部分存在具有柱狀部之情形，該柱狀部係自形成有記憶柱MP之區域中之導電體30B之上表面突出。再者，接觸部CP亦存在進入形成有導電體31之層內之情形，但即便於此種情形時，導電體30B與導電體31之間亦藉由絕緣膜61而絕緣。
絕緣膜62於替換柱RP之區域且形成有導電體30A之層中，形成於導電體30A與導電體30B之間。即，絕緣膜62形成於替換柱RP之底部。於替換柱RP之區域且形成有導電體30A之層中，亦可進入有自導電體30B之下表面突出之柱狀部(凸部)。
其次，對較導電體33靠上層之構造進行說明。於較記憶柱MP之上表面靠上層，隔著層間絕緣膜設置有導電體34。
導電體34於每個串單元SU中，分別與對應之1個記憶柱MP電性連接。具體而言，例如，於與對應於源極線SL0之導電體30電性連接之複數個記憶柱MP中之1個記憶柱MP內之半導體50上，形成有接點VC，且於該接點VC上形成有導電體34。同樣地，於與對應於源極線SL1之導電體30電性連接之複數個記憶柱MP中之1個記憶柱MP內之半導體50上，形成有接點VC，且於該接點VC上形成有導電體34。
圖13表示引出區域HU中之記憶胞陣列10之截面構造之一例。再者，於圖13中，為了使記憶胞陣列10之層構造容易理解，亦表示出了上述記憶區域MR中之記憶柱MP之構造。
如圖13所示，於引出區域HU0、HU1及HU2中，記憶胞陣列10例如包含導電體30〜33各自之端部、保護膜35之端部、導電體36、導電體37、複數個導電體38、導電體39及複數個接點CC。
於引出區域HU0、HU1及HU2中，導電體30〜33各自之端部例如設置成階梯狀。但並不限定於此，只要於引出區域HU0、HU1及HU2中，導電體30〜32各自之端部具有至少不與設置於上層之導電體31〜33重疊之部分即可。
引出區域HU0中，於導電體30B之端部上形成有柱狀之接點CC，且於該接點CC上形成有導電體36。
引出區域HU1中，於導電體31之端部上形成有柱狀之接點CC，且於該接點CC上形成有導電體37。於導電體32各自之端部上，分別形成有柱狀之接點CC，且於形成於導電體32上之接點CC上，分別形成有導電體38。
引出區域HU2中，於導電體33之端部上形成有柱狀之接點CC，且於該接點CC上形成有導電體39。
以上所說明之導電體36〜39各自於未圖示之區域中與列解碼器模組15電性連接。分別供形成導電體36〜39之層可相同，亦可不同。又，分別供形成導電體36〜39之層可與供形成導電體34之層相同，亦可與之不同。
於以上所說明之記憶胞陣列10之構造中，可對選擇閘極線SGS分配設置於多層之複數個導電體31，亦可對設置於多層之導電體31使用不同之材料。導電體32之個數係基於字元線WL之條數而設計。
底部柱BP亦可為複數個柱於Z方向上連結而形成之構造。記憶柱MP與導電體34間可經由2個以上接點VC電性連接，亦可經由其他配線電性連接。導電體30〜33各自之端部與對應之導電體36〜39之間可經由2個以上接點CC電性連接，亦可經由其他配線電性連接。
再者，於本說明書中，例示了替換柱RP通過(貫通)導電體31及32之構造，但替換柱RP亦可通過(貫通)導電體33。此種情形時，於半導體記憶體之製造步驟中，替換孔RH用於形成導電體30、32及33時。即，於此種情形時，導電體33係藉由與導電體32相同之製造步驟而形成。 [1-1-3]驅動器模組14之構成
圖14表示驅動器模組14之電路構成之一例。再者，於圖14中，亦表示出了與驅動器模組14相關之記憶胞陣列10及列解碼器模組15之構成例。
如圖14所示，驅動器模組14包含電壓產生電路VG、源極線驅動器DR0、SGD驅動器DR1、SGS驅動器DR2及字元線驅動器DR3。
電壓產生電路VG基於序列發生器13之控制，例如產生分別對選擇及非選擇之源極線SL、與選擇之塊BLK對應之選擇閘極線SGD0及SGD1、與非選擇之塊BLK對應之選擇閘極線SGD、選擇閘極線SGS、選擇及非選擇之字元線WL施加之電壓。
然後，電壓產生電路VG將產生之多種電壓中對應之電壓分別傳輸至源極線驅動器DR0、SGD驅動器DR1、SGS驅動器DR2及字元線驅動器DR3。
源極線驅動器DR0基於序列發生器13之控制、及自電壓產生電路VG傳輸之電壓，將與選擇之源極線SL對應之電壓施加至信號線SLDsel，將與非選擇之源極線SL對應之電壓施加至信號線SLDusel。
SGD驅動器DR1基於序列發生器13之控制、及自電壓產生電路VG傳輸之電壓，將與選擇之塊BLK之選擇閘極線SGD0及SGD1對應之電壓分別施加至信號線SGDD0及SGDD1，將與非選擇之塊BLK之選擇閘極線SGD對應之電壓施加至信號線SGDDusel。
具體而言，SGD驅動器DR1例如包含電晶體T0〜T3。
對電晶體T0之一端，施加與選擇之塊BLK之選擇閘極線SGD0對應之電壓，電晶體T0之另一端連接於信號線SGDD0，向電晶體T0之閘極輸入控制信號S0。
對電晶體T1之一端，施加與選擇之塊BLK之選擇閘極線SGD1對應之電壓，電晶體T1之另一端連接於信號線SGDD1，向電晶體T1之閘極輸入控制信號S1。
對電晶體T2之一端，施加與非選擇之塊BLK之選擇閘極線SGD對應之電壓，電晶體T2之另一端連接於信號線SGDDusel，向電晶體T2之閘極輸入控制信號S2。
以上所說明之控制信號S0〜S2例如分別藉由序列發生器13而產生。例如，於控制信號S2為“H”位準之電壓之情形時，電晶體T2成為接通狀態，電壓產生電路VG所產生之電壓被施加至信號線SGDDusel。另一方面，於控制信號S2為“L”位準之電壓之情形時，電晶體T2成為斷開狀態，信號線SGDDusel成為浮動狀態。
SGS驅動器DR2基於序列發生器13之控制、及自電壓產生電路VG傳輸之電壓，對選擇閘極線SGS施加所希望之電壓。
字元線驅動器DR3基於序列發生器13之控制、自電壓產生電路VG傳輸之電壓、及頁位址PA，分別對字元線WL0〜WL7中選擇之字元線WL及非選擇之字元線施加所希望之電壓。
再者，驅動器模組14之電路構成並不限定於以上所說明之構成。例如，SGD驅動器DR1所包含之電晶體之個數可根據串單元SU之個數，適當加以變更。 [1-1-4]列解碼器模組15之構成
繼續參照圖14，對列解碼器模組15之電路構成之一例進行說明。列解碼器模組15包含列解碼器RD0〜RDn。於圖14中，表示出了列解碼器RD0〜RDn中之列解碼器RD0之詳細之電路構成。
列解碼器RD0〜RDn分別與塊BLK0〜BLKn相關聯。即，每個塊BLK分別相關聯1個列解碼器RD。各列解碼器RD包含電晶體T3〜T8及塊解碼器BD。
電晶體T3〜T8各自為n通道MOS電晶體。
電晶體T3之一端連接於信號線SLDsel，電晶體T3之另一端連接於源極線SL0。電晶體T4之一端連接於信號線SLDusel，電晶體T4之另一端連接於源極線SL0。
電晶體T5之一端連接於信號線SGDD0，電晶體T5之另一端連接於選擇閘極線SGD0。電晶體T6之一端連接於信號線SGDDusel，電晶體T6之另一端連接於選擇閘極線SGD0。
電晶體T7之一端連接於信號線SGDD1，電晶體T7之另一端連接於選擇閘極線SGD1。電晶體T8之一端連接於信號線SGDDusel，電晶體T8之另一端連接於選擇閘極線SGD1。
塊解碼器BD對塊位址BA進列解碼。然後，塊解碼器BD基於解碼結果，分別對傳輸閘極線TG及TGn施加特定電壓。
傳輸閘極線TG共通連接於電晶體T3、T5及T7各自之閘極。傳輸閘極線TGn共通連接於電晶體T4、T6及T8各自之閘極。塊解碼器BD向傳輸閘極線TGn傳輸之信號係將向傳輸閘極線TG傳輸之信號反轉所得之信號。
具體而言，於各種動作時，與選擇之塊BLK對應之塊解碼器BD對傳輸閘極線TG施加“H”位準之電壓，對傳輸閘極線TGn施加“L”位準之電壓。
其結果，於選擇之塊BLK中，電晶體T3、T5及T7成為接通狀態，電晶體T4、T6及T8成為斷開狀態。即，分別施加至信號線SLDsel、SGDD0及SGDD1之電壓對選擇之塊BLK之源極線SL、以及選擇閘極線SGD0及SGD1分別施加。
另一方面，與非選擇之塊BLK對應之塊解碼器BD對傳輸閘極線TG施加“L”位準之電壓，對傳輸閘極線TGn施加“H”位準之電壓。
其結果，於非選擇之塊BLK中，電晶體T3、T5及T7成為斷開狀態，電晶體T4、T6及T8成為接通狀態。即，施加至信號線SLDusel之電壓對非選擇之塊BLK之源極線SL施加，施加至信號線SGDDusel之電壓對非選擇之塊BLK之選擇閘極線SGD0及SGD1分別施加。
按照上文所述，列解碼器模組15能選擇執行動作之塊BLK。
再者，列解碼器模組15之電路構成並不限定於以上所說明之構成。例如，列解碼器RD所包含之電晶體之個數可根據串單元SU之個數，適當加以變更。又，電壓產生電路VG分別對選擇閘極線SGS及字元線WL0〜WL7施加之電壓亦可經過列解碼器模組15內之電路。 [1-1-5]感測放大器模組16之構成
圖15表示感測放大器模組16之電路構成之一例。
如圖15所示，感測放大器模組16例如包含感測放大器單元SAU0〜SAUm。
感測放大器單元SAU0〜SAUm分別與位元線BL0〜BLm各自相關聯。各感測放大器單元SAU例如包含感測放大器部SA、以及閂鎖電路SDL、ADL、BDL及XDL。
感測放大器部SA、以及閂鎖電路SDL、ADL、BDL及XDL係以能相互收發資料之方式連接。感測放大器部SA例如於讀出動作中，感測被讀出至對應之位元線BL之資料，並判定讀出之資料是“0”還是“1”。閂鎖電路SDL、ADL、BDL及XDL各自臨時保持讀出資料及寫入資料等。
又，閂鎖電路XDL連接於未圖示之輸入輸出電路，用於感測放大器單元SAU與半導體記憶體1之輸入輸出電路之間之資料之輸入輸出。即，閂鎖電路XDL例如作為半導體記憶體1之快取記憶體而發揮功能。例如，即便於使用閂鎖電路SDL、ADL及BDL之過程中，只要閂鎖電路XDL空閒，半導體記憶體1即可成為待命狀態。
圖16表示1個感測放大器單元SAU之詳細之電路構成之一例。
如圖16所示，感測放大器部SA例如包含電晶體T10〜T18及電容器CP。閂鎖電路SDL例如包含反相器IV0及IV1、以及電晶體T20及T21。
電晶體T10為p通道MOS電晶體，電晶體T11〜T18、T20及T21各自為n通道MOS電晶體。再者，閂鎖電路ADL、BDL及XDL之電路構成例如與閂鎖電路SDL之電路構成相同，因此省略說明。
電晶體T10之一端連接於電源線，電晶體T10之閘極連接於節點INV。對與電晶體T10之一端連接之電源線，例如施加半導體記憶體1之電源電壓即電壓VDD。
電晶體T11之一端連接於電晶體T10之另一端，電晶體T11之另一端連接於節點COM，向電晶體T11之閘極輸入控制信號BLX。
電晶體T12之一端連接於節點COM，向電晶體T12之閘極輸入控制信號BLC。電晶體T13例如為高耐壓之n通道MOS電晶體，電晶體T13之一端連接於電晶體T12之另一端，電晶體T13之另一端連接於對應之位元線BL，向電晶體T13之閘極輸入控制信號BLS。
電晶體T14之一端連接於節點COM，電晶體T14之另一端連接於節點SRC，電晶體T14之閘極連接於節點INV。對節點SRC例如施加半導體記憶體1之接地電壓即電壓VSS。
電晶體T15之一端連接於電晶體T10之另一端，電晶體T15之另一端連接於節點SEN，向電晶體T15之閘極輸入控制信號HLL。
電晶體T16之一端連接於節點SEN，電晶體T16之另一端連接於節點COM，向電晶體T16之閘極輸入控制信號XXL。
電晶體T17之一端接地，電晶體T17之閘極連接於節點SEN。
電晶體T18之一端連接於電晶體T17之另一端，電晶體T18之另一端連接於匯流排LBUS，向電晶體T18之閘極輸入控制信號STB。電容器CP之一端連接於節點SEN，向電容器CP之另一端輸入時脈CLK。
反相器IV0之輸入節點連接於節點LAT，反相器IV0之輸出節點連接於節點INV。反相器IV1之輸入節點連接於節點INV，反相器IV1之輸出節點連接於節點LAT。
電晶體T20之一端連接於節點INV，電晶體T20之另一端連接於匯流排LBUS，向電晶體T20之閘極輸入控制信號STI。
電晶體T21之一端連接於節點LAT，電晶體T21之另一端連接於匯流排LBUS，向電晶體T21之閘極輸入控制信號STL。
以上所說明之控制信號BLX、BLC、BLS、HLL、XXL及STB例如分別藉由序列發生器13而產生。感測放大器部SA判定被讀出至位元線BL之資料之時序係基於斷言控制信號STB之時序。
於以下之說明中，所謂「斷言控制信號STB」對應於序列發生器13使控制信號STB自“L”位準臨時變成“H”位準。根據感測放大器模組16之構成，亦存在「斷言控制信號STB」之動作對應於序列發生器13使控制信號STB自“H”位準臨時變成“L”位準之情形。
再者，感測放大器模組16之電路構成並不限定於以上所說明之構成。例如，感測放大器單元SAU所具備之閂鎖電路之個數可根據記憶胞電晶體MT所記憶之資料之位元數，適當加以變更。 [1-2]半導體記憶體1之製造方法
其次，利用圖17〜圖30，對自藉由狹縫SLE將源極線SL分斷之步驟至形成替換柱RP之步驟為止之製造步驟進行說明。
圖17〜圖30分別表示第1實施形態之半導體記憶體1之製造步驟之一例，表示形成於記憶區域MR之構造體之截面構造或平面佈局。以下所例示之製造步驟自圖17所示之製造中途之構造體開始。
如圖17所示，於半導體基板20上隔著層間絕緣膜形成導電體30A，於導電體30A上形成犧牲構件70。導電體30A例如為摻雜有磷之多晶矽，犧牲構件70例如為多晶矽。
再者，於半導體基板20與導電體30A之間之區域，例如設置與列解碼器模組15及感測放大器模組16等相關之電路，但於圖17〜圖30各者中，省略了該等電路之圖示。
首先，如圖18所示，形成狹縫SLE。
具體而言，例如，首先，將形成狹縫SLE之區域開口之遮罩藉由光微影等形成於犧牲構件70上。然後，以至少自犧牲構件70之上表面到達導電體30A之下表面之方式，形成藉由使用該遮罩之蝕刻所形成之狹縫，從而於每個塊BLK中均將犧牲構件70及導電體30A分斷。
於藉由該蝕刻所形成之狹縫、即犧牲構件70及導電體30A已被分斷之部分，埋入絕緣體(例如氧化矽SiO2 )。該絕緣體例如亦形成於犧牲構件70上，但形成於犧牲構件70上之絕緣體例如將藉由CMP(Chemical Mechanical Polishing，化學機械拋光)被去除。於本步驟中被分斷之導電體30A分別作為源極線SL而發揮功能。
其次，如圖19所示，於犧牲構件70及狹縫SLE上形成絕緣膜71。於絕緣膜71上形成導電體31。於導電體31上交替地積層絕緣膜72與置換構件73。於最上層之置換構件73上形成絕緣膜74。
絕緣膜71、72及74例如為氧化矽SiO2 等氧化膜。再者，絕緣膜71亦可為於利用圖18所說明之製造步驟中，將形成於犧牲構件70上之絕緣體平坦化所得之膜。
導電體31例如為摻雜有磷之多晶矽，使用與導電體30A相同之材料。該導電體31作為選擇閘極線SGS而發揮功能。
置換構件73例如為氮化矽SiN等氮化膜。形成置換構件73之層數例如對應於底部柱BP所通過之字元線WL之條數。例如，複數個置換構件73自下層起依序分別對應於字元線WL0〜WL7。
其次，形成複數個記憶體孔MH及複數個替換孔RH。
具體而言，例如，如圖20所示，首先，將形成複數個記憶體孔MH及複數個替換孔RH之區域開口之遮罩藉由光微影等形成於絕緣膜74上。
形成記憶體孔MH及替換孔RH之區域對應於形成分別利用圖8所說明之記憶柱MP及替換柱RP之區域。於XY俯視下，形成記憶柱MP及替換柱RP各者之區域較佳為不與設置有狹縫SLE之區域重疊。
然後，如圖21所示，藉由使用利用圖20所說明之遮罩之蝕刻，例如以自絕緣膜74之上表面到達設置有導電體30A之層之方式，分別形成複數個記憶體孔MH及複數個替換孔RH。記憶體孔MH及替換孔RH各自之底部亦可進入導電體30A之內部。
於本步驟中，例如使用RIE(Reactive ion etching，反應式離子蝕刻)等異方性蝕刻。於本步驟之蝕刻中，亦可將導電體31作為蝕刻終止層使用。
於此種情形時，首先，藉由導電體31之選擇比較低之條件之蝕刻，以到達導電體31之方式，形成記憶體孔MH及替換孔RH。然後，藉由能加工導電體31之條件之蝕刻，使記憶體孔MH及替換孔RH貫通導電體31，從而各自之底部到達導電體30A。
若如此地將導電體31作為蝕刻終止層使用，則記憶體孔MH及替換孔RH各自之下端之位置一致。其結果，記憶體孔MH及替換孔RH分別深深地進入導電體30A內之情況得到抑制。
其次，如圖22所示，於複數個記憶體孔MH及複數個替換孔RH各自之內部，形成底部柱BP。
具體而言，例如，將積層膜42(塊絕緣膜46、絕緣膜45及隧道氧化膜44)、半導體41及核心構件40依序形成於絕緣膜74之上表面、複數個記憶體孔MH之內壁及複數個替換孔RH之內壁各者。
然後，將形成於較絕緣膜74之上表面靠上層之積層膜42、半導體41及核心構件40去除，將分別設置於複數個記憶體孔MH之上部及複數個替換孔RH之上部之核心構件40去除。該記憶體孔MH及替換孔RH各自之上部包含於較設置於最上層之置換構件73之上表面靠上層中。
繼而，於記憶體孔MH及替換孔RH各自之內部之核心構件40已被去除之區域，形成導電體43。
如此，於本步驟中，不僅於記憶體孔MH之內部形成與底部柱BP相同之構造，而且於替換孔RH之內部亦形成與底部柱BP相同之構造。
其次，如圖23所示，於絕緣膜74之上表面與分別形成於記憶體孔MH及替換孔RH內之底部柱BP之上表面，分別形成保護膜35。於保護膜35上形成犧牲構件75(例如非晶矽)。
其次，將形成於替換孔RH內之底部柱BP之構造去除。
具體而言，例如，如圖24所示，首先，藉由光微影等，將以與複數個替換孔RH分別重疊之方式開口之遮罩形成於犧牲構件75上。
然後，藉由使用該遮罩之蝕刻，以自犧牲構件75之上表面到達犧牲構件75之下表面之方式，形成複數個孔HL。藉此，形成於替換孔RH內之下部柱BP之上表面露出。
繼而，如圖25所示，藉由經由複數個孔HL各者之濕式蝕刻，將形成於替換孔RH之內部之核心構件40、半導體41及導電體43、以及積層膜42分別去除。
其次，如圖26所示，於在替換孔RH之內部露出之導電體30A及31各自之部分，分別形成絕緣膜62及61。
具體而言，經由替換孔RH，將導電體30A及31分別選擇性地氧化。例如，藉由將摻雜有磷之多晶矽選擇性地氧化，而將導電體30A及31分別氧化。
然後，於替換孔RH內，將絕緣膜62形成於導電體30A之露出部分，將絕緣膜61形成於導電體31之露出部分。
其次，如圖27所示，將犧牲構件70、及形成有犧牲構件70之層之積層膜42分別去除。
具體而言，藉由經由替換孔RH之濕式蝕刻，將犧牲構件70去除，從而底部柱BP之側面之一部分露出。於本步驟之濕式蝕刻中，使用對積層膜42亦能蝕刻之條件。
因此，經由替換孔RH及犧牲構件70已被去除之區域，將底部柱BP之側面亦加以蝕刻(圖27，“SE”)。更具體而言，於形成有犧牲構件70之層中，將底部柱BP之積層膜42去除，從而底部柱BP之半導體41露出。
其次，如圖28所示，形成導電體30B。
具體而言，例如，藉由CVD(Chemical vapor deposition，化學氣相沈積)，使作為導電體30A而設置之多晶矽選擇性地成長。
藉此，於形成有犧牲構件70之空間、及底部柱BP之積層膜42已被去除之空間，分別形成導電體30B。再者，於本步驟中，亦可使導電體30B進入替換孔RH之內部。
其次，如圖29所示，將複數個置換構件73分別置換成導電體32。
具體而言，首先，藉由經由替換孔RH之濕式蝕刻，將複數個置換構件73去除。
然後，於複數個置換構件73各者已被去除之空間分別形成導電體32，例如藉由濕式蝕刻將形成於替換孔RH之側壁之導電體32去除。藉此，將形成之導電體32分離，被分離後之導電體32分別作為字元線WL而發揮功能。
其次，如圖30所示，於替換孔RH之內部形成絕緣體60。
具體而言，例如，藉由CVD於替換孔RH內埋入絕緣體60，並藉由回蝕將形成於保護膜35上之絕緣體60去除。藉由本步驟，利用圖10所說明之替換柱RP之構成完成。
藉由以上所說明之製造步驟，分別形成多條源極線SL、選擇閘極線SGS、多條字元線WL、複數個記憶柱MP及複數個替換柱RP。
於以上所說明之製造步驟之後，例如藉由濺鍍，形成導電體33。但並不限定於此，作為形成導電體33之方法，亦可採用其他方法。
例如，於記憶胞陣列10具有替換柱RP通過(貫通)導電體33之構造之情形時，導電體33亦可藉由與導電體32同樣地加以置換而形成。
具體而言，例如於在導電體31上交替地積層絕緣膜72與置換構件73之步驟中，形成與導電體33對應之置換構件73。但並不限定於此，形成與導電體33對應之置換構件73之步驟只要為於將置換構件73置換成導電體之步驟之前即可。
此後，在將與對應於導電體32之置換構件73去除之步驟相同之步驟中，例如將與導電體33對應之置換構件73去除，而於該置換構件73已被去除之空間形成導電體33。
再者，以上所說明之製造步驟僅為一例，亦可於各製造步驟之間插入其他處理。 [1-3]半導體記憶體1之動作
以下，依序對第1實施形態之半導體記憶體1之讀出動作、寫入動作及抹除動作各者之詳細動作進行說明。
再者，於以下之說明中，將選擇及非選擇之源極線SL分別稱為源極線SLsel及SLusel。將選擇及非選擇之選擇閘極線SGD分別稱為選擇閘極線SGDsel及SGDusel。將選擇及非選擇之字元線WL分別稱為字元線WLsel及WLusel。
又，於以下之說明中，將執行各種動作前之狀態下之各種配線之電壓假設為接地電壓VSS。藉由電壓產生電路VG及列解碼器模組15，對源極線SL及選擇閘極線SGD各者施加電壓。藉由電壓產生電路VG，對選擇閘極線SGS及字元線WL各者施加電壓。藉由感測放大器單元SAU對位元線BL施加電壓。 [1-3-1]讀出動作
圖31係表示半導體記憶體1之讀出動作之一例之時序圖，例示半導體記憶體1讀出某晶胞單元CU中所記憶之下階頁資料之情形時之動作。
如圖31所示，於讀出動作中，對位元線BL施加電壓VBL。電壓VBL之值高於接地電壓VSS。
然後，對選取之塊BLK內之選擇閘極線SGDsel施加電壓VSGD。電壓VSGD之值高於接地電壓VSS。閘極被施加電壓VSGD之選擇電晶體ST1成為接通狀態。
對選取之塊BLK內之選擇閘極線SGDusel，例如施加接地電壓VSS。閘極被施加接地電壓VSS之選擇電晶體ST1成為斷開狀態。再者，對非選擇之塊BLK內之選擇閘極線SGD1及SGD2各者，例如施加與選擇閘極線SGDusel相同之電壓(未圖示)。
對選擇閘極線SGS施加電壓VSGS。電壓VSGS之值較接地電壓VSS高。於選擇之塊BLK內，閘極被施加電壓VSGS之選擇電晶體ST2成為接通狀態。
無論是選擇之塊BLK還是非選擇之塊BLK，對源極線SL例如均施加接地電壓VSS。但並不限定於此，於讀出動作中，各源極線SL亦可接地。
對字元線WLsel例如施加讀出電壓BR。於選擇之塊BLK內，連接於字元線WLsel之記憶胞電晶體MT基於所保持之資料，成為接通狀態或斷開狀態。
對字元線WLusel施加讀出通過電壓VREAD。於選擇之塊BLK內，連接於字元線WLusel之記憶胞電晶體MT無論所保持之資料如何，均成為接通狀態。
按照上文所述，對選擇閘極線SGDsel、SGDusel及SGS、字元線WLsel及WLusel、源極線SL分別施加電壓。如此，則位元線BL之電壓例如基於在選擇之塊BLK內連接於選擇字元線WLsel之記憶胞電晶體MT之狀態而變化。
具體而言，於選擇之塊BLK內，連接於選擇字元線WLsel之記憶胞電晶體MT為接通狀態之情形時，對應之位元線BL之電壓下降(MT接通)。另一方面，連接於選擇字元線WLsel之記憶胞電晶體MT為斷開狀態之情形時，對應之位元線BL之電壓維持VBL(MT斷開)。
於位元線BL之電壓充分變化後，序列發生器13斷言控制信號STB。然後，各感測放大器單元SAU基於對應之位元線BL之電壓，判定記憶胞電晶體MT中所保持之資料。
該判定結果保持於感測放大器單元SAU內部之任一閂鎖電路中。然後，序列發生器13控制各感測放大器單元SAU，將閂鎖電路中所保持之判定結果作為下階頁之讀出資料，輸出至記憶體控制器2。
按照上文所述，半導體記憶體1能讀出下階頁資料。上階頁資料之讀出動作除了所使用之讀出電壓被變更、及追加了使用複數個讀出電壓之各個判定結果之運算處理以外，與下階頁資料之讀出動作相同，因此省略說明。
再者，於以上之說明中，關於半導體記憶體1之讀出動作，例示了各晶胞單元CU記憶2頁資料之情形，但並不限定於此。例如，即便於各晶胞單元CU記憶1頁資料或3頁以上資料之情形時，半導體記憶體1藉由適當變更讀出電壓或運算處理等，亦能執行相同之讀出動作。
又，於利用圖31所說明之讀出動作中，以對字元線WLsel施加讀出電壓後，位元線BL之電壓變化之情形為例進行了說明，但並不限定於此。例如，根據感測放大器單元SAU之電路構成，亦存在對字元線WLsel施加讀出電壓後，位元線BL之電壓不變之情形。 [1-3-2]寫入動作
圖32係表示半導體記憶體1之寫入動作之一例之時序圖，例示了半導體記憶體1向某晶胞單元CU寫入2頁資料之情形時之動作。
如圖32所示，於寫入動作中，半導體記憶體1之序列發生器13反覆執行程式化循環。各程式化循環包含程式化動作及驗證動作。
以下，首先，參照圖32所示之首次程式化循環，對程式化動作及驗證動作之詳細情況依序進行說明。
程式化動作係使記憶胞電晶體MT之閾值電壓上升之動作。
具體而言，於程式化動作中，對寫入對象之位元線BL、即與藉由程式化動作而閾值電壓得到上升之記憶胞電晶體MT連接之位元BL，施加接地電壓VSS(圖32，“寫入”)。
對寫入禁止之位元線BL、即與藉由程式化動作而閾值電壓之上升得到抑制之記憶胞電晶體MT連接之位元BL，施加電壓VINH(圖32，“寫入禁止”)。
對選擇之塊BLK內之選擇閘極線SGDsel，施加電壓VSGD。閘極被施加電壓VSGD之選擇電晶體ST1中，與寫入對象之位元線BL連接之選擇電晶體ST1成為接通狀態，與寫入禁止之位元線BL連接之選擇電晶體ST1成為斷開狀態。
對選擇之塊BLK內之選擇閘極線SGDusel，例如施加接地電壓VSS。閘極被施加接地電壓VSS之選擇電晶體ST1成為斷開狀態。再者，對非選擇之塊BLK內之選擇閘極線SGD1及SGD2，例如分別施加與選擇閘極線SGDusel相同之電壓(未圖示)。
對選擇閘極線SGS施加電壓VSS。於選擇之塊BLK及非選擇之塊BLK各者中，閘極被施加電壓VSS之選擇電晶體ST2成為斷開狀態。
無論是選擇之塊BLK還是非選擇之塊BLK，對源極線SL例如均施加電壓VCC。電壓VCC之值較接地電壓VSS高。藉由對源極線SL施加電壓VCC，會使選擇電晶體ST2之源極電壓高於閘極電壓，因此選擇電晶體ST2成為接通狀態之情況進而得到抑制。
按照上文所述，對選擇閘極線SGDsel、SGDusel及SGS、源極線SL分別施加電壓。
然後，於選擇之塊BLK內之與寫入禁止之位元線BL連接之NAND串NS中，選擇電晶體ST1及ST2分別成為斷開狀態，因此通道成為浮動狀態。同樣地，於非選擇之塊BLK內之NAND串NS中，通道成為浮動狀態。
然後，對字元線WLusel施加寫入通過電壓VPASS。於選擇之塊BLK內，與字元線WLusel及寫入對象之位元線BL分別連接之記憶胞電晶體MT成為接通狀態。藉此，於選擇之塊BLK內，與寫入對象之位元線BL連接之NAND串NS之通道電壓例如固定為接地電壓VSS。
另一方面，成為浮動狀態之NAND串NS之通道電壓隨著對字元線WLusel施加寫入通過電壓VPASS而上升。如此般使NAND串NS之通道電壓上升之動作例如被稱為自升壓技術。
繼而，對字元線WLsel施加程式化電壓VPGM。程式化電壓VPGM之值較寫入通過電壓VPASS高。若對字元線WLsel施加程式化電壓VPGM，則於與字元線WLsel及寫入對象之位元線BL分別連接之記憶胞電晶體MT中，藉由通道與控制閘極間之電壓差，電荷累積層(例如，絕緣膜45)被注入電子，從而閾值電壓上升。
另一方面，關於與字元線WLsel及寫入禁止之位元線BL分別連接之記憶胞電晶體MT、及於非選擇之塊BLK內連接於字元線WLsel之記憶胞電晶體MT各者，因浮動狀態之通道電壓與控制閘極間之電位差較小，故閾值電壓之上升得到抑制。
以上所說明之一系列動作對應於程式化動作。序列發生器13於程式化動作結束後，繼續移行至驗證動作。
驗證動作係判定記憶胞電晶體MT是否已達所希望之閾值電壓之讀出動作。
於驗證動作中，基於寫入資料，對每個感測放大器單元SAU分別決定要被驗證之寫入位準。然後，於驗證動作中，確認已達所希望之閾值電壓之記憶胞電晶體MT被判定為通過了該位準之驗證。
具體而言，於驗證動作中，對字元線WLsel例如施加驗證電壓AV。
對與未通過驗證之記憶胞電晶體MT連接之位元線BL，施加電壓VBL(圖32，“驗證對象”)。
對與通過了驗證之記憶胞電晶體MT連接之位元線BL、及與寫入禁止之記憶胞電晶體MT連接之位元線BL，例如分別施加電壓VSS(圖32，“寫入結束”)。
對選擇閘極線SGD及SGS、字元線WLusel、源極線SL分別施加之電壓與利用圖31所說明之讀出動作相同，因此省略說明。
然後，各感測放大器單元SAU基於對應之位元線BL之電壓，判定與字元線WLsel連接之記憶胞電晶體MT之閾值電壓是否超過驗證電壓AV。
被寫入“A”位準之資料之記憶胞電晶體MT於閾值電壓超過驗證電壓AV之情形時被判定為通過驗證，對應之感測放大器單元SAU於以後之程式化循環中被設定為寫入禁止。
以上所說明之一系列動作對應於驗證動作。
序列發生器13於程式化動作與驗證動作之組(程式化循環)結束後，使程式化電壓VPGM升壓，而反覆執行相同之程式化循環。程式化電壓VPGM之升壓幅度DVPGM可設定為任意值。
於驗證動作中執行之驗證之位準可適當加以變更。例如，序列發生器13隨著反覆實施程式化循環，而變更所使用之驗證電壓之種類及數值。
於圖32所示之一例中，序列發生器13於第1次及第2次程式化循環之驗證動作中，執行“A”位準之驗證，於第3次程式化循環之驗證動作中，繼續執行“A”位準及“B”位準各自之驗證。
若序列發生器13於程式化循環中，檢測到通過了某位準之驗證之記憶胞電晶體MT之數量超過特定數量，則視為與該位準對應之資料之寫入已完成。然後，若序列發生器13例如檢測到所有位準之寫入均已完成，則結束寫入動作。 [1-3-3]抹除動作
圖33係表示半導體記憶體1之抹除動作之一例之時序圖，例示了半導體記憶體1將某塊BLK中所記憶之資料抹除之情形時之動作。
再者，假設於抹除動作中序列發生器13使控制信號BLS之電壓為“L”位準。閘極被輸入“L”位準之信號之電晶體T13成為斷開狀態。即，於以下所說明之抹除動作中，各感測放大器單元SAU與對應之位元線BL之間電性斷開。
如圖33所示，於抹除動作中，非選擇之塊BLK之選擇閘極線SGD形成為浮動狀態。
具體而言，例如，序列發生器13使控制信號S2之電壓為“L”位準，而使電晶體T2成為斷開狀態。如此，信號線SGDDusel成為浮動狀態，於非選擇之塊BLK中，與信號線SGDDusel電性連接之選擇閘極線SGD亦同樣地成為浮動狀態。但並不限定於此，非選擇之塊BLK之選擇閘極線SGD亦可藉由列解碼器RD之控制，形成為浮動狀態。
然後，對選擇之塊BLK之各選擇閘極線SGD，施加電壓VSGera。電壓VSGera之值較接地電壓VSS高。於選擇之塊BLK內，閘極被施加電壓VSGera之選擇電晶體ST1成為接通狀態。
非選擇之塊BLK之各選擇閘極線SGD例如於被施加接地電壓VSS後，成為浮動狀態。因此，非選擇之塊BLK之各選擇電晶體ST1成為斷開狀態。
對選擇閘極線SGS施加電壓VSGera。於選擇之塊BLK內，閘極被施加電壓VSGera之選擇電晶體ST2成為接通狀態。
對各字元線WL例如施加接地電壓VSS。
對源極線SLusel施加電壓VSGera。藉此，於非選擇之塊BLK中，選擇電晶體ST2之源極電壓與閘極電壓變得大致相同，該選擇電晶體ST2成為斷開狀態。
按照上文所述，對選擇塊BLK之選擇閘極線SGD、選擇閘極線SGS、各字元線WL及非選擇之源極線SLusel分別施加電壓。
如此，於非選擇之塊BLK內之NAND串NS中，選擇電晶體ST1及ST2分別成為斷開狀態，因此通道成為浮動狀態。
繼而，對源極線SLsel施加電壓VERA。電壓VERA之值較電壓VSGera高。
如此，選擇之塊BLK內之NAND串NS之通道電壓隨著對源極線SLsel施加電壓VERA，而上升至電壓VERA(未圖示)。
此時，各位元線BL之電壓隨著選擇之塊BLK內之NAND串NS之通道電壓上升，而上升至電壓VERA。因非選擇之塊BLK內之選擇閘極線SGD成為了浮動狀態，故該選擇閘極線SGD之電壓隨著各位元線BL之電壓上升而上升。
選擇之塊BLK內之NAND串NS之通道電壓上升至VERA後，於該塊BLK中所包含之記憶胞電晶體MT中，形成為比起控制閘極之電壓，通道電壓更高之狀態。
其結果，於選擇之塊BLK內之記憶胞電晶體MT中，藉由通道與控制閘極間之電位差，電子被自電荷累積層(例如，絕緣膜45)提取，從而閾值電壓下降至“ER”位準。
按照上文所述，半導體記憶體1能將塊BLK內之記憶胞電晶體MT中所記憶之資料抹除。
再者，於以上所說明之抹除動作中，對選擇閘極線SGD及SGS、以及源極線SLusel分別施加之電壓VSGera亦可不同。對選擇閘極線SGD及SGS、以及源極線SLusel分別施加之電壓只要為以至少能實現以上之動作之方式設定即可。 [1-4]第1實施形態之效果
根據以上所說明之第1實施形態之半導體記憶體1，能縮小晶片面積。以下，對本效果之詳細情況進行說明。
於由記憶胞三維積層而成之半導體記憶裝置之製造步驟中，例如形成由置換構件與絕緣膜交替地積層而成之積層體後，藉由將置換構件置換成導電體，而形成與NAND串NS之各閘極連接之積層配線。而且，作為將置換構件置換成導電體之方法，例如已知如下製造方法：形成將塊BLK間隔開之狹縫，經由狹縫執行置換構件之去除及導電體之形成。
與此相對地，於第1實施形態之半導體記憶體1中，並未形成用於置換構件之去除及導電體之形成之狹縫。取而代之地，第1實施形態之半導體記憶體1中，於記憶胞陣列10之記憶區域MR，形成有複數個替換孔RH。
複數個替換孔RH係與用於上述置換構件之去除及導電體之形成之狹縫同樣地使用。具體而言，第1實施形態之半導體記憶體1如利用圖17〜圖30所說明般，經由替換孔RH將置換構件73去除，而於將置換構件73去除後之區域形成導電體32。
如此，於第1實施形態之半導體記憶體1中，藉由使用複數個替換孔RH，能將置換構件73置換成導電體32，從而能形成與NAND串NS之各閘極連接之積層配線。
以上述方式形成之導電體32(字元線)於對應之配線層中，成為於塊BLK間連續之形狀。即，於形成沿著X方向延伸之狹縫之情形時，與該狹縫將字元線沿著Y方向分斷而分割字元線相對地，於第1實施形態之半導體記憶體1中，形成為字元線WL未被沿著Y方向分斷之構造。
於此種情形時，無法利用字元線WL控制塊BLK單位，但於第1實施形態之半導體記憶體1中，以將導電體30(源極線SL)分斷，取代將字元線WL分斷。於第1實施形態之半導體記憶體1中，構成為被分斷後之源極線SL各自可獨立控制，與被分斷後之源極線SL對應之構成分別作為塊BLK使用。
藉此，第1實施形態之半導體記憶體1與字元線被分割之半導體記憶裝置同樣地，能執行塊BLK單位之讀出動作、寫入動作及抹除動作。
其結果，於第1實施形態之半導體記憶體1中，能與省略了狹縫相應地，縮小記憶胞陣列10之面積。因此，第1實施形態之半導體記憶體1隨著記憶胞陣列10之面積被設計得較小，能縮小晶片面積。 [1-5]第1實施形態之變化例
於第1實施形態中，記憶胞陣列10之記憶區域MR中之替換柱RP之配置亦可為其他配置。
圖34〜圖38分別表示第1實施形態之第1〜第5變化例之記憶胞陣列10之平面佈局的一例，抽出於記憶胞陣列10內沿著Y方向排列之9個串單元SU(1)〜(9)加以表示。
再者，於以下之說明所參照之記憶區域MR中的記憶胞陣列10之平面佈局中，省略了作為塊BLK之邊界之狹縫SLE。又，狹縫SLE之配置可基於1個塊BLK所包含之串單元SU之個數，適當加以變更。
亦可如圖34所示之第1實施形態之第1變化例般，將複數個替換柱RP分別配置於X座標為“6×i＋3”(i為0以上之整數)且Y座標為“12×j＋4”(j為0以上之整數)之位置、及X座標為“6×i＋6”且Y座標為“12×j＋10”之位置。
此種情形時，於X方向上相鄰之替換柱RP之X座標間(例如，X座標“4”〜“8”)之Y座標為偶數(例如，Y座標為“2”)且沿著X方向排列之記憶柱MP之個數成為3個(圖34，X：3)。
又，於與X方向及Y方向分別交叉之方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“9”)之X座標為奇數(例如，X座標為“3”)且沿著Y方向排列之記憶柱MP之個數成為3個(圖34，Y：3)。
換言之，於Y方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“15”)之X座標為奇數(例如，X座標為“5”)且沿著Y方向排列之記憶柱MP之個數成為6個。
亦可如圖35所示之第1實施形態之第2變化例般，將複數個替換柱RP分別配置於X座標為“8×i＋3”且Y座標為“16×j＋4”之位置、及X座標為“8×i＋7”且Y座標為“16×j＋12”之位置。
此種情形時，於X方向上相鄰之替換柱RP之X座標間(例如，X座標“4”〜“10”)之Y座標為偶數(例如，Y座標為“2”)且沿著X方向排列之記憶柱MP之個數成為4個(圖35，X：4)。
又，於與X方向及Y方向分別交叉之方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“11”)之X座標為奇數(例如，X座標為“3”)且沿著Y方向排列之記憶柱MP之個數成為4個(圖35，Y：4)。
換言之，於Y方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“19”)之X座標為奇數(例如，X座標為“5”)且沿著Y方向排列之記憶柱MP之個數成為8個。
亦可如圖36所示之第1實施形態之第3變化例般，將複數個替換柱RP分別配置於X座標為“10×i＋3”且Y座標為“20×j＋4”之位置、及X座標為“10×i＋8”且Y座標為“20×j＋14”之位置。
此種情形時，於X方向上相鄰之替換柱RP之X座標間(例如，X座標“4”〜“12”)之Y座標為偶數(例如，Y座標為“2”)且沿著X方向排列之記憶柱MP之個數成為5個(圖36，X：5)。
又，於與X方向及Y方向分別交叉之方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“13”)之X座標為奇數(例如，X座標為“3”)且沿著Y方向排列之記憶柱MP之個數成為5個(圖36，Y：5)。
換言之，於Y方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“23”)之X座標為奇數(例如，X座標為“5”)且沿著Y方向排列之記憶柱MP之個數成為10個。
亦可如圖37所示之第1實施形態之第4變化例般，將複數個替換柱RP分別配置於X座標為“12×i＋3”且Y座標為“24×j＋4”之位置、及X座標為“12×i＋9”且Y座標為“24×j＋16”之位置。
此種情形時，於X方向上相鄰之替換柱RP之X座標間(例如，X座標“4”〜“14”)之Y座標為偶數(例如，Y座標為“2”)且沿著X方向排列之記憶柱MP之個數成為6個(圖37，X：6)。
又，於與X方向及Y方向分別交叉之方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“15”)之X座標為奇數(例如，X座標為“3”)且沿著Y方向排列之記憶柱MP之個數成為6個(圖37，Y：6)。
換言之，於Y方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“27”)之X座標為奇數(例如，X座標為“5”)且沿著Y方向排列之記憶柱MP之個數成為12個。
亦可如圖38所示之第1實施形態之第5變化例般，將複數個替換柱RP分別配置於X座標為“14×i＋3”且Y座標為“28×j＋4”之位置、及X座標為“14×i＋10”且Y座標為“28×j＋18”之位置。
此種情形時，於X方向上相鄰之替換柱RP之X座標間(例如，X座標“4”〜“16”)之Y座標為偶數(例如，Y座標為“2”)且沿著X方向排列之記憶柱MP之個數成為7個(圖38，X：7)。
又，於與X方向及Y方向分別交叉之方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“17”)之X座標為奇數(例如，X座標為“3”)且沿著Y方向排列之記憶柱MP之個數成為7個(圖38，Y：7)。
換言之，於Y方向上相鄰之替換柱RP之Y座標間(例如，Y座標“5”〜“31”)之X座標為奇數(例如，X座標為“5”)且沿著Y方向排列之記憶柱MP之個數成為14個。
半導體記憶體1無論是於應用以上所說明之第1實施形態之第1〜第5變化例中之哪一者之情形時，均能獲得與第1實施形態相同之效果。 [2]第2實施形態
第2實施形態之半導體記憶體1相較於第1實施形態，替換柱RP之配置不同，連接於位元線BL之記憶柱MP之個數一致。以下，關於第2實施形態之半導體記憶體1，對與第1實施形態不同之方面進行說明。 [2-1]記憶胞陣列10之平面佈局
圖39表示第2實施形態之記憶胞陣列10之平面佈局之一例，抽出於記憶胞陣列10內沿著Y方向排列之9個串單元SU(1)〜(9)加以表示。
如圖39所示，於第2實施形態中，複數個替換柱RP亦可分別配置於X座標為“6×i＋3”(i為0以上之整數)且Y座標為“8×j＋4”(j為0以上之整數)之位置、及X座標為“6×i＋6”且Y座標為“8×j＋8”之位置。
即，第2實施形態中，於X方向上相鄰之替換柱RP之間隔與第1實施形態之第1變化例相同(圖39，X：3)。於Y方向上相鄰之替換柱RP之間隔與第1實施形態相同(圖39，Y：2)。
圖40表示記憶區域MR中之記憶胞陣列10之更詳細之平面佈局之一例，自第2實施形態之記憶胞陣列10所包含之複數個串單元SU當中抽出4個串單元SU(1)〜(4)加以表示。
如圖40所示，與第1實施形態中利用圖9進行過之說明同樣地，與記憶柱MP及替換柱RP之配置對應地，於記憶胞陣列10設置有複數個導電體34及複數個接點VC。
位元線BL與記憶柱MP之連接關係例如為對每條位元線BL16均重複相同之連接關係。於圖40中，將與該16條1組之位元線BL對應之16個導電體34分別表示為導電體34A、34B、34C、34D、34E、34F、34G、34H、34I、34J、34K、34L、34M、34N、34O及34P。
例如，於串單元SU(1)與SU(2)之群GR0中，導電體34A、34C、34E、34G、34I、34K、34M及34O各自連接於串單元SU(1)內之1個記憶柱MP、及串單元SU(2)內之1個記憶柱MP。
導電體34B、34J、34L及34N各自連接於串單元SU(1)內之1個記憶柱MP。導電體34D、34F、34H及34P各自連接於串單元SU(2)內之1個記憶柱MP。
即，群GR0中，於導電體34A、34C、34E、34G、34I、34K、34M及34O各者連接有2個記憶柱MP，於導電體34B、34D、34F、34H、34J、34L、34N及34P各者連接有1個記憶柱MP。
另一方面，於串單元SU(3)與SU(4)之群GR1中，導電體34B、34D、34F、34H、34J、34L、34N及34P各自連接於串單元SU(3)內之1個記憶柱MP、及串單元SU(4)內之1個記憶柱MP。
導電體34A、34I、34K及34M各自連接於串單元SU(3)內之1個記憶柱MP。導電體34C、34E、34G及34O各自連接於串單元SU(4)內之1個記憶柱MP。
即，群GR1中，於導電體34A、34C、34E、34G、34I、34K、34M及34O各者連接有1個記憶柱MP，於導電體34B、34D、34F、34H、34J、34L、34N及34P各者連接有2個記憶柱MP。
如上所述，群GR1之串單元SU之連接關係例如與使群GR0之串單元SU之連接關係反轉所得之連接關係相同。即，於群GR0與GR1之組合中，連接於導電體34A、34B、34C、34D、34E、34F、34G、34H、34I、34J、34K、34L、34M、34N、34O及34P各者之記憶柱MP之個數相等。
而且，如以上所說明之群GR0及GR1般之連接關係亦適用於其他串單元SU。其結果，於第2實施形態之半導體記憶體1中，連接於各位元線BL之記憶柱MP之個數相等。
第2實施形態之半導體記憶體1之其他構成與第1實施形態之半導體記憶體1相同，因此省略說明。 [2-2]第2實施形態之效果
如上所述，於第2實施形態之半導體記憶體1中，連接於各位元線BL之記憶柱MP之個數一致。
其結果，於第2實施形態之半導體記憶體1中，比起第1實施形態，每條位元線BL各自之特性偏差得到抑制。因此，第2實施形態之半導體記憶體1能抑制各種動作中之位元線BL之特性偏差引起之錯誤，從而能抑制半導體記憶體1之動作速度之下降。
再者，第2實施形態之半導體記憶體1與第1實施形態同樣地，能執行讀出動作、寫入動作、抹除動作各者。又，第2實施形態之半導體記憶體1能獲得與第1實施形態相同之效果。 [2-3]第2實施形態之變化例
於第2實施形態中，記憶胞陣列10之記憶區域MR中之替換柱RP之配置亦可為其他配置。
圖41〜圖44分別表示第2實施形態之第1〜第4變化例之記憶胞陣列10之平面佈局之一例，抽出於記憶胞陣列10內沿著Y方向排列之9個串單元SU(1)〜(9)加以表示。
亦可如圖41所示之第2實施形態之第1變化例般，將複數個替換柱RP分別配置於X座標為“6×i＋3”(i為0以上之整數)且Y座標為“16×j＋4”(j為0以上之整數)之位置、及X座標為“6×i＋6”且Y座標為“16×j＋12”之位置。
即，第2實施形態之第1變化例中，於X方向上相鄰之替換柱RP之間隔與第2實施形態相同(圖41，X：3)。於Y方向上相鄰之替換柱RP之間隔與第1實施形態之第2變化例相同(圖41，Y：4)。
亦可如圖42所示之第2實施形態之第2變化例般，將複數個替換柱RP分別配置於X座標為“6×i＋3”且Y座標為“20×j＋4”之位置、及X座標為“6×i＋6”且Y座標為“20×j＋14”之位置。
即，第2實施形態之第2變化例中，於X方向上相鄰之替換柱RP之間隔與第2實施形態相同(圖42，X：3)。於Y方向上相鄰之替換柱RP之間隔與第1實施形態之第3變化例相同(圖42，Y：5)。
亦可如圖43所示之第2實施形態之第3變化例般，將複數個替換柱RP分別配置於X座標為“6×i＋3”且Y座標為“24×j＋4”之位置、及X座標為“6×i＋6”且Y座標為“24×j＋16”之位置。
即，第2實施形態之第3變化例中，於X方向上相鄰之替換柱RP之間隔與第2實施形態相同(圖43，X：3)。於Y方向上相鄰之替換柱RP之間隔與第1實施形態之第4變化例相同(圖43，Y：6)。
亦可如圖44所示之第2實施形態之第4變化例般，將複數個替換柱RP分別配置於X座標為“6×i＋3”且Y座標為“28×j＋4”之位置、及X座標為“6×i＋6”且Y座標為“28×j＋18”之位置。
即，第2實施形態之第4變化例中，於X方向上相鄰之替換柱RP之間隔與第2實施形態相同(圖44，X：3)。於Y方向上相鄰之替換柱RP之間隔與第1實施形態之第5變化例相同(圖44，Y：7)。
半導體記憶體1無論是於應用以上所說明之第2實施形態之第1〜第4變化例中之哪一者之情形時，均能獲得與第2實施形態相同之效果。又，半導體記憶體1即便於對第1實施形態之第1變化例應用利用圖40所說明之位元線BL與記憶柱MP間之連接方法之情形時，亦同樣能獲得與第2實施形態相同之效果。 [3]第3實施形態
第3實施形態之半導體記憶體1具有如下構成：於第1及第2實施形態分別說明之記憶胞陣列10之平面佈局中，允許替換柱RP與狹縫SHE之配置之重疊。以下，關於第3實施形態之半導體記憶體1，對與第1及第2實施形態不同之方面進行說明。 [3-1]記憶胞陣列10之平面佈局
圖45表示第3實施形態之記憶胞陣列10之平面佈局之一例，抽出於記憶胞陣列10內沿著Y方向排列之9個串單元SU(1)〜(9)加以表示。
於圖45所示之一例中，複數個替換柱RP於與第2實施形態相同之座標上，分別配置於X座標為“6×i＋3”(i為0以上之整數)且Y座標為“8×j＋4”(j為0以上之整數)之位置、及X座標為“6×i＋6”且Y座標為“8×j＋8”之位置。
另一方面，於第3實施形態之複數個替換柱RP中，包含與狹縫SHE之配置重疊之替換柱RP。具體而言，配置於X座標為“6×i＋6”且Y座標為“8×j＋8”之位置之複數個替換柱RP係以與狹縫SHE重疊之方式配置。
而且，配置於X座標為“6×i＋5”且Y座標為“8×j＋7”之位置之複數個記憶柱MP、及配置於X座標為“6×i＋7”且Y座標為“8×j＋7”之位置之複數個記憶柱MP各者於第2實施形態之半導體記憶體1中被省略，但於第3實施形態之半導體記憶體1中被設置。
第3實施形態之半導體記憶體1之其他構成與第1實施形態之半導體記憶體1相同，因此省略說明。 [3-2]第3實施形態之效果
如上所述，於第3實施形態之半導體記憶體1中，允許替換柱RP與狹縫SHE之配置之重疊。
其結果，於第3實施形態之半導體記憶體1中，藉由使替換柱RP之配置錯開，能形成於第1及第2實施形態中無法形成之記憶柱MP。
藉此，第3實施形態之半導體記憶體1於將替換柱RP配置於相同座標之情形時，能比起第1及第2實施形態各者，擴大記憶胞陣列10之記憶容量。
再者，第3實施形態之半導體記憶體1與第1實施形態同樣地，能執行讀出動作、寫入動作、抹除動作各者。又，第3實施形態之半導體記憶體1能獲得與第1實施形態相同之效果。 [4]其他變化例等
實施形態之半導體記憶體包含複數個第1導電體、複數個第1柱及柱行。複數個第1導電體隔著絕緣體而積層。複數個第1柱各自通過複數個第1導電體，且與複數個第1導電體之交叉部分分別作為記憶胞而發揮功能。柱行包含沿著第1方向排列之複數個第2柱。複數個第2柱各自通過複數個第1導電體。柱行包含第2柱之第1行及第2柱之第2行。第2柱之第1行及第2柱之第2行沿著與第1方向交叉之第2方向排列。於第2柱之第2方向之兩側，配置第1柱。第1導電體連續地設置於柱行中所包含之第2柱之第2方向之兩側，且沿著第2方向連續地設置於第2柱之第1行與第2柱之第2行之間。
藉此，能縮小半導體記憶體1之晶片面積。
於以上所說明之實施形態及變化例中，例如，配置替換柱RP之間隔按照第1實施形態、第1實施形態之第1〜第5變化例之順序依序變寬。即，設置於記憶區域MR之複數個替換柱RP之密度按照第1實施形態、第1實施形態之第1〜第5變化例之順序依序變低。
因此，設置於記憶區域MR之記憶柱MP之個數例如按照第1實施形態、第1實施形態之第1〜第5變化例之順序依序變多。即，於假設記憶胞陣列10之面積相同之情形時，半導體記憶體1之記憶容量例如按照第1實施形態、第1實施形態之第1〜第5變化例之順序依序變大。
按照上文所述，於半導體記憶體1中，替換柱RP之個數越少，被省略之記憶柱MP之個數越少，記憶胞陣列10之每單位面積之記憶容量越大。
因此，半導體記憶體1藉由以能實現[1-2]中所說明之製造方法之方式得當地設計記憶柱MP及替換柱RP各自之直徑及配置，能擴大每單位面積之記憶容量。如此，於以上所說明之各實施形態及各變化例中，較佳為使複數個替換柱RP之配置儘可能較少。
於以上所說明之實施形態及變化例中，存在各串單元SU中所包含之NAND串NS之個數不同之情形。即，存在每個串單元SU中晶胞單元CU所能記憶之資料容量不同之情形。
例如，記憶體控制器2以固定之頁尺寸指示半導體記憶體1執行相對於各晶胞單元CU之資料之讀出及寫入。因此，於半導體記憶體1中，存在包含不會被使用之NAND串NS之情形。
半導體記憶體1能將此種剩餘量之NAND串NS作為冗長區域使用。
具體而言，例如，假設如下情形：第1串單元SU內之晶胞單元CU所能記憶之容量較第2串單元SU內之晶胞單元CU大，從而第1串單元SU中所包含之記憶柱MP上產生了不良。
此種情形時，半導體記憶體1藉由使用剩餘量之NAND串NS，代替與產生了不良之記憶柱MP對應之NAND串NS，能消除該不良。
其結果，半導體記憶體1可賦能消除不良之NAND串NS之容量增大，因此能提高半導體記憶體1之良率。
再者，於第1實施形態中，對半導體記憶體1之讀出動作、寫入動作及抹除動作進行了說明，但於該等動作時對字元線WL等配線施加之電壓亦可基於驅動器模組14與列解碼器模組15之間之信號線或驅動器模組14與記憶胞陣列11之間之信號線之電壓而預估。
於本說明書中，所謂“連接”，表示電性連接，不排除例如中間安插其他元件之情形。又，於本說明書中，所謂“斷開狀態”，表示對於對應之電晶體之閘極施加未達該電晶體之閾值電壓之電壓，不排除例如流通著電晶體之漏電流等微少電流之情形。
對本發明之若干實施形態進行了說明，但該等實施形態僅作為例子而提出，並非意圖限定發明之範圍。該等新穎之實施形態可藉由其他各種實施形態加以實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其等同之範圍內。 [相關申請]
本申請享有以日本專利申請2018-54147號(申請日：2018年3月22日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧半導體記憶體
2‧‧‧記憶體控制器
10‧‧‧記憶胞陣列
11‧‧‧指令暫存器
12‧‧‧位址暫存器
13‧‧‧序列發生器
14‧‧‧驅動器模組
15‧‧‧列解碼器模組
16‧‧‧感測放大器模組
20‧‧‧半導體基板
30‧‧‧導電體
30A‧‧‧導電體
30B‧‧‧導電體
31‧‧‧導電體
32‧‧‧導電體
33‧‧‧導電體
34‧‧‧導電體
34A‧‧‧導電體
34B‧‧‧導電體
34C‧‧‧導電體
34D‧‧‧導電體
34E‧‧‧導電體
34F‧‧‧導電體
34G‧‧‧導電體
34H‧‧‧導電體
35‧‧‧保護膜
36‧‧‧導電體
37‧‧‧導電體
38‧‧‧導電體
39‧‧‧導電體
40‧‧‧核心構件
41‧‧‧半導體
42‧‧‧積層膜
43‧‧‧導電體
44‧‧‧隧道氧化膜
45‧‧‧絕緣膜
46‧‧‧塊絕緣膜
50‧‧‧半導體
51‧‧‧積層膜
60‧‧‧絕緣體
61‧‧‧絕緣膜
62‧‧‧絕緣膜
70‧‧‧犧牲構件
71‧‧‧絕緣膜
72‧‧‧絕緣膜
73‧‧‧置換構件
74‧‧‧絕緣膜
75‧‧‧犧牲構件
ADD‧‧‧位址資訊
ADL‧‧‧閂鎖電路
ALE‧‧‧位址閂鎖賦能信號
AR‧‧‧讀出電壓
AV‧‧‧驗證電壓
BA‧‧‧塊位址
BD‧‧‧塊解碼器
BDL‧‧‧閂鎖電路
BL0〜BLm(m為1以上之整數)‧‧‧位元線
BLC‧‧‧控制信號
BLK0〜BLKn(n為1以上之整數)‧‧‧塊
BLS‧‧‧控制信號
BLX‧‧‧控制信號
BP‧‧‧底部柱
BR‧‧‧讀出電壓
BV‧‧‧驗證電壓
CA‧‧‧行位址
CC‧‧‧接點
CLE‧‧‧指令閂鎖賦能信號
CLK‧‧‧時脈
COM‧‧‧節點
CMD‧‧‧指令
CP‧‧‧接觸部
CP‧‧‧電容器
CR‧‧‧讀出電壓
CU‧‧‧晶胞單元
CV‧‧‧驗證電壓
DAT‧‧‧資料
DR0‧‧‧源極線驅動器
DR1‧‧‧SGD驅動器
DR2‧‧‧SGS驅動器
DR3‧‧‧字元線驅動器
GR0‧‧‧串單元群
GR1‧‧‧串單元群
DVPGM‧‧‧程式化電壓之升壓幅度
HL‧‧‧孔
HLL‧‧‧控制信號
HU0‧‧‧引出區域
HU1‧‧‧引出區域
HU2‧‧‧引出區域
I/O‧‧‧輸入輸出信號
INV‧‧‧節點
IV0‧‧‧反相器
IV1‧‧‧反相器
LAT‧‧‧節點
LBUS‧‧‧匯流排
MH‧‧‧記憶體孔
MP‧‧‧記憶柱
MR‧‧‧記憶區域
MT0〜MT7‧‧‧記憶胞電晶體
NS‧‧‧NAND串
PA‧‧‧頁位址
RBn‧‧‧待命/忙碌信號
RD0〜RDn(n為1以上之整數)‧‧‧列解碼器
REn‧‧‧讀出賦能信號
RH‧‧‧替換孔
RP‧‧‧替換柱
S0‧‧‧控制信號
S1‧‧‧控制信號
S2‧‧‧控制信號
S3‧‧‧控制信號
SA‧‧‧感測放大器部
SAU0〜SAUm(m為1以上之整數)‧‧‧感測放大器單元
SC‧‧‧側面接觸部
SDL‧‧‧閂鎖電路
SE‧‧‧底部柱之側面
SEN‧‧‧節點
SGD0‧‧‧選擇閘極線
SGD1‧‧‧選擇閘極線
SGDsel‧‧‧選擇閘極線
SGDusel‧‧‧選擇閘極線
SGDD0‧‧‧信號線
SGDD1‧‧‧信號線
SGDDusel‧‧‧信號線
SGS‧‧‧選擇閘極線
SHE‧‧‧狹縫
SL0〜SLn(n為1以上之整數)‧‧‧源極線
SLDsel‧‧‧信號線
SLDusel‧‧‧信號線
SLE‧‧‧狹縫
SRC‧‧‧節點
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STB‧‧‧控制信號
STL‧‧‧控制信號
STI‧‧‧控制信號
SU‧‧‧串單元
SU0‧‧‧串單元
SU1‧‧‧串單元
T0〜T8‧‧‧電晶體
T10〜T18‧‧‧電晶體
T20‧‧‧電晶體
T21‧‧‧電晶體
TG‧‧‧傳輸閘極線
TGn‧‧‧傳輸閘極線
UP‧‧‧上部柱
VBL‧‧‧電壓
VC‧‧‧接點
VCC‧‧‧電壓
VDD‧‧‧電源電壓
VG‧‧‧電壓產生電路
VINH‧‧‧電壓
VPASS‧‧‧寫入通過電壓
VPGM‧‧‧程式化電壓
VREAD‧‧‧讀出通過電壓
VSGD‧‧‧電壓
VSGera‧‧‧電壓
VSGS‧‧‧電壓
VSS‧‧‧接地電壓
Vth‧‧‧閾值電壓
Wen‧‧‧寫入賦能信號
WL0〜WL7‧‧‧字元線
WLsel‧‧‧字元線
WLusel‧‧‧字元線
XXL‧‧‧控制信號
XDL‧‧‧閂鎖電路
圖1係表示第1實施形態之半導體記憶體之構成例之方塊圖。 圖2係表示第1實施形態之半導體記憶體所具備之記憶胞陣列的電路構成之一例之電路圖。 圖3係表示記憶胞電晶體之閾值電壓之分佈之一例的閾值分佈圖。 圖4係表示第1實施形態之半導體記憶體所具備之記憶胞陣列中設置之源極線的平面佈局之一例之俯視圖。 圖5係表示第1實施形態之半導體記憶體所具備之記憶胞陣列中設置之選擇閘極線的平面佈局之一例之俯視圖。 圖6係表示第1實施形態之半導體記憶體所具備之記憶胞陣列中設置之字元線的平面佈局之一例之俯視圖。 圖7係表示第1實施形態之半導體記憶體所具備之記憶胞陣列中設置之選擇閘極線的平面佈局之一例之俯視圖。 圖8係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖9係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之記憶區域中的詳細之平面佈局之一例之俯視圖。 圖10係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之記憶區域中的截面構造之一例之剖視圖。 圖11係表示第1實施形態之半導體記憶體所具備之記憶胞陣列中設置之記憶柱的截面構造之一例之剖視圖。 圖12係表示第1實施形態之半導體記憶體所具備之記憶胞陣列中設置之替換柱的截面構造之一例之剖視圖。 圖13係表示第1實施形態之半導體記憶體所具備之記憶胞陣列之引出區域中的截面構造之一例之剖視圖。 圖14係表示第1實施形態之半導體記憶體所具備之驅動器模組及列解碼器模組的電路構成之一例之電路圖。 圖15係表示第1實施形態之半導體記憶體所具備之感測放大器模組的電路構成之一例之電路圖。 圖16係表示第1實施形態之半導體記憶體所具備之感測放大器模組的詳細之電路構成之一例之電路圖。 圖17、圖18及圖19係表示第1實施形態之半導體記憶體之製造步驟之一例的記憶胞陣列之記憶區域中之剖視圖。 圖20係表示第1實施形態之半導體記憶體之製造步驟之一例的記憶胞陣列之記憶區域中之平面佈局圖。 圖21、圖22及圖23係表示第1實施形態之半導體記憶體之製造步驟之一例的記憶胞陣列之記憶區域中之剖視圖。 圖24係表示第1實施形態之半導體記憶體之製造步驟之一例的記憶胞陣列之記憶區域中之平面佈局圖。 圖25、圖26、圖27、圖28、圖29及圖30係表示第1實施形態之半導體記憶體之製造步驟之一例的記憶胞陣列之記憶區域中之剖視圖。 圖31係表示第1實施形態之半導體記憶體中之讀出動作之一例的時序圖。 圖32係表示第1實施形態之半導體記憶體中之寫入動作之一例的時序圖。 圖33係表示第1實施形態之半導體記憶體中之抹除動作之一例的時序圖。 圖34係表示第1實施形態之第1變化例之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖35係表示第1實施形態之第2變化例之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖36係表示第1實施形態之第3變化例之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖37係表示第1實施形態之第4變化例之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖38係表示第1實施形態之第5變化例之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖39係表示第2實施形態之半導體記憶體所具備之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖40係表示第2實施形態之半導體記憶體所具備之記憶胞陣列之記憶區域中的詳細之平面佈局之一例之俯視圖。 圖41係表示第2實施形態之第1變化例之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖42係表示第2實施形態之第2變化例之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖43係表示第2實施形態之第3變化例之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖44係表示第2實施形態之第4變化例之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。 圖45係表示第3實施形態之半導體記憶體所具備之記憶胞陣列之記憶區域中的平面佈局之一例之俯視圖。

Claims (20)

  1. 一種半導體記憶體，其具有： 複數個第1導電體，其等隔著絕緣體而積層； 複數個第1柱，其等各自通過上述複數個第1導電體，且與上述複數個第1導電體之交叉部分各自作為記憶胞而發揮功能；及 柱行，其包含沿著第1方向排列且各自通過上述複數個第1導電體之複數個第2柱；且 上述柱行包含上述第2柱之第1行及上述第2柱之第2行，上述第2柱之上述第1行與上述第2柱之上述第2行沿著與上述第1方向交叉之第2方向排列，於上述第2柱之上述第2方向之兩側配置上述第1柱； 上述第1導電體係於上述柱行中所包含之上述第2柱之上述第2方向之兩側連續地設置，且於上述第2柱之上述第1行與上述第2柱之上述第2行之間沿上述第2方向連續地設置。
  2. 如請求項1之半導體記憶體，其進而具有： 第2導電體，其連接於上述複數個第1柱及上述複數個第2柱中第1群之複數個第1柱及複數個第2柱各自之底部；及 第3導電體，其連接於上述複數個第1柱及上述複數個第2柱中第2群之複數個第1柱及複數個第2柱各自之底部。
  3. 如請求項2之半導體記憶體，其中上述第1群之上述複數個第2柱各自之底面係含在設置有上述第2導電體之層中，且 上述第2群之上述複數個第2柱各自之底面係含在設置有上述第3導電體之層中。
  4. 如請求項1之半導體記憶體，其中上述第2柱之徑大於上述第1柱之徑。
  5. 如請求項2之半導體記憶體，其中上述複數個第1柱各自包含：半導體，其於上述第1柱之延伸方向延伸；及絕緣膜，其以包圍上述半導體之外周之方式形成；且 於上述複數個第1柱各者中，上述半導體與上述複數個第1導電體之間分別藉由上述絕緣膜而絕緣， 於上述第1群之上述第1柱中，上述半導體與上述第2導電體之間經由上述第1柱之側面而接觸， 於上述第2群之上述第1柱中，上述半導體與上述第3導電體之間經由上述第1柱之側面而接觸。
  6. 如請求項2之半導體記憶體，其中上述第2導電體及上述第3導電體各自於上述第1導電體側之表面，具有複數個凸部，且 上述第1群之上述複數個第2柱各自之底部分別與上述第2導電體之上述複數個凸部接觸， 上述第2群之上述複數個第2柱各自之底部分別與上述第3導電體之上述複數個凸部接觸。
  7. 如請求項2之半導體記憶體，其進而具有： 第4導電體，其隔著絕緣體積層於上述複數個第1導電體中距離上述第2導電體最遠之第1導電體上；及 複數個第3柱，其等通過上述第4導電體，且與上述第4導電體之交叉部分各自作為第1選擇電晶體而發揮功能；且 上述複數個第3柱與上述第1群之上述複數個第1柱之一部分分別電性連接。
  8. 如請求項7之半導體記憶體，其進而具有： 第5導電體，其形成於與上述第4導電體相同之配線層且上述第4導電體之旁，且與上述第4導電體之間由第1狹縫分斷；及 複數個第4柱，其等通過上述第5導電體，且與上述第5導電體之交叉部分各自作為第2選擇電晶體而發揮功能；且 上述複數個第4柱與上述第2群之上述複數個第1柱之一部分分別電性連接， 上述第2導電體與上述第3導電體於相同之配線層中相鄰，且上述第2導電體與上述第3導電體之間藉由第2狹縫而分斷， 上述第1狹縫之配置具有沿著上述複數個第1導電體之積層方向與上述第2狹縫之配置重疊之部分。
  9. 如請求項2之半導體記憶體，其中上述第2導電體與上述第3導電體於上述第2方向排列，且 於形成有上述第1群之上述複數個第1柱及上述第2群之上述複數個第1柱之區域中，上述複數個第1導電體不具有藉由沿著上述第1方向延伸之狹縫而分斷之部分。
  10. 如請求項8之半導體記憶體，其中上述複數個第2柱中包含俯視下與上述第1狹縫重疊之第2柱。
  11. 如請求項2之半導體記憶體，其進而具有各自於上述第2方向延伸且於上述第1方向排列之第1及第2位元線，且 上述第1群之上述複數個第1柱中電性連接於上述第1位元線之第1柱之條數，與上述第1群之上述複數個第1柱中電性連接於上述第2位元線之第1柱之條數不同。
  12. 如請求項1之半導體記憶體，其進而具有各自於上述第2方向延伸且於上述第1方向排列之複數條位元線，且 於上述第2柱之周圍，具有於上述第1方向及上述第2方向相鄰之第1柱之間隔較未配置上述第2柱之區域中之於上述第1方向及上述第2方向相鄰之第1柱之間隔更寬之區域， 於俯視下，上述複數條位元線各者係以與上述區域之至少一者重疊之方式配置，且電性連接於上述複數條位元線各者之第1柱之條數相等。
  13. 如請求項1之半導體記憶體，其中上述複數個第2柱中於上述第1方向上相鄰之第2柱之間隔，較上述複數個第1柱中於上述第1方向上相鄰之2個第1柱之間隔更寬。
  14. 如請求項1之半導體記憶體，其中上述複數個第2柱中於上述第2方向上相鄰之第2柱之間隔，較上述複數個第1柱中於上述第2方向上相鄰之2個第1柱之間隔更寬。
  15. 一種半導體記憶體，其具有： 第1及第2記憶胞； 位元線，其連接於上述第1記憶胞之一端及上述第2記憶胞之一端各者； 字元線，其連接於上述第1記憶胞之閘極及上述第2記憶胞之閘極各者； 第1源極線，其連接於上述第1記憶胞之另一端；及 第2源極線，其連接於上述第2記憶胞之另一端，且與上述第1源極線不同。
  16. 如請求項15之半導體記憶體，其進而具有： 第1源極選擇電晶體，其連接於上述第1記憶胞與上述第1源極線之間； 第2源極選擇電晶體，其連接於上述第2記憶胞與上述第2源極線之間； 第1選擇閘極線，其連接於上述第1源極選擇電晶體之閘極及上述第2源極選擇電晶體之閘極各者；及 控制器，其執行抹除動作；且 於選取上述第1記憶胞之抹除動作時，上述控制器對上述字元線施加第1電壓，對上述第1選擇閘極線施加較上述第1電壓更高之第2電壓，對上述第1源極線施加較上述第2電壓更高之第3電壓，對上述第2源極線施加上述第2電壓。
  17. 如請求項16之半導體記憶體，其進而具有： 第1汲極選擇電晶體，其連接於上述第1記憶胞與上述位元線之間； 第2汲極選擇電晶體，其連接於上述第2記憶胞與上述位元線之間； 第2選擇閘極線，其連接於上述第1汲極選擇電晶體之閘極；及 第3選擇閘極線，其連接於上述第2汲極選擇電晶體之閘極；且 於選取上述第1記憶胞之上述抹除動作時，上述控制器對上述第2選擇閘極線施加上述第1電壓與上述第3電壓之間之第4電壓，將上述第3選擇閘極線設為浮動狀態。
  18. 一種半導體記憶體之製造方法，其包含如下步驟： 形成基底層(underlying layer)； 於上述基底層之上方形成由第1置換構件與第1絕緣體交替地積層而成之積層部； 以各自貫通上述積層部且底部包含於上述基底層中之方式，形成複數個第1孔及複數個第2孔； 形成上述複數個第1孔及上述複數個第2孔後，於上述複數個第1孔，形成半導體、及以包圍上述半導體之外周之方式形成之絕緣膜；及 於上述複數個第1孔形成上述半導體及上述絕緣膜後，經由上述複數個第2孔將上述第1置換構件去除，於原先設置有上述第1置換構件之空間形成第1導電體。
  19. 如請求項18之半導體記憶體之製造方法，其進而包含如下步驟：於形成上述積層部前，形成將上述基底層分斷之狹縫；且 之後所要形成之上述複數個第2孔中之至少1個孔與被分斷之上述基底層各者相接。
  20. 如請求項18之半導體記憶體之製造方法，其中上述基底層包含第2置換構件，且 該製造方法進而包含如下步驟：於上述複數個第1孔形成上述半導體及上述絕緣膜後，且將上述第1置換構件去除前，經由上述複數個第2孔將第2置換構件去除，於原先設置有上述第2置換構件之空間形成第2導電體。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI747312B (zh) * 2020-02-25 2021-11-21 日商鎧俠股份有限公司 半導體記憶裝置
TWI794988B (zh) * 2021-09-23 2023-03-01 旺宏電子股份有限公司 三維快閃記憶體及其形成方法
TWI796836B (zh) * 2021-03-12 2023-03-21 日商鎧俠股份有限公司 半導體記憶裝置
TWI834083B (zh) * 2021-05-20 2024-03-01 日商鎧俠股份有限公司 記憶體元件

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047786A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置
KR102618474B1 (ko) * 2019-05-30 2023-12-26 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US11200952B2 (en) * 2019-07-22 2021-12-14 Samsung Electronics Co., Ltd. Non-volatile memory device
JP2023028178A (ja) * 2021-08-18 2023-03-03 キオクシア株式会社 半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI747312B (zh) * 2020-02-25 2021-11-21 日商鎧俠股份有限公司 半導體記憶裝置
US11778820B2 (en) 2020-02-25 2023-10-03 Kioxia Corporation Semiconductor storage device and manufacturing method for semiconductor device
TWI796836B (zh) * 2021-03-12 2023-03-21 日商鎧俠股份有限公司 半導體記憶裝置
TWI834083B (zh) * 2021-05-20 2024-03-01 日商鎧俠股份有限公司 記憶體元件
TWI794988B (zh) * 2021-09-23 2023-03-01 旺宏電子股份有限公司 三維快閃記憶體及其形成方法

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