JP2023028178A

JP2023028178A - 半導体記憶装置

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Publication number: JP2023028178A
Application number: JP2021133721A
Authority: JP
Inventors: 亘森山; Wataru Moriyama; 隼人金野; Hayato Konno; 孝雄中陦; Takao Nakajima; 良洋河野; Yoshihiro Kono; 政樹藤生; Masaki Fujio; 清明岩佐; Kiyoaki Iwasa; 正志染谷; Masashi Someya
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2021-08-18
Filing date: 2021-08-18
Publication date: 2023-03-03
Also published as: CN115715093A; TW202310319A; TWI810780B; US20230056494A1

Abstract

【課題】高集積化の容易な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、複数のワード線と、第１領域に設けられた第１選択ゲート線、第２選択ゲート線及び第１半導体層と、第２領域に設けられた第３選択ゲート線、第４選択ゲート線及び第２半導体層と、第１領域及び第２領域の間の第３領域に設けられたワード線コンタクト電極と、を備える。第１選択ゲート線及び第３選択ゲート線は、複数のワード線よりも基板から遠い。第２選択ゲート線及び第４選択ゲート線は、複数のワード線よりも基板に近い。第１半導体層は、複数のワード線、第１選択ゲート線、及び、第２選択ゲート線に対向する。第２半導体層は、複数のワード線、第３選択ゲート線、及び、第４選択ゲート線に対向する。ワード線コンタクト電極は、複数のワード線のうちの一つに接続されている。【選択図】図１０

Description

本実施形態は、半導体記憶装置に関する。

基板と、この基板の表面と交差する方向に積層された複数のワード線と、これら複数のワード線に対向する半導体層と、ワード線及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。

特開２０１８－０２６５１８号公報

高集積化の容易な半導体記憶装置を提供する。

一の実施形態に係る半導体記憶装置は、基板と、複数のワード線と、第１選択ゲート線と、第２選択ゲート線と、第１半導体層と、第１ビット線と、第３選択ゲート線と、第４選択ゲート線と、第２半導体層と、第２ビット線と、ワード線コンタクト電極と、を備える。基板は、第１方向に並ぶ第１領域及び第２領域と、第１領域及び第２領域の間に設けられた第３領域と、を備える。複数のワード線は、第１領域、第２領域及び第３領域にわたって第１方向に延伸し、第１方向と交差する第２方向に並ぶ。第１選択ゲート線は、第１領域に設けられ、複数のワード線よりも基板から遠い。第２選択ゲート線は、第１領域に設けられ、複数のワード線よりも基板に近い。第１半導体層は、第１領域に設けられ、第２方向に延伸し、複数のワード線、第１選択ゲート線、及び、第２選択ゲート線に対向する。第１ビット線は、第１方向及び第２方向と交差する第３方向に延伸し、第２方向から見て第１半導体層と重なる位置に設けられている。第３選択ゲート線は、第２領域に設けられ、複数のワード線よりも基板から遠い。第４選択ゲート線は、第２領域に設けられ、複数のワード線よりも基板に近い。第２半導体層は、第２領域に設けられ、第２方向に延伸し、複数のワード線、第３選択ゲート線、及び、第４選択ゲート線に対向する。第２ビット線は、第３方向に延伸し、第２方向から見て第２半導体層と重なる位置に設けられている。ワード線コンタクト電極は、第３領域に設けられ、第２方向に延伸し、複数のワード線のうちの一つに接続されている。

第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。同構成例を示す模式的な平面図である。第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。メモリダイＭＤの一部の構成を示す模式的な回路図である。メモリダイＭＤの一部の構成を示す模式的な回路図である。メモリダイＭＤの一部の構成を示す模式的な回路図である。メモリダイＭＤの模式的な平面図である。メモリダイＭＤの模式的な断面図である。メモリダイＭＤの模式的な断面図である。図８のＡで示した部分の模式的な拡大図である。図９のＢで示した部分の模式的な拡大図である。図８のＣで示した部分の模式的な拡大図である。図１３から一部の構成を省略して示す模式的な平面図である。図１３から一部の構成を省略して示す模式的な平面図である。図１３から一部の構成を省略して示す模式的な平面図である。図１３から一部の構成を省略して示す模式的な平面図である。図１３のＤで示した部分の模式的な拡大図である。読出動作について説明するための模式的な断面図である。書込動作について説明するための模式的な断面図である。消去動作について説明するための模式的な断面図である。消去動作について説明するための模式的な波形図である。消去動作について説明するための模式的な波形図である。他の消去動作について説明するための模式的な断面図である。図２４に対応する消去動作について説明するためのタイミングチャートである。図２１に対応する消去動作について説明するためのタイミングチャートである。第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第３実施形態に係る消去動作について説明するための模式的な波形図である。第３実施形態に係る消去動作について説明するための模式的な波形図である。第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。同半導体記憶装置の一部の構成を示す模式的な平面図である。同半導体記憶装置の一部の構成を示す模式的な斜視図である。図３４のＦ０，Ｆ１，Ｆ２で示した部分の模式的な拡大図である。図３４のＧ０，Ｇ１，Ｇ２で示した部分の模式的な拡大図である。図３６に示す構造をＨ－Ｈ´に沿って切断し、矢印の方向に沿って見た場合の模式的な断面図である。第４実施形態に係る半導体記憶装置の変形例の一部の構成を示す模式的な平面図である。第４実施形態に係る半導体記憶装置の変形例の一部の構成を示す模式的な平面図である。第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。他の実施形態に係る半導体記憶装置の消去動作について説明するための模式的な波形図である。他の実施形態に係る半導体記憶装置の消去動作について説明するための模式的な波形図である。他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。他の実施形態に係る半導体記憶装置の消去動作について説明するための模式的な波形図である。他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。

［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。

メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出動作、書込動作、消去動作等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。メモリダイＭＤは、ユーザデータを記憶する。コントローラダイＣＤは、複数のメモリダイＭＤ及びホストコンピュータ２０に接続される。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備える。コントローラダイＣＤは、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。

図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。

図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられる。実装基板ＭＳＢの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介してメモリダイＭＤの下面に接着される。複数のメモリダイＭＤは、実装基板ＭＳＢに積層される。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられる。メモリダイＭＤの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着される。コントローラダイＣＤは、メモリダイＭＤに積層される。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられる。

図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備える。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続される。

尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層される。また、メモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢによって接続される。また、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されても良い。

［メモリダイＭＤの回路構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５～図７は、メモリダイＭＤの一部の構成を示す模式的な回路図である。

尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。

図４に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。

［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、回路ｂｌｋ０及び回路ｂｌｋ１を備える。

回路ｂｌｋ０は、例えば図６に示す様に、５つのストリングユニットＳＵ０～ＳＵ４を備える。これら５つのストリングユニットＳＵ０～ＳＵ４は、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬ０を介して周辺回路ＰＣ（図４）に接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣ（図４）に接続される。

メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤと、ダミーメモリセルＤＭＣ５～ＤＭＣ３と、複数のメモリセルＭＣ（メモリトランジスタ）と、ダミーメモリセルＤＭＣ２～ＤＭＣ０と、ソース側選択トランジスタＳＴＳ，ＳＴＳＢと、を備える。これらの構成は、ビット線ＢＬ０及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤ、及び、ソース側選択トランジスタＳＴＳ，ＳＴＳＢを、単に選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）等と呼ぶ事がある。

メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

ダミーメモリセルＤＭＣ０～ＤＭＣ５は、電界効果型のトランジスタである。ダミーメモリセルＤＭＣ０～ＤＭＣ５は、基本的には、メモリセルＭＣと同様に構成されている。ただし、ダミーメモリセルＤＭＣ０～ＤＭＣ５は、データの記憶には用いられない。尚、１のメモリストリングＭＳに対応するダミーメモリセルＤＭＣ０～ＤＭＣ５のゲート電極には、それぞれ、ダミーワード線ＤＷＬ０～ＤＷＬ５が接続される。これらダミーワード線ＤＷＬ０～ＤＷＬ５は、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）のゲート電極には、それぞれ、選択ゲート線ＳＧＤＴ０，ＳＧＤ０～ＳＧＤ４，ＳＧＳ０，ＳＧＳＢ０が接続される。１つのドレイン側選択ゲート線ＳＧＤＴ０は、回路ｂｌｋ０中の全てのメモリストリングＭＳに共通に接続される。ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ４は、それぞれ、ストリングユニットＳＵ０～ＳＵ４中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳ０は、回路ｂｌｋ０中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳＢ０は、回路ｂｌｋ０中の全てのメモリストリングＭＳに共通に接続される。

回路ｂｌｋ１は、例えば図７に示す様に、５つのストリングユニットＳＵ５～ＳＵ９を備える。これら５つのストリングユニットＳＵ５～ＳＵ９は、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬ１を介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

回路ｂｌｋ１中のメモリストリングＭＳは、基本的には、回路ｂｌｋ０中のメモリストリングＭＳと同様に構成されている。ただし、回路ｂｌｋ１中の選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）のゲート電極には、それぞれ、選択ゲート線ＳＧＤＴ１，ＳＧＤ５～ＳＧＤ９，ＳＧＳ１，ＳＧＳＢ１が接続される。１つのドレイン側選択ゲート線ＳＧＤＴ１は、回路ｂｌｋ１中の全てのメモリストリングＭＳに共通に接続される。ドレイン側選択ゲート線ＳＧＤ５～ＳＧＤ９は、それぞれ、ストリングユニットＳＵ５～ＳＵ９中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳ１は、回路ｂｌｋ１中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳＢ１は、回路ｂｌｋ１中の全てのメモリストリングＭＳに共通に接続される。

尚、図５に例示する様に、回路ｂｌｋ１に対応する選択ゲート線ＳＧＤＴ１，ＳＧＤ５～ＳＧＤ９，ＳＧＳ１，ＳＧＳＢ１は、回路ｂｌｋ０に対応する選択ゲート線ＳＧＤＴ０，ＳＧＤ０～ＳＧＤ４，ＳＧＳ０，ＳＧＳＢ０とは電気的に独立であり、異なる電圧を供給可能に構成されている。一方、ワード線ＷＬ及びダミーワード線ＤＷＬ０～ＤＷＬ５は、回路ｂｌｋ０，ｂｌｋ１間で電気的に共通である。

［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図４）は、例えば、降圧回路及び昇圧回路を含む。降圧回路は、例えばレギュレータ等である。昇圧回路は、例えばチャージポンプ回路等である。これら降圧回路及び昇圧回路は、それぞれ、電源電圧供給線に接続される。電源電圧供給線には、電源電圧Ｖ_ＣＣ及び接地電圧Ｖ_ＳＳが供給される。電源電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続される。電圧生成回路ＶＧは、複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。これら複数通りの動作電圧は、例えば、メモリセルアレイＭＣＡに対する読出動作、書込動作、及び、消去動作に際して、ビット線ＢＬ０，ＢＬ１、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線ＳＧＤＴ０，ＳＧＤＴ１，ＳＧＤ０～ＳＧＤ９，ＳＧＳ０，ＳＧＳ１，ＳＧＳＢ０，ＳＧＳＢ１に供給される。動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。

［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤは、複数のメモリブロックＢＬＫに対応して設けられた複数の回路ｂｌｋｄ（図５）を備える。回路ｂｌｋｄは、複数のトランジスタＴ_ＢＬＫを備える。複数のトランジスタＴ_ＢＬＫは、ドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤＴ１，ＳＧＤ０～ＳＧＤ９、複数のワード線ＷＬ、ダミーワード線ＤＷＬ０～ＤＷＬ５、及び、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１，ＳＧＳＢ０，ＳＧＳＢ１（以下、「ワード線ＷＬ等」と呼ぶ。）に対応して設けられている。トランジスタＴ_ＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴ_ＢＬＫのドレイン電極は、ワード線ＷＬ等に接続される。トランジスタＴ_ＢＬＫのソース電極は、配線ＣＧに接続される。配線ＣＧは、それぞれ、複数の回路ｂｌｋｄを介して、全てのメモリブロックＢＬＫに接続される。トランジスタＴ_ＢＬＫのゲート電極は、信号供給線ＢＬＫＳＥＬに接続される。信号供給線ＢＬＫＳＥＬは、全ての回路ｂｌｋｄに対応して複数設けられる。また、信号供給線ＢＬＫＳＥＬは、回路ｂｌｋｄ中の全てのトランジスタＴ_ＢＬＫに接続される。

尚、配線ＣＧは、ドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤＴ１に対応する２本の配線ＣＧ_ＳＧＤＴと、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ９に対応する１０本の配線ＣＧ_ＳＧＤと、複数のワード線ＷＬに対応する複数本の配線ＣＧ_ＷＬと、複数のダミーワード線ＤＷＬ０～ＤＷＬ５に対応する６本の配線ＣＧ_ＤＷＬと、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に対応する２本の配線ＣＧ_ＳＧＳと、ソース側選択ゲート線ＳＧＳＢ０，ＳＧＳＢ１に対応する２本の配線ＣＧ_ＳＧＳＢと、を含む。

読出動作、書込動作等においては、例えば、アドレスレジスタＡＤＲ（図４）中のロウアドレスＲＡに対応する一つの信号供給線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号供給線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号供給線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号供給線ＢＬＫＳＥＬに接地電圧Ｖ_ＳＳ等が供給される。これにより、このロウアドレスＲＡに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬ等が全ての配線ＣＧと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬ等がフローティング状態となる。

［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図４）は、例えば、複数のセンスアンプユニットを備える。複数のセンスアンプユニットは、複数のビット線ＢＬ０，ＢＬ１に対応する。センスアンプユニットは、それぞれ、ビット線ＢＬ０，ＢＬ１に接続されたセンスアンプを備える。センスアンプは、センス回路と、ラッチ回路と、電圧転送回路と、を備える。センス回路は、センストランジスタと、データ配線と、を備える。センストランジスタのゲート電極は、ビット線ＢＬ０，ＢＬ１に接続されている。センストランジスタのドレイン電極は、データ配線に接続されている。センストランジスタは、ビット線ＢＬ０，ＢＬ１の電圧又は電流に応じてＯＮ状態となる。データ配線は、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される。ラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、ラッチ回路にラッチされたデータに応じてビット線ＢＬ０，ＢＬ１を２つの電圧供給線のいずれかと導通させる。

［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図４）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。キャッシュメモリＣＭ内の複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。

また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲ（図４）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図４）と導通させる。

［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤ_ＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤ_ＳＴをステータスレジスタＳＴＲに出力する。

また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧Ｖ_ＣＣＱ及び接地電圧Ｖ_ＳＳが供給される端子に接続される。

データ信号入出力端子ＤＱ０～ＤＱ７、トグル信号入出力端子ＤＱＳ，／ＤＱＳ及び電源電圧Ｖ_ＣＣＱが供給される端子は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。

複数の入力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳの双方に接続されたコンパレータを含む。複数の出力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳのいずれかに接続されたＯＣＤ（Off Chip Driver）回路を含む。

［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図４）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

［メモリダイＭＤの構造］
図８は、メモリダイＭＤの模式的な平面図である。図９及び図１０は、メモリダイＭＤの模式的な断面図である。図１１は、図８のＡで示した部分の模式的な拡大図である。図１２は、図９のＢで示した部分の模式的な拡大図である。図１３は、図８のＣで示した部分の模式的な拡大図である。図１４～図１７は、図１３から一部の構成を省略して示す模式的な平面図である。図１８は、図１３のＤで示した部分の模式的な拡大図である。

メモリダイＭＤは、例えば図８に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域Ｒ_ＭＣＡが設けられる。また、メモリセルアレイ領域Ｒ_ＭＣＡは、Ｘ方向に並ぶ２つのメモリホール領域Ｒ_ＭＨを備える。また、これら２つのメモリホール領域Ｒ_ＭＨの間には、Ｘ方向に並ぶ２つの第１フックアップ領域Ｒ_ＨＵ１と、これらの間に設けられた第２フックアップ領域Ｒ_ＨＵ２と、が設けられている。また、半導体基板１００のＹ方向の端部には、周辺領域Ｒ_Ｐが設けられている。周辺領域Ｒ_Ｐは、半導体基板１００のＹ方向の端部に沿ってＸ方向に延伸する。

メモリダイＭＤは、例えば図９に示す様に、半導体基板１００上に設けられたトランジスタ層Ｌ_ＴＲと、トランジスタ層Ｌ_ＴＲの上方に設けられた配線層Ｄ０と、配線層Ｄ０の上方に設けられた配線層Ｄ１と、配線層Ｄ１の上方に設けられた配線層Ｄ２と、を備える。また、メモリダイＭＤは、配線層Ｄ２の上方に設けられたメモリセルアレイ層Ｌ_ＭＣＡと、メモリセルアレイ層Ｌ_ＭＣＡの上方に設けられた配線層Ｍ０と、を備える。尚、図９においては省略するものの、配線層Ｍ０の上方には、更に複数の配線層が設けられる。

［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、酸化シリコン（ＳｉＯ_２）等の絶縁領域１００Ｉと、が設けられている。

［トランジスタ層Ｌ_ＴＲの構造］
例えば図９に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。

半導体基板１００のＮ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。

配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。

コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

［配線層Ｄ０，Ｄ１，Ｄ２の構造］
例えば図９に示す様に、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイ層Ｌ_ＭＣＡ中の構成、トランジスタ層Ｌ_ＴＲ中の構成及び半導体基板１００の少なくとも一つに、電気的に接続される。

配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及びタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。

［メモリセルアレイ層Ｌ_ＭＣＡのメモリホール領域Ｒ_ＭＨにおける構造］
例えば図８に示す様に、メモリセルアレイ層Ｌ_ＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。

メモリブロックＢＬＫは、例えば図１１に示す様に、Ｙ方向に並ぶ５つのストリングユニットＳＵを備える。Ｘ方向の一方側（例えば、図１１のＸ方向負側）のメモリホール領域Ｒ_ＭＨには、ストリングユニットＳＵ０～ＳＵ４が設けられている。図示は省略するものの、Ｘ方向の他方側（例えば、図１１のＸ方向正側）のメモリホール領域Ｒ_ＭＨには、ストリングユニットＳＵ５～ＳＵ９（図７）が設けられている。図１１に示す様に、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ_２）等のブロック間絶縁層ＳＴが設けられる。また、ストリングユニットＳＵ０～ＳＵ４のうち、Ｙ方向において隣り合う２つの間には、酸化シリコン（ＳｉＯ_２）等のストリングユニット間絶縁層ＳＨＥが設けられる。

メモリブロックＢＬＫは、例えば図９に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、を備える。また、メモリブロックＢＬＫは、例えば図１２に示す様に、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０を備える。

導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、半導体柱１２０に対応して設けられた複数の貫通孔を備える。これら複数の貫通孔の内周面は、それぞれ、ゲート絶縁膜１３０を介して半導体柱１２０の外周面と対向する。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１（図１２）が設けられている。

導電層１１０の下方には、図９に示す様に、導電層１１２が設けられている。導電層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層が設けられている。

導電層１１２は、ソース線ＳＬ（図６）として機能する。導電層１１２は、例えば、メモリセルアレイ領域Ｒ_ＭＣＡ（図８）全体にわたって設けられている。導電層１１２は、メモリセルアレイ領域Ｒ_ＭＣＡ（図８）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。

また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳＢ０，ＳＧＳＢ１及びこれに接続された複数のソース側選択トランジスタＳＴＳＢのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、図９の例では、下方から数えて１番目及び２番目の導電層１１０がソース側選択ゲート線ＳＧＳＢ０，ＳＧＳＢ１等として機能する。

また、これよりも上方に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１（図６）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、図９の例では、下方から数えて３番目及び４番目の導電層１１０がソース側選択ゲート線ＳＧＳ０，ＳＧＳ１等として機能する。

また、これよりも上方に位置する３つの導電層１１０は、ダミーワード線ＤＷＬ０～ＤＷＬ２及びこれらに接続されたダミーメモリセルＤＭＣ０～ＤＭＣ２のゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、図９の例では、下方から数えて５番目から７番目までの導電層１１０がダミーワード線ＤＷＬ０～ＤＷＬ２等として機能する。

また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図６）及びこれに接続された複数のメモリセルＭＣ（図６）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。尚、図９の例では、下方から数えて８番目の導電層１１０から、上方から数えて８番目の導電層１１０までがワード線ＷＬ及びこれに接続された複数のメモリセルＭＣとして機能する。

また、これよりも上方に位置する３つの導電層１１０は、ダミーワード線ＤＷＬ３～ＤＷＬ５及びこれらに接続されたダミーメモリセルＤＭＣ３～ＤＭＣ５のゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、図９の例では、上方から数えて７番目から５番目までの導電層１１０がダミーワード線ＤＷＬ３～ＤＷＬ５等として機能する。

また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ９及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図６）のゲート電極として機能する。図１１に示す様に、これら複数の導電層１１０のＹ方向の幅Ｙ_ＳＧＤは、ワード線ＷＬ、ダミーワード線ＤＷＬ０～ＤＷＬ５、又は、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１，ＳＧＳＢ０，ＳＧＳＢ１等として機能する導電層１１０のＹ方向の幅Ｙ_ＷＬよりも小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。尚、図９の例では、上方から数えて４番目及び３番目の導電層１１０がドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ９等として機能する。

また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤＴ１及びこれに接続された複数のドレイン側選択トランジスタＳＴＤＴ（図６）のゲート電極として機能する。これら複数の導電層１１０のＹ方向の幅は、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ９等として機能する導電層１１０のＹ方向の幅Ｙ_ＳＧＤと等しい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。尚、図９の例では、上方から数えて２番目及び１番目の導電層１１０がドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤＴ１等として機能する。

半導体柱１２０は、例えば図１１に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図６）に含まれる複数のメモリセルＭＣ、ダミーメモリセルＤＭＣ０～ＤＭＣ５及び選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図１２）が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。

半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、コンタクトＣｈ及びコンタクトＶｙ（図９）を介してビット線ＢＬ０又はビット線ＢＬ１に接続される。

半導体柱１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、導電層１１２（図９）に接続される。

ゲート絶縁膜１３０（図１２）は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１２に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。

尚、図１２には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

［メモリセルアレイ層Ｌ_ＭＣＡの第１フックアップ領域Ｒ_ＨＵ１における構造］
図１３に示す様に、Ｘ方向の一方側（例えば、図１３のＸ方向負側）に設けられた第１フックアップ領域Ｒ_ＨＵ１には、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ４として機能する導電層１１０のＸ方向の端部が設けられている。また、図１３においては省略するものの、この第１フックアップ領域Ｒ_ＨＵ１には、ドレイン側選択ゲート線ＳＧＤＴ０として機能する導電層１１０のＸ方向の端部が設けられている。

また、図１３に示す様に、Ｘ方向の他方側（例えば、図１３のＸ方向正側）に設けられた第１フックアップ領域Ｒ_ＨＵ１には、ドレイン側選択ゲート線ＳＧＤ５～ＳＧＤ９として機能する導電層１１０のＸ方向の端部が設けられている。また、図１３においては省略するものの、この第１フックアップ領域Ｒ_ＨＵ１には、ドレイン側選択ゲート線ＳＧＤＴ１として機能する導電層１１０のＸ方向の端部が設けられている。

図１８に示す様に、第１フックアップ領域Ｒ_ＨＵ１には、それぞれ、メモリブロックＢＬＫに対応して設けられたコンタクト接続小領域ｒ_ＣＣ１が設けられている。

コンタクト接続小領域ｒ_ＣＣ１には、ドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤ０～ＳＧＤ４として機能する複数の導電層１１０のＸ方向における端部、又は、ドレイン側選択ゲート線ＳＧＤＴ１，ＳＧＤ５～ＳＧＤ９として機能する複数の導電層１１０のＸ方向における端部が設けられている。また、コンタクト接続小領域ｒ_ＣＣ１には、Ｚ方向から見てマトリクス状に並ぶ複数のコンタクトＣＣが設けられている。例えば図１０に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

Ｘ方向に並ぶ複数のコンタクトＣＣのうち、メモリホール領域Ｒ_ＭＨに最も近いものは、上方から数えて１番目の導電層１１０に接続されている。また、メモリホール領域Ｒ_ＭＨに２番目に近いものは、上方から数えて２番目の導電層１１０に接続されている。以下同様に、メモリホール領域Ｒ_ＭＨにａ（ａは１以上の正の整数）番目に近いものは、上方から数えてａ番目の導電層１１０に接続されている。これら複数のコンタクトＣＣは、配線層Ｍ０中の配線ｍ０、配線層Ｄ０，Ｄ１，Ｄ２中の配線ｄ０，ｄ１，ｄ２及びコンタクトＣＳを介して、トランジスタＴｒのドレイン電極に接続されている。

また、例えば図１８に示す様に、第１フックアップ領域Ｒ_ＨＵ１には、コンタクトＣＣの近傍に設けられた支持構造ＨＲが設けられている。支持構造ＨＲは、Ｚ方向に延伸し、下端において導電層１１２に接続されている。支持構造ＨＲは、例えば酸化シリコン（ＳｉＯ_２）等の絶縁層を含む。

［メモリセルアレイ層Ｌ_ＭＣＡの第２フックアップ領域Ｒ_ＨＵ２における構造］
図１３に示す様に、第２フックアップ領域Ｒ_ＨＵ２のＸ方向の一方側の領域には、複数のコンタクト接続小領域ｒ_ＣＣ２と、複数のコンタクト接続小領域ｒ_Ｃ４Ｔと、が設けられている。複数のコンタクト接続小領域ｒ_ＣＣ２は、例えば、Ｙ方向の一方側から数えて４ｎ＋１番目（ｎは０以上の整数）及び４ｎ＋４番目のメモリブロックＢＬＫに対応する位置に設けられている。複数のコンタクト接続小領域ｒ_Ｃ４Ｔは、例えば、Ｙ方向の一方側（例えば、図１１のＹ方向負側）から数えて４ｎ＋２番目及び４ｎ＋３番目のメモリブロックＢＬＫに対応する位置に設けられている。

また、図１３に示す様に、第２フックアップ領域Ｒ_ＨＵ２のＸ方向の他方側の領域にも、複数のコンタクト接続小領域ｒ_ＣＣ２と、複数のコンタクト接続小領域ｒ_Ｃ４Ｔと、が設けられている。複数のコンタクト接続小領域ｒ_ＣＣ２は、例えば、Ｙ方向の一方側（例えば、図１１のＹ方向負側）から数えて４ｎ＋２番目及び４ｎ＋３番目のメモリブロックＢＬＫに対応する位置に設けられている。複数のコンタクト接続小領域ｒ_Ｃ４Ｔは、例えば、Ｙ方向の一方側（例えば、図１１のＹ方向負側）から数えて４ｎ＋１番目及び４ｎ＋４番目のメモリブロックＢＬＫに対応する位置に設けられている。

コンタクト接続小領域ｒ_ＣＣ２には、図１０に示す様に、ワード線ＷＬ、ダミーワード線ＤＷＬ０～ＤＷＬ５又はソース側選択ゲート線ＳＧＳ０，ＳＧＳ１，ＳＧＳＢ０，ＳＧＳＢ１として機能する複数の導電層１１０の一部が設けられている。また、コンタクト接続小領域ｒ_ＣＣ２には、Ｘ方向に並ぶ複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

尚、図１４に示す様に、下方から数えて１つ目の導電層１１０のうち、ソース側選択ゲート線ＳＧＳＢ０として機能するものと、下方から数えて１つ目の導電層１１０のうち、ソース側選択ゲート線ＳＧＳＢ１として機能するものとは、第２フックアップ領域Ｒ_ＨＵ２においてＸ方向に分断されている。また、図１５に示す様に、下方から数えて２つ目の導電層１１０のうち、ソース側選択ゲート線ＳＧＳＢ０として機能するものと、下方から数えて２つ目の導電層１１０のうち、ソース側選択ゲート線ＳＧＳＢ１として機能するものとは、第２フックアップ領域Ｒ_ＨＵ２においてＸ方向に分断されている。即ち、ソース側選択ゲート線ＳＧＳＢ０として機能する導電層１１０と、ソース側選択ゲート線ＳＧＳＢ１として機能する導電層１１０とは、Ｘ方向に並び、Ｘ方向において離間する。これらの導電層１１０は、それぞれ、コンタクトＣＣに接続されている。

また、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１として機能する導電層１１０も、第２フックアップ領域Ｒ_ＨＵ２においてＸ方向に分断されている。また、これらの導電層１１０は、それぞれ、コンタクトＣＣに接続されている（図１０参照）。

また、図１６及び図１７に示す様に、ワード線ＷＬとして機能する導電層１１０は、第２フックアップ領域Ｒ_ＨＵ２においてＸ方向に分断されておらず、Ｘ方向に並ぶ２つのメモリホール領域Ｒ_ＭＨ、並びに、これらの間に設けられた第１フックアップ領域Ｒ_ＨＵ１及び第２フックアップ領域Ｒ_ＨＵ２にわたって、Ｘ方向に連続的に形成されている。この様な導電層１１０は、１つのコンタクトＣＣに接続されている。

また、図示は省略するものの、ダミーワード線ＤＷＬ０～ＤＷＬ５として機能する導電層１１０も、第２フックアップ領域Ｒ_ＨＵ２においてＸ方向に分断されていない。この様な導電層１１０は、１つのコンタクトＣＣに接続されている。

コンタクト接続小領域ｒ_ＣＣ２に設けられた複数のコンタクトＣＣは、配線層Ｍ０中の配線ｍ０、配線層Ｄ０，Ｄ１，Ｄ２中の配線ｄ０，ｄ１，ｄ２及びコンタクトＣＳを介して、トランジスタＴｒのドレイン電極に接続されている。

図１８に示す様に、コンタクト接続小領域ｒ_Ｃ４Ｔには、Ｙ方向に並ぶ２つの絶縁層ＳＴ_Ｏが設けられている。これら２つの絶縁層ＳＴ_Ｏは、Ｙ方向に並ぶ２つのブロック間絶縁層ＳＴの間に設けられている。また、これら２つの絶縁層ＳＴ_Ｏの間には、例えば図９に示す様に、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸する複数のコンタクトＣ４と、が設けられている。

絶縁層ＳＴ_Ｏ（図１８）は、Ｘ方向及びＺ方向に延伸し、下端において導電層１１２に接続されている。絶縁層ＳＴ_Ｏは、例えば酸化シリコン（ＳｉＯ_２）を含む。

絶縁層１１０Ａは、Ｘ方向に延伸する略板状の絶縁層である。絶縁層１１０Ａは、窒化シリコン（Ｓｉ_３Ｎ_４）等の絶縁層を含んでいても良い。Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、酸化シリコン（ＳｉＯ_２）等の絶縁層が設けられている。

コンタクトＣ４は、Ｘ方向に複数並んでいる。コンタクトＣ４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図９に示す様に、コンタクトＣ４の外周面は、それぞれ絶縁層１１０Ａによって囲われており、絶縁層１１０Ａに接続されている。尚、例えば図９に示す様に、コンタクトＣ４はＺ方向に延伸し、上端において配線層Ｍ０中の配線ｍ０と接続され、下端において配線層Ｄ２中の配線ｄ２と接続されている。

［配線層Ｍ０の構造］
図９に示す様に、配線層Ｍ０に含まれる複数の配線ｍ０は、例えば、メモリセルアレイ層Ｌ_ＭＣＡ中の構成及びトランジスタ層Ｌ_ＴＲ中の構成の少なくとも一方に、電気的に接続される。複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及びタングステン（Ｗ）、銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬ０，ＢＬ１として機能する。ビット線ＢＬ０は、例えば図１１に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬ０は、それぞれ、ストリングユニットＳＵ０～ＳＵ４にそれぞれ含まれる５つの半導体柱１２０に接続されている。図示は省略するものの、ビット線ＢＬ１もビット線ＢＬ０と同様に、Ｘ方向に並びＹ方向に延伸する。また、ビット線ＢＬ１もビット線ＢＬ０と同様に、それぞれ、ストリングユニットＳＵ５～ＳＵ９にそれぞれ含まれる５つの半導体柱１２０に接続されている。

［読出動作］
次に、図１９を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図１９は、読出動作について説明するための模式的な断面図である。

尚、図１９は、読出動作に際して各配線に供給される電圧等について説明するための模式的な断面図であり、配線の位置、形状等を厳密に示すものではない。例えば、図１９においては、第１フックアップ領域Ｒ_ＨＵ１に対応する構成及び第２フックアップ領域Ｒ_ＨＵ２に対応する構成が省略されている。

また、以下の説明では、ストリングユニットＳＵ０中の複数のメモリセルＭＣに対して読出動作を実行する例について説明する。

また、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵ０に含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬに接続されたものを、選択メモリセルＭＣと呼ぶ場合がある。

また、以下の説明では、読出動作及び書込動作の実行単位を、ページと呼ぶ場合がある。ページの範囲は、適宜調整可能である。

尚、以下の説明では、メモリセルＭＣがＮビットのデータを記憶し、ストリングユニットＳＵ０～ＳＵ９が、それぞれ、メモリブロックＢＬＫに含まれるワード線ＷＬの数のＮ倍の数のページを備えている例を示す。また、これら複数のページが、それぞれ、ストリングユニットＳＵ０～ＳＵ９のうちの一つに含まれるメモリストリングＭＳの数と同数のビットのデータを記憶する例を示す。

また、以下の説明では、動作の対象となっているページを、選択ページＰＧと呼ぶ場合がある。選択ページＰＧは、動作の対象となっているストリングユニットＳＵ０に含まれる複数のページのうちの一つである。また、選択ページＰＧに対応する複数のメモリセルＭＣのゲート電極は、選択ワード線ＷＬに接続されている。

読出動作に際しては、例えば、複数のビット線ＢＬ０及び複数のビット線ＢＬ１に、電圧Ｖ_ＤＤを供給する。これにより、ドレイン側選択トランジスタＳＴＤＴに、電圧Ｖ_ＤＤが転送される。

また、読出動作に際しては、例えば、ドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤ０に、電圧Ｖ_ＳＧを供給する。電圧Ｖ_ＳＧは、電圧Ｖ_ＤＤよりも大きい。また、電圧Ｖ_ＳＧと電圧Ｖ_ＤＤとの間の電圧差は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのチャネル領域には、電子のチャネルが形成される。これにより、ストリングユニットＳＵ０中のダミーメモリセルＤＭＣ５に電圧Ｖ_ＤＤが転送される。

また、読出動作に際しては、例えば、ドレイン側選択ゲート線ＳＧＤＴ１，ＳＧＤ１～ＳＧＤ９に、接地電圧Ｖ_ＳＳを供給する。接地電圧Ｖ_ＳＳは、電圧Ｖ_ＤＤよりも小さい。また、電圧Ｖ_ＤＤと接地電圧Ｖ_ＳＳとの間の電圧差は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも小さい。従って、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのチャネル領域には、チャネルが形成されない。従って、ストリングユニットＳＵ１～ＳＵ９中のダミーメモリセルＤＭＣ５には、電圧Ｖ_ＤＤが転送されない。

また、読出動作に際しては、例えば、ダミーワード線ＤＷＬ３～ＤＷＬ５に、電圧Ｖ_{ＤＷＬＲ３}～電圧Ｖ_{ＤＷＬＲ５}を供給する。電圧Ｖ_{ＤＷＬＲ３}は、電圧Ｖ_{ＤＷＬＲ４}よりも大きい。また、電圧Ｖ_{ＤＷＬＲ４}は、電圧Ｖ_{ＤＷＬＲ５}よりも大きい。また、電圧Ｖ_{ＤＷＬＲ５}は、例えば、電圧Ｖ_ＳＧよりも大きい。また、電圧Ｖ_{ＤＷＬＲ３}～電圧Ｖ_{ＤＷＬＲ５}と電圧Ｖ_ＤＤとの間の電圧差は、ダミーメモリセルＤＭＣ３～ＤＭＣ５をＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ダミーメモリセルＤＭＣ３～ＤＭＣ５のチャネル領域には、電子のチャネルが形成される。これにより、ストリングユニットＳＵ０中のメモリセルＭＣに電圧Ｖ_ＤＤが転送される。

また、読出動作に際しては、例えば、ソース線ＳＬに、電圧Ｖ_ＳＲＣを供給する。電圧Ｖ_ＳＲＣは、接地電圧Ｖ_ＳＳよりも大きく、電圧Ｖ_ＤＤよりも小さい。電圧Ｖ_ＳＲＣは、接地電圧Ｖ_ＳＳと同程度の大きさを備えていても良い。これにより、ソース側選択トランジスタＳＴＳＢに、電圧Ｖ_ＳＲＣが転送される。

また、読出動作に際しては、例えば、ソース側選択ゲート線ＳＧＳＢ０，ＳＧＳ０に、電圧Ｖ_ＳＧを供給する。これにより、ソース側選択トランジスタＳＴＳＢ，ＳＴＳのチャネル領域には、電子のチャネルが形成される。これにより、ストリングユニットＳＵ０～ＳＵ４中のダミーメモリセルＤＭＣ０に電圧Ｖ_ＳＲＣが転送される。

また、読出動作に際しては、例えば、ソース側選択ゲート線ＳＧＳＢ１，ＳＧＳ１に、接地電圧Ｖ_ＳＳを供給する。従って、ソース側選択トランジスタＳＴＳＢ，ＳＴＳのチャネル領域には、チャネルが形成されない。従って、ストリングユニットＳＵ５～ＳＵ９中のダミーメモリセルＤＭＣ０には、電圧Ｖ_ＳＲＣが転送されない。

また、読出動作に際しては、例えば、ダミーワード線ＤＷＬ０～ＤＷＬ２に、電圧Ｖ_{ＤＷＬＲ０}～電圧Ｖ_{ＤＷＬＲ２}を供給する。電圧Ｖ_{ＤＷＬＲ２}は、電圧Ｖ_{ＤＷＬＲ１}よりも大きい。また、電圧Ｖ_{ＤＷＬＲ１}は、電圧Ｖ_{ＤＷＬＲ０}よりも大きい。また、電圧Ｖ_{ＤＷＬＲ０}は、例えば、電圧Ｖ_ＳＧよりも大きい。また、電圧Ｖ_{ＤＷＬＲ０}～電圧Ｖ_{ＤＷＬＲ２}と電圧Ｖ_ＳＲＣとの間の電圧差は、ダミーメモリセルＤＭＣ０～ＤＭＣ２をＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ダミーメモリセルＤＭＣ０～ＤＭＣ２のチャネル領域には、電子のチャネルが形成される。これにより、ストリングユニットＳＵ０～ＳＵ４中のメモリセルＭＣに電圧Ｖ_ＳＲＣが転送される。

また、読出動作に際しては、例えば、非選択ワード線ＷＬに、読出パス電圧Ｖ_ＲＥＡＤを供給する。読出パス電圧Ｖ_ＲＥＡＤは、電圧Ｖ_{ＤＷＬＲ２}，Ｖ_{ＤＷＬＲ３}よりも大きい。また、読出パス電圧Ｖ_ＲＥＡＤと電圧Ｖ_ＤＤ，Ｖ_ＳＲＣとの間の電圧差は、非選択メモリセルＭＣに記録されているデータに拘わらず、非選択メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には、電子のチャネルが形成される。

また、読出動作に際しては、例えば、選択ワード線ＷＬに、読出電圧Ｖ_ＣＧＲを供給する。読出電圧Ｖ_ＣＧＲは、読出パス電圧Ｖ_ＲＥＡＤよりも小さい。

ここで、選択メモリセルが特定のデータを記録している場合には、読出電圧Ｖ_ＣＧＲと電圧Ｖ_ＳＲＣとの間の電圧差が、選択メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、この様な場合には、選択メモリセルＭＣのチャネル領域に電子のチャネルが形成され、ビット線ＢＬ０がソース線ＳＬと導通する。これにより、ビット線ＢＬ０に電流が流れる。

一方、選択メモリセルが上記特定のデータを記録していない場合には、読出電圧Ｖ_ＣＧＲと電圧Ｖ_ＳＲＣとの間の電圧差が、選択メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも小さい。従って、この様な場合には、選択メモリセルＭＣのチャネル領域に電子のチャネルが形成されず、ビット線ＢＬ０がソース線ＳＬと導通しない。従って、ビット線ＢＬ０に電流が流れない。

従って、読出動作においては、センスアンプモジュールＳＡＭ（図４）によってビット線ＢＬ０の電流を測定することにより、選択ページＰＧ中のメモリセルＭＣに記録されたデータを検出することが可能である。

［書込動作］
次に、図２０を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図２０は、書込動作について説明するための模式的な断面図である。

尚、図２０は、書込動作に際して各配線に供給される電圧等について説明するための模式的な断面図であり、配線の位置、形状等を厳密に示すものではない。例えば、図２０においては、第１フックアップ領域Ｒ_ＨＵ１に対応する構成及び第２フックアップ領域Ｒ_ＨＵ２に対応する構成が省略されている。

また、以下の説明では、ストリングユニットＳＵ０中の複数のメモリセルＭＣに対して書込動作を実行する例について説明する。

書込動作に際しては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬ０に電圧Ｖ_ＳＲＣを供給する。これにより、この様なビット線ＢＬ０に接続されたドレイン側選択トランジスタＳＴＤＴに、Ｖ_ＳＲＣが転送される。以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣ」と呼ぶ場合がある。

また、書込動作に際しては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬ０に電圧Ｖ_ＤＤを供給する。これにより、この様なビット線ＢＬ０に接続されたドレイン側選択トランジスタＳＴＤＴに、電圧Ｖ_ＤＤが転送される。以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。

また、書込動作に際しては、例えば、複数のビット線ＢＬ１に電圧Ｖ_ＳＲＣを供給する。これにより、ビット線ＢＬ１に接続されたドレイン側選択トランジスタＳＴＤＴに、電圧Ｖ_ＳＲＣが転送される。

また、書込動作に際しては、例えば、ドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤ０に、電圧Ｖ_ＳＧＤＷを供給する。電圧Ｖ_ＳＧＤＷは、電圧Ｖ_ＳＲＣ，Ｖ_ＤＤよりも大きい。

ここで、電圧Ｖ_ＳＧＤＷと電圧Ｖ_ＳＲＣとの間の電圧差は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、書込メモリセルＭＣに電気的に接続されたドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのチャネル領域には、電子のチャネルが形成される。これにより、書込メモリセルＭＣに電気的に接続されたダミーメモリセルＤＭＣ５に電圧Ｖ_ＳＲＣが転送される。

一方、電圧Ｖ_ＳＧＤＷと電圧Ｖ_ＤＤとの間の電圧差は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも小さい。従って、禁止メモリセルＭＣに電気的に接続されたドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのチャネル領域には、電子のチャネルが形成されない。従って、禁止メモリセルＭＣに電気的に接続されたダミーメモリセルＤＭＣ５には電圧Ｖ_ＳＲＣが転送されない。

また、書込動作に際しては、例えば、ドレイン側選択ゲート線ＳＧＤＴ１，ＳＧＤ１～ＳＧＤ９に、接地電圧Ｖ_ＳＳを供給する。従って、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのチャネル領域には、チャネルが形成されない。従って、ストリングユニットＳＵ１～ＳＵ９中のダミーメモリセルＤＭＣ５には、電圧Ｖ_ＳＲＣが転送されない。

また、書込動作に際しては、例えば、ダミーワード線ＤＷＬ３～ＤＷＬ５に、電圧Ｖ_{ＤＷＬＷ３}～電圧Ｖ_{ＤＷＬＷ５}を供給する。電圧Ｖ_{ＤＷＬＷ３}は、電圧Ｖ_{ＤＷＬＷ４}よりも大きい。また、電圧Ｖ_{ＤＷＬＷ４}は、電圧Ｖ_{ＤＷＬＷ５}よりも大きい。また、電圧Ｖ_{ＤＷＬＷ５}は、例えば、電圧Ｖ_ＳＧよりも大きい。また、電圧Ｖ_{ＤＷＬＷ３}～電圧Ｖ_{ＤＷＬＷ５}と電圧Ｖ_ＳＲＣとの間の電圧差は、ダミーメモリセルＤＭＣ３～ＤＭＣ５をＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ダミーメモリセルＤＭＣ３～ＤＭＣ５のチャネル領域には、電子のチャネルが形成される。これにより、書込メモリセルＭＣに電気的に接続されたメモリセルＭＣに電圧Ｖ_ＳＲＣが転送される。

また、書込動作に際しては、例えば、ソース線ＳＬに、電圧Ｖ_ＳＲＣを供給する。これにより、ソース側選択トランジスタＳＴＳＢに、電圧Ｖ_ＳＲＣが転送される。

また、書込動作に際しては、例えば、ソース側選択ゲート線ＳＧＳＢ０，ＳＧＳ０，ＳＧＳＢ１，ＳＧＳ１に、接地電圧Ｖ_ＳＳを供給する。従って、ソース側選択トランジスタＳＴＳＢ，ＳＴＳのチャネル領域には、チャネルが形成されない。従って、ストリングユニットＳＵ０～ＳＵ９中のダミーメモリセルＤＭＣ０には、電圧Ｖ_ＳＲＣが転送されない。

また、書込動作に際しては、例えば、ダミーワード線ＤＷＬ０～ＤＷＬ２に、電圧Ｖ_{ＤＷＬＷ０}～電圧Ｖ_{ＤＷＬＷ２}を供給する。電圧Ｖ_{ＤＷＬＷ２}は、電圧Ｖ_{ＤＷＬＷ１}よりも大きい。また、電圧Ｖ_{ＤＷＬＷ１}は、電圧Ｖ_{ＤＷＬＷ０}よりも大きい。

また、書込動作に際しては、例えば、非選択ワード線ＷＬに、書込パス電圧Ｖ_ＰＡＳＳを供給する。書込パス電圧Ｖ_ＰＡＳＳは、電圧Ｖ_{ＤＷＬＷ２}，Ｖ_{ＤＷＬＷ３}よりも大きい。また、書込パス電圧Ｖ_ＰＡＳＳと電圧Ｖ_ＳＲＣとの間の電圧差は、非選択メモリセルＭＣに記録されているデータに拘わらず、非選択メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には、電子のチャネルが形成される。

また、書込動作に際しては、例えば、選択ワード線ＷＬに、プログラム電圧Ｖ_ＰＧＭを供給する。プログラム電圧Ｖ_ＰＧＭは、書込パス電圧Ｖ_ＰＡＳＳよりも大きい。

ここで、書込メモリセルＭＣのチャネルには、電圧Ｖ_ＳＲＣが供給されている。この様なチャネルと選択ワード線ＷＬとの間には、比較的大きい電界が発生する。これにより、半導体柱１２０のチャネル中の電子がトンネル絶縁膜１３１（図１２）を介して電荷蓄積膜１３２（図１２）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は増大する。

また、禁止メモリセルＭＣのチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬとの容量結合によって書込パス電圧Ｖ_ＰＡＳＳ程度まで上昇している。この様なチャネルと選択ワード線ＷＬとの間には、上述した様な大きい電界は発生しない。従って、半導体柱１２０のチャネル中の電子は電荷蓄積膜１３２（図１２）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。

尚、ストリングユニットＳＵ１～ＳＵ９中のメモリセルＭＣのチャネルも、電気的にフローティング状態となっている。従って、ストリングユニットＳＵ１～ＳＵ９中のメモリセルＭＣのチャネル中の電子も電荷蓄積膜１３２（図１２）中にトンネルしない。従って、これらのメモリセルＭＣのしきい値電圧は増大しない。

［消去動作］
次に、図２１を参照して、本実施形態に係る半導体記憶装置の消去動作について説明する。図２１は、消去動作について説明するための模式的な断面図である。

尚、図２１は、消去動作に際して各配線に供給される電圧等について説明するための模式的な断面図であり、配線の位置、形状等を厳密に示すものではない。例えば、図２１においては、第１フックアップ領域Ｒ_ＨＵ１に対応する構成及び第２フックアップ領域Ｒ_ＨＵ２に対応する構成が省略されている。

また、以下の説明では、ストリングユニットＳＵ０～ＳＵ４中の複数のメモリセルＭＣに対して消去動作を実行する例について説明する。

消去動作に際しては、例えば、複数のビット線ＢＬ０及び複数のビット線ＢＬ１に、消去電圧Ｖ_ＥＲＡを供給する。これにより、ドレイン側選択トランジスタＳＴＤＴに、消去電圧Ｖ_ＥＲＡが転送される。消去電圧Ｖ_ＥＲＡは、書込パス電圧Ｖ_ＰＡＳＳよりも大きい。消去電圧Ｖ_ＥＲＡは、プログラム電圧Ｖ_ＰＧＭと同程度の大きさでも良いし、プログラム電圧Ｖ_ＰＧＭより大きくても小さくても良い。

また、消去動作に際しては、例えば、ドレイン側選択ゲート線ＳＧＤＴ０に、電圧Ｖ_ＳＧＤＴを供給する。電圧Ｖ_ＳＧＤＴは、消去電圧Ｖ_ＥＲＡよりも小さい。これにより、ドレイン側選択ゲート線ＳＧＤＴ０に対応するドレイン側選択トランジスタＳＴＤＴのチャネル領域においてＧＩＤＬ（Gate Induced Drain Leakage）が発生し、電子－正孔対が発生する。また、電子はビット線ＢＬ０側に移動し、正孔はメモリセルＭＣ側に移動する。

また、消去動作に際しては、例えば、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ４に、電圧Ｖ_ＳＧＤ０を供給する。電圧Ｖ_ＳＧＤ０は、消去電圧Ｖ_ＥＲＡよりも小さい。また、電圧Ｖ_ＳＧＤ０は、電圧Ｖ_ＳＧＤＴと等しくても良いし、電圧Ｖ_ＳＧＤＴよりも大きくても良い。また、消去電圧Ｖ_ＥＲＡと電圧Ｖ_ＳＧＤ０との間の電圧差は、ドレイン側選択トランジスタＳＴＤをＰＭＯＳトランジスタとして機能させる際のしきい値電圧の絶対値よりも大きい。従って、ドレイン側選択トランジスタＳＴＤのチャネル領域には、正孔のチャネルが形成される。これにより、ストリングユニットＳＵ０～ＳＵ４中のダミーメモリセルＤＭＣ５に正孔が供給される。

また、消去動作に際しては、例えば、ドレイン側選択ゲート線ＳＧＤＴ１に、消去電圧Ｖ_ＥＲＡを供給する。従って、ドレイン側選択ゲート線ＳＧＤＴ１に対応するドレイン側選択トランジスタＳＴＤＴのチャネル領域においてはＧＩＤＬが発生せず、電子－正孔対も発生しない。

また、消去動作に際しては、例えば、ドレイン側選択ゲート線ＳＧＤ５～ＳＧＤ９に、消去電圧Ｖ_ＥＲＡを供給する。

また、消去動作に際しては、例えば、ダミーワード線ＤＷＬ３～ＤＷＬ５に、電圧Ｖ_{ＤＷＬＥ３}～電圧Ｖ_{ＤＷＬＥ５}を供給する。電圧Ｖ_{ＤＷＬＥ３}は、電圧Ｖ_{ＤＷＬＥ４}よりも小さい。また、電圧Ｖ_{ＤＷＬＥ４}は、電圧Ｖ_{ＤＷＬＥ５}よりも小さい。また、電圧Ｖ_{ＤＷＬＥ５}は、例えば、電圧Ｖ_ＳＧＤ０よりも小さい。また、電圧Ｖ_{ＤＷＬＥ３}～電圧Ｖ_{ＤＷＬＥ５}と消去電圧Ｖ_ＥＲＡとの間の電圧差は、ダミーメモリセルＤＭＣ３～ＤＭＣ５をＰＭＯＳトランジスタとして機能させる際のしきい値電圧の絶対値よりも大きい。従って、ダミーメモリセルＤＭＣ３～ＤＭＣ５のチャネル領域には、正孔のチャネルが形成される。これにより、ストリングユニットＳＵ０～ＳＵ４中のメモリセルＭＣに正孔が転送される。

また、消去動作に際しては、例えば、ソース線ＳＬに、消去電圧Ｖ_ＥＲＡを供給する。これにより、ソース側選択トランジスタＳＴＳＢに、消去電圧Ｖ_ＥＲＡが転送される。

また、消去動作に際しては、例えば、ソース側選択ゲート線ＳＧＳＢ０に、電圧Ｖ_ＳＧＳＢを供給する。電圧Ｖ_ＳＧＳＢは、消去電圧Ｖ_ＥＲＡよりも小さい。これにより、ソース側選択ゲート線ＳＧＳＢ０に対応するソース側選択トランジスタＳＴＳＢのチャネル領域においてＧＩＤＬが発生し、電子－正孔対が発生する。また、電子はソース線ＳＬ側に移動し、正孔はメモリセルＭＣ側に移動する。

また、消去動作に際しては、例えば、ソース側選択ゲート線ＳＧＳ０に、電圧Ｖ_ＳＧＳ０を供給する。電圧Ｖ_ＳＧＳ０は、消去電圧Ｖ_ＥＲＡよりも小さい。また、電圧Ｖ_ＳＧＳ０は、電圧Ｖ_ＳＧＳＢと等しくても良いし、電圧Ｖ_ＳＧＳＢよりも大きくても良い。また、消去電圧Ｖ_ＥＲＡと電圧Ｖ_ＳＧＳ０との間の電圧差は、ソース側選択トランジスタＳＴＳをＰＭＯＳトランジスタとして機能させる際のしきい値電圧の絶対値よりも大きい。従って、ソース側選択トランジスタＳＴＳのチャネル領域には、正孔のチャネルが形成される。これにより、ストリングユニットＳＵ０～ＳＵ４中のダミーメモリセルＤＭＣ０に正孔が供給される。

また、消去動作に際しては、例えば、ソース側選択ゲート線ＳＧＳＢ１に、消去電圧Ｖ_ＥＲＡを供給する。従って、ソース側選択ゲート線ＳＧＳＢ１に対応するソース側選択トランジスタＳＴＳＢのチャネル領域においてはＧＩＤＬが発生せず、電子－正孔対も発生しない。

また、消去動作に際しては、例えば、ソース側選択ゲート線ＳＧＳ１に、消去電圧Ｖ_ＥＲＡを供給する。

また、消去動作に際しては、例えば、ダミーワード線ＤＷＬ０～ＤＷＬ２に、電圧Ｖ_{ＤＷＬＥ０}～電圧Ｖ_{ＤＷＬＥ２}を供給する。電圧Ｖ_{ＤＷＬＥ２}は、電圧Ｖ_{ＤＷＬＥ１}よりも小さい。また、電圧Ｖ_{ＤＷＬＥ１}は、電圧Ｖ_{ＤＷＬＥ０}よりも小さい。また、電圧Ｖ_{ＤＷＬＥ０}は、例えば、電圧Ｖ_ＳＧＳ０よりも小さい。また、電圧Ｖ_{ＤＷＬＥ０}～電圧Ｖ_{ＤＷＬＥ２}と消去電圧Ｖ_ＥＲＡとの間の電圧差は、ダミーメモリセルＤＭＣ０～ＤＭＣ２をＰＭＯＳトランジスタとして機能させる際のしきい値電圧の絶対値よりも大きい。従って、ダミーメモリセルＤＭＣ０～ＤＭＣ２のチャネル領域には、正孔のチャネルが形成される。これにより、ストリングユニットＳＵ０中のメモリセルＭＣに正孔が転送される。

また、消去動作に際しては、例えば、ワード線ＷＬに、接地電圧Ｖ_ＳＳを供給する。

ここで、ストリングユニットＳＵ０～ＳＵ４中のメモリセルＭＣのチャネル領域には、正孔が供給されている。この様なチャネルとワード線ＷＬとの間には、比較的大きい電界が発生する。これにより、半導体柱１２０のチャネル中の正孔がトンネル絶縁膜１３１（図１２）を介して電荷蓄積膜１３２（図１２）中にトンネルする。これにより、ストリングユニットＳＵ０～ＳＵ４中のメモリセルＭＣのしきい値電圧は減少する。

一方、ストリングユニットＳＵ５～ＳＵ９中のメモリセルＭＣのチャネル領域には、正孔が供給されていない。この様なチャネルとワード線ＷＬとの間には、上述した様な大きい電界が発生しない。従って、ストリングユニットＳＵ５～ＳＵ９中のメモリセルＭＣのしきい値電圧は減少しない。

図２２及び図２３は、消去動作について説明するための模式的な波形図である。図２２には、ビット線ＢＬ０，ＢＬ１、ドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤＴ１，ＳＧＤ０～ＳＧＤ９、ダミーワード線ＤＷＬ３～ＤＷＬ５、及び、ワード線ＷＬに供給される電圧を例示している。また、図２３には、ソース線ＳＬ、ソース側選択ゲート線ＳＧＳＢ０，ＳＧＳＢ１，ＳＧＳ０，ＳＧＳ１、ダミーワード線ＤＷＬ０～ＤＷＬ２、及び、ワード線ＷＬに供給される電圧を例示している。

図２２及び図２３の例では、消去動作のタイミングＴ_１０１において、各配線に、接地電圧Ｖ_ＳＳが供給されている。

また、消去動作のタイミングＴ_１０１において、ビット線ＢＬ０，ＢＬ１、ドレイン側選択ゲート線ＳＧＤＴ１，ＳＧＤ５～ＳＧＤ９、ソース線ＳＬ、及び、ソース側選択ゲート線ＳＧＳＢ１，ＳＧＳ１への電圧の供給が開始されている。以下の説明では、これらの配線に供給される電圧を、電圧Ｖ_Ｅ０と呼ぶ場合がある。

また、タイミングＴ_１０２において、ドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤ０～ＳＧＤ４、及び、ソース側選択ゲート線ＳＧＳＢ０，ＳＧＳ０への電圧の供給が開始されている。以下の説明では、これらの配線に供給される電圧を、電圧Ｖ_Ｅ１と呼ぶ場合がある。図示の例では、タイミングＴ_１０２からタイミングＴ_１０５以降にかけて、電圧Ｖ_Ｅ０と、電圧Ｖ_Ｅ１と、の間の電圧差が維持される。

また、タイミングＴ_１０３において、ダミーワード線ＤＷＬ５，ＤＷＬ４，ＤＷＬ１，ＤＷＬ０への電圧の供給が開始されている。以下の説明では、これらの配線に供給される電圧を、電圧Ｖ_Ｅ２と呼ぶ場合がある。図示の例では、タイミングＴ_１０３からタイミングＴ_１０５以降にかけて、電圧Ｖ_Ｅ０と、電圧Ｖ_Ｅ１と、電圧Ｖ_Ｅ２と、の間の電圧差が維持される。

また、タイミングＴ_１０４において、ダミーワード線ＤＷＬ３，ＤＷＬ２への電圧の供給が開始されている。以下の説明では、これらの配線に供給される電圧を、電圧Ｖ_Ｅ３と呼ぶ場合がある。図示の例では、タイミングＴ_１０４からタイミングＴ_１０５以降にかけて、電圧Ｖ_Ｅ０と、電圧Ｖ_Ｅ１と、電圧Ｖ_Ｅ２と、電圧Ｖ_Ｅ３と、電圧Ｖ_Ｅ４と、の間の電圧差が維持される。

また、タイミングＴ_１０５において、各配線に供給される電圧が、図２１を参照して説明した大きさに達している。また、タイミングＴ_１０５以降において、各配線に供給される電圧が、図２１を参照して説明した大きさに維持されている。

［効果］
図９等を参照して説明した様に、本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数の導電層１１０と、これら複数の導電層１１０と対向する半導体柱１２０と、を備える。また、図１２等を参照して説明した様に、導電層１１０と半導体柱１２０との間に設けられた電荷蓄積膜１３２を備える。この様な半導体記憶装置においては、Ｚ方向に並ぶ導電層１１０の数が増えるほど、メモリブロックＢＬＫに含まれるメモリセルＭＣの数が増える。この様な構成によれば、比較的に容易に高集積化を図ることが可能である。

ここで、この様な半導体記憶装置においては、ページを読出動作及び書込動作の実行単位とし、且つ、メモリブロックＢＬＫを消去動作の実行単位とする場合がある。ここで、例えば、消去対象となるメモリブロックＢＬＫに消去対象でないデータが残っている場合、このデータを他のメモリブロックＢＬＫに書き込み、その後でメモリブロックＢＬＫを消去する必要がある。以下、この様な動作を、ガベージコレクションと呼ぶ場合がある。

ここで、メモリブロックＢＬＫに含まれるメモリセルＭＣの数が増えると、ガベージコレクションの実行回数が増大してしまう場合がある。この様な場合、メモリセルＭＣに対する書込動作・消去動作の実行回数が増大してしまい、メモリセルＭＣの短寿命化に繋がってしまう場合がある。

メモリセルＭＣの短寿命化を抑制するためには、例えば、１つのメモリブロックＢＬＫを物理的に２つのメモリブロックＢＬＫに分割することも考えられる。しかしながら、この様な場合、分割した２つのメモリブロックＢＬＫに対応して２つの第２フックアップ領域Ｒ_ＨＵ２を設ける必要があり、集積度が低下してしまう恐れがある。

そこで、本実施形態に係る半導体記憶装置は、回路ｂｌｋ０内のメモリセルＭＣと、回路ｂｌｋ１内のメモリセルＭＣと、を独立して消去可能に構成されている。この様な構成によれば、集積度の低下を抑制しつつ、ガベージコレクションの実行回数の増大に伴うメモリセルＭＣの短寿命化を抑制可能である。

また、本実施形態に係る半導体記憶装置においては、回路ｂｌｋ０に対応する選択ゲート線ＳＧＤＴ０，ＳＧＤ０～ＳＧＤ４，ＳＧＳ０，ＳＧＳＢ０と、回路ｂｌｋ１に対応する選択ゲート線ＳＧＤＴ１，ＳＧＤ５～ＳＧＤ９，ＳＧＳ１，ＳＧＳＢ１とに、別々の電圧を供給可能に構成されている。この様な構成によれば、消去動作において、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢの双方においてＧＩＤＬを発生させることが可能である。これにより、消去動作の安定化を図ることが可能である。

［消去動作の指定方法］
図２１を参照して説明した消去動作では、メモリブロックＢＬＫ中の構成のうち、回路ｂｌｋ０中又は回路ｂｌｋ１中のメモリセルＭＣのデータのみを消去する。しかしながら、第１実施形態に係る半導体記憶装置は、この様な消去動作に加えて、回路ｂｌｋ０中及び回路ｂｌｋ１中のメモリセルＭＣのデータを一括して消去する消去動作も実行可能に構成されていても良い。

次に、図２４を参照して、この様な消去動作について説明する。図２４に対応する消去動作は、基本的には、図２１を参照して説明した消去動作と同様に実行される。ただし、図２４に対応する消去動作においては、例えば図２４に示す様に、ドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤＴ１に電圧Ｖ_ＳＧＤＴを供給し、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ９に電圧Ｖ_ＳＧＤ０を供給する。また、この消去動作においては、ソース側選択ゲート線ＳＧＳＢ０，ＳＧＳＢ１に電圧Ｖ_ＳＧＳＢを供給し、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に電圧Ｖ_ＳＧＳ０を供給する。

この様な場合、図２４に対応する消去動作と、図２１に対応する消去動作とは、異なるコマンドセットの入力に応じて実行されても良い。

次に、図２５を参照して、図２４に対応する消去動作の実行に際してメモリダイＭＤに入力されるコマンドセットＣＳ_Ｅ０等について説明する。図２５は、図２４に対応する消去動作について説明するためのタイミングチャートである。

尚、図４を参照して説明した様に、メモリダイＭＤは、８つのデータ信号入出力端子ＤＱ０～ＤＱ７を備えている。以下の説明では、この８つのデータ信号入出力端子ＤＱ０～ＤＱ７に入力される８ビットのデータを、２桁の１６進数を使用して表現する場合がある。例えば、８つのデータ信号入出力端子ＤＱ０～ＤＱ７に“０，０，０，０，０，０，０，０”が入力される場合、このデータを、データ００ｈ等と表現する場合がある。また、“１，１，１，１，１，１，１，１”が入力される場合、このデータを、データＦＦｈ等と表現する場合がある。

図２５には、図２４に対応する消去動作に際してメモリダイＭＤに入力されるコマンドセットＣＳ_Ｅ０を例示している。このコマンドセットＣＳ_Ｅ０は、データ６０ｈ，Ａ３０１，Ａ３０２，Ａ３０３及びデータＤ０ｈを含む。

タイミングｔ１０１において、コントローラダイＣＤ（図１）はメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてデータ６０ｈを入力する。即ち、データ信号入出力端子ＤＱ０～ＤＱ７の電圧をデータ６０ｈの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データ６０ｈは、消去動作の開始時に入力されるコマンドである。

タイミングｔ１０２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤとしてデータＡ３０１を入力する。即ち、データ信号入出力端子ＤＱ０～ＤＱ７の電圧をデータＡ３０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＡ３０１は、ロウアドレスＲＡの一部である。データＡ３０１は、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスを含む。

タイミングｔ１０３において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤとしてデータＡ３０２を入力する。データＡ３０２は、ロウアドレスＲＡの一部である。データＡ３０２は、例えば、ブロックアドレス及びページアドレスを含む。

タイミングｔ１０４において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤとしてデータＡ３０３を入力する。データＡ３０３は、チップアドレスを含む。チップアドレスは、コントローラダイＣＤによって制御される複数のメモリダイＭＤから、一のメモリダイＭＤを特定するデータである。

タイミングｔ１０５において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてデータＤ０ｈを入力する。データＤ０ｈは、消去動作に関するコマンドセットの入力が終了したことを示すコマンドである。

タイミングｔ１０６において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて消去動作が実行される。

タイミングｔ１０７において、メモリダイＭＤにおける消去動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

タイミングｔ１０８において、コントローラダイＣＤはメモリダイＭＤに、例えば、コマンドデータＤ_ＣＭＤとしてデータ７０ｈを入力する。データ７０ｈは、ステータスレジスタＳＴＲ（図４）にラッチされたステータスデータＤ_ＳＴの出力を要求するコマンドである。

タイミングｔ１０９において、コントローラダイＣＤはメモリダイＭＤから、例えば、データＤ３０１を出力させる。即ち、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＲＥを“Ｈ”から“Ｌ”に立ち下げ、外部制御端子ＲＥを“Ｌ”から“Ｈ”に立ち上げる。これに伴い、データ信号入出力端子ＤＱ０～ＤＱ７の電圧が、データＤ３０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定される。コントローラダイＣＤは、この８ビット分のデータＤ３０１を取得する。データＤ３０１は、ステータスデータＤ_ＳＴである。

次に、図２６を参照して、図２１に対応する消去動作の実行に際してメモリダイＭＤに入力されるコマンドセットＣＳ_Ｅ１等について説明する。図２６は、図２１に対応する消去動作について説明するためのタイミングチャートである。

図２６には、図２１に対応する消去動作に際してメモリダイＭＤに入力されるコマンドセットＣＳ_Ｅ１を例示している。このコマンドセットＣＳ_Ｅ１は、データＸＸｈ，６０ｈ，Ａ３０１，Ａ３０２，Ａ３０３及びデータＤ０ｈを含む。

図２１に対応する消去動作は、基本的には、図２４に対応する消去動作と同様に実行される。ただし、図２１に対応する消去動作の実行に際しては、タイミングｔ１００において、コントローラダイＣＤ（図１）がメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてデータＸＸｈを入力する（図２６）。データＸＸｈは、図２１に対応する消去動作を実行する際に入力されるコマンドである。また、データＸＸｈは、消去動作の実行対象として回路ｂｌｋ０又は回路ｂｌｋ１を指定する旨のデータを含んでいても良い。

尚、データＸＸｈを構成する８ビットのデータは、それぞれ、“０”でも良いし“１”でも良い。また、データＸＸｈを構成する８ビットのデータのうち、１ビット目から４ビット目までのデータと、５ビット目から８ビット目までのデータとは、一致していても良いし、異なっていても良い。

［第２実施形態］
次に、図２７を参照して、第２実施形態に係る半導体記憶装置について説明する。図２７は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。

第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。

ただし、第２実施形態に係る半導体記憶装置においては、図２７に示す様に、第１実施形態において回路ｂｌｋ０（図５）として機能していた構成が、メモリブロックＢＬＫ０として機能する。メモリブロックＢＬＫ０は、第１実施形態に係る回路ｂｌｋ０と同様に、ストリングユニットＳＵ０～ＳＵ４を備える。

また、第２実施形態に係る半導体記憶装置においては、図２７に示す様に、第１実施形態において回路ｂｌｋ１（図５）として機能していた構成が、メモリブロックＢＬＫ１として機能する。メモリブロックＢＬＫ１は、第１実施形態に係る回路ｂｌｋ１と同様に、ストリングユニットＳＵ５～ＳＵ９を備える。

尚、図２７においては、一対のメモリブロックＢＬＫ０，ＢＬＫ１を含む構成を、メモリブロックグループＢＬＫＧとして示している。メモリセルアレイＭＣＡ内の複数のメモリブロックグループＢＬＫＧに含まれる複数のメモリブロックＢＬＫ０，ＢＬＫ１には、全て、異なるブロックアドレスが割り振られている。

第２実施形態に係る半導体記憶装置においては、消去動作の実行に際して、コントローラダイＣＤからメモリダイＭＤに、図２５を参照して説明した様なコマンドセットＣＳ_Ｅ０を入力する。

［第３実施形態］
次に、図２８及び図２９を参照して、第３実施形態に係る半導体記憶装置について説明する。図２８は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図２９は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。

第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図２８に示す様に、第３実施形態に係る半導体記憶装置は、メモリダイＭＤのかわりに、メモリダイＭＤ３を備えている。メモリダイＭＤ３は、基本的には、メモリダイＭＤと同様に構成されている。ただし、メモリダイＭＤ３においては、各メモリセルアレイ領域Ｒ_ＭＣＡに、１つの導電層１１２のかわりに、２つの導電層３１２が設けられている。

図２８及び図２９に示す様に、一方の導電層３１２は、Ｘ方向の一方側（例えば、図２８及び図２９のＸ方向負側）のメモリホール領域Ｒ_ＭＨ全体、Ｘ方向の一方側の第１フックアップ領域Ｒ_ＨＵ１全体及び第２フックアップ領域Ｒ_ＨＵ２の一部にわたって設けられている。この導電層３１２は、回路ｂｌｋ０（図５）に対応するソース線ＳＬ０として機能する。

他方の導電層３１２は、Ｘ方向の他方側（例えば、図２８及び図２９のＸ方向正側）のメモリホール領域Ｒ_ＭＨ全体、Ｘ方向の他方側の第１フックアップ領域Ｒ_ＨＵ１全体及び第２フックアップ領域Ｒ_ＨＵ２の一部にわたって設けられている。この導電層３１２は、回路ｂｌｋ１（図５）に対応するソース線ＳＬ１として機能する。

第３実施形態に係る半導体記憶装置は、これら２つの導電層３１２に、異なる電圧を供給可能に構成されている。

次に、図３０を参照して、第３実施形態に係る半導体記憶装置の消去動作について説明する。図３０は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。

尚、図３０は、消去動作に際して各配線に供給される電圧等について説明するための模式的な断面図であり、配線の位置、形状等を厳密に示すものではない。例えば、図３０においては、第１フックアップ領域Ｒ_ＨＵ１に対応する構成及び第２フックアップ領域Ｒ_ＨＵ２に対応する構成が省略されている。

第３実施形態に係る半導体記憶装置の消去動作は、基本的には、第１実施形態に係る半導体記憶装置の消去動作と同様に実行される。

ただし、第３実施形態に係る半導体記憶装置の消去動作においては、例えば図３０に示す様に、複数のビット線ＢＬ１に、電圧Ｖ_ＳＲＣを供給する。これにより、複数のビット線ＢＬ１に接続された複数のドレイン側選択トランジスタＳＴＤＴに、電圧Ｖ_ＳＲＣが転送される。

また、この消去動作においては、例えば、ドレイン側選択ゲート線ＳＧＤＴ１に、接地電圧Ｖ_ＳＳを供給する。従って、ドレイン側選択ゲート線ＳＧＤＴ１に対応するドレイン側選択トランジスタＳＴＤＴのチャネル領域においてはＧＩＤＬが発生せず、電子－正孔対も発生しない。

また、この消去動作においては、例えば、ドレイン側選択ゲート線ＳＧＤ５～ＳＧＤ９に、接地電圧Ｖ_ＳＳを供給する。

また、この消去動作においては、例えば、ソース線ＳＬ０に、消去電圧Ｖ_ＥＲＡを供給する。これにより、ソース線ＳＬ０に接続されたソース側選択トランジスタＳＴＳＢに、消去電圧Ｖ_ＥＲＡが転送される。

また、この消去動作においては、例えば、ソース線ＳＬ１に、電圧Ｖ_ＳＲＣを供給する。これにより、ソース線ＳＬ１に接続されたソース側選択トランジスタＳＴＳＢに、電圧Ｖ_ＳＲＣが転送される。

また、この消去動作においては、例えば、ソース側選択ゲート線ＳＧＳＢ１に、接地電圧Ｖ_ＳＳを供給する。従って、ソース側選択ゲート線ＳＧＳＢ１に対応するソース側選択トランジスタＳＴＳＢのチャネル領域においてはＧＩＤＬが発生せず、電子－正孔対も発生しない。

また、この消去動作においては、例えば、ソース側選択ゲート線ＳＧＳ１に、接地電圧Ｖ_ＳＳを供給する。

図３１及び図３２は、第３実施形態に係る消去動作について説明するための模式的な波形図である。図３１には、ビット線ＢＬ０，ＢＬ１、ドレイン側選択ゲート線ＳＧＤＴ０，ＳＧＤＴ１，ＳＧＤ０～ＳＧＤ９、ダミーワード線ＤＷＬ３～ＤＷＬ５、及び、ワード線ＷＬに供給される電圧を例示している。また、図３２には、ソース線ＳＬ０，ＳＬ１、ソース側選択ゲート線ＳＧＳＢ０，ＳＧＳＢ１，ＳＧＳ０，ＳＧＳ１、ダミーワード線ＤＷＬ０～ＤＷＬ２、及び、ワード線ＷＬに供給される電圧を例示している。

図３１及び図３２に例示する消去動作は、図２２及び図２３を参照して説明した消去動作と同様に実行される。ただし、図３１及び図３２に例示する消去動作では、消去動作の開始からタイミングＴ_１０５以降にかけて、ドレイン側選択ゲート線ＳＧＤＴ１，ＳＧＤ５～ＳＧＤ９、及び、ソース側選択ゲート線ＳＧＳＢ１，ＳＧＳ１の電圧が、接地電圧Ｖ_ＳＳに維持される。また、ビット線ＢＬ１及びソース線ＳＬ１の電圧が、電圧Ｖ_ＳＲＣ（≒接地電圧Ｖ_ＳＳ）に維持される。

［効果］
図２１～図２３を参照して説明した消去動作では、ドレイン側選択ゲート線ＳＧＤ５～ＳＧＤ９と、ダミーワード線ＤＷＬ５と、の間の電圧差が、比較的大きくなってしまう場合がある。また、ソース側選択ゲート線ＳＧＳ１と、ダミーワード線ＤＷＬ０と、の間の電圧差が、比較的大きくなってしまう場合がある。この様な場合、リーク電流の発生等が生じる恐れがある。

そこで、第３実施形態に係る半導体記憶装置は、回路ｂｌｋ０に対応するソース線ＳＬ０と、回路ｂｌｋ１に対応するソース線ＳＬ１とに、異なる電圧を供給可能に構成されている。また、回路ｂｌｋ０内のメモリセルＭＣを対象とする消去動作に際して、ビット線ＢＬ１及びソース線ＳＬ１に、消去電圧Ｖ_ＥＲＡではなく電圧Ｖ_ＳＲＣを供給している。また、ドレイン側選択ゲート線ＳＧＤＴ１，ＳＧＤ５～ＳＧＤ９、及び、ソース側選択ゲート線ＳＧＳＢ１，ＳＧＳ１に、接地電圧Ｖ_ＳＳを供給している。

この様な方法によれば、ドレイン側選択ゲート線ＳＧＤ５～ＳＧＤ９と、ダミーワード線ＤＷＬ５と、の間の電圧差を緩和することが可能である。また、ソース側選択ゲート線ＳＧＳ１と、ダミーワード線ＤＷＬ０と、の間の電圧差を緩和することが可能である。これにより、上述の様なリーク電流の発生を抑制可能である。

［第４実施形態］
次に、図３３を参照して、第４実施形態に係る半導体記憶装置の回路構成について説明する。図３３は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。

第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図３３に示す様に、第４実施形態に係るメモリブロックＢＬＫは、回路ｂｌｋ０ａ，ｂｌｋ０ｂ，ｂｌｋ１ａ，ｂｌｋ１ｂを備える。

回路ｂｌｋ０ａ，ｂｌｋ０ｂ，ｂｌｋ１ａ，ｂｌｋ１ｂは、それぞれ、５つのストリングユニットを備える。これら５つのストリングユニットは、それぞれ、複数のメモリストリングＭＳを備える。

図３３の例では、回路ｂｌｋ０ａ中の５つのストリングユニットに対応して、５つのドレイン側選択ゲート線ＳＧＤ０ａ～ＳＧＤ４ａが設けられている。また、回路ｂｌｋ０ａに対応して、ドレイン側選択ゲート線ＳＧＤＴ０ａ及びソース側選択ゲート線ＳＧＳ０ａ，ＳＧＳＢ０ａが設けられている。

また、図３３の例では、回路ｂｌｋ０ｂ中の５つのストリングユニットに対応して、５つのドレイン側選択ゲート線ＳＧＤ０ｂ～ＳＧＤ４ｂが設けられている。また、回路ｂｌｋ０ｂに対応して、ドレイン側選択ゲート線ＳＧＤＴ０ｂ及びソース側選択ゲート線ＳＧＳ０ｂ，ＳＧＳＢ０ｂが設けられている。

また、図３３の例では、回路ｂｌｋ１ａ中の５つのストリングユニットに対応して、５つのドレイン側選択ゲート線ＳＧＤ５ａ～ＳＧＤ９ａが設けられている。また、回路ｂｌｋ１ａに対応して、ドレイン側選択ゲート線ＳＧＤＴ１ａ及びソース側選択ゲート線ＳＧＳ１ａ，ＳＧＳＢ１ａが設けられている。

また、図３３の例では、回路ｂｌｋ１ｂ中の５つのストリングユニットに対応して、５つのドレイン側選択ゲート線ＳＧＤ５ｂ～ＳＧＤ９ｂが設けられている。また、回路ｂｌｋ１ｂに対応して、ドレイン側選択ゲート線ＳＧＤＴ１ｂ及びソース側選択ゲート線ＳＧＳ１ｂ，ＳＧＳＢ１ｂが設けられている。

次に、図３４～図３８を参照して、第４実施形態に係る半導体記憶装置の構造について説明する。図３４は、同半導体記憶装置の一部の構成を示す模式的な平面図である。図３５は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図３６は、図３４のＦ０，Ｆ１，Ｆ２で示した部分の模式的な拡大図である。図３７は、図３４のＧ０，Ｇ１，Ｇ２で示した部分の模式的な拡大図である。図３８は、図３６に示す構造をＨ－Ｈ´に沿って切断し、矢印の方向に沿って見た場合の模式的な断面図である。

第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図３４に示す様に、第４実施形態に係る半導体記憶装置は、メモリダイＭＤのかわりに、メモリダイＭＤ４を備えている。

メモリダイＭＤ４は、基本的には、メモリダイＭＤと同様に構成されている。例えば図８を参照して説明した様に、メモリダイＭＤのメモリセルアレイ領域Ｒ_ＭＣＡには、Ｘ方向に並ぶ２つのメモリホール領域Ｒ_ＭＨと、これら２つのメモリホール領域Ｒ_ＭＨの間に設けられた２つの第１フックアップ領域Ｒ_ＨＵ１と、これらの間に設けられた第２フックアップ領域Ｒ_ＨＵ２と、が設けられている。

一方、例えば図３４に示す様に、メモリダイＭＤ４のメモリセルアレイ領域Ｒ_ＭＣＡには、Ｘ方向に並ぶ４つのメモリホール領域Ｒ_ＭＨが設けられている。また、Ｘ方向の一方側（例えば、図３４のＸ方向負側）から数えて２番目のメモリホール領域Ｒ_ＭＨと、３番目のメモリホール領域Ｒ_ＭＨと、の間には、Ｘ方向に並ぶ２つの第１フックアップ領域Ｒ_ＨＵ１と、これらの間に設けられた第２フックアップ領域Ｒ_ＨＵ２と、が設けられている。また、１番目のメモリホール領域Ｒ_ＭＨよりもＸ方向の一方側の領域には、第３フックアップ領域Ｒ_ＨＵ３が設けられている。また、４番目のメモリホール領域Ｒ_ＭＨよりもＸ方向の他方側（例えば、図３４のＸ方向正側）の領域には、第３フックアップ領域Ｒ_ＨＵ３が設けられている。

尚、図３４に示す様に、第３フックアップ領域Ｒ_ＨＵ３のＸ方向における長さＸ_ＨＵ３は、第２フックアップ領域Ｒ_ＨＵ２のＸ方向における長さＸ_ＨＵ２よりも小さい。また、図３６及び図３７に示す様に、第３フックアップ領域Ｒ_ＨＵ３のＸ方向における長さＸ_ＨＵ３は、第１フックアップ領域Ｒ_ＨＵ１のＸ方向における長さＸ_ＨＵ１よりも大きい。尚、第１フックアップ領域Ｒ_ＨＵ１のＸ方向における長さＸ_ＨＵ１は、例えば、第１フックアップ領域Ｒ_ＨＵ１に設けられる全てのコンタクトＣＣを含む最小の範囲のＸ方向における長さであっても良い。また、第２フックアップ領域Ｒ_ＨＵ２のＸ方向における長さＸ_ＨＵ２は、例えば、第２フックアップ領域Ｒ_ＨＵ２に設けられる全てのコンタクトＣＣを含む最小の範囲のＸ方向における長さであっても良い。また、第３フックアップ領域Ｒ_ＨＵ３のＸ方向における長さＸ_ＨＵ３は、例えば、第３フックアップ領域Ｒ_ＨＵ３に設けられる全てのコンタクトＣＣを含む最小の範囲のＸ方向における長さであっても良い。

図３５に示す様に、Ｘ方向の一方側から数えて１番目のメモリホール領域Ｒ_ＭＨと、２番目のメモリホール領域Ｒ_ＭＨと、の間において、ワード線ＷＬ、ダミーワード線ＤＷＬ０～ＤＷＬ５として機能する導電層１１０は、Ｘ方向に連続的に形成されている。また、Ｘ方向の一方側から数えて３番目のメモリホール領域Ｒ_ＭＨと、４番目のメモリホール領域Ｒ_ＭＨと、の間において、ワード線ＷＬ、ダミーワード線ＤＷＬ０～ＤＷＬ５として機能する導電層１１０は、Ｘ方向に連続的に形成されている。また、ワード線ＷＬ、ダミーワード線ＤＷＬ０～ＤＷＬ５として機能する導電層１１０は、図１６及び図１７を参照して説明した様に、第２フックアップ領域Ｒ_ＨＵ２においてＸ方向に分断されていない。即ち、Ｘ方向の一方側から数えて２番目のメモリホール領域Ｒ_ＭＨと、３番目のメモリホール領域Ｒ_ＭＨと、の間において、ワード線ＷＬ、ダミーワード線ＤＷＬ０～ＤＷＬ５として機能する導電層１１０は、Ｘ方向に連続的に形成されている。

図３６に示す様に、Ｘ方向の一方側から数えて１番目のメモリホール領域Ｒ_ＭＨは、ストリングユニットＳＵ０ａ～ＳＵ４ａを備える。また、Ｘ方向の一方側から数えて２番目のメモリホール領域Ｒ_ＭＨは、ストリングユニットＳＵ０ｂ～ＳＵ４ｂを備える。ストリングユニットＳＵ０ａ～ＳＵ４ａ，ＳＵ０ｂ～ＳＵ４ｂは、ストリングユニットＳＵ０～ＳＵ４と同様に構成されている。

図３６及び図３８に示す様に、Ｘ方向の一方側から数えて１番目のメモリホール領域Ｒ_ＭＨと、２番目のメモリホール領域Ｒ_ＭＨと、の間において、ドレイン側選択ゲート線ＳＧＤ０ａ～ＳＧＤ４ａ，ＳＧＤＴ０ａ，ＳＧＤ０ｂ～ＳＧＤ４ｂ，ＳＧＤＴ０ｂとして機能する導電層１１０は、Ｘ方向に分断されている。即ち、ドレイン側選択ゲート線ＳＧＤ０ａ～ＳＧＤ４ａ，ＳＧＤＴ０ａとして機能する導電層１１０と、ドレイン側選択ゲート線ＳＧＤ０ｂ～ＳＧＤ４ｂ，ＳＧＤＴ０ｂとして機能する導電層１１０とは、Ｘ方向に並び、Ｘ方向において離間する。ドレイン側選択ゲート線ＳＧＤ０ａ～ＳＧＤ４ａ，ＳＧＤＴ０ａとして機能する導電層１１０は、それぞれ、第３フックアップ領域Ｒ_ＨＵ３に設けられたコンタクトＣＣに接続されている。ドレイン側選択ゲート線ＳＧＤ０ｂ～ＳＧＤ４ｂ，ＳＧＤＴ０ｂとして機能する導電層１１０は、それぞれ、第１フックアップ領域Ｒ_ＨＵ１に設けられたコンタクトＣＣに接続されている。

図３８に示す様に、Ｘ方向の一方側から数えて１番目のメモリホール領域Ｒ_ＭＨと、２番目のメモリホール領域Ｒ_ＭＨと、の間において、ソース側選択ゲート線ＳＧＳ０ａ，ＳＧＳＢ０ａ，ＳＧＳ０ｂ，ＳＧＳＢ０ｂとして機能する導電層１１０は、Ｘ方向に分断されている。即ち、ソース側選択ゲート線ＳＧＳ０ａ，ＳＧＳＢ０ａとして機能する導電層１１０と、ソース側選択ゲート線ＳＧＳ０ｂ，ＳＧＳＢ０ｂとして機能する導電層１１０とは、Ｘ方向に並び、Ｘ方向において離間する。ソース側選択ゲート線ＳＧＳ０ａ，ＳＧＳＢ０ａとして機能する導電層１１０は、それぞれ、第３フックアップ領域Ｒ_ＨＵ３に設けられたコンタクトＣＣに接続されている。ソース側選択ゲート線ＳＧＳ０ｂ，ＳＧＳＢ０ｂとして機能する導電層１１０は、例えば図１０に例示する様に、それぞれ、第２フックアップ領域Ｒ_ＨＵ２に設けられたコンタクトＣＣに接続されている。

図３７に示す様に、Ｘ方向の一方側から数えて３番目のメモリホール領域Ｒ_ＭＨは、ストリングユニットＳＵ５ａ～ＳＵ９ａを備える。また、Ｘ方向の一方側から数えて４番目のメモリホール領域Ｒ_ＭＨは、ストリングユニットＳＵ５ｂ～ＳＵ９ｂを備える。ストリングユニットＳＵ５ａ～ＳＵ９ａ，ＳＵ５ｂ～ＳＵ９ｂは、ストリングユニットＳＵ５～ＳＵ９と同様に構成されている。

図３７に示す様に、Ｘ方向の一方側から数えて３番目のメモリホール領域Ｒ_ＭＨと、４番目のメモリホール領域Ｒ_ＭＨと、の間において、ドレイン側選択ゲート線ＳＧＤ５ａ～ＳＧＤ９ａ，ＳＧＤＴ１ａ，ＳＧＤ５ｂ～ＳＧＤ９ｂ，ＳＧＤＴ１ｂとして機能する導電層１１０は、Ｘ方向に分断されている。即ち、ドレイン側選択ゲート線ＳＧＤ５ａ～ＳＧＤ９ａ，ＳＧＤＴ１ａとして機能する導電層１１０と、ドレイン側選択ゲート線ＳＧＤ５ｂ～ＳＧＤ９ｂ，ＳＧＤＴ１ｂとして機能する導電層１１０とは、Ｘ方向に並び、Ｘ方向において離間する。ドレイン側選択ゲート線ＳＧＤ５ａ～ＳＧＤ９ａ，ＳＧＤＴ１ａとして機能する導電層１１０は、それぞれ、第１フックアップ領域Ｒ_ＨＵ１に設けられたコンタクトＣＣに接続されている。ドレイン側選択ゲート線ＳＧＤ５ｂ～ＳＧＤ９ｂ，ＳＧＤＴ１ｂとして機能する導電層１１０は、それぞれ、第３フックアップ領域Ｒ_ＨＵ３に設けられたコンタクトＣＣに接続されている。

また、図示は省略するものの、Ｘ方向の一方側から数えて３番目のメモリホール領域Ｒ_ＭＨと、４番目のメモリホール領域Ｒ_ＭＨと、の間において、ソース側選択ゲート線ＳＧＳ１ａ，ＳＧＳＢ１ａ，ＳＧＳ１ｂ，ＳＧＳＢ１ｂとして機能する導電層１１０は、Ｘ方向に分断されている。即ち、ソース側選択ゲート線ＳＧＳ１ａ，ＳＧＳＢ１ａとして機能する導電層１１０と、ソース側選択ゲート線ＳＧＳ１ｂ，ＳＧＳＢ１ｂとして機能する導電層１１０とは、Ｘ方向に並び、Ｘ方向において離間する。ソース側選択ゲート線ＳＧＳ１ａ，ＳＧＳＢ１ａとして機能する導電層１１０は、例えば図１０に例示する様に、それぞれ、第２フックアップ領域Ｒ_ＨＵ２に設けられたコンタクトＣＣに接続されている。ソース側選択ゲート線ＳＧＳ１ｂ，ＳＧＳＢ１ｂとして機能する導電層１１０は、例えば図３７に例示する様に、それぞれ、第３フックアップ領域Ｒ_ＨＵ３に設けられたコンタクトＣＣに接続されている。

尚、図３６及び図３７の例では、ソース側選択ゲート線ＳＧＳ０ａ，ＳＧＳＢ０ａ，ＳＧＳ１ｂ，ＳＧＳＢ１ｂとして機能する導電層１１０の、コンタクトＣＣとの接続部分のＹ方向長さが、メモリブロックＢＬＫのＹ方向長さＹ_ＢＬＫと等しい。しかしながら、例えば、図３９及び図４０の例では、ソース側選択ゲート線ＳＧＳＢ０ａ，ＳＧＳＢ１ｂとして機能する導電層１１０のうち、下方に設けられたものの、コンタクトＣＣとの接続部分のＹ方向長さＹ_{ＳＧＳＢ０}が、Ｙ方向長さＹ_ＢＬＫよりも小さい。また、ソース側選択ゲート線ＳＧＳＢ０ａ，ＳＧＳＢ１ｂとして機能する導電層１１０のうち、上方に設けられたものの、コンタクトＣＣとの接続部分のＹ方向長さＹ_{ＳＧＳＢ１}が、Ｙ方向長さＹ_{ＳＧＳＢ０}よりも小さい。また、ソース側選択ゲート線ＳＧＳ０ａ，ＳＧＳ１ｂとして機能する導電層１１０のうち、下方に設けられたものの、コンタクトＣＣとの接続部分のＹ方向長さＹ_ＳＧＳ０が、Ｙ方向長さＹ_{ＳＧＳＢ１}よりも小さい。また、ソース側選択ゲート線ＳＧＳ０ａ，ＳＧＳ１ｂとして機能する導電層１１０のうち、上方に設けられたものの、コンタクトＣＣとの接続部分のＹ方向長さＹ_ＳＧＳ１が、Ｙ方向長さＹ_ＳＧＳ０よりも小さい。

また、第４実施形態に係る半導体記憶装置は、回路ｂｌｋ０ａ内のメモリセルＭＣと、回路ｂｌｋ０ｂ内のメモリセルＭＣと、回路ｂｌｋ１ａ内のメモリセルＭＣと、回路ｂｌｋ１ｂ内のメモリセルＭＣと、を独立して消去可能に構成されている。

［効果］
本実施形態に係る半導体記憶装置によれば、集積度の低下を抑制しつつ、ガベージコレクションの実行回数の増大に伴うメモリセルＭＣの短寿命化を更に好適に抑制可能である。

［第５実施形態］
次に、図４１～図４３を参照して、第５実施形態に係る半導体記憶装置について説明する。図４１は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４２は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図４３は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。

第５実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、図４１に示す様に、第５実施形態に係る半導体記憶装置は、メモリダイＭＤ４のかわりに、メモリダイＭＤ５を備えている。メモリダイＭＤ５は、基本的には、メモリダイＭＤ４と同様に構成されている。ただし、メモリダイＭＤ５においては、各メモリセルアレイ領域Ｒ_ＭＣＡに、１つの導電層１１２のかわりに、４つの導電層５１２が設けられている。例えば図４２及び図４３に例示する様に、これら４つの導電層５１２は、Ｘ方向においてお互いに離間している。

Ｘ方向の一方側（例えば、図４１及び図４２のＸ方向負側）から数えて１番目の導電層５１２は、Ｘ方向の一方側から数えて１番目のメモリホール領域Ｒ_ＭＨ全体及びこれに対応する第３フックアップ領域Ｒ_ＨＵ３全体にわたって設けられている。この導電層５１２は、回路ｂｌｋ０ａ（図３３）に対応するソース線ＳＬ０ａとして機能する。

Ｘ方向の一方側から数えて２番目の導電層５１２は、Ｘ方向の一方側から数えて２番目のメモリホール領域Ｒ_ＭＨ全体、これに対応する第１フックアップ領域Ｒ_ＨＵ１全体及び第２フックアップ領域Ｒ_ＨＵ２の一部にわたって設けられている。この導電層５１２は、回路ｂｌｋ０ｂ（図３３）に対応するソース線ＳＬ０ｂとして機能する。

Ｘ方向の一方側から数えて３番目の導電層５１２は、Ｘ方向の一方側から数えて３番目のメモリホール領域Ｒ_ＭＨ全体、これに対応する第１フックアップ領域Ｒ_ＨＵ１全体及び第２フックアップ領域Ｒ_ＨＵ２の一部にわたって設けられている。この導電層５１２は、回路ｂｌｋ１ａ（図３３）に対応するソース線ＳＬ１ａとして機能する。

Ｘ方向の一方側から数えて４番目の導電層５１２は、Ｘ方向の一方側から数えて４番目のメモリホール領域Ｒ_ＭＨ全体及びこれに対応する第３フックアップ領域Ｒ_ＨＵ３全体にわたって設けられている。この導電層５１２は、回路ｂｌｋ１ｂ（図３３）に対応するソース線ＳＬ１ｂとして機能する。

第５実施形態に係る半導体記憶装置においては、これら４つの導電層５１２に、異なる電圧を供給可能に構成されている。

また、第５実施形態に係る半導体記憶装置は、回路ｂｌｋ０ａ内のメモリセルＭＣと、回路ｂｌｋ０ｂ内のメモリセルＭＣと、回路ｂｌｋ１ａ内のメモリセルＭＣと、回路ｂｌｋ１ｂ内のメモリセルＭＣと、を独立して消去可能に構成されている。

［効果］
第５実施形態に係る半導体記憶装置によれば、消去動作に際して、消去動作の対象でないメモリセルＭＣに対応するドレイン側選択ゲート線と、ダミーワード線ＤＷＬ５と、の間の電圧差を緩和することが可能である。また、消去動作の対象でないメモリセルＭＣに対応するソース側選択ゲート線と、ダミーワード線ＤＷＬ０と、の間の電圧差を緩和することが可能である。これにより、上述の様なリーク電流の発生を抑制可能である。

［その他の実施形態］
以上、第１実施形態～第５実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。

例えば、第１実施形態に係る半導体記憶装置は、図２１に対応する消去動作と、図２４に対応する消去動作と、を実行可能に構成されていた。また、図２４に対応する消去動作の実行に際して使用されるコマンドセットＣＳ_Ｅ０（図２５）と、図２１に対応する消去動作の実行に際して使用されるコマンドセットＣＳ_Ｅ１（図２６）と、が異なっていた。この様な方法は、例えば、消去動作だけでなく、読出動作及び書込動作に適用しても良い。

例えば、第１実施形態に係る半導体記憶装置は、図１９及び図２０を参照して説明した様に、ストリングユニットＳＵ０～ＳＵ９のうちのいずれか、及び、１つの選択ワード線ＷＬに対応する１つのページを実行単位とする読出動作及び書込動作を実行可能に構成されている。第１実施形態に係る半導体記憶装置は、これに加えて、ストリングユニットＳＵ０，ＳＵ５、ストリングユニットＳＵ１，ＳＵ６、ストリングユニットＳＵ２，ＳＵ７、ストリングユニットＳＵ３，ＳＵ８、及び、ストリングユニットＳＵ４，ＳＵ９のうちの一つ、並びに、１つの選択ワード線ＷＬに対応する２つのページを実行単位とする読出動作及び書込動作を実行可能に構成されていても良い。

また、例えば、第１実施形態に係る半導体記憶装置において、ストリングユニットＳＵ０とストリングユニットＳＵ５とには、共通のストリングアドレスが割り振られていても良いし、異なるストリングアドレスが割り振られていても良い。同様に、ストリングユニットＳＵ１，ＳＵ６，ストリングユニットＳＵ２，ＳＵ７，ストリングユニットＳＵ３，ＳＵ８，ストリングユニットＳＵ４，ＳＵ９には、それぞれ、共通のストリングアドレスが割り振られていても良いし、異なるストリングアドレスが割り振られていても良い。

ストリングユニットＳＵ０，ＳＵ５，ストリングユニットＳＵ１，ＳＵ６，ストリングユニットＳＵ２，ＳＵ７，ストリングユニットＳＵ３，ＳＵ８，ストリングユニットＳＵ４，ＳＵ９に、それぞれ、共通のストリングアドレスが割り振られている場合、読出動作及び書込動作の実行単位であるページは、これらのストリングユニットＳＵの組み合わせによって共有されていても良い。例えば、メモリセルＭＣがＮ（Ｎは１以上の整数）ビットのデータを記憶する場合、ストリングユニットＳＵ０，ＳＵ５は、メモリブロックＢＬＫに含まれるワード線ＷＬの数のＮ倍のページを備えていても良い。この場合、これら複数のページは、それぞれ、ストリングユニットＳＵ０，ＳＵ５に含まれるメモリストリングＭＳの数と同数のビットのデータを記憶しても良い。同様に、ストリングユニットＳＵ１，ＳＵ６，ストリングユニットＳＵ２，ＳＵ７，ストリングユニットＳＵ３，ＳＵ８，ストリングユニットＳＵ４，ＳＵ９は、それぞれ、メモリブロックＢＬＫに含まれるワード線ＷＬの数のＮ倍のページを備えていても良い。この場合、これら複数のページは、それぞれ、２つのストリングユニットＳＵに含まれるメモリストリングＭＳの数と同数のビットのデータを記憶しても良い。

また、この様な場合、例えば、メモリダイＭＤに対して所定のコマンドセットを入力することにより、ストリングユニットＳＵ０，ＳＵ５、ストリングユニットＳＵ１，ＳＵ６、ストリングユニットＳＵ２，ＳＵ７、ストリングユニットＳＵ３，ＳＵ８、及び、ストリングユニットＳＵ４，ＳＵ９のうちの一つ、並びに、１つの選択ワード線ＷＬに対応するページを動作の実行単位とする読出動作及び書込動作が実行されても良い。また、このコマンドセットに、図２６を参照して説明した様なデータＸＸｈ、又は、これに対応するコマンドデータＤ_ＣＭＤを付加することにより、図１９及び図２０を参照して説明した様な、回路ｂｌｋ０内の構成及び回路ｂｌｋ１内の構成の一方のみを対象とする読出動作及び書込動作が実行されていても良い。

ストリングユニットＳＵ０，ＳＵ５，ストリングユニットＳＵ１，ＳＵ６，ストリングユニットＳＵ２，ＳＵ７，ストリングユニットＳＵ３，ＳＵ８，ストリングユニットＳＵ４，ＳＵ９に、それぞれ、異なるストリングアドレスが割り振られている場合、例えば、メモリダイＭＤに対して所定のコマンドセットを入力することにより、図１９及び図２０を参照して説明した様な読出動作及び書込動作が実行されていても良い。

また、図２１に対応する消去動作と、図２４に対応する消去動作とは、コマンドセット以外の手段によって判別しても良い。同様に、図１９及び図２０を参照して説明した様な読出動作及び書込動作と、ストリングユニットＳＵ０，ＳＵ５、ストリングユニットＳＵ１，ＳＵ６、ストリングユニットＳＵ２，ＳＵ７、ストリングユニットＳＵ３，ＳＵ８、及び、ストリングユニットＳＵ４，ＳＵ９のうちの一つ、並びに、１つの選択ワード線ＷＬに対応する構成を動作の実行単位とする読出動作及び書込動作とは、コマンドセット以外の手段によって判別しても良い。コマンドセット以外の手段としては、例えば、判別用のパッド電極Ｐ（図２、図３）を設けたりすることが考えられる。また、コマンドセット以外の手段としては、例えば、半導体記憶装置を、図２１等に対応する消去動作等を行う動作モードと、図２４等に対応する消去動作等を行う動作モードと、の２通りの動作モードにおいて動作可能となる様に構成しても良い。また、半導体記憶装置を、動作パラメータの選択によって動作モードの切り替えが可能となる様に、構成しても良い。

また、図２１～図２３に例示した様な電圧は、適宜調整可能である。

例えば、ビット線ＢＬ、ドレイン側選択ゲート線ＳＧＤ５～ＳＧＤ９，ＳＧＤＴ１、ソース線ＳＬ、及び、ソース側選択ゲート線ＳＧＳ１，ＳＧＳＢ１に供給される電圧は、異なる大きさの電圧であっても良い。同様に、ダミーワード線ＤＷＬ５，ＤＷＬ０に供給される電圧は、異なる大きさの電圧であっても良い。同様に、ドレイン側選択ゲート線ＳＧＤＴ０、ダミーワード線ＤＷＬ４，ＤＷＬ１、及び、ソース側選択ゲート線ＳＧＳＢ０に供給される電圧は、異なる大きさの電圧であっても良い。同様に、ダミーワード線ＤＷＬ３，ＤＷＬ２に供給される電圧は、異なる大きさの電圧であっても良い。

また、例えば、各配線に供給される初期電圧（図２２、図２３のタイミングＴ_１０１における電圧）は、接地電圧Ｖ_ＳＳでなくても良い。例えば、図４４及び図４５の例では、消去動作の開始後、タイミングＴ_１０１よりも前のタイミングで、ワード線ＷＬに、所定の電圧が供給されている。ワード線ＷＬの電圧は、接地電圧Ｖ_ＳＳよりも大きい。また、ワード線ＷＬの電圧は、タイミングＴ_１０５以降においてダミーワード線ＤＷＬ３，ＤＷＬ２に供給される電圧よりも小さい。

また、図３０～図３２に例示した様な電圧も、適宜調整可能である。

また、ドレイン側選択トランジスタＳＴＤＴ、及び、ソース側選択トランジスタＳＴＳＢの少なくとも一方を省略することも可能である。この場合には、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳの少なくとも一方によって、ドレイン側選択トランジスタＳＴＤＴ、及び、ソース側選択トランジスタＳＴＳＢの少なくとも一方の機能が実現されても良い。

例えば、図４６の例では、ソース側選択トランジスタＳＴＳＢが省略されている。また、Ｚ方向に積層された複数の導電層１１０のうち、最下層に設けられたものが、ソース側選択トランジスタＳＴＳとして機能する。

図４７は、図４６に示す様な半導体記憶装置の消去動作について説明するための模式的な波形図である。図４７には、ソース線ＳＬ、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１、ダミーワード線ＤＷＬ０～ＤＷＬ２、及び、ワード線ＷＬに供給される電圧を例示している。

図４７の例では、消去動作のタイミングＴ_１０１において、各配線に、接地電圧Ｖ_ＳＳが供給されている。

また、消去動作のタイミングＴ_１０１において、ソース線ＳＬ、及び、ソース側選択ゲート線ＳＧＳ１への電圧の供給が開始されている。

また、タイミングＴ_２０２において、ソース側選択ゲート線ＳＧＳ０への電圧の供給が開始されている。図示の例では、タイミングＴ_２０２からタイミングＴ_１０５以降にかけて、ソース線ＳＬ、及び、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１の間の電圧差が維持される。

また、タイミングＴ_２０３において、ダミーワード線ＤＷＬ０への電圧の供給が開始されている。図示の例では、タイミングＴ_２０３からタイミングＴ_１０５以降にかけて、ソース線ＳＬ、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１、及び、ダミーワード線ＤＷＬ０の間の電圧差が維持される。

また、タイミングＴ_２０４において、ダミーワード線ＤＷＬ１への電圧の供給が開始されている。図示の例では、タイミングＴ_２０４からタイミングＴ_１０５以降にかけて、ソース線ＳＬ、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１、及び、ダミーワード線ＤＷＬ０，ＤＷＬ１の間の電圧差が維持される。

また、タイミングＴ_２０５において、ダミーワード線ＤＷＬ２への電圧の供給が開始されている。図示の例では、タイミングＴ_２０５からタイミングＴ_１０５以降にかけて、ソース線ＳＬ、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１、及び、ダミーワード線ＤＷＬ０，ＤＷＬ１，ＤＷＬ２の間の電圧差が維持される。

また、第３実施形態に係る半導体記憶装置においても、ストリングユニットＳＵ０，ＳＵ５，ストリングユニットＳＵ１，ＳＵ６，ストリングユニットＳＵ２，ＳＵ７，ストリングユニットＳＵ３，ＳＵ８，ストリングユニットＳＵ４，ＳＵ９に、それぞれ、共通のストリングアドレスを割り振っても良いし、異なるストリングアドレスを割り振っても良い。

また、第３実施形態に係る半導体記憶装置においても、第２実施形態に係る半導体記憶装置と同様に、回路ｂｌｋ０に対応する構成をメモリブロックＢＬＫ０とし、回路ｂｌｋ１に対応する構成をメモリブロックＢＬＫ１とし、これら２つのメモリブロックＢＬＫ０，ＢＬＫ１に、異なるブロックアドレスを割り振っても良い。

また、第４実施形態及び第５実施形態に係る半導体記憶装置においても、ストリングユニットＳＵ０ａ，ＳＵ０ｂ，ＳＵ５ａ，ＳＵ５ｂに共通のストリングアドレスを割り振っても良いし、異なるストリングアドレスを割り振っても良い。同様に、ストリングユニットＳＵ１ａ，ＳＵ１ｂ，ＳＵ６ａ，ＳＵ６ｂ、ストリングユニットＳＵ２ａ，ＳＵ２ｂ，ＳＵ７ａ，ＳＵ７ｂ、ストリングユニットＳＵ３ａ，ＳＵ３ｂ，ＳＵ８ａ，ＳＵ８ｂ、ストリングユニットＳＵ４ａ，ＳＵ４ｂ，ＳＵ９ａ，ＳＵ９ｂに共通のストリングアドレスを割り振っても良いし、異なるストリングアドレスを割り振っても良い。

また、第４実施形態及び第５実施形態に係る半導体記憶装置においても、第２実施形態に係る半導体記憶装置と同様に、回路ｂｌｋ０ａ，ｂｌｋ０ｂ，ｂｌｋ１ａ，ｂｌｋ１ｂに対応する構成を異なる４つのメモリブロックとし、これら４つのメモリブロックに、異なるブロックアドレスを割り振っても良い。

また、第１実施形態～第５実施形態に係る半導体記憶装置においては、例えば図９を参照して説明した様に、半導体基板１００上に、トランジスタ層Ｌ_ＴＲ、配線層Ｄ０～Ｄ２、メモリセルアレイ層Ｌ_ＭＣＡ、配線層Ｍ０及び図示しない複数の配線層が、順に設けられていた。

しかしながら、例えば図４８に示す様に、半導体記憶装置に含まれるメモリダイは、チップＣ_Ｍ，Ｃ_Ｐを備えていても良い。

チップＣ_Ｍは、半導体基板６００と、半導体基板６００の下方に設けられたメモリセルアレイ層Ｌ_ＭＣＡ´と、その下方に設けられた複数の配線層と、貼合電極層ＭＰ_Ｍと、を備える。尚、図４８では、複数の配線層を省略して示している。

半導体基板６００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板６００の表面（下面）には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域６１１と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域６１２と、Ｎ型ウェル領域６１１及びＰ型ウェル領域６１２が設けられていない半導体基板領域と、酸化シリコン（ＳｉＯ_２）等の絶縁領域６００Ｉと、が設けられている。Ｐ型ウェル領域６１２は、例えば、半導体基板６００の、導電層１１２（図９），３１２（図２８、図２９），５１２（図４１、図４２）に対応する領域に設けられていても良い。尚、図示の例では、図４１及び図４２のソース線ＳＬ０ａ，ＳＬ０ｂ，ＳＬ１ａ，ＳＬ１ｂに対応する各領域間において、Ｐ型ウェル領域６１２が、絶縁領域６００Ｉによって分断されている。

メモリセルアレイ層Ｌ_ＭＣＡ´は、基本的には、第１実施形態～第５実施形態に係るメモリセルアレイ層Ｌ_ＭＣＡと同様に構成されている。ただし、メモリセルアレイ層Ｌ_ＭＣＡ´は、導電層１１２，３１２，５１２を備えていてない。また、メモリセルアレイ層Ｌ_ＭＣＡ´中の半導体柱１２０の上端は、半導体基板６００のＰ型ウェル領域６１２に接続されている。

貼合電極層ＭＰ_Ｍは、複数の貼合電極Ｐ_Ｉを備える。これら複数の貼合電極Ｐ_Ｉは、例えば、複数のチップＣ_Ｍ，Ｃ_Ｐ中の構成の少なくとも一方に、電気的に接続される。複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。

チップＣ_Ｐは、半導体基板１００と、半導体基板１００の上方に設けられたトランジスタ層Ｌ_ＴＲと、トランジスタ層Ｌ_ＴＲの上方に設けられた複数の配線層と、これら複数の配線層の上方に設けられた貼合電極層ＭＰ_Ｐと、を備える。尚、図４８では、複数の配線層を省略して示している。

貼合電極層ＭＰ_Ｐは、貼合電極層ＭＰ_Ｍと同様に、複数の貼合電極Ｐ_Ｉを備える。

チップＣ_ＭとチップＣ_Ｐとは、複数の貼合電極Ｐ_Ｉを介して接続されている。また、チップＣ_Ｍ中の構成とチップＣ_Ｐ中の構成とは、複数の貼合電極Ｐ_Ｉを介して、電気的に接続されている。

また、図４９に示す様に、コンタクトＣＣは、複数の導電層１１０を貫通してＺ方向に延伸するような構造を備えていても良い。例えば、図４９に示す様に、コンタクトＣＣの外周面には、酸化シリコン（ＳｉＯ_２）等の絶縁層ＣＣＳＷが設けられていても良い。また、コンタクトＣＣの外周面は、絶縁層ＣＣＳＷを介して、一又は複数の導電層１１０と対向していても良い。尚、図４９では、第５実施形態に係る半導体記憶装置においてこの様なコンタクトＣＣを採用した場合の様子を例示している。しかしながら、この様なコンタクトＣＣは、第１実施形態～第４実施形態に係る半導体記憶装置において採用しても良い。

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、Ｄ_ＡＤＤ…アドレスデータ、Ｄ_ＣＭＤ…コマンドデータ、ＰＣ…周辺回路、Ｐ…パッド電極。

Claims

第１方向に並ぶ第１領域及び第２領域と、前記第１領域及び前記第２領域の間に設けられた第３領域と、を備える基板と、
前記第１領域、前記第２領域及び前記第３領域にわたって前記第１方向に延伸し、前記第１方向と交差する第２方向に並ぶ複数のワード線と、
前記第１領域に設けられ、前記複数のワード線よりも前記基板から遠い第１選択ゲート線と、
前記第１領域に設けられ、前記複数のワード線よりも前記基板に近い第２選択ゲート線と、
前記第１領域に設けられ、前記第２方向に延伸し、前記複数のワード線、前記第１選択ゲート線、及び、前記第２選択ゲート線に対向する第１半導体層と、
前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第２方向から見て前記第１半導体層と重なる位置に設けられた第１ビット線と、
前記第２領域に設けられ、前記複数のワード線よりも前記基板から遠い第３選択ゲート線と、
前記第２領域に設けられ、前記複数のワード線よりも前記基板に近い第４選択ゲート線と、
前記第２領域に設けられ、前記第２方向に延伸し、前記複数のワード線、前記第３選択ゲート線、及び、前記第４選択ゲート線に対向する第２半導体層と、
前記第３方向に延伸し、前記第２方向から見て前記第２半導体層と重なる位置に設けられた第２ビット線と、
前記第３領域に設けられ、前記第２方向に延伸し、前記複数のワード線のうちの一つに接続されたワード線コンタクト電極と
を備える半導体記憶装置。
前記第１選択ゲート線に電気的に接続された第１トランジスタと、
前記第２選択ゲート線に電気的に接続された第２トランジスタと、
前記第３選択ゲート線に電気的に接続された第３トランジスタと、
前記第４選択ゲート線に電気的に接続された第４トランジスタと
を備える請求項１記載の半導体記憶装置。
前記第３領域に設けられ、前記第２方向に延伸し、前記第１選択ゲート線に接続された第１コンタクト電極と、
前記第３領域に設けられ、前記第２方向に延伸し、前記第２選択ゲート線に接続された第２コンタクト電極と、
前記第３領域に設けられ、前記第２方向に延伸し、前記第３選択ゲート線に接続された第３コンタクト電極と、
前記第３領域に設けられ、前記第２方向に延伸し、前記第４選択ゲート線に接続された第４コンタクト電極と
を備える請求項１又は２記載の半導体記憶装置。
前記第１半導体層及び前記第２半導体層に接続されたソース線を備える
請求項１～３のいずれか１項記載の半導体記憶装置。
第１消去動作を実行可能に構成され、
前記第１消去動作の実行に際して、
前記第１選択ゲート線に第１電圧を供給し、
前記第２選択ゲート線に第２電圧を供給し、
前記第３選択ゲート線に第３電圧を供給し、
前記第４選択ゲート線に第４電圧を供給し、
前記第１電圧は前記第３電圧よりも小さく、
前記第２電圧は前記第４電圧よりも小さい
請求項１～３のいずれか１項記載の半導体記憶装置。
前記第１半導体層及び前記第２半導体層に接続されたソース線を備え、
前記第１消去動作の実行に際して、
前記第１ビット線に、前記第１電圧及び前記第２電圧よりも大きい第１消去電圧を供給し、
前記ソース線に、前記第１電圧及び前記第２電圧よりも大きい第２消去電圧を供給する
請求項５記載の半導体記憶装置。
前記第１半導体層に接続された第１ソース線と、
前記第２半導体層に接続された第２ソース線と
を備える請求項１～３のいずれか１項記載の半導体記憶装置。
第１消去動作を実行可能に構成され、
前記第１消去動作の実行に際して、
前記第１選択ゲート線に第１電圧を供給し、
前記第２選択ゲート線に第２電圧を供給し、
前記第３選択ゲート線に第３電圧を供給し、
前記第４選択ゲート線に第４電圧を供給し、
前記第１電圧は前記第３電圧よりも大きく、
前記第２電圧は前記第４電圧よりも大きい
請求項１～３のいずれか１項記載の半導体記憶装置。
前記第１半導体層に接続された第１ソース線と、
前記第２半導体層に接続された第２ソース線と
を備え、
前記第１消去動作の実行に際して、
前記第１ビット線に、前記第１電圧及び前記第２電圧よりも大きい第１消去電圧を供給し、
前記第２ビット線に、前記第１消去電圧よりも小さい第５電圧を供給し、
前記第１ソース線に、前記第１電圧及び前記第２電圧よりも大きい第２消去電圧を供給し、
前記第２ソース線に、前記第２消去電圧よりも小さい第６電圧を供給する
請求項８記載の半導体記憶装置。
前記基板は、
前記第１領域よりも前記第３領域から遠い第４領域と、
前記第２領域よりも前記第３領域から遠い第５領域と、
を備え、
前記半導体記憶装置は、
前記第４領域に設けられ、前記複数のワード線よりも前記基板から遠い第５選択ゲート線と、
前記第４領域に設けられ、前記複数のワード線よりも前記基板に近い第６選択ゲート線と、
前記第４領域に設けられ、前記第２方向に延伸し、前記複数のワード線、前記第５選択ゲート線、及び、前記第６選択ゲート線に対向する第３半導体層と、
前記第３方向に延伸し、前記第２方向から見て前記第３半導体層と重なる位置に設けられた第３ビット線と、
前記第５領域に設けられ、前記複数のワード線よりも前記基板から遠い第７選択ゲート線と、
前記第５領域に設けられ、前記複数のワード線よりも前記基板に近い第８選択ゲート線と、
前記第５領域に設けられ、前記第２方向に延伸し、前記複数のワード線、前記第７選択ゲート線、及び、前記第８選択ゲート線に対向する第４半導体層と、
前記第３方向に延伸し、前記第２方向から見て前記第４半導体層と重なる位置に設けられた第４ビット線と
を備える請求項１～３のいずれか１項記載の半導体記憶装置。
前記第５選択ゲート線に電気的に接続された第５トランジスタと、
前記第６選択ゲート線に電気的に接続された第６トランジスタと、
前記第７選択ゲート線に電気的に接続された第７トランジスタと、
前記第８選択ゲート線に電気的に接続された第８トランジスタと
を備える請求項１０記載の半導体記憶装置。
前記基板は、
前記第４領域よりも前記第３領域から遠い第６領域と、
前記第５領域よりも前記第３領域から遠い第７領域と、
を備え、
前記第６領域に設けられ、前記第２方向に延伸し、前記第５選択ゲート線に接続された第５コンタクト電極と、
前記第６領域に設けられ、前記第２方向に延伸し、前記第６選択ゲート線に接続された第６コンタクト電極と、
前記第７領域に設けられ、前記第２方向に延伸し、前記第７選択ゲート線に接続された第７コンタクト電極と、
前記第７領域に設けられ、前記第２方向に延伸し、前記第８選択ゲート線に接続された第８コンタクト電極と
を備える請求項１０又は１１記載の半導体記憶装置。
前記第３半導体層及び前記第４半導体層に接続されたソース線を備える
請求項１０～１２のいずれか１項記載の半導体記憶装置。
前記第１半導体層に接続された第１ソース線と、
前記第２半導体層に接続された第２ソース線と、
前記第３半導体層に接続された第３ソース線と、
前記第４半導体層に接続された第４ソース線と
を備える請求項１０～１２のいずれか１項記載の半導体記憶装置。
前記第１選択ゲート線及び前記第２選択ゲート線に対応する複数の第１メモリセルと、
前記第３選択ゲート線及び前記第４選択ゲート線に対応する複数の第２メモリセルと
を備え、
第１コマンドセットの入力に際して第１消去動作を実行可能に構成され、
前記第１コマンドセットは、前記複数の第１メモリセル及び前記複数の第２メモリセルのいずれか一方を指定する情報を含む
請求項１～９のいずれか１項記載の半導体記憶装置。
前記複数の第１メモリセルを含む第１のメモリブロックと、
前記複数の第２メモリセルを含む第２のメモリブロックと
を備える請求項１５記載の半導体記憶装置。
前記第１選択ゲート線及び前記第２選択ゲート線に対応する複数の第１メモリセルと、
前記第３選択ゲート線及び前記第４選択ゲート線に対応する複数の第２メモリセルと、
前記第５選択ゲート線及び前記第６選択ゲート線に対応する複数の第３メモリセルと、
前記第７選択ゲート線及び前記第８選択ゲート線に対応する複数の第４メモリセルと
を備え、
第１コマンドセットの入力に際して第１消去動作を実行可能に構成され、
前記第１コマンドセットは、前記複数の第１メモリセル、前記複数の第２メモリセル、前記複数の第３メモリセル及び前記複数の第４メモリセルのいずれかを指定する情報を含む
請求項１０～１４のいずれか１項記載の半導体記憶装置。
前記複数の第１メモリセルを含む第１のメモリブロックと、
前記複数の第２メモリセルを含む第２のメモリブロックと、
前記複数の第３メモリセルを含む第３のメモリブロックと、
前記複数の第４メモリセルを含む第４のメモリブロックと
を備える請求項１７記載の半導体記憶装置。