WO2023053466A1 - 半導体記憶装置 - Google Patents

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    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • FIG. 1 is a block diagram showing an example of a configuration of a memory system including a semiconductor memory device according to an embodiment and a host device;
  • FIG. 1 is a block diagram showing an example of the configuration of a semiconductor memory device according to an embodiment;
  • FIG. 1 is a circuit diagram for explaining the configuration of a memory cell array of a semiconductor memory device according to an embodiment;
  • FIG. 1 is a cross-sectional view for explaining an example of a cross-sectional structure of a memory cell array of a semiconductor memory device according to an embodiment;
  • FIG. 1 is a circuit diagram for explaining an example of the configuration of a row decoder module, a driver module, and a memory cell array of a semiconductor memory device according to an embodiment;
  • the semiconductor memory device 1 includes a plurality of memory cell transistors and stores data in a non-volatile manner.
  • Semiconductor memory device 1 is connected to memory controller 2 by a NAND bus.
  • the built-in memory 21 is, for example, a semiconductor memory such as a DRAM (Dynamic Random Access Memory), and is used as a work area for the CPU 20.
  • the built-in memory 21 stores firmware for managing the semiconductor memory device 1 and various management tables.
  • the input/output circuit 11 transmits and receives signals DQ ⁇ 7:0> to and from the memory controller 2 .
  • the input/output circuit 11 transfers the address ADD and command CMD in the signals DQ ⁇ 7:0> to the address register 13 and command register 14, respectively.
  • the input/output circuit 11 also transmits and receives the sense amplifier module 18 and data DAT.
  • Each NAND string NS includes, for example, eight memory cell transistors MT (MT0 to MT7) and selection transistors STD and STS.
  • the number of memory cell transistors MT provided in each NAND string NS is not limited to eight, and may be 16, 32, 48, 64, 96, 128, or the like. is not limited. That is, the number of word lines WL included in the block BLK is not limited to 8, but may be 16, 32, 48, 64, 96, 128, etc., and the number is limited. not a thing
  • the memory cell transistor MT has a stacked gate including a control gate and a charge storage layer. Each memory cell transistor MT is connected in series between select transistors STD and STS.
  • the semiconductor substrate 30 includes a P-type well region 31 provided near the upper surface of the semiconductor substrate 30 .
  • the P-type well region 31 is a region containing P-type impurities (for example, boron). P-type well region 31 is used as source line SL.
  • the upper end of the contact LI is located in a layer between the conductor layers 34 and 35 .
  • a lower end of the contact LI is in contact with the N-type semiconductor region 40 .
  • Contact LI is a conductor.
  • Contact LI is used as source line SL.
  • Each memory pillar MP includes, for example, a core member 50, a semiconductor film 51, a tunnel insulating film 52, a charge storage film 53, a block insulating film 54, and a semiconductor portion 55.
  • the semiconductor film 51 covers the side surface of the core member 50 .
  • the upper end of the semiconductor film 51 is located above the upper end of the core member 50 .
  • the semiconductor film 51 contains polysilicon, for example.
  • the tunnel insulating film 52 covers the side surface of the semiconductor film 51 .
  • the tunnel insulating film 52 contains silicon oxide.
  • each row decoder RD the gate of the transistor TS is connected to the transfer gate line BLKSEL.
  • a first end of the transistor TS is connected to the driver module 16 via a signal line CGS.
  • a second end of the transistor TS is connected to the select gate line SGS.
  • the voltages of the signal lines CGUS and CGUD in the read operation are, for example, the ground voltage VSS. That is, when the "H" level voltage is applied to the transfer gate line BLKSELn of the row decoder RD, the ground voltage VSS is applied to the selection gate lines SGS and SGD0 to SGD3 of the block BLK corresponding to the row decoder RD. (the selection transistors STS and STD are turned off).
  • the voltage of the P-type well region 61 drops to the voltage VEE that is lower than the ground voltage VSS, so that the word line WL_BLKUSEL is brought into a floating state (floating in FIG. 9). As a result, a leakage current starts to flow from the word line WL_BLKUSEL toward the P-type well region 61 . Therefore, the voltage of the word line WL_BLKUSEL starts to drop.
  • the driver module 16 applies the ground voltage VSS to the back gate line CGBG and the source line SL.
  • the word line WL_BLKUSEL As the voltage of the P-type well region 61 drops to the voltage VEE, the word line WL_BLKUSEL is brought into a floating state (floating in FIG. 10). As a result, a leak current starts flowing from the word line WL_BLKUSEL toward the P-type well region 61 . Therefore, the voltage of the word line WL_BLKUSEL starts to drop.
  • the semiconductor memory device 1 applies the voltage VBB to the P-type well region 61 as the word line WL_BLKSEL is boosted to the read voltage VREAD in the read operation.
  • the voltage of the word line WL_BLKUSEL can be boosted to the voltage VBB. Therefore, even if the selected block BLK in the next read operation is different from the selected block BLK in the previous read operation, it is possible to suppress the decrease in read speed.
  • the threshold voltages of the memory cell transistors MT included in the "Er” and “A” to “C” states have, for example, negative values.
  • the required value of the voltage VCU can be made lower than when the threshold voltages of the memory cell transistors MT included in the "Er” and “A” to “C” states are 0 or have a positive value.
  • the read voltage VREAD is set higher than the read voltage when the threshold voltages of the memory cell transistors MT included in the "Er” and “A” to “C” states have 0 or a positive value. can be lowered, the voltage VCU can be lowered. Therefore, the difference between voltage VBB and voltage VCU can be reduced. Therefore, the voltage of the word line WL can be maintained at approximately the same level as the voltage VCU by periodically selecting the word line without boosting the voltage of the word line to the voltage VCU.
  • a voltage equivalent to the voltage VBB applied to the P-type well region 61 is applied to the source line SL during the standby period.

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Abstract

半導体記憶装置の動作速度の向上を図る。実施形態に係る半導体記憶装置は、第１メモリセルと、上記第１メモリセルのゲートに接続されたワード線と、上記ワード線に接続された第１端を有する第１トランジスタと、読出し動作において上記第１トランジスタのバックゲートに正の第１電圧を印加するように構成された制御回路と、を備える。

Description

半導体記憶装置
　実施形態は、半導体記憶装置に関する。
　半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
日本国特開２０２１－６４７３１号公報
　半導体記憶装置の動作速度の向上を図る。
　実施形態に係る半導体記憶装置は、第１メモリセルと、上記第１メモリセルのゲートに接続されたワード線と、上記ワード線に接続された第１端を有する第１トランジスタと、読出し動作において上記第１トランジスタのバックゲートに正の第１電圧を印加するように構成された制御回路と、を備える。
実施形態に係る半導体記憶装置を含むメモリシステム、及びホスト機器の構成の一例を示すブロック図。 実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 実施形態に係る半導体記憶装置のメモリセルアレイの断面構造の一例を説明するための断面図。 実施形態に係る半導体記憶装置のロウデコーダモジュール、ドライバモジュール、及びメモリセルアレイの構成の一例を説明するための回路図。 実施形態に係る半導体記憶装置のロウデコーダモジュールの平面レイアウトの一例。 図６のＶＩＩ－ＶＩＩ線に沿ったロウデコーダモジュールの断面図。 実施形態に係る半導体記憶装置の備えるメモリセルトランジスタの閾値電圧分布を説明するための図。 実施形態に係る半導体記憶装置を用いた読出し動作時の各配線の電圧を示すタイミングチャート。 実施形態に係る半導体記憶装置を用いた読出し動作時の各配線の電圧を示すタイミングチャート。 変形例に係る半導体記憶装置を用いた読出し動作時の各配線の電圧を示すタイミングチャート。
　以下に、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
　なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
　１．　実施形態
　１．１　構成
　１．１．１　メモリシステム
　まず、メモリシステムの構成例について、図１を用いて説明する。図１は、実施形態に係る半導体記憶装置を含むメモリシステム、及びホスト機器の構成の一例を示すブロック図である。
　ホスト機器４は、例えばデジタルカメラ、パーソナルコンピュータ、及びデータセンタ内のサーバ等である。ホスト機器４は、メモリシステム３内に記憶されるデータを識別するためのアドレス情報を記憶する。ホスト機器４は、当該アドレス情報に基づき、メモリシステム３内のデータの書込み及び読出しを指示可能に構成される。
　メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ　ｓｔａｔｅ　ｄｒｉｖｅ）やＳＤＴＭカード等である。メモリシステム３は、例えば、外部のホスト機器４と通信する。メモリシステム３は、ホスト機器４からのデータを記憶する。また、メモリシステム３は、データをホスト機器４に読み出す。
　メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を備える。
　半導体記憶装置１は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。半導体記憶装置１は、メモリコントローラ２とＮＡＮＤバスによって接続される。
　ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号ＤＱ＜７：０＞、ＤＱＳ、／ＤＱＳ、／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、及び／ＲＢの各々について、個別の信号線を介して送受信を行う。信号ＤＱＳは、データストローブ（Ｄａｔａ　Ｓｔｒｏｂｅ）信号である。信号ＤＱＳは、信号ＤＱ＜７：０＞に係る半導体記憶装置１の動作タイミングを制御するために使用される。信号／ＤＱＳは、信号ＤＱＳの相補信号である。信号／ＣＥは、チップイネーブル（Ｃｈｉｐ　Ｅｎａｂｌｅ）信号である。信号／ＣＥは、半導体記憶装置１をイネーブルにするための信号である。信号ＣＬＥは、コマンドラッチイネーブル（Ｃｏｍｍａｎｄ　Ｌａｔｃｈ　Ｅｎａｂｌｅ）信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（Ｈｉｇｈ）”レベルである間に半導体記憶装置１に流れる信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置１に通知する。信号ＡＬＥは、アドレスラッチイネーブル（Ａｄｄｒｅｓｓ　Ｌａｔｃｈ　Ｅｎａｂｌｅ）信号である。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置１に流れる信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置１に通知する。信号／ＷＥは、ライトイネーブル（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）信号である。信号／ＷＥは、半導体記憶装置１に信号ＤＱ＜７：０＞を取り込むことを指示する。信号／ＲＥは、リードイネーブル（Ｒｅａｄ　Ｅｎａｂｌｅ）信号である。信号／ＲＥは、半導体記憶装置１に信号ＤＱ＜７：０＞を出力することを指示する。信号ＲＥは、信号／ＲＥの相補信号である。信号／ＷＰは、ライトプロテクト（Ｗｒｉｔｅ　Ｐｒｏｔｅｃｔ）信号である。信号／ＷＰは、データの書込み及び消去の禁止を半導体記憶装置１に指示する。信号／ＲＢは、レディビジー（Ｒｅａｄｙ　Ｂｕｓｙ）信号である。信号／ＲＢは、半導体記憶装置１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
　信号ＤＱ＜７：０＞は、例えば８ビットの信号である。信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信される。信号ＤＱ＜７：０＞は、アドレスＡＤＤ、コマンドＣＭＤ、及びデータＤＡＴを含む。コマンドＣＭＤは、半導体記憶装置１全体を制御するための信号である。データＤＡＴは、読出しデータ及び書込みデータを含む。
　メモリコントローラ２は、ホスト機器４から命令を受取る。メモリコントローラ２は、当該受け取った命令に基づいて半導体記憶装置１を制御する。具体的には、メモリコントローラ２は、ホスト機器４から受け取った書込み命令に基づいて、書込みを命令されたデータを半導体記憶装置１に書き込む。また、メモリコントローラ２は、ホスト機器４から受け取った読出し命令に基づいて、ホスト機器４から読出しを命令されたデータを半導体記憶装置１から読出してホスト機器４に送信する。
　１．１．２　メモリコントローラ
　図１に示されるように、メモリコントローラ２は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）２０、内蔵メモリ２１、バッファメモリ２２、ＮＡＮＤ　Ｉ／Ｆ（ＮＡＮＤインタフェース回路）２３、及びホスト　Ｉ／Ｆ（ホストインタフェース回路）２４を含む。メモリコントローラ２は、例えばＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）として構成される。
　ＣＰＵ２０は、メモリコントローラ２全体の動作を制御する。ＣＰＵ２０は、例えば、半導体記憶装置１に書込み動作、読出し動作、及び消去動作等の各種動作の実行を指示するためのコマンドを発行する。
　内蔵メモリ２１は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の半導体メモリであり、ＣＰＵ２０の作業領域として使用される。内蔵メモリ２１は、半導体記憶装置１を管理するためのファームウェア、及び各種の管理テーブル等を記憶する。
　バッファメモリ２２は、ホスト機器４から受信した書込みデータや、メモリコントローラ２が半導体記憶装置１から受信した読出しデータ等を一時的に記憶する。
　ＮＡＮＤインタフェース回路２３は、ＮＡＮＤバスを介して半導体記憶装置１と接続される。ＮＡＮＤインタフェース回路２３は、半導体記憶装置１との通信を司る。ＮＡＮＤインタフェース回路２３は、ＣＰＵ２０の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置１に送信する。また、ＮＡＮＤインタフェース回路２３は、半導体記憶装置１から読出しデータを受信する。
　ホストインタフェース回路２４は、ホストバスを介してホスト機器４と接続される。ホストインタフェース回路２４は、メモリコントローラ２とホスト機器４との間の通信を司る。ホストインタフェース回路２４は、例えば、ホスト機器４から受け取った命令及びデータを、それぞれＣＰＵ２０及びバッファメモリ２２に転送する。
　１．１．３　半導体記憶装置
　次に、実施形態に係る半導体記憶装置１の構成例について、図２を用いて説明する。図２は、実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。
　半導体記憶装置１は、メモリセルアレイ１０、入出力回路１１、ロジック制御回路１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、ドライバモジュール１６、ロウデコーダモジュール１７、及びセンスアンプモジュール１８を含む。
　メモリセルアレイ１０は、ｎ（ｎは１以上の整数）個のブロックＢＬＫ０～ＢＬＫ（ｎ－１）を含む。各ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合であり、例えばデータの消去単位として使用される。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタに記憶されるデータは、一括して消去される。メモリセルアレイ１０の詳細な構成については後述する。
　入出力回路１１は、信号ＤＱ＜７：０＞を、メモリコントローラ２との間で送受信する。入出力回路１１は、信号ＤＱ＜７：０＞内のアドレスＡＤＤ及びコマンドＣＭＤを、それぞれアドレスレジスタ１３及びコマンドレジスタ１４に転送する。また、入出力回路１１は、センスアンプモジュール１８及びデータＤＡＴを送受信する。
　ロジック制御回路１２は、メモリコントローラ２から、例えば、信号ＤＱＳ、／ＤＱＳ、／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、及び／ＷＰを受信し、当該受信した信号に基づいて、入出力回路１１を制御する。また、ロジック制御回路１２は、信号／ＲＢを生成し、メモリコントローラ２に送信する。
　アドレスレジスタ１３は、入出力回路１１から転送されるアドレスＡＤＤを記憶する。アドレスレジスタ１３は、当該記憶したアドレスＡＤＤをロウデコーダモジュール１７及びセンスアンプモジュール１８に転送する。
　コマンドレジスタ１４は、入出力回路１１から転送されるコマンドＣＭＤを記憶する。コマンドレジスタ１４は、当該記憶したコマンドＣＭＤをシーケンサ１５に転送する。
　シーケンサ１５は、コマンドレジスタ１４からコマンドＣＭＤを受け取る。シーケンサ１５は、当該受け取ったコマンドＣＭＤに基づくシーケンスに従って、半導体記憶装置１全体を制御する。例えば、シーケンサ１５は、消去コマンド、書込みコマンド、及び読出しコマンドを受け取った場合にそれぞれ、ドライバモジュール１６に対して、対応する動作において使用される電圧を生成するよう指示する。
　ドライバモジュール１６は、シーケンサ１５からの指示に基づいて、消去動作、書込み動作、及び読出し動作等に使用される電圧を生成する。ドライバモジュール１６は、当該生成した電圧を、メモリセルアレイ１０、ロウデコーダモジュール１７、及びセンスアンプモジュール１８等に供給する。
　ロウデコーダモジュール１７は、アドレスレジスタ１３からアドレスＡＤＤ内のブロックアドレスを受け取る。ロウデコーダモジュール１７は、当該ブロックアドレスに基づいてブロックＢＬＫ０～ＢＬＫ（ｎ－１）のいずれかを選択する。ロウデコーダモジュール１７は、例えば選択したブロックＢＬＫに、ドライバモジュール１６から供給された電圧を印加する。
　センスアンプモジュール１８は、アドレスレジスタ１３からアドレスＡＤＤ内のカラムアドレスを受け取る。センスアンプモジュール１８は、当該カラムアドレスに基づいて、メモリコントローラ２とメモリセルアレイ１０との間で、データＤＡＴを転送する。より具体的には、センスアンプモジュール１８は、書込み動作の際には、入出力回路１１から書込みデータを受け取る。センスアンプモジュール１８は、当該受け取った書込みデータをメモリセルアレイ１０に転送する。また、センスアンプモジュール１８は、読出し動作の際には、メモリセルアレイ１０内の読出し動作の対象となるメモリセルトランジスタの閾値電圧をセンスして読出しデータを生成する。センスアンプモジュール１８は、当該生成した読出しデータを入出力回路１１に転送する。
　１．１．４　メモリセルアレイ
　（回路構成）
　実施形態に係る半導体記憶装置１のメモリセルアレイ１０の回路構成について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置１のメモリセルアレイ１０の構成を説明するための回路図の一例である。
　ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
　ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴＤ及びＳＴＳと、を備える。なお、各々のＮＡＮＤストリングＮＳに備えられるメモリセルトランジスタＭＴの個数は８個に限られず、１６個、３２個、４８個、６４個、９６個、及び１２８個等であってもよく、その数は限定されるものではない。すなわち、ブロックＢＬＫに含まれるワード線ＷＬの本数は８本に限られず、１６本、３２本、４８本、６４本、９６本、及び１２８本等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴＤ及びＳＴＳの間に、直列に接続される。
　あるブロックＢＬＫ内において、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴＤのゲートは、それぞれ選択ゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ３）に接続される。また、ブロックＢＬＫ内のストリングユニットＳＵの選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに共通接続される。なお、選択ゲート線ＳＧＳは、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴＳのゲートがそれぞれ選択ゲート線ＳＧＳ０～ＳＧＳ３（図示せず）に接続されてもよい。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。すなわち、ワード線ＷＬ及び選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内のストリングユニットＳＵ０～ＳＵ３に共通接続される。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つに接続される。
　また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴＤの第２端は、ｍ（ｍは２以上の整数）本のビット線ＢＬ（ＢＬ０～ＢＬ（ｍ－１））のいずれかに接続される。また、ビット線ＢＬは、ｎ個のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
　また、選択トランジスタＳＴＳの第２端は、ソース線ＳＬに接続される。ソース線ＳＬは、ｎ個のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
　上述のとおり、消去動作は、例えば同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。一方、書込み動作、及び読出し動作は、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われ得る。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えばセルユニットＣＵと称される。つまり、セルユニットＣＵは、一括して書込み動作、又は読出し動作が実行され得るメモリセルトランジスタＭＴの組である。
　セルユニットＣＵ内の複数のメモリセルトランジスタＭＴの各々に記憶された１ビットのデータのデータ列の単位が「ページ」として定義される。１つのメモリセルトランジスタＭＴは、例えば３ビットデータを記憶可能である。この３ビットデータを、それぞれ下位（ｌｏｗｅｒ）ビット、中位（ｍｉｄｄｌｅ）ビット、及び上位（ｕｐｐｅｒ）ビットと呼ぶ。この場合、セルユニットＣＵには、３ページ分のデータが記憶され、セルユニットＣＵ内の各々のメモリセルトランジスタＭＴの記憶する下位ビットの集合を下位ページと呼び、中位ビットの集合を中位ページと呼び、上位ビットの集合を上位ページと呼ぶ。なお、メモリセルトランジスタＭＴは、３ビットに限らず、２ビット、又は４ビット以上のデータが記憶可能に構成されてもよい。
　（構造）
　次にメモリセルアレイ１０の構造について図４を用いて説明する。図４は、実施形態に係る半導体記憶装置のメモリセルアレイの断面構造の一例を説明するための断面図である。図４では、１つのブロックＢＬＫに対応する領域のメモリセルアレイ１０の構造が示される。
　図４において、Ｘ方向はビット線ＢＬが延びる方向であり、Ｙ方向はワード線ＷＬが延びる方向であり、Ｚ方向は半導体記憶装置１が形成される半導体基板の上面に対する鉛直方向である。
　メモリセルアレイ１０は、半導体基板３０、導電体層３２～３６、複数のメモリピラーＭＰ、並びに複数の部材ＳＨＥ及びＳＬＴを含む。
　半導体基板３０は、半導体基板３０の上面の近傍に設けられるＰ型ウェル領域３１を含む。Ｐ型ウェル領域３１は、Ｐ型不純物（例えば、ボロン）を含む領域である。Ｐ型ウェル領域３１は、ソース線ＳＬとして使用される。
　Ｐ型ウェル領域３１は、Ｐ型ウェル領域３１の上面の近傍に設けられるＮ型半導体領域４０を含む。Ｎ型半導体領域４０は、Ｎ型不純物（例えば、リン）を含む領域である。
　Ｐ型ウェル領域３１の上方には、図示しない絶縁体層を介して導電体層３２が形成される。導電体層３２は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３２は、選択ゲート線ＳＧＳとして使用される。導電体層３２は、例えばタングステンを含む。
　導電体層３２の上方には、図示しない絶縁体層と導電体層３３とが交互に積層される。導電体層３３は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３３は、半導体基板３０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層３３は、例えばタングステンを含む。
　最上層の導電体層３３の上方には、図示しない絶縁体層を介して導電体層３４が形成される。導電体層３４は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３４は、選択ゲート線ＳＧＤとして使用される。導電体層３４は、例えばタングステンを含む。
　導電体層３４の上方には、図示しない絶縁体層を介して導電体層３５が設けられる。導電体層３５は、例えばＸ方向に延びるライン状に形成される。導電体層３５は、ビット線ＢＬとして使用される。すなわち、図示しない領域において、複数の導電体層３５が、Ｙ方向に沿って配列する。導電体層３５は、例えば銅を含む。
　部材ＳＬＴの各々は、Ｚ方向に延び、導電体層３２～３４を分断する。隣り合う２つの部材ＳＬＴによって区切られた領域は、１つのブロックＢＬＫに対応する。
　部材ＳＬＴの各々は、コンタクトＬＩ及びスペーサＳＰを含む。
　コンタクトＬＩの上端は、導電体層３４と導電体層３５との間の層に位置する。コンタクトＬＩの下端は、Ｎ型半導体領域４０に接する。コンタクトＬＩは導電体である。コンタクトＬＩは、ソース線ＳＬとして使用される。
　スペーサＳＰは、コンタクトＬＩの側面を覆う。スペーサＳＰは、絶縁体である。
　このような部材ＳＬＴの構成により、コンタクトＬＩと導電体層３２～３４との間は、スペーサＳＰによって電気的に絶縁される。
　メモリピラーＭＰの各々は、隣り合う２つの部材ＳＬＴの間において、導電体層３５の下方においてＺ方向に延伸して設けられ、導電体層３２～３４を貫通する。メモリピラーＭＰの各々の底部は、Ｐ型ウェル領域３１に接する。
　メモリピラーＭＰの各々は、例えばコア部材５０、半導体膜５１、トンネル絶縁膜５２、電荷蓄積膜５３、ブロック絶縁膜５４、及び半導体部５５を含む。
　コア部材５０は、例えばＺ方向に延伸して設けられる。コア部材５０の上端は、導電体層３４よりも上方に位置する。コア部材５０の下端は、Ｐ型ウェル領域３１に接する。コア部材５０は、例えば酸化シリコンを含む。
　半導体膜５１は、コア部材５０の側面を覆う。半導体膜５１の上端は、コア部材５０の上端よりも上方に位置する。半導体膜５１は、例えばポリシリコンを含む。
　トンネル絶縁膜５２は、半導体膜５１の側面を覆う。トンネル絶縁膜５２は、酸化シリコンを含む。
　電荷蓄積膜５３は、トンネル絶縁膜５２の側面を覆う。電荷蓄積膜５３は、例えばトラップ準位を有する絶縁体（例えば、窒化シリコン）を含む。
　ブロック絶縁膜５４は、電荷蓄積膜５３の側面を覆う。ブロック絶縁膜５４は、例えば酸化シリコンを含む。
　半導体部５５は、コア部材５０の上端を覆うように設けられる。半導体部５５の側面は、半導体膜５１のうちコア部材５０の上端よりも上方に位置する部分に覆われる。
　半導体部５５の上面には、導電体層３６が設けられる。導電体層３６の上面には、導電体層３５が接する。
　以上で説明したメモリピラーＭＰの構造において、メモリピラーＭＰと導電体層３２とが交差した部分は、選択トランジスタＳＴＳとして機能する。メモリピラーＭＰと導電体層３３とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層３４とが交差した部分は、選択トランジスタＳＴＤとして機能する。半導体膜５１は、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴＳ及びＳＴＤのそれぞれのチャネルとして機能する。電荷蓄積膜５３は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
　部材ＳＨＥは、導電体層３４を分断するように設けられる。部材ＳＨＥの上端は、導電体層３４と導電体層３５との間の層に位置する。部材ＳＨＥの下端は、導電体層３３と導電体層３４との間の層に位置する。部材ＳＨＥは、絶縁体である。
　以上のようなメモリセルアレイ１０の構造において、部材ＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応する。また、メモリセルアレイ１０には、例えば図４に示されたブロックＢＬＫの構造が、Ｘ方向に繰り返し配置される。
　１．１．５　ロウデコーダモジュール
　（回路構成）
　次に、ロウデコーダモジュール１７の構成について、図５を用いて説明する。図５は、実施形態に係る半導体記憶装置のロウデコーダモジュール、ドライバモジュール、及びメモリセルアレイの構成の一例を説明するための回路図である。
　ロウデコーダモジュール１７は、ロウデコーダＲＤ０～ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、ブロックＢＬＫの選択に使用される。ロウデコーダＲＤ０～ＲＤｎはそれぞれ、ブロックＢＬＫ０～ＢＬＫ（ｎ－１）に関連付けられる。
　各ロウデコーダＲＤは、例えばブロックデコーダＢＤ、並びにトランジスタＴＳ、ＴＵＳ、ＴＷ（ＴＷ０～ＴＷ７）、ＴＤ（ＴＤ０～ＴＤ３）、及びＴＵＤ（ＴＵＤ０～ＴＵＤ３）を含む。トランジスタＴＳ、ＴＵＳ、ＴＷ、ＴＤ、及びＴＵＤは、例えば高耐圧のＮチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタＴＷ０～ＴＷ７は、それぞれ対応するブロックＢＬＫに含まれるワード線ＷＬ０～ＷＬ７に関連付けられる。トランジスタＴＳ、及びＴＤ０～ＴＤ３のそれぞれ、並びにトランジスタＴＵＳ、及びＴＵＤ０～ＴＵＤ３のそれぞれは、対応するブロックＢＬＫに含まれる選択ゲート線ＳＧＳ、及びＳＧＤ０～ＳＧＤ３に関連付けられる。
　ブロックデコーダＢＤは、アドレスＡＤＤ内のブロックアドレスをデコードする。ブロックデコーダＢＤは、例えば当該デコードの結果に基づいて、転送ゲート線ＢＬＫＳＥＬ及びＢＬＫＳＥＬｎにそれぞれ“Ｈ（Ｈｉｇｈ）”レベルの電圧及び“Ｌ(Ｌｏｗ)”レベルの電圧を印加する。ブロックデコーダＢＤは、転送ゲート線ＢＬＫＳＥＬに“Ｈ”レベルの電圧を印加する間、転送ゲート線ＢＬＫＳＥＬｎに“Ｌ”レベルの電圧を印加する。また、ブロックデコーダＢＤは、転送ゲート線ＢＬＫＳＥＬに“Ｌ”レベルの電圧を印加する間、転送ゲート線ＢＬＫＳＥＬｎに“Ｈ”レベルの電圧を印加する。
　トランジスタＴＳ、ＴＵＳ、ＴＷ、ＴＤ、及びＴＵＤは、ドライバモジュール１６と対応するブロックＢＬＫとを、信号線ＣＧ（ＣＧＳ、ＣＧＵＳ、ＣＧ０～ＣＧ７、ＣＧＤ０～ＣＧＤ３、及びＣＧＵＤ）を介して接続する。
　より具体的には、各ロウデコーダＲＤにおいて、トランジスタＴＳのゲートは、転送ゲート線ＢＬＫＳＥＬに接続される。トランジスタＴＳの第１端は、信号線ＣＧＳを介してドライバモジュール１６に接続される。トランジスタＴＳの第２端は、選択ゲート線ＳＧＳに接続される。
　トランジスタＴＵＳのゲートは、転送ゲート線ＢＬＫＳＥＬｎに接続される。トランジスタＴＵＳの第１端は、信号線ＣＧＵＳを介してドライバモジュール１６に接続される。トランジスタＴＵＳの第２端は、トランジスタＴＳの第２端とともに、選択ゲート線ＳＧＳに接続される。
　トランジスタＴＷの各々のゲートは、転送ゲート線ＢＬＫＳＥＬに接続される。各トランジスタＴＷの第１端は、信号線ＣＧ０～ＣＧ７のうち対応する信号線を介してドライバモジュール１６に接続される。各トランジスタＴＷの第２端は、対応するワード線ＷＬに接続される。
　各トランジスタＴＤのゲートは、転送ゲート線ＢＬＫＳＥＬに接続される。各トランジスタＴＤの第１端は、信号線ＣＧＤ０～ＣＧＤ３のうち対応する信号線を介してドライバモジュール１６に接続される。各トランジスタＴＤの第２端は、対応する選択ゲート線ＳＧＤに接続される。
　各トランジスタＴＵＤのゲートは、転送ゲート線ＢＬＫＳＥＬｎに接続される。各トランジスタＴＵＤの第１端は、信号線ＣＧＵＤを介してドライバモジュール１６に接続される。各トランジスタＴＵＤの第２端は、対応するトランジスタＴＤとともに、対応する選択ゲート線ＳＧＤに接続される。
　トランジスタＴＳ、ＴＵＳ、ＴＷ、ＴＤ、及びＴＵＤのうち、トランジスタＴＷ０～ＴＷ７のそれぞれのバックゲートは、共通のバックゲート線ＣＧＢＧを介してドライバモジュール１６に接続される。すなわち、トランジスタＴＷ０～ＴＷ７は、バックゲートを共有する。一方で、トランジスタＴＳ、ＴＵＳ、ＴＤ、及びＴＵＤは、トランジスタＴＷ０～ＴＷ７とバックゲートを共有しない。
　転送ゲート線ＢＬＫＳＥＬに“Ｈ”レベルの電圧が印加される場合に、トランジスタＴＳ、ＴＷ０～ＴＷ７、及びＴＤ０～ＴＤ３はオン状態になる。これにより、各信号線ＣＧＳ、ＣＧ０～ＣＧ７、及びＣＧＤ０～ＣＧＤ３の電圧がそれぞれ、トランジスタＴＳ、ＴＷ０～ＴＷ７、及びＴＤ０～ＴＤ３を介して、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ３に転送される。転送ゲート線ＢＬＫＳＥＬに“Ｌ”レベルの電圧が印加される場合に、トランジスタＴＳ、ＴＷ０～ＴＷ７、及びＴＤ０～ＴＤ３はオフ状態になる。
　転送ゲート線ＢＬＫＳＥＬｎに“Ｈ”レベルの電圧が印加される場合（転送ゲート線ＢＬＫＳＥＬに“Ｌ”レベルの電圧が印加される場合）に、トランジスタＴＵＳ、及びＴＵＤ０～ＴＵＤ３はオン状態になる。これにより、信号線ＣＧＵＳの電圧が、トランジスタＴＵＳを介して、選択ゲート線ＳＧＳに転送される。また、信号線ＣＧＵＤの電圧が、トランジスタＴＵＤ０～ＴＵＤ３を介して、選択ゲート線ＳＧＤ０～ＳＧＤ３に転送される。転送ゲート線ＢＬＫＳＥＬｎに“Ｌ”レベルの電圧が印加される場合（転送ゲート線ＢＬＫＳＥＬに“Ｈ”レベルの電圧が印加される場合）に、トランジスタＴＵＳ、及びＴＵＤ０～ＴＵＤ３はオフ状態になる。読出し動作における信号線ＣＧＵＳ及びＣＧＵＤの電圧は、例えば接地電圧ＶＳＳである。すなわち、ロウデコーダＲＤの転送ゲート線ＢＬＫＳＥＬｎに“Ｈ”レベルの電圧が印加される場合に、当該ロウデコーダＲＤに対応するブロックＢＬＫの選択ゲート線ＳＧＳ及びＳＧＤ０～ＳＧＤ３には接地電圧ＶＳＳが印加される（選択トランジスタＳＴＳ及びＳＴＤがオフ状態になる）。
　（平面レイアウト）
　実施形態に係る半導体記憶装置１のロウデコーダモジュール１７の平面レイアウトについて図６を用いて説明する。図６は、実施形態に係る半導体記憶装置のロウデコーダモジュールの平面レイアウトの一例である。
　ロウデコーダモジュール１７は、半導体基板３０上に設けられる。
　ロウデコーダモジュール１７は、Ｎ型ウェル領域６０を含む。Ｎ型ウェル領域６０は、Ｎ型不純物を含む領域である。Ｎ型ウェル領域６０は、例えば矩形状を有する。
　Ｐ型ウェル領域６１は、Ｎ型ウェル領域６０内に形成される。Ｐ型ウェル領域６１は、Ｐ型不純物を含む領域である。Ｐ型ウェル領域６１は、例えば矩形状を有する。
　ロウデコーダＲＤ０～ＲＤｎは、例えば各々が矩形状を有し、Ｘ方向に沿ってこの順に並ぶ。
　ロウデコーダＲＤ０～ＲＤｎは、Ｐ型ウェル領域６１を共有する。より具体的には、各々のロウデコーダＲＤに含まれるトランジスタＴＷは、Ｐ型ウェル領域６１の内側に設けられる。
　各ロウデコーダＲＤにおいて、トランジスタＴＳ、ＴＵＳ、ＴＤ、及びＴＵＤ、並びにブロックデコーダＢＤは、Ｎ型ウェル領域６０の外側に設けられる。
　（断面構造）
　実施形態に係る半導体記憶装置１のロウデコーダモジュール１７のトランジスタＴＷの構造について、図７を用いて説明する。図７は、図６のＶＩＩ－ＶＩＩ線に沿ったロウデコーダモジュールの断面図である。図７では、ロウデコーダＲＤ１～ＲＤｎに含まれる構造が省略され、ロウデコーダＲＤ０のトランジスタＴＷ０を含む構造が例示される。
　トランジスタＴＷの断面図において、半導体基板３０は、Ｎ型ウェル領域６０の底面及び側面を囲む。Ｎ型ウェル領域６０は、Ｐ型ウェル領域６１の底面及び側面を囲む。
　Ｎ型ウェル領域６０の上部には、Ｎ型半導体領域６２が形成される。
　Ｎ型半導体領域６２上には、コンタクトとして機能する導電体層７０が設けられる。導電体層７０は、例えばドライバモジュール１６に接続される。
　Ｐ型ウェル領域６１の上部には、所定の間隔をあけて、２つのＮ型半導体領域６３が形成される。２つのＮ型半導体領域６３の間のＰ型ウェル領域６１の上方には、図示しないゲート絶縁膜を介してゲート電極７１が設けられる。このような構成により、Ｐ型ウェル領域６１上に、ＭＯＳＦＥＴ構造が形成される。
　ゲート電極７１の上面上には、コンタクトとして機能する導電体層７２が設けられる。導電体層７２は、転送ゲート線ＢＬＫＳＥＬに接続される。
　２つのＮ型半導体領域６３の上面上には、それぞれコンタクトとして機能する導電体層７３が設けられる。２つの導電体層７３のうち一方の導電体層７３は、対応するワード線ＷＬに接続される。２つの導電体層７３のうち他方の導電体層７３は、対応する信号線ＣＧに接続される。
　なお、図７では、ロウデコーダＲＤ０に含まれるトランジスタＴＷ０を含む構造を図示したが、ロウデコーダＲＤ０に含まれるトランジスタＴＷ１～ＴＷ７、及びその他のロウデコーダＲＤに含まれるトランジスタＴＷもロウデコーダＲＤ０に含まれるトランジスタＴＷ０の構造と実質的に同等の構造を有する。
　Ｐ型ウェル領域６１の上部のうちトランジスタＴＷのＸ方向に沿った外側には、Ｐ型半導体領域６４が形成される。Ｐ型半導体領域６４の上面上には、柱状のコンタクトとして機能する導電体層７４が設けられる。導電体層７４は、バックゲート線ＣＧＢＧに接続される。これにより、Ｐ型ウェル領域６１には、導電体層７４及びＰ型半導体領域６４を介して、バックゲート線ＣＧＢＧの電圧が印加される。すなわち、Ｐ型ウェル領域６１は、トランジスタＴＷのバックゲートとして機能する。
　なお、図７では、Ｎ型半導体領域６２及びＰ型半導体領域６４が、トランジスタＴＷとＸ方向に沿って並ぶ場合を示したが、これに限られない。Ｎ型半導体領域６２は、トランジスタＴＷとの位置関係に関わらず、Ｎ型ウェル領域６０の上部に形成されていればよい。また、Ｐ型半導体領域６４は、トランジスタＴＷとの位置関係に関わらず、Ｐ型ウェル領域６１の上部に形成されていればよい。
　１．１．６　メモリセルトランジスタの閾値電圧分布
　実施形態に係る半導体記憶装置１の備えるメモリセルトランジスタＭＴの閾値電圧分布について、図８を用いて説明する。図８は、実施形態に係る半導体記憶装置の備えるメモリセルトランジスタの閾値電圧分布を説明するための図である。図８は、実施形態に係る半導体記憶装置１におけるメモリセルトランジスタＭＴの閾値電圧分布の一例を示している。図８に示す閾値電圧分布の縦軸はメモリセルトランジスタＭＴの個数に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応している。
　図８に示すように、実施形態に係る半導体記憶装置１では、例えば複数のメモリセルトランジスタＭＴの閾値電圧によって、８つの閾値電圧分布が形成される。以下では、当該８つの閾値電圧分布を、閾値電圧の低い方から順に、“ＥＲ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、及び“Ｇ”状態と呼ぶ。
　“Ｅｒ”状態は、例えばデータの消去状態に相当する。“Ｅｒ”状態に含まれる閾値電圧は電圧ＶＡ未満である。
　“Ａ”～“Ｇ”状態は、“Ｅｒ”状態を基準として、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。“Ａ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり、かつ電圧ＶＢ未満である（ただし、ＶＢ＞ＶＡ）。“Ｂ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり、かつ電圧ＶＣ未満である（ただし、ＶＣ＞ＶＢ）。“Ｃ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり、かつ電圧ＶＤ未満である（ただし、ＶＤ＞ＶＣ）。“Ｄ”状態に含まれる閾値電圧は、電圧ＶＤ以上であり、かつ電圧ＶＥ未満である（ただし、ＶＥ＞ＶＤ）。“Ｅ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＥ以上であり、かつ電圧ＶＦ未満である（ただし、ＶＦ＞ＶＥ）。“Ｆ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＦ以上であり、かつ電圧ＶＧ未満である（ＶＧ＞ＶＦ）。“Ｇ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＧ以上であり、かつ読出し電圧ＶＲＥＡＤ未満である（ただし、ＶＲＥＡＤ＞ＶＧ）。
　電圧ＶＡ、ＶＢ、及びＶＣは、例えば負の電圧であり、電圧ＶＤは接地電圧ＶＳＳであり、電圧ＶＥ、ＶＦ、及びＶＧは正の電圧である。換言すると、“Ｅｒ”、及び“Ａ”～“Ｃ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、例えば負の値を有する。“Ｄ”～“Ｇ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、例えば０又は正の値を有する。
　メモリセルトランジスタＭＴは、制御ゲートに電圧ＶＡ～ＶＧのいずれかの電圧が印加された場合に、メモリセルトランジスタＭＴの閾値電圧に応じてオン状態又はオフ状態になる。より具体的には、メモリセルトランジスタＭＴは、制御ゲートに電圧ＶＡ～ＶＧのいずれかの電圧が印加されると、メモリセルトランジスタＭＴが当該印加される電圧未満の閾値電圧を有する場合にオン状態になり、メモリセルトランジスタＭＴが当該印加される電圧以上の閾値電圧を有する場合にオフ状態になる。また、メモリセルトランジスタＭＴは、制御ゲートに読出し電圧ＶＲＥＡＤが印加されると、メモリセルトランジスタＭＴの閾値電圧によらずにオン状態になる。
　以上で説明された８種類のメモリセルトランジスタＭＴの閾値電圧分布には、それぞれ異なる３ビットデータが割り当てられる。以下に、閾値電圧分布に対するデータの割り付けの一例を列記する。以下では、各状態に割り付けられるデータが、当該状態に対応して“上位ビット、中位ビット、下位ビット”の順に示される。
　“ＥＲ”状態：“１、１、１”データ
　“Ａ”状態：“１、１、０”データ
　“Ｂ”状態：“１、０、０”データ
　“Ｃ”状態：“０、０、０”データ
　“Ｄ”状態：“０、１、０”データ
　“Ｅ”状態：“０、１、１”データ
　“Ｆ”状態：“０、０、１”データ
　“Ｇ”状態：“１、０、１”データ。
　このようなデータの割り付けが適用された場合に、下位ビットで構成される１ページデータ（下位ページデータ）は、電圧ＶＡ及びＶＥのそれぞれを用いた読み出し動作によって確定する。中位ビットで構成される１ページデータ（中位ページデータ）は、電圧ＶＢ、ＶＤ、及びＶＦのそれぞれを用いた読み出し動作によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、電圧ＶＣ及びＶＧのそれぞれを用いた読み出し動作によって確定する。
　１．２　読出し動作
　次に、実施形態の半導体記憶装置１を用いた読出し動作について説明する。以下では、下位ページデータの読出し動作について、電圧ＶＥを用いた動作の後に、電圧ＶＡを用いた動作を実行する場合（動作例１）、及び電圧ＶＡを用いた動作の後に、電圧ＶＥを用いた動作を実行する場合（動作例２）を例に説明する。
　なお、以下の説明において、読出し動作の対象であるメモリセルトランジスタＭＴを選択メモリセルトランジスタＭＴと呼称する。また、選択メモリセルトランジスタＭＴを含むブロックＢＬＫ、及び選択メモリセルトランジスタＭＴを含まないブロックＢＬＫをそれぞれ、選択ブロックＢＬＫ、及び非選択ブロックＢＬＫと呼称する。また、選択ブロックＢＬＫにおいて、選択メモリセルトランジスタＭＴに対応するワード線ＷＬ及びストリングユニットＳＵをそれぞれ、選択ワード線ＷＬ及び選択ストリングユニットＳＵと呼称する。また、選択ブロックＢＬＫに含まれるワード線ＷＬ及びストリングユニットＳＵのうち、選択ワード線ＷＬを除くワード線ＷＬ、及び選択ストリングユニットＳＵを除くストリングユニットＳＵをそれぞれ、非選択ワード線ＷＬ及び非選択ストリングユニットＳＵと呼称する。
　１．２．１　動作例１
　実施形態に係る読出し動作の動作例１について、図９を用いて説明する。図９は、実施形態に係る半導体記憶装置を用いた読出し動作の際の各配線の電圧の一例を示すタイミングチャートである。なお、図示しないが、Ｎ型ウェル領域６０には、導電体層７０、及びＮ型半導体領域６２を介して、例えばドライバモジュール１６から電圧ＶＣＣが印加される（ＶＣＣ＞ＶＳＳ）。
　時刻ｔ１０において、ロウデコーダモジュール１７は、選択ブロックＢＬＫに関連付けられるロウデコーダＲＤの転送ゲート線ＢＬＫＳＥＬ（図９中、及び以下の説明では、ＢＬＫＳＥＬ＿ＳＥＬと呼称する）に、“Ｈ”レベルの電圧を印加する。これにより、選択ブロックＢＬＫのトランジスタＴＳ、ＴＷ、及びＴＤがオン状態になる。また、ロウデコーダモジュール１７は、選択ブロックＢＬＫに関連付けられるロウデコーダＲＤの転送ゲート線ＢＬＫＳＥＬｎに、“Ｌ”レベルの電圧を印加する（図示せず）。これにより、選択ブロックＢＬＫのトランジスタＴＵＳ、及びＴＵＤがオフ状態になる。また、ロウデコーダモジュール１７は、非選択ブロックＢＬＫに関連付けられるロウデコーダＲＤの転送ゲート線ＢＬＫＳＥＬ（図９中、及び以下の説明では、ＢＬＫＳＥＬ＿ＵＳＥＬと呼称する）に、“Ｌ”レベルの電圧を印加する。なお、転送ゲート線ＢＬＫＳＥＬに印加される“Ｌ”レベルの電圧は負の電圧である。これにより、非選択ブロックＢＬＫのトランジスタＴＳ、ＴＷ、及びＴＤはオフ状態になる。また、ロウデコーダモジュール１７は、非選択ブロックＢＬＫに関連付けられるロウデコーダＲＤの転送ゲート線ＢＬＫＳＥＬｎに、“Ｈ”レベルの電圧を印加する（図示せず）。これにより、非選択ブロックＢＬＫのトランジスタＴＵＳ、及びＴＵＤがオン状態になる。このため、選択ゲート線ＳＧＳ及びＳＧＤ０～ＳＧＤ３のそれぞれに、接地電圧ＶＳＳが印加され、非選択ブロックＢＬＫの選択トランジスタＳＴＳ及びＳＴＤはオフ状態になる。
　また、ロウデコーダモジュール１７は、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（図９中、及び以下の説明では、ＳＧＤ＿ＳＥＬと呼称する）、及びＳＧＳに電圧ＶＳＧＤを転送する（ＶＳＧＤ＞ＶＳＳ）。電圧ＶＳＧＤは、選択トランジスタＳＴＤ及びＳＴＳをオン状態にする電圧である。また、ロウデコーダモジュール１７は、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（図９中、及び以下の説明では、ＳＧＤ＿ＵＳＥＬと呼称する）に、接地電圧ＶＳＳを印加する。これにより、選択ストリングユニットＳＵの選択トランジスタＳＴＤ、及び選択トランジスタＳＴＳがオン状態になり、非選択ストリングユニットＳＵの選択トランジスタＳＴＤがオフ状態になる。
　また、ロウデコーダモジュール１７は、選択ブロックＢＬＫの全てのワード線ＷＬ（図９中、及び以下の説明では、ＷＬ＿ＢＬＫＳＥＬと呼称する）に、読出し電圧ＶＲＥＡＤを転送する。これにより、選択ブロックＢＬＫ内のメモリセルトランジスタＭＴがオン状態になる。
　また、ドライバモジュール１６は、バックゲート線ＣＧＢＧに電圧ＶＢＢを印加する。これにより、Ｐ型ウェル領域６１の電圧が電圧ＶＢＢに上昇する。電圧ＶＢＢは、電圧ＶＣＣ未満であり、かつ接地電圧ＶＳＳよりも高い電圧である。このような電圧ＶＢＢであれば、例えばワード線ＷＬ＿ＢＬＫＳＥＬの電圧が接地電圧ＶＳＳと同等である際に、Ｐ型ウェル領域６１を介して、Ｎ型ウェル領域６０からワード線ＷＬに向かう電流が流れることを抑制することができる。また、例えばワード線ＷＬ＿ＢＬＫＳＥＬの電圧が読出し電圧ＶＲＥＡＤと同等になった際に、Ｐ型ウェル領域６１を介して、ワード線ＷＬからＮ型ウェル領域６０に向かう電流が流れることを抑制することができる。
　上述のようにＰ型ウェル領域６１の電圧が電圧ＶＢＢに上昇することによって、非選択ブロックＢＬＫのワード線ＷＬ（図９中、及び以下の説明では、ＷＬ＿ＢＬＫＵＳＥＬと呼称する）には、Ｐ型ウェル領域６１の電圧ＶＢＢが、当該ワード線ＷＬ＿ＢＬＫＵＳＥＬに接続されるＮ型半導体領域６３及び導電体層７３を介して印加される。
　また、ドライバモジュール１６は、ソース線ＳＬに電圧ＶＳＬを印加する（ＶＳＬ＞ＶＳＳ）。
　時刻ｔ１１において、ロウデコーダモジュール１７は、ワード線ＷＬ＿ＢＬＫＳＥＬのうちの選択ワード線ＷＬ（図９中、及び以下の説明では、ＷＬ＿ＳＥＬと呼称する）に、電圧ＶＥを転送する。また、ロウデコーダモジュール１７は、非選択ワード線ＷＬ（図９中、及び以下の説明では、ＷＬ＿ＵＳＥＬと呼称する）の電圧を、読出し電圧ＶＲＥＡＤに維持する。
　また、センスアンプモジュール１８は、ビット線ＢＬに電圧ＶＢＬを印加し、ビット線ＢＬのプリチャージを行う（ＶＢＬ＞ＶＳＳ）。
　以上の動作により、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＶＥよりも高いかどうかが判定される。
　時刻ｔ１２において、バックゲート線ＣＧＢＧには、電圧ＶＥＥが印加される。電圧ＶＥＥは、例えば電圧ＶＡよりも低い、負の電圧である（ＶＳＳ＞ＶＡ＞ＶＥＥ）。電圧ＶＥＥは、例えば転送ゲート線ＢＬＫＳＥＬに印加される“Ｌ”レベルの電圧と同等の高さを有する。これにより、Ｐ型ウェル領域６１の電圧が電圧ＶＥＥに低下する。
　また、Ｐ型ウェル領域６１の電圧が接地電圧ＶＳＳ以下の電圧ＶＥＥに低下することにより、ワード線ＷＬ＿ＢＬＫＵＳＥＬがフローティング状態になる（図９中、フローティング）。これにより、ワード線ＷＬ＿ＢＬＫＵＳＥＬからＰ型ウェル領域６１に向かうリーク電流が流れ始める。このため、ワード線ＷＬ＿ＢＬＫＵＳＥＬの電圧が低下し始める。
　時刻ｔ１３において、ロウデコーダモジュール１７は、選択ワード線ＷＬ＿ＳＥＬに電圧ＶＡを転送する。また、ロウデコーダモジュール１７は、非選択ワード線ＷＬ＿ＵＳＥＬの電圧を、読出し電圧ＶＲＥＡＤに維持する。これらの動作により、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＶＡよりも高いかどうかが判定される。
　時刻ｔ１４において、センスアンプモジュール１８は、ビット線ＢＬに接地電圧ＶＳＳを印加する。
　また、ロウデコーダモジュール１７は、選択ワード線ＷＬ＿ＳＥＬに読出し電圧ＶＲＥＡＤを転送する。
　また、ドライバモジュール１６は、バックゲート線ＣＧＢＧ、及びソース線ＳＬに接地電圧ＶＳＳを印加する。
　時刻ｔ１５において、ロウデコーダモジュール１７は、ワード線ＷＬ＿ＢＬＫＳＥＬの電圧を電圧ＶＣＵまで低下させる。電圧ＶＣＵは、例えば読出し電圧ＶＲＥＡＤよりも低く、電圧ＶＢＢよりも高い電圧である。また、ロウデコーダモジュール１７は、選択ゲート線ＳＧＤ＿ＳＥＬ及びＳＧＳに接地電圧ＶＳＳを転送する。
　なお、ワード線ＢＬＫＳＥＬの電圧が電圧ＶＣＵに維持される場合、ワード線ＢＬＫＳＥＬを含むブロックが再び選択された際に、ワード線ＢＬＫＳＥＬを読出し電圧ＶＲＥＡＤまで昇圧する動作の負荷が軽減される。しかしながら、読出し動作の後、ワード線ＷＬ＿ＢＬＫＳＥＬの電圧は、ワード線ＷＬ＿ＢＬＫＳＥＬからＰ型ウェル領域６１へのリーク電流により、時間の経過とともに低下していく。
　時刻ｔ１６において、ロウデコーダモジュール１７は、各々のロウデコーダＲＤの転送ゲート線ＢＬＫＳＥＬに“Ｌ”レベルの電圧を印加する。これにより、各々のロウデコーダＲＤのトランジスタＴＳ、ＴＷ、及びＴＤがオフ状態になる。また、ロウデコーダモジュール１７は、各々のロウデコーダＲＤの転送ゲート線ＢＬＫＳＥＬｎに、“Ｈ”レベルの電圧を印加する。これにより、各々のロウデコーダＲＤのトランジスタＴＵＳ、及びＴＵＤがオン状態になる。このため、各々のブロックＢＬＫの選択ゲート線ＳＧＳ及びＳＧＤ０～ＳＧＤ３のそれぞれに、接地電圧ＶＳＳが印加され、各々のブロックＢＬＫの選択トランジスタＳＴＳ及びＳＴＤはオフ状態になる。
　以上のようにして、選択メモリセルトランジスタＭＴの下位ページデータが読み出される。
　１．２．２　動作例２
　実施形態に係る読出し動作の動作例２について、図１０を用いて説明する。図１０は、実施形態に係る半導体記憶装置を用いた読出し動作の際の各配線の電圧の一例を示すタイミングチャートである。以下では、動作例２について、動作例１と同等の動作の説明を省略し、動作例１と異なる点について主に説明する。
　時刻ｔ２１において、ロウデコーダモジュール１７は、選択ワード線ＷＬ＿ＳＥＬに、電圧ＶＡを転送する。これにより、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＶＡよりも高いかどうかが判定される。
　また、ドライバモジュール１６は、バックゲート線ＣＧＢＧに、電圧ＶＥＥを印加する。これにより、Ｐ型ウェル領域６１の電圧が電圧ＶＥＥに低下する。
　Ｐ型ウェル領域６１の電圧が電圧ＶＥＥに低下することにより、ワード線ＷＬ＿ＢＬＫＵＳＥＬがフローティング状態になる（図１０中、フローティング）。これにより、ワード線ＷＬ＿ＢＬＫＵＳＥＬからＰ型ウェル領域６１に向かって、リーク電流が流れ始める。このため、ワード線ＷＬ＿ＢＬＫＵＳＥＬの電圧が低下し始める。
　時刻ｔ２２において、ドライバモジュール１６は、バックゲート線ＣＧＢＧに、接地電圧ＶＳＳを印加する。
　また、ロウデコーダモジュール１７は、選択ワード線ＷＬ＿ＳＥＬに、電圧ＶＥを転送する。これにより、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＶＥよりも高いかどうかが判定される。
　以上の動作によって、選択メモリセルトランジスタＭＴの下位ページデータが読み出される。
　１．３　実施形態に係る効果
　実施形態に係る半導体記憶装置１によれば、半導体記憶装置１の動作速度の向上を図ることができる。以下に、実施形態に係る半導体記憶装置１の効果について説明する。
　実施形態によれば、信号線ＣＧの電圧をワード線ＷＬに転送するトランジスタＴＷは、半導体基板３０上のＰ型ウェル領域６１内に設けられる。また、読出し動作において、ロウデコーダモジュール１７が、トランジスタＴＷを介してワード線ＷＬ＿ＢＬＫＳＥＬを読出し電圧ＶＲＥＡＤに昇圧する際に、ドライバモジュール１６は、Ｐ型ウェル領域６１（バックゲート）に正の電圧ＶＢＢを印加する。これにより、実施形態に係る半導体記憶装置１によれば、ロウデコーダモジュール１７がワード線ＷＬの電圧を読出し電圧ＶＲＥＡＤに昇圧する際に、基板効果に起因するトランジスタＴＷに流れる電流の減少を抑制することができる。すなわち、実施形態に係る半導体記憶装置１によれば、ワード線ＷＬ＿ＢＬＫＳＥＬの読出し電圧ＶＲＥＡＤへの昇圧を補助することができ、ワード線ＷＬ＿ＢＬＫＳＥＬの電圧を昇圧するための時間の増加を抑制することができる。したがって、実施形態に係る半導体記憶装置１は、読出し速度の低下を抑制することができる。また、実施形態に係る半導体記憶装置１であれば、トランジスタＴＷに流れる電流を維持しつつ、トランジスタＴＷのサイズの増加を抑制することもできる。
　また、実施形態に係る半導体記憶装置１は、読出し動作におけるワード線ＷＬ＿ＢＬＫＳＥＬの読出し電圧ＶＲＥＡＤへの昇圧に伴い、Ｐ型ウェル領域６１に電圧ＶＢＢを印加する。これにより、ワード線ＷＬ＿ＢＬＫＵＳＥＬの電圧を電圧ＶＢＢに昇圧することができる。このため、次回の読出し動作における選択ブロックＢＬＫが、前回の読出し動作における選択ブロックＢＬＫと異なる場合であっても、読出し速度の低下を抑制することができる。
　補足すると、読出し動作の際のＰ型ウェル領域の電圧が接地電圧ＶＳＳである場合、ワード線の電圧は、以前に選択された際に電圧ＶＣＵを印加されていたとしても、例えばリーク電流によって、次に選択されるまでに接地電圧ＶＳＳまで低下し得る。この場合、半導体記憶装置は、ワード線ＷＬ＿ＢＬＫＳＥＬの電圧を接地電圧ＶＳＳから昇圧することが要求される。
　実施形態によれば、ワード線ＷＬ＿ＢＬＫＵＳＥＬの電圧は、読出し動作が実行される毎に、Ｐ型ウェル領域６１を介して電圧ＶＢＢに昇圧される。これにより、ワード線ＷＬ＿ＢＬＫＵＳＥＬの電圧は、読出し動作の度に、電圧ＶＢＢに昇圧される。このため、半導体記憶装置１は、ワード線ＷＬ＿ＢＬＫＳＥＬを接地電圧ＶＳＳよりも高い電圧から昇圧開始することができる。したがって、ワード線ＷＬの昇圧に要する時間の増加を抑制することができる。
　また、実施形態によれば、“Ｅｒ”、及び“Ａ”～“Ｃ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、例えば負の値を有する。これにより、電圧ＶＣＵの要求値は、“Ｅｒ”、及び“Ａ”～“Ｃ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧が０又は正の値を有する場合よりも低くすることができる。すなわち、実施形態によれば、読出し電圧ＶＲＥＡＤを、“Ｅｒ”、及び“Ａ”～“Ｃ”状態に含まれるメモリセルトランジスタＭＴの閾値電圧が０又は正の値を有する場合の読出し電圧よりも低くすることができるため、電圧ＶＣＵを低くすることができる。このため、電圧ＶＢＢと電圧ＶＣＵとの間の差を小さくすることができる。したがって、定期的に選択することでワード線の電圧を電圧ＶＣＵに昇圧させることなく、ワード線ＷＬの電圧を電圧ＶＣＵと同程度に維持することができる。
　補足すると、半導体記憶装置は、読出し電圧ＶＲＥＡＤへの昇圧量を小さくするため、各ブロックに対して定期的に読出し動作を実行する。これにより、ワード線の電圧が電圧ＶＣＵ程度に維持される。しかしながら、上述の通り、ワード線の電圧は、リーク電流によって低下し得る。
　実施形態によれば、電圧ＶＢＢと電圧ＶＣＵとの間の差を小さくすることができる。これにより、非選択ブロックのワード線の電圧を、読出し動作毎に電圧ＶＣＵ程度まで昇圧できる可能性がある。このため、定期的な読出し動作を実行することなく、読出し電圧ＶＲＥＡＤへの昇圧量を小さくすることができ得る。したがって、半導体記憶装置１の消費電流の増加を抑制しつつ、読出し速度の低下を抑制することができる。
　２．　変形例
　なお、上述の実施形態は、種々の変形が可能である。
　以下に、変形例に係る半導体記憶装置について説明する。以下の説明では、変形例に係る半導体記憶装置の構成及び動作について、実施形態に係る半導体記憶装置１と異なる点を中心に説明する。変形例に係る半導体記憶装置によっても実施形態と同等の効果が奏される。
　実施形態に係る半導体記憶装置１では、読出し動作を実行しない期間（以下、スタンバイ期間と呼称する）において、バックゲート線ＣＧＢＧに接地電圧ＶＳＳが印加される場合を例に説明したが、これに限られない。半導体記憶装置１は、例えばスタンバイ期間において、バックゲート線ＣＧＢＧに電圧ＶＢＢが印加されるように構成されてもよい。
　変形例に係る半導体記憶装置の構成は、実施形態に係る半導体記憶装置１の構成と同等とすることができる。以下では、変形例に係る半導体記憶装置を用いた動作について、実施形態に係る半導体記憶装置１を用いた動作と異なる点について主に説明する。
　スタンバイ期間において、ドライバモジュール１６は、バックゲート線ＣＧＢＧに、電圧ＶＢＢを印加する。これにより、ワード線ＷＬの電圧は電圧ＶＢＢになる。また、ドライバモジュール１６は、ソース線ＳＬに電圧ＶＢＢを印加する。
　時刻ｔ３４において、ドライバモジュール１６は、バックゲート線ＣＧＢＧに、再び電圧ＶＢＢを印加する。これにより、ワード線ＷＬ＿ＢＬＫＵＳＥＬの電圧は、電圧ＶＢＢになる。
　また、ドライバモジュール１６は、ソース線ＳＬに、再び電圧ＶＢＢを印加する。
　変形例によれば、半導体記憶装置１は、スタンバイ期間においても、バックゲート線ＣＧＢＧに電圧ＶＢＢを印加するように構成される。これにより、ワード線ＷＬ＿ＢＬＫＳＥＬの読出し電圧ＶＲＥＡＤへの昇圧を開始する際に、改めてバックゲート線ＣＧＢＧの電圧を電圧ＶＢＢまで昇圧するための時間を省略することができる。したがって、読出し速度の低下を抑制することができる。
　また、例えばワード線ＷＬとソース線ＳＬ（コンタクトＬＩ）との間に絶縁不良が発生している不良のブロックＢＬＫ（以下、単に不良のブロックと呼称する）がある場合に、ワード線ＷＬとソース線ＳＬとの間のリーク電流の発生を抑制し、消費電流の増加を抑制することができる。
　補足すると、不良のブロックがある場合に、例えばスタンバイ期間においてＰ型ウェル領域に電圧ＶＢＢが印加され、ソース線に接地電圧ＶＳＳが印加されると、Ｐ型ウェル領域からソース線に向かって、不良のブロックのワード線を介したリーク電流が流れてしまう。これにより、消費電流が増加してしまう可能性がある。
　変形例によれば、スタンバイ期間において、ソース線ＳＬには、Ｐ型ウェル領域６１に印加される電圧ＶＢＢと同等の電圧が印加される。これにより、不良のブロックＢＬＫがある場合であっても、Ｐ型ウェル領域６１とソース線ＳＬとの間のリーク電流の発生を抑制することができる。
　３．　その他
　上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態及びその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１…半導体記憶装置、２…メモリコントローラ、３…メモリシステム、４…ホスト機器、１０…メモリセルアレイ、１１…入出力回路、１２…ロジック制御回路、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…シーケンサ、１６…ドライバモジュール、１７…ロウデコーダモジュール、１８…センスアンプモジュール、２０…ＣＰＵ、２１…内蔵メモリ、２２…バッファメモリ、２３…ＮＡＮＤ　Ｉ／Ｆ、２４…ホスト　Ｉ／Ｆ、３０…半導体基板、３１…Ｐ型ウェル領域、３２～３６…導電体層、４０、６２、６３…Ｎ型半導体領域、５０…コア部材、５１…半導体膜、５２…トンネル絶縁膜、５３…電荷蓄積膜、５４…ブロック絶縁膜、５５…半導体部、６０…Ｎ型ウェル領域、６１…Ｐ型ウェル領域、６４…Ｐ型半導体領域、７０、７２、７３、７４…導電体層、７１…ゲート電極、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ、ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＣＧＳ、ＣＧＵＳ、ＣＧ０～ＣＧ７、ＣＧＤ０～ＣＧＤ３、ＣＧＵＤ…信号線、ＴＳ、ＴＵＳ、ＴＷ０～ＴＷ７、ＴＤ０～ＴＤ３、ＴＵＤ０～ＴＵＤ３…トランジスタ。

Claims (11)

  1. 　第１メモリセルと、
    　前記第１メモリセルのゲートに接続されたワード線と、
    　前記ワード線に接続された第１端を有する第１トランジスタと、
    　読出し動作において前記第１トランジスタのバックゲートに正の第１電圧を印加するように構成された制御回路と、
    　を備えた、
    　半導体記憶装置。
  2. 　前記制御回路は、前記読出し動作において、
    　　前記第１トランジスタをオン状態にしつつ前記第１トランジスタのバックゲートに前記第１電圧を印加するように構成された、
    　請求項１記載の半導体記憶装置。
  3. 　前記制御回路は、前記読出し動作において、
    　　前記第１トランジスタをオフ状態にしつつ前記第１トランジスタのバックゲートに前記第１電圧を印加するように構成された、
    　請求項１記載の半導体記憶装置。
  4. 　第１導電型の第１領域と、前記第１領域の内部に設けられた第２導電型の第２領域と、を有する前記第２導電型の基板を更に備え、
    　前記第１トランジスタは、前記第２領域に設けられた、
    　請求項１記載の半導体記憶装置。
  5. 　前記制御回路は、前記読出し動作において、
    　　前記第１電圧より高い第２電圧を前記第１領域に印加するように構成された、
    　請求項４記載の半導体記憶装置。
  6. 　前記第１メモリセルに直列接続された第２トランジスタと、
    　前記第２トランジスタのゲートに接続され、前記基板上かつ前記第１領域及び前記第２領域の外の第３領域に設けられた第３トランジスタと、
    　を更に備えた、
    　請求項４記載の半導体記憶装置。
  7. 　前記制御回路は、
    　　前記読出し動作において、前記第１電圧を、前記第２領域に印加するように構成された、
    　請求項４記載の半導体記憶装置。
  8. 　前記制御回路は、
    　　前記読出し動作の外の期間において、前記第１トランジスタのバックゲートに前記第１電圧を印加するように構成された、
    　請求項１記載の半導体記憶装置。
  9. 　前記第１メモリセルに接続されたソース線を更に備え、
    　前記制御回路は、前記読出し動作の外の期間において、前記第１トランジスタのバックゲートに前記第１電圧を印加しつつ、前記ソース線に前記第１電圧を印加するように構成された、
    　請求項８記載の半導体記憶装置。
  10. 　前記第１メモリセルに接続されたソース線を更に備え、
    　前記制御回路は、前記読出し動作の外の期間において、前記第１トランジスタのバックゲート及び前記ソース線に前記第１電圧より低い電圧を印加するように構成された、
    　請求項１記載の半導体記憶装置。
  11. 　前制御回路は、前記読出し動作において、
    　　前記第１トランジスタを介して前記第１電圧より高い第３電圧を前記第１メモリセルのゲートに転送する際に、前記第１トランジスタのバックゲートに前記第１電圧を印加するように構成された、
    　請求項２記載の半導体記憶装置。
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