JP2008310900A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 不揮発性のメモリセルブロックのワード線を複数の動作モードに応じて複数電圧を切り替えて駆動するワード線駆動回路に対して、動作モード及びメモリセルブロックの選択・非選択の別によってオフリーク電流を制御することで、高速動作を維持しつつ低消費電力化が可能な不揮発性半導体記憶装置を提供する。
【解決手段】 ワード線駆動回路１２のワード線駆動トランジスタＱ１，Ｑ２のソースにワード線電圧を選択的に供給するワード線電圧供給回路１４と、ワード線駆動トランジスタのバックゲートにワード線電圧とは異なるバックゲート電圧を供給するバックゲート電圧供給回路１７を備え、ワード線駆動トランジスタのバックゲートに、選択状態のメモリセルブロック１１ではワード線電圧供給回路１４からソースと同電圧を、非選択状態のメモリセルブロック１１ではバックゲート電圧供給回路１７からバックゲート電圧を供給する。
【選択図】 図２

Description

本発明は、不揮発性半導体記憶装置に関し、より詳細には、不揮発性のメモリセルを行及び列方向に複数配列したメモリセルブロックのワード線を複数の動作モード別に駆動するワード線駆動回路の低消費電力化技術に関する。

近年、不揮発性半導体記憶装置として最も普及しているフラッシュメモリは携帯電話を始めとする携帯機器に多く使われるようになっており、携帯機器の省電力化に伴って、使用されるフラッシュメモリについても低電源電圧／低消費電力が求められている。一方でフラッシュメモリはデータの書き込み、消去、読み出し動作に高電圧を必要とし、消費電力が大きくなる要因となっている。

ここで、一般的なフラッシュメモリにおける書き込み、消去、読み出しの各メモリ動作について、図５〜図７を参照して簡単に説明しておく。図５〜図７は、単体のフラッシュメモリセルへの書き込み、消去、読み出しの各メモリ動作時における各端子（制御ゲート１、ドレイン２、ソース３、基板（バックゲート）４）に対する電圧印加条件と、フローティングゲート５と各端子１〜４間での電子（負電荷）の流れを、模式的に示している。尚、以下の説明では、フラッシュメモリセルは、ドレイン２とソース３間のチャネル領域上に、トンネル酸化膜６を介してフローティングゲート５が形成され、フローティングゲート５上に、絶縁膜７を介して制御ゲート１が形成された、所謂スタックゲート型のフラッシュメモリセルを想定している。また、図示していないが、フラッシュメモリセルを行及び列方向に複数配列してメモリセルアレイを構成する場合、同一行に配列された複数のメモリセルの各制御ゲートを行方向に延伸する共通のワード線に接続し、同一列に配列された複数のメモリセルの各ドレインを列方向に延伸する共通のビット線に接続し、複数のメモリセルの各ソースを共通のソース線に接続して、各端子への電圧印加を、夫々ワード線、ビット線、ソース線、基板を介して行うように構成されている。

当業者に良く知られているように、フラッシュメモリは書き込み動作によりフローティングゲート５中に蓄積される負電荷量（電子の蓄積量）を増大させることで閾値電圧を所定値より高くしてデータの書き込みを行い、消去動作によりフローティングゲート５中に蓄積される負の電荷量を減少させることで閾値電圧を所定値より低くしてデータの消去を行うことによって、データの記憶を実現している。

書き込み動作では、図５に示すように、ソース３に０Ｖ、ドレイン２に例えば５Ｖの正電圧、制御ゲート１に例えば８Ｖの正電圧を印加する。これにより、ソース・ドレイン間に電流を流すことで発生するホットエレクトロンがフローティングゲート５に注入される。この結果、メモリセルの閾値電圧が高くなる。

また、消去動作では、図６に示すように、基板４とフローティングゲート５間のトンネル酸化膜６に流れるトンネル電流を利用する。消去動作では、基板４に約６Ｖ、コントロールゲートに約−８Ｖの電圧を印加する。ドレイン２及びソース３は、オープン状態（電圧非印加の高インピーダンス状態）にする。この時、フローティングゲート５・基板４間の非常に高い電界により、トンネル酸化膜６にＦＮ（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍ）電流が流れる。これにより、フローティングゲート６に蓄積されている電子は基板４へ引き抜かれる。消去動作により、書き込み状態のフラッシュメモリセルの閾値電圧が低くなる。

また、読み出し動作では、図７に示すように、センスアンプ等の比較回路（図示せず）を用いて、メモリセルの閾値電圧に応じてドレイン・ソース間を流れる電流Ｉｄｓと、消去状態の閾値電圧と書き込み状態の閾値電圧の中間的な閾値電圧に対応する基準電流（図示せず）とを、大小比較することで実現している。図７（ａ）では、フローティングゲート５に電子が注入されていないため、閾値電圧が低い消去状態でのメモリセル電流Ｉｄｓを示しており、データ“１”を表しているものとする。図７（ｂ）では、フローティングゲート５に電子が注入されているため、閾値電圧が高い書き込み状態でのメモリセル電流Ｉｄｓを示しており、データ“０” を表しているものとする。

以上、図５〜図７を参照して説明したように、書き込み、消去、読み出しの各メモリ動作で、各端子への電圧印加条件が異なり、特に、ワード線への印加電圧は、上記では説明しなかったが、動作対象でない非選択メモリセルを不活性化するために、ワード線を介して制御ゲート１に０Ｖを印加する必要から、２種類の正電圧（書き込み動作と読み出し動作）、接地電圧（非選択時）、負電圧（消去動作）の供給が必要となる。つまり、ワード線を駆動するワード線駆動回路のトランジスタにおいては、オフ状態でも、ドレイン・ソース間に正または負の高電圧が印加された状態となるため、オフリーク電流（サブスレッシュホールド電流）が増大して、ワード線の本数の多い大容量メモリほど、当該オフリーク電流による消費電流の増加が無視できなってくる。

ところで、オフリーク電流を低減するために、基板バイアス効果を利用する試みが従来技術として存在する。下記の特許文献１で開示されている半導体集積回路装置においては、同特許文献１の図１（図示せず）に開示されているように、動作モードに応じて駆動用トランジスタの基板バイアスを切り替えて基板バイアス効果を制御して閾値電圧を変化させることで、通常動作状態では駆動用トランジスタの閾値電圧を低くして可能な限り高速動作を維持し、駆動用トランジスタが高速動作しない待機状態等では閾値電圧を高くして低消費電力化を図っている。

特開平１１−１２２０４７号公報

しかしながら、上述のワード線駆動回路の駆動用トランジスタでは、駆動する電圧の種類が多いため、駆動電圧毎に、基板バイアス効果を切り替える制御が極めて煩雑になるという問題がある。従って、オフリーク電流を低減するために常時基板バイアス効果を利用して閾値電圧を高くする試みがなされている。しかし、この場合は、ワード線駆動用のトランジスタの閾値電圧が高いため、ワード線の高速駆動が阻害されることになる。

更に、フラッシュメモリでは、動作モードが多岐に亘るだけでなく、消去動作に掛かる時間が長いため、メモリセル領域を複数のブロックに分割してブロック単位で消去動作を行うことが一般に行われている。従って、書き込み、消去、読み出しの各メモリ動作の対象となっている選択ブロックと、そうでない非選択ブロックに対しても、ブロックの選択・非選択に応じて、ワード線駆動回路のトランジスタでのオフリーク電流を制御することで、更なる低消費電力化が期待できる。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、不揮発性のメモリセルを行及び列方向に複数配列したメモリセルブロックのワード線を複数の動作モードに応じて複数種の駆動電圧を切り替えて駆動するワード線駆動回路に対して、動作モード及びメモリセルブロックの選択・非選択の別によってオフリーク電流を制御することで、高速動作を維持しつつ低消費電力化が可能な不揮発性半導体記憶装置を提供することにある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、少なくとも第１端子と第２端子に対する動作モード別の電圧印加によって電気的にデータの読み出し動作及び書き換え動作が可能な不揮発性のメモリセルを行及び列方向に複数配列し、同一行に配列された複数の前記メモリセルの前記第１端子を行方向に延伸する共通のワード線に接続し、同一列に配列された複数の前記メモリセルの前記第２端子を列方向に延伸する共通のビット線に直接或いは同一列の他の前記メモリセルを介して接続してなるメモリセルブロックを複数配置してなるブロック群と、前記メモリセルブロックの１つにおいて、前記ワード線の１または複数を選択して、選択された選択ワード線に対して動作モードに応じた選択用ワード線電圧を印加し、選択されない非選択ワード線に対して動作モードに応じた非選択用ワード線電圧を印加するワード線駆動回路と、前記メモリセルブロックの１つにおいて、前記ビット線の１または複数を選択して、選択された選択ビット線に対して動作モードに応じた選択用ビット電圧を印加し、選択されない非選択ビット線に対して動作モードに応じた非選択用ビット電圧を印加するか、または、オープン状態とするビット線駆動回路と、前記選択用ワード線電圧または前記選択用ワード線電圧と前記非選択用ワード線電圧の内の前記動作モードに応じた１つのワード線電圧を前記ワード線駆動回路に選択的に供給するワード線電圧供給回路と、前記選択用ビット線電圧または前記選択用ビット線電圧と前記非選択用ビット線電圧の内の前記動作モードに応じた１つのビット線電圧を前記ビット線駆動回路に選択的に供給するビット線電圧供給回路と、前記ビット線駆動回路によって選択された前記選択ビット線を流れる電流量に基づいて選択された前記メモリセルのデータの読み出しを行う読み出し回路と、を備えてなる不揮発性半導体記憶装置であって、
前記ワード線駆動回路が前記ワード線毎に少なくとも１つのワード線駆動トランジスタを備え、前記ワード線駆動トランジスタが、ドレインが前記ワード線に接続し、ソースに前記ワード線電圧供給回路の出力電圧が供給され、ゲートに前記ワード線の選択・非選択状態及び前記動作モードに応じたデコード信号電圧が供給され、バックゲートに前記メモリセルブロックの選択・非選択状態及び前記動作モードに応じたバックゲート電圧が選択的に供給されるように構成され、前記メモリセルブロックの非選択状態における前記動作モードに応じた前記ソースに印加される電圧とは異なる非選択バックゲート電圧を前記ワード線駆動トランジスタのバックゲートに供給するバックゲート電圧供給回路を備え、
前記ワード線駆動トランジスタのバックゲートに、当該ワード線駆動トランジスタに対応する前記メモリセルブロックの選択・非選択状態に応じて、前記メモリセルブロックが選択状態の場合に、前記ワード線電圧供給回路からソースと同電圧が供給され、前記メモリセルブロックが非選択状態で当該ワード線駆動トランジスタがオフ状態となる場合に、前記バックゲート電圧供給回路から前記非選択バックゲート電圧が供給されることを第１の特徴とする。

上記第１の特徴の不揮発性半導体記憶装置によれば、ブロック群の中から選択されたメモリセルブロックに対して、データの読み出し動作及び書き換え動作等のメモリ動作別に、ワード線駆動回路が、ワード線電圧供給回路から供給される動作モードに応じた１つのワード線電圧を動作対象の選択メモリセルのワード線に印加し、ビット線駆動回路が、ビット線電圧供給回路から供給される動作モードに応じた１つのビット線電圧を選択メモリセルのビット線に印加することで、当該メモリ動作に必要な電圧が選択メモリセルに印加され、当該メモリ動作を実行することができる。更に、各メモリ動作の実行とともに、ワード線駆動回路を構成するワード線駆動トランジスタが、バックゲートに、当該ワード線駆動トランジスタに対応するメモリセルブロックの選択・非選択状態に応じて、メモリセルブロックが選択状態の場合に、ワード線電圧供給回路からソースと同電圧が供給され、メモリセルブロックが非選択状態で当該ワード線駆動トランジスタがオフ状態となる場合に、バックゲート電圧供給回路から非選択バックゲート電圧が供給されるように構成されているので、選択状態のメモリセルブロックのワード線駆動は、ワード線駆動トランジスタに対するバックゲート効果による閾値電圧の上昇を抑制して高速動作可能にし、非選択状態のメモリセルブロックでオフ状態となるワード線駆動トランジスタに対して、バックゲート電圧を適正に選択することによってバックゲート効果（基板バイアス効果と同じ）による閾値電圧の上昇を発生させてオフリーク電流を低減して低消費電力化を行い、高速動作と低消費電力化をブロック群の全体において同時に実現することができる。この結果、記憶容量の大容量化に伴ってメモリセルブロック数が多くなっても、非選択のメモリセルブロックにおいて低消費電力化が図れるので、メモリセルブロック数の増加に伴うワード線電圧供給回路のオフリーク電流に起因する消費電力の増加を抑制でき、低消費電力化を図ることができる。

ここで、ワード線駆動トランジスタのソースに供給するワード線電圧が動作モードに応じて複数存在するが、メモリセルブロックが選択状態の場合は、ワード線駆動トランジスタのバックゲートにはワード線電圧供給回路からソースと同電圧が供給されるので、バックゲート電圧供給回路は、ワード線電圧供給回路と重複するワード線電圧と同電圧のバックゲート電圧を生成して供給する必要がなく、回路構成の簡素化が図れる。

本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、更に、前記ワード線駆動トランジスタのバックゲートに、当該ワード線駆動トランジスタに対応する前記メモリセルブロックが非選択状態で当該ワード線駆動トランジスタがオン状態となる場合に、前記ワード線電圧供給回路からソースと同電圧が供給されることを第２の特徴とする。

上記第２の特徴の不揮発性半導体記憶装置によれば、メモリセルブロックが非選択状態で当該ワード線駆動トランジスタがオン状態となる場合には、オフリーク電流を抑制する必要がないことから、メモリセルブロックが非選択状態において予め閾値電圧の上昇を抑制しておくことで、当該メモリセルブロックが非選択状態から選択状態になった場合に、当該ワード線駆動トランジスタに対しては閾値電圧を低下させる制御を行わなくて済むので、回路制御が簡素化される。

本発明に係る不揮発性半導体記憶装置は、上記第１または第２の特徴に加えて、更に、前記ワード線駆動回路が前記ワード線毎に、少なくとも１つのＰチャネルＭＯＳトランジスタからなる第１ワード線駆動トランジスタと、少なくとも１つのＮチャネルＭＯＳトランジスタからなる第２ワード線駆動トランジスタを備え、前記第１及び第２ワード線駆動トランジスタの夫々が、ドレインが前記ワード線に接続し、ソースに前記ワード線電圧供給回路の前記ワード線駆動トランジスタ別の出力電圧が供給され、ゲートに前記第１及び第２ワード線駆動トランジスタ共通の前記デコード信号電圧が供給可能に構成され、前記第１及び第２ワード線駆動トランジスタの何れか一方または両方が、バックゲートに前記メモリセルブロックの選択・非選択状態及び前記動作モードに応じた前記ワード線駆動トランジスタ別のバックゲート電圧が切り替え供給可能に構成されていることを第３の特徴とする。

本発明に係る不揮発性半導体記憶装置は、上記第３の特徴に加えて、更に、前記第１及び第２ワード線駆動トランジスタの夫々が、バックゲートに前記メモリセルブロックの選択・非選択状態及び前記動作モードに応じた前記ワード線駆動トランジスタ別のバックゲート電圧が選択的に供給されるように構成され、前記第１及び第２ワード線駆動トランジスタの何れか一方のバックゲートに、当該第１及び第２ワード線駆動トランジスタに対応する前記メモリセルブロックが非選択状態で当該第１及び第２ワード線駆動トランジスタの当該何れか一方がオン状態となる場合に、前記ワード線電圧供給回路からソースと同電圧が供給されることを第４の特徴とする。

上記第３または第４の特徴の不揮発性半導体記憶装置によれば、ワード線駆動回路がワード線毎に、少なくとも１つのＰチャネルＭＯＳトランジスタからなる第１ワード線駆動トランジスタと、少なくとも１つのＮチャネルＭＯＳトランジスタからなる第２ワード線駆動トランジスタを備えて構成される場合においても、第１及び第２ワード線駆動トランジスタの夫々について、上記第１または第２の特徴の不揮発性半導体記憶装置と同様に、オフリーク電流の制御がなされ、動作モードとメモリセルブロックの選択・非選択に応じて高速動作と低消費電力化の両立が可能となる。

本発明に係る不揮発性半導体記憶装置は、上記第３または第４の特徴に加えて、更に、前記動作モードが、読み出し動作及び書き換え動作の何れでもない待機モードの場合に、全ての前記メモリセルブロックにおいて、前記第１ワード線駆動トランジスタの全てがオフ状態になり、前記第２ワード線駆動トランジスタがオン状態になり、且つ、前記第１ワード線駆動トランジスタのバックゲートに、ソースに印加される電圧より高電圧のバックゲート電圧が印加されることを第５の特徴とする。

上記第５の特徴の不揮発性半導体記憶装置によれば、待機モードにおいて、各メモリセルブロックのオフ状態となる第１ワード線駆動トランジスタのオフリーク電流を抑制でき、待機モード時の低消費電力化が図れる。

本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加えて、更に、前記メモリセルが第３端子を備え、前記第１端子が、前記第２端子と前記第３端子間の導通状態を電圧制御するゲート端子であり、同一行または同一列の前記メモリセルの前記第３端子が、行方向または列方向に延伸する共通のソース線に接続することを第６の特徴とする。

本発明に係る不揮発性半導体記憶装置は、上記第６の特徴に加えて、更に、前記メモリセルが、フローティングゲート構造のフラッシュメモリセルで、前記第１端子、前記第２端子及び前記第３端子が、夫々前記フラッシュメモリセルの制御ゲート、ドレイン及びソースであることを第７の特徴とする。

上記第６または第７の特徴の不揮発性半導体記憶装置によれば、メモリセルがフラッシュメモリセル等の第１端子が第２端子と第３端子間の導通状態を電圧制御するゲート端子として機能する端子構造の場合において、上記第１乃至第５の特徴の不揮発性半導体記憶装置の作用効果を奏することができる。

以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称す）の一実施形態につき、図面に基づいて具体的に説明する。

図１に、本発明装置１０の概略のブロック構成を模式的に示す。本発明装置１０は、メモリセルブロック１１を複数配置してなるブロック群、ワード線駆動回路１２、ビット線駆動回路１３、ワード線電圧供給回路１４、ビット線電圧供給回路１５、読み出し回路１６、バックゲート電圧供給回路１７、及び、制御回路１８等を備えて構成される。また、図２に、１つのメモリセルブロック１１における、ワード線駆動回路１２、ワード線電圧供給回路１４、及び、バックゲート電圧供給回路１７のより詳細な回路構成を示す。

メモリセルブロック１１は、不揮発性のメモリセルを行方向及び列方向に複数配列し、同一行に配列された複数のメモリセルの各第１端子を行方向に延伸する共通のワード線に接続し、同一列に配列された複数のメモリセルの各第２端子を列方向に延伸する共通のビット線に接続し、複数のメモリセルの各第３端子を行方向または列方向に延伸する共通のソース線に接続して構成される。

本実施形態では、メモリセルとして、図５〜図７で例示した素子構造のスタックゲート型のフラッシュメモリセルを想定する。メモリセルは、図５〜図７に示すように、制御ゲート１（第１端子に相当）、フローティングゲート５、ドレイン２（第２端子に相当）、及び、ソース３（第３端子に相当）、基板４（第４端子に該当）を備え、各端子への動作モード別の電圧印加によって電気的にデータの読み出し動作及び書き換え動作が可能である。尚、書き換え動作は、メモリセルの閾値電圧を高くする書き込み動作と閾値電圧を低くする消去動作があり、各メモリ動作（読み出し、書き込み、消去）の各端子への電圧印加条件は、背景技術の欄で、図５〜図７を参照して説明した通りであるので、重複する説明は割愛する。また、本実施形態では、後述するように消去動作時の基板４の電圧印加条件が他のメモリ動作時と異なるため、フラッシュメモリセルを４端子構造のメモリセルとして扱っている。

尚、動作モードは、上記３つのメモリ動作モードと、全てのメモリセルブロック１１が上記３つのメモリ動作の何れも実行しない待機モードの少なくとも４つの動作モードを備える。待機モードでは、具体的には、３つのメモリ動作の内の読み出し動作が選択された状態で、全てのメモリセルブロック１１が非選択状態となっている。つまり、待機モードが解除された場合には、読み出し動作モードに直接移行可能となる。

ワード線駆動回路１２は、メモリセルブロック１１毎に設けられ、図２に示すように、ワード線毎にＰチャネルＭＯＳトランジスタからなる第１ワード線駆動トランジスタＱ１とＮチャネルＭＯＳトランジスタからなる第２ワード線駆動トランジスタＱ２を最終段に備え、メモリセルブロック１１に配置された複数のワード線ＷＬ０〜ＷＬｎの中から１または複数を選択して、選択された選択ワード線に対して動作モードに応じた選択用ワード線電圧を印加し、選択されない非選択ワード線に対して動作モードに応じた非選択用ワード線電圧を印加するように構成されている。尚、消去動作モードでは、ブロック単位で消去動作が実行されるので、ワード線駆動回路１２は、ワード線単位での選択・非選択動作は実行しない。

図２に示すように、第１ワード線駆動トランジスタＱ１と第２ワード線駆動トランジスタＱ２は、各ドレインが対応する１つのワード線ＷＬｉ（ｉ＝０〜ｎ）に共通に接続し、各ゲートがワード線の選択・非選択状態及び動作モードに応じたワード線選択用のデコード信号ＷＤｉ（ｉ＝０〜ｎ）を出力するワード線デコーダ回路１９に共通に接続している。本実施形態では、ワード線デコーダ回路１９は、ワード線毎に設けられており、ワード線を選択するための行アドレス信号ＲＡ（または行アドレス信号を予め部分的にデコードした行アドレスデコード信号）、動作モードを識別するための動作モード信号ＭＳ、及び、ワード線デコーダ回路１９の属するメモリセルブロック１１の選択・非選択状態を表すブロック選択信号ＢＳが入力している。ブロック選択信号ＢＳは、メモリセルブロック１１毎に設けられているブロックデコーダ回路２０の出力信号である。ブロックデコーダ回路２０には、メモリセルブロック１１を選択するためのブロックアドレス信号ＢＡが入力している。例えば、メモリセルブロック１１は、ブロック選択信号ＢＳの信号電圧が高レベルで選択状態となり、低レベルで非選択状態となる。

ワード線選択用のデコード信号ＷＤは、図３の一覧表に示すように、メモリセルブロック１１及びワード線の選択・非選択、並びに、動作モードに応じて信号レベルが変化する。ワード線選択用のデコード信号ＷＤの信号電圧が高レベル時には、第１ワード線駆動トランジスタＱ１がオフに、第２ワード線駆動トランジスタＱ２がオンとなり、第２ワード線駆動トランジスタＱ２のソースに供給される電圧が、第２ワード線駆動トランジスタＱ２を介してワード線に印加される。また、ワード線選択用のデコード信号ＷＤの信号電圧が低レベル時には、第１ワード線駆動トランジスタＱ１がオンに、第２ワード線駆動トランジスタＱ２がオフとなり、第１ワード線駆動トランジスタＱ１のソースに供給される電圧が、第１ワード線駆動トランジスタＱ１を介してワード線に印加される。具体的には、メモリセルブロック１１が非選択状態での読み出し若しくは書き込み動作時、メモリセルブロック１１が選択状態でワード線が非選択状態での読み出し若しくは書き込み動作時、メモリセルブロック１１が選択状態での消去動作時、または、待機モード時には、ワード線選択用のデコード信号ＷＤの信号電圧が高レベルとなって第２ワード線駆動トランジスタＱ２がオンし、メモリセルブロック１１が非選択状態での消去動作時、または、メモリセルブロック１１が選択状態でワード線が選択状態での読み出し若しくは書き込み動作時には、ワード線選択用のデコード信号ＷＤの信号電圧が低レベルとなって第１ワード線駆動トランジスタＱ１がオンする。

ビット線駆動回路１３は、メモリセルブロック１１毎に設けられ、入力する列アドレス信号ＣＡに応じてメモリセルブロック１１に配置された複数のビット線の１または複数を選択して、選択された選択ビット線に対して動作モードに応じた選択用ビット電圧を印加し、選択されない非選択ビット線に対して動作モードに応じた非選択用ビット電圧を印加するか、または、オープン状態とするように構成されている。本実施形態では、非選択ビット線に対してはオープン状態とするが、メモリセルブロック１１のアレイ構成によっては（例えば、仮想接地線型のメモリセルアレイ等の場合）、一部または全ての非選択ビット線に対して非選択用ビット電圧を印加するようにしてもよい。また、ビット線駆動回路１３は、ブロック選択信号ＢＳの入力を受け付けて、メモリセルブロック１１が非選択時には、全てのビット線をオープン状態とする。尚、消去動作モードでは、ブロック単位で消去動作が実行されるので、ビット線駆動回路１３は、ビット線単位での選択・非選択動作は実行しない。

ワード線電圧供給回路１４は、選択用ワード線電圧と非選択用ワード線電圧の内の動作モードに応じた１つのワード線電圧を選択して、各メモリセルブロック１１のワード線駆動回路１２に、メモリセルブロック１１の選択・非選択状態に関係なく共通に供給する。つまり、ワード線電圧供給回路１４は、全てのメモリセルブロック１１間で共通に使用される。

図２に示すように、本実施形態では、ワード線電圧供給回路１４は、書き込み動作用の選択ワード線電圧Ｖｐｓと読み出し動作用の選択ワード線電圧Ｖｒｓと消去動作用の接地電圧Ｖｓｓ（０Ｖ）を動作モードに応じて選択して第１ワード線駆動トランジスタＱ１のソースに供給する第１ワード線電圧供給回路１４ａと、消去動作用の負電圧の選択ワード線電圧Ｖｅｓと、書き込み動作及び読み出し動作用の接地電圧Ｖｓｓ（０Ｖ）を動作モードに応じて選択して第２ワード線駆動トランジスタＱ２のソースに供給する第２ワード線電圧供給回路１４ｂを備えて構成されている。尚、第１ワード線電圧供給回路１４ａは、書き込み動作用と読み出し動作用の選択用ワード線電圧Ｖｐｓ、Ｖｒｓを各別に発生するワード線電圧発生ユニット２１ａ、２１ｂを備え、第２ワード線電圧供給回路１４ｂは、消去動作用の選択ワード線電圧Ｖｅｓを発生するワード線電圧発生ユニット２１ｃを備えて構成されている。尚、待機モード時には、第１ワード線電圧供給回路１４ａは読み出し動作用の選択ワード線電圧Ｖｒｓを選択して第１ワード線駆動トランジスタＱ１のソースに供給し、第２ワード線電圧供給回路１４ｂは接地電圧Ｖｓｓ（０Ｖ）を選択して第２ワード線駆動トランジスタＱ２のソースに供給する。

ビット線電圧供給回路１５は、選択用ビット線電圧の内の動作モードに応じた１つのビット線電圧を選択して各メモリセルブロック１１のビット線駆動回路１３に供給する。つまり、ビット線電圧供給回路１５は、全てのメモリセルブロック１１間で共通に使用される。

読み出し回路１６は、読み出し動作時において、ビット線駆動回路１３によって選択された選択ビット線を流れる電流量に基づいて選択メモリセルのデータの読み出しを行うように構成されている。読み出し回路１６の回路構成としては、種々の周知な回路構成の中から、メモリセルブロック１１のアレイ構成に適したものを採用するものとし、詳細な説明は割愛する。

バックゲート電圧供給回路１７は、メモリセルブロック１１毎に設けられ、非選択状態のメモリセルブロック１１において、動作モードに応じた非選択バックゲート電圧を選択して、ワード線駆動回路１２の第１及び第２ワード線駆動トランジスタＱ１、Ｑ２のオフ状態にある全てのワード線駆動トランジスタのバックゲートに供給する。図２に示すように、本実施形態では、バックゲート電圧供給回路１７は、第１ワード線駆動トランジスタＱ１のバックゲートに非選択バックゲート電圧を供給する第１バックゲート電圧供給回路１７ａと、第２ワード線駆動トランジスタＱ２のバックゲートに非選択バックゲート電圧を供給する第２バックゲート電圧供給回路１７ｂを備えて構成されている。

より具体的には、第１バックゲート電圧供給回路１７ａは、書き込み動作用の選択ワード線電圧Ｖｐｓより高電圧の書き込み動作用の非選択バックゲート電圧Ｖｐｂを書き込み動作時に選択し、読み出し動作用の選択ワード線電圧Ｖｒｓより高電圧の読み出し動作用の非選択バックゲート電圧Ｖｒｂを読み出し動作時に選択して、第１ワード線駆動トランジスタＱ１のバックゲートに供給する。尚、待機モード時には、第１バックゲート電圧供給回路１７ａは、読み出し動作用の非選択バックゲート電圧Ｖｒｂを選択して、第１ワード線駆動トランジスタＱ１のバックゲートに供給する。更に、第１バックゲート電圧供給回路１７ａは、メモリセルブロック１１が選択状態の場合または消去動作時には、書き込み動作用と読み出し動作用の非選択バックゲート電圧Ｖｐｂ、Ｖｒｂの何れも選択せずに、第１ワード線電圧供給回路１４ａから供給される、そのときの動作モードに応じた選択ワード線電圧Ｖｐｓ、Ｖｒｓまたは接地電圧Ｖｓｓ（０Ｖ）を選択して、第１ワード線駆動トランジスタＱ１のバックゲートに供給する。

また、第２バックゲート電圧供給回路１７ｂは、消去動作用の負電圧の選択ワード線電圧Ｖｅｓより低電圧（絶対値で高電圧）の消去動作用の負電圧の非選択バックゲート電圧Ｖｅｂを消去動作時に選択して、第２ワード線駆動トランジスタＱ２のバックゲートに供給する。更に、第２バックゲート電圧供給回路１７ｂは、メモリセルブロック１１が選択状態の場合または書き込み若しくは読み出し動作時には、消去動作用の負電圧の非選択バックゲート電圧Ｖｅｂは選択せずに、第２ワード線電圧供給回路１４ｂから供給される、そのときの動作モードに応じた消去動作用の負電圧の選択ワード線電圧Ｖｅｓまたは接地電圧Ｖｓｓ（０Ｖ）を選択して、第１ワード線駆動トランジスタＱ１のバックゲートに供給する。尚、待機モード時には、第２バックゲート電圧供給回路１７ｂは、第２ワード線電圧供給回路１４ｂから供給される接地電圧Ｖｓｓ（０Ｖ）を選択して、第１ワード線駆動トランジスタＱ１のバックゲートに供給する。

尚、第１バックゲート電圧供給回路１７ａは、書き込み動作用と読み出し動作用の非選択バックゲート電圧Ｖｐｂ、Ｖｒｂを各別に発生する非選択バックゲート電圧発生ユニット２２ａ、２２ｂを備え、第２バックゲート電圧供給回路１７ｂは、消去動作用の非選択バックゲート電圧Ｖｅｂを発生する非選択バックゲート電圧発生ユニット２２ｃを備えて構成されている。

図４に、第１及び第２ワード線駆動トランジスタＱ１、Ｑ２のソース及びバックゲートに夫々印加される電圧について、動作モード別、メモリセルブロック１１の選択・非選択に応じて整理したものを一覧にして示す。尚、図４では、各印加電圧の一例（電圧値）を括弧内に併記している。図４より明らかなように、非選択状態のメモリセルブロック１１では、書き込み及び読み出し動作時に、オフ状態の第１ワード線駆動トランジスタＱ１でバックゲート効果による閾値電圧の上昇が発生し、また、消去動作時に、オフ状態の第２ワード線駆動トランジスタＱ１でバックゲート効果による閾値電圧の上昇が発生して、オフリーク電流が抑制される。また、待機モード時では、オフ状態の第１ワード線駆動トランジスタＱ１でバックゲート効果による閾値電圧の上昇が発生して、オフリーク電流が抑制される。ここで、３つのメモリ動作モード時の選択状態のメモリセルブロック１１では、第１及び第２ワード線駆動トランジスタＱ１、Ｑ２のバックゲートには、夫々のソースと同電圧が供給されるので、バックゲート効果による閾値電圧の上昇が抑制される結果、高速動作に適したバイアス状態となっている。

制御回路１８は、読み出し、書き込み、消去の各メモリ動作の制御を行う回路で、特に、書き込み及び消去動作におけるメモリセルへの各動作モードに応じた電圧印加と、その後のメモリセルの書き込みまたは消去状態を検証する読み出し動作を所定の制御アルゴリズムに則って行うシーケンシャルな制御を実行する回路で、ステートマシンや簡単なマイクロプロセッサを応用して構成される。また、動作モードは、本発明装置に入力される制御入力信号及び動作モード選択用のコマンドが制御回路１８に入力されることによって識別される。認識された動作モードを示す動作モード信号ＭＳが、制御回路１８から、ワード線電圧供給回路１４（１４ａ，１４ｂ）、ビット線電圧供給回路１５、及び、各メモリセルブロック１１のワード線駆動回路１２とバックゲート電圧供給回路１７（１７ａ，１７ｂ）に出力される。尚、制御回路１８は、フラッシュメモリに搭載されている公知の回路構成が利用できるので、詳細な説明は省略する。

尚、図１では、本発明装置１０のワード線駆動回路１２内の第１及び第２ワード線駆動トランジスタＱ１、Ｑ２のオフリーク電流の制御に関係する要部のみを表示している。図１で表示されない本発明の本旨に直接関係しない回路や、アドレス入力信号、データ入出力信号、制御入力信号等のインターフェース回路は、一般的なフラッシュメモリと同様の回路構成が使用可能であるので、詳細な説明は省略する。

次に、本発明装置１０の各動作モードでの回路動作について説明する。

〈消去動作モード〉
消去動作モードにおいて実際に選択されたメモリセルブロック１１に消去用の電圧印加が行われる消去動作時について説明する。

先ず、制御回路１８が、消去動作時である旨の動作モード信号ＭＳを、第１及び第２ワード線電圧供給回路１４ａ、１４ｂ、各メモリセルブロック１１の第１及び第２バックゲート電圧供給回路１７ａ、１７ｂとワード線デコーダ回路１９とブロックデコーダ回路２０に出力する。この結果、図４に示すように、第１ワード線電圧供給回路１４ａが、接地電圧Ｖｓｓ（０Ｖ）を選択して第１ワード線駆動トランジスタＱ１のソースに供給し、第２ワード線電圧供給回路１４ｂが、消去動作用の負電圧の選択ワード線電圧Ｖｅｓ（例えば、−８Ｖ）を選択して第２ワード線駆動トランジスタＱ２のソースに供給する。各メモリセルブロック１１のブロックデコーダ回路２０は、夫々活性化され、入力されたブロックアドレス信号ＢＡに基づいて自己のメモリセルブロック１１が選択状態か非選択状態かを判定するブロック選択信号ＢＳを、同じメモリセルブロック１１内の第１及び第２バックゲート電圧供給回路１７ａ、１７ｂとワード線デコーダ回路１９とビット線駆動回路１３に出力する。

選択状態のメモリセルブロック１１では、第１バックゲート電圧供給回路１７ａが、第１ワード線電圧供給回路１４ａから供給される接地電圧Ｖｓｓを選択して第１ワード線駆動トランジスタＱ１のバックゲートに供給し、第２バックゲート電圧供給回路１７ｂが、第２ワード線電圧供給回路１４ｂから供給される消去動作用の負電圧の選択ワード線電圧Ｖｅｓを選択して第２ワード線駆動トランジスタＱ２のバックゲートに供給する。また、選択状態のメモリセルブロック１１の各ワード線デコーダ回路１９は、図３に示すように、入力する動作モード信号ＭＳ及びブロック選択信号ＢＳに応答して高レベルのデコード信号ＷＤを出力する。この結果、選択状態のメモリセルブロック１１の全ての第２ワード線駆動トランジスタＱ２がオンして、全てのワード線に消去動作用の負電圧の選択ワード線電圧Ｖｅｓが印加される。他方で、制御回路１８からの制御によって、選択状態のメモリセルブロック１１の各メモリセルの基板に消去動作用の高電圧（例えば、６Ｖ）が印加され、図６に示す要領で、選択状態のメモリセルブロック１１の全てのメモリセルが消去される。ここで、選択状態のメモリセルブロック１１では、全ての第１及び第２ワード線駆動トランジスタＱ１、Ｑ２のバックゲートにソースと同電圧が印加されているので、バックゲート効果による閾値電圧の上昇が抑制され、第１及び第２ワード線駆動トランジスタＱ１、Ｑ２によるワード線の駆動が高速に実行可能である。

非選択状態のメモリセルブロック１１では、第１バックゲート電圧供給回路１７ａが、第１ワード線電圧供給回路１４ａから供給される接地電圧Ｖｓｓを選択して第１ワード線駆動トランジスタＱ１のバックゲートに供給し、第２バックゲート電圧供給回路１７ｂが、消去動作用の負電圧の非選択バックゲート電圧Ｖｅｂ（例えば、−９Ｖ）を選択して第２ワード線駆動トランジスタＱ２のバックゲートに供給する。また、非選択状態のメモリセルブロック１１の各ワード線デコーダ回路１９は、図３に示すように、入力する動作モード信号ＭＳ及びブロック選択信号ＢＳに応答して低レベルのデコード信号ＷＤを出力する。この結果、非選択状態のメモリセルブロック１１の全ての第１ワード線駆動トランジスタＱ１がオンして、全てのワード線に接地電圧Ｖｓｓが印加される。他方で、制御回路１８からの制御によって、非選択状態のメモリセルブロック１１の各メモリセルの基板には接地電圧Ｖｓｓが印加され、非選択状態のメモリセルブロック１１の全てのメモリセルでは消去が実行されない。ここで、非選択状態のメモリセルブロック１１の全ての第２ワード線駆動トランジスタＱ２がオフ状態で、ソース・ドレイン間に消去動作用の負電圧の選択ワード線電圧Ｖｅｓが印加されているが、バックゲートに負電圧の非選択バックゲート電圧Ｖｅｂが印加されているため、バックゲート効果による閾値電圧の上昇が発生して、オフリーク電流が抑制されている。

〈書き込み動作モード〉
書き込み動作モードにおいて実際に選択されたメモリセルブロック１１に書き込み用の電圧印加が行われる書き込み動作時について説明する。

先ず、制御回路１８が、書き込み動作時である旨の動作モード信号ＭＳを、第１及び第２ワード線電圧供給回路１４ａ、１４ｂ、各メモリセルブロック１１の第１及び第２バックゲート電圧供給回路１７ａ、１７ｂとワード線デコーダ回路１９とブロックデコーダ回路２０に出力する。この結果、図４に示すように、第１ワード線電圧供給回路１４ａが、書き込み動作用の選択ワード線電圧Ｖｐｓ（例えば、８Ｖ）を選択して第１ワード線駆動トランジスタＱ１のソースに供給し、第２ワード線電圧供給回路１４ｂが、接地電圧Ｖｓｓ（０Ｖ）を選択して第２ワード線駆動トランジスタＱ２のソースに供給する。各メモリセルブロック１１のブロックデコーダ回路２０は、夫々活性化され、入力されたブロックアドレス信号ＢＡに基づいて自己のメモリセルブロック１１が選択状態か非選択状態かを判定するブロック選択信号ＢＳを、同じメモリセルブロック１１内の第１及び第２バックゲート電圧供給回路１７ａ、１７ｂとワード線デコーダ回路１９とビット線駆動回路１３に出力する。

選択状態のメモリセルブロック１１では、第１バックゲート電圧供給回路１７ａが、第１ワード線電圧供給回路１４ａから供給される書き込み動作用の選択ワード線電圧Ｖｐｓを選択して第１ワード線駆動トランジスタＱ１のバックゲートに供給し、第２バックゲート電圧供給回路１７ｂが、第２ワード線電圧供給回路１４ｂから供給される接地電圧Ｖｓｓを選択して第２ワード線駆動トランジスタＱ２のバックゲートに供給する。また、選択状態のメモリセルブロック１１の各ワード線デコーダ回路１９は、図３に示すように、入力する行アドレス信号ＲＡ、動作モード信号ＭＳ及びブロック選択信号ＢＳに応答して、選択ワード線の第１及び第２ワード線駆動トランジスタＱ１、Ｑ２に対して低レベルのデコード信号ＷＤを、非選択ワード線の第１及び第２ワード線駆動トランジスタＱ１、Ｑ２に対して高レベルのデコード信号ＷＤを、夫々出力する。この結果、選択状態のメモリセルブロック１１において、選択ワード線の第１ワード線駆動トランジスタＱ１がオンして、選択ワード線に書き込み動作用の選択ワード線電圧Ｖｐｓが印加され、非選択ワード線の第２ワード線駆動トランジスタＱ２がオンして、全ての非選択ワード線に接地電圧Ｖｓｓが印加される。他方で、制御回路１８からの制御によって、選択状態のメモリセルブロック１１の各メモリセルのソース線に接地電圧Ｖｓｓが印加され、且つ、書き込み対象の選択メモリセルに接続するビット線に、ビット線駆動回路１３から書き込み動作用の選択ビット線電圧Ｖｐｄ（例えば、５Ｖ）が印加され、図５に示す要領で、選択状態のメモリセルブロック１１内の選択メモリセルが書き込まれる。ここで、選択状態のメモリセルブロック１１では、全ての第１及び第２ワード線駆動トランジスタＱ１、Ｑ２のバックゲートにソースと同電圧が印加されているので、バックゲート効果による閾値電圧の上昇が抑制され、第１及び第２ワード線駆動トランジスタＱ１、Ｑ２によるワード線の駆動が高速に実行可能である。

非選択状態のメモリセルブロック１１では、第１バックゲート電圧供給回路１７ａが、書き込み動作用の選択ワード線電圧Ｖｐｓ（例えば、８Ｖ）より高電圧の書き込み動作用の非選択バックゲート電圧Ｖｐｂ（例えば、９Ｖ）を選択して第１ワード線駆動トランジスタＱ１のバックゲートに供給し、第２バックゲート電圧供給回路１７ｂが、第２ワード線電圧供給回路１４ｂから供給される接地電圧Ｖｓｓを選択して第２ワード線駆動トランジスタＱ２のバックゲートに供給する。また、非選択状態のメモリセルブロック１１の各ワード線デコーダ回路１９は、図３に示すように、入力する動作モード信号ＭＳ及びブロック選択信号ＢＳに応答して高レベルのデコード信号ＷＤを出力する。この結果、非選択状態のメモリセルブロック１１の全ての第２ワード線駆動トランジスタＱ２がオンして、全てのワード線に接地電圧Ｖｓｓ（０Ｖ）が印加される。他方で、制御回路１８からの制御によって、非選択状態のメモリセルブロック１１の各メモリセルのソース線には接地電圧Ｖｓｓ（０Ｖ）が印加され、且つ、全てのビット線は非選択状態となって、ビット線駆動回路１３から書き込み動作用の選択ビット線電圧Ｖｐｄが印加されずにオープン状態となり、非選択状態のメモリセルブロック１１の全てのメモリセルでは書き込みが実行されない。ここで、非選択状態のメモリセルブロック１１の全ての第１ワード線駆動トランジスタＱ１がオフ状態で、ソース・ドレイン間に書き込み動作用の選択ワード線電圧Ｖｐｓ（例えば、８Ｖ）が印加されているが、バックゲートに書き込み動作用の非選択バックゲート電圧Ｖｐｂ（例えば、９Ｖ）が印加されているため、バックゲート効果による閾値電圧の上昇が発生して、オフリーク電流が抑制されている。

〈読み出し動作モード〉
読み出し動作モードにおいて、選択されたメモリセルブロック１１に実際に読み出し用の電圧印加が行われる読み出し動作時について説明する。尚、以下の説明は、読み出し動作モードだけでなく、書き込みまたは消去動作モードの書き込みまたは消去時以外において、選択されたメモリセルブロック１１に実際に読み出し用の電圧印加が行われる読み出し動作についても同様に妥当する。

先ず、制御回路１８が、読み出し動作時である旨の動作モード信号ＭＳを、第１及び第２ワード線電圧供給回路１４ａ、１４ｂ、各メモリセルブロック１１の第１及び第２バックゲート電圧供給回路１７ａ、１７ｂとワード線デコーダ回路１９とブロックデコーダ回路２０に出力する。この結果、図４に示すように、第１ワード線電圧供給回路１４ａが、読み出し動作用の選択ワード線電圧Ｖｒｓ（例えば、６Ｖ）を選択して第１ワード線駆動トランジスタＱ１のソースに供給し、第２ワード線電圧供給回路１４ｂが、接地電圧Ｖｓｓ（０Ｖ）を選択して第２ワード線駆動トランジスタＱ２のソースに供給する。各メモリセルブロック１１のブロックデコーダ回路２０は、夫々活性化され、入力されたブロックアドレス信号ＢＡに基づいて自己のメモリセルブロック１１が選択状態か非選択状態かを判定するブロック選択信号ＢＳを、同じメモリセルブロック１１内の第１及び第２バックゲート電圧供給回路１７ａ、１７ｂとワード線デコーダ回路１９とビット線駆動回路１３に出力する。

選択状態のメモリセルブロック１１では、第１バックゲート電圧供給回路１７ａが、第１ワード線電圧供給回路１４ａから供給される読み出し動作用の選択ワード線電圧Ｖｒｓを選択して第１ワード線駆動トランジスタＱ１のバックゲートに供給し、第２バックゲート電圧供給回路１７ｂが、第２ワード線電圧供給回路１４ｂから供給される接地電圧Ｖｓｓを選択して第２ワード線駆動トランジスタＱ２のバックゲートに供給する。また、選択状態のメモリセルブロック１１の各ワード線デコーダ回路１９は、図３に示すように、入力する行アドレス信号ＲＡ、動作モード信号ＭＳ及びブロック選択信号ＢＳに応答して、選択ワード線の第１及び第２ワード線駆動トランジスタＱ１、Ｑ２に対して低レベルのデコード信号ＷＤを、非選択ワード線の第１及び第２ワード線駆動トランジスタＱ１、Ｑ２に対して高レベルのデコード信号ＷＤを、夫々出力する。この結果、選択状態のメモリセルブロック１１において、選択ワード線の第１ワード線駆動トランジスタＱ１がオンして、選択ワード線に読み出し動作用の選択ワード線電圧Ｖｒｓが印加され、非選択ワード線の第２ワード線駆動トランジスタＱ２がオンして、全ての非選択ワード線に接地電圧Ｖｓｓが印加される。他方で、制御回路１８からの制御によって、選択状態のメモリセルブロック１１の各メモリセルのソース線に接地電圧Ｖｓｓが印加され、且つ、読み出し対象の選択メモリセルに接続するビット線に、ビット線駆動回路１３から読み出し動作用の選択ビット線電圧Ｖｒｄ（例えば、１Ｖ）が印加され、図７に示す要領で、選択状態のメモリセルブロック１１内の選択メモリセルが読み出される。ここで、選択状態のメモリセルブロック１１では、全ての第１及び第２ワード線駆動トランジスタＱ１、Ｑ２のバックゲートにソースと同電圧が印加されているので、バックゲート効果による閾値電圧の上昇が抑制され、第１及び第２ワード線駆動トランジスタＱ１、Ｑ２によるワード線の駆動が高速に実行可能である。

非選択状態のメモリセルブロック１１では、第１バックゲート電圧供給回路１７ａが、読み出し動作用の選択ワード線電圧Ｖｒｓ（例えば、６Ｖ）より高電圧の読み出し動作用の非選択バックゲート電圧Ｖｒｂ（例えば、７Ｖ）を選択して第１ワード線駆動トランジスタＱ１のバックゲートに供給し、第２バックゲート電圧供給回路１７ｂが、第２ワード線電圧供給回路１４ｂから供給される接地電圧Ｖｓｓを選択して第２ワード線駆動トランジスタＱ２のバックゲートに供給する。また、非選択状態のメモリセルブロック１１の各ワード線デコーダ回路１９は、図３に示すように、入力する動作モード信号ＭＳ及びブロック選択信号ＢＳに応答して高レベルのデコード信号ＷＤを出力する。この結果、非選択状態のメモリセルブロック１１の全ての第２ワード線駆動トランジスタＱ２がオンして、全てのワード線に接地電圧Ｖｓｓ（０Ｖ）が印加される。他方で、制御回路１８からの制御によって、非選択状態のメモリセルブロック１１の各メモリセルのソース線には接地電圧Ｖｓｓ（０Ｖ）が印加され、且つ、全てのビット線は非選択状態となって、ビット線駆動回路１３から読み出し動作用の選択ビット線電圧Ｖｒｄが印加されずにオープン状態となり、非選択状態のメモリセルブロック１１の全てのメモリセルでは読み出しが実行されない。ここで、非選択状態のメモリセルブロック１１の全ての第１ワード線駆動トランジスタＱ１がオフ状態で、ソース・ドレイン間に読み出し動作用の選択ワード線電圧Ｖｒｓ（例えば、６Ｖ）が印加されているが、バックゲートに読み出し動作用の非選択バックゲート電圧Ｖｒｂ（例えば、７Ｖ）が印加されているため、バックゲート効果による閾値電圧の上昇が発生して、オフリーク電流が抑制されている。

〈待機モード〉
待機モードでは、先ず、制御回路１８が、待機モードである旨の動作モード信号ＭＳを、第１及び第２ワード線電圧供給回路１４ａ、１４ｂ、各メモリセルブロック１１の第１及び第２バックゲート電圧供給回路１７ａ、１７ｂとワード線デコーダ回路１９とブロックデコーダ回路２０に出力する。この結果、図４に示すように、第１ワード線電圧供給回路１４ａが、読み出し動作用の選択ワード線電圧Ｖｒｓ（例えば、６Ｖ）を選択して第１ワード線駆動トランジスタＱ１のソースに供給し、第２ワード線電圧供給回路１４ｂが、接地電圧Ｖｓｓ（０Ｖ）を選択して第２ワード線駆動トランジスタＱ２のソースに供給する。各メモリセルブロック１１のブロックデコーダ回路２０は、入力された動作モード信号ＭＳに基づいて全て非活性化され、自己のメモリセルブロック１１が非選択状態である判定するブロック選択信号ＢＳを、同じメモリセルブロック１１内の第１及び第２バックゲート電圧供給回路１７ａ、１７ｂとワード線デコーダ回路１９とビット線駆動回路１３に出力する。

強制的に非選択状態となった全てのメモリセルブロック１１では、第１バックゲート電圧供給回路１７ａが、読み出し動作用の選択ワード線電圧Ｖｒｓ（例えば、６Ｖ）より高電圧の読み出し動作用の非選択バックゲート電圧Ｖｒｂ（例えば、７Ｖ）を選択して第１ワード線駆動トランジスタＱ１のバックゲートに供給し、第２バックゲート電圧供給回路１７ｂが、第２ワード線電圧供給回路１４ｂから供給される接地電圧Ｖｓｓを選択して第２ワード線駆動トランジスタＱ２のバックゲートに供給する。また、各メモリセルブロック１１の各ワード線デコーダ回路１９は、図３に示すように、入力する動作モード信号ＭＳ及びブロック選択信号ＢＳに応答して高レベルのデコード信号ＷＤを出力する。この結果、各メモリセルブロック１１の全ての第２ワード線駆動トランジスタＱ２がオンして、全てのワード線に接地電圧Ｖｓｓ（０Ｖ）が印加される。他方で、制御回路１８からの制御によって、各メモリセルブロック１１の各メモリセルのソース線には接地電圧Ｖｓｓ（０Ｖ）が印加され、且つ、全てのビット線は非選択状態となってオープン状態となり、各メモリセルブロック１１の全てのメモリセルでは、何れのメモリ動作も実行されない非活性状態となる。ここで、各メモリセルブロック１１の全ての第１ワード線駆動トランジスタＱ１がオフ状態で、ソース・ドレイン間に読み出し動作用の選択ワード線電圧Ｖｒｓ（例えば、６Ｖ）が印加されているが、バックゲートに読み出し動作用の非選択バックゲート電圧Ｖｒｂ（例えば、７Ｖ）が印加されているため、バックゲート効果による閾値電圧の上昇が発生して、オフリーク電流が抑制されている。

以上、本発明装置１０では、各動作モードにおいて、非選択状態となるメモリセルブロック１１で、オフ状態となる第１及び第２ワード線駆動トランジスタＱ１、Ｑ２の何れか一方において、ソースに印加されている電圧より絶対値が高電圧の非選択バックゲート電圧が、夫々のバックゲートに印加されているため、バックゲート効果による閾値電圧の上昇が発生して、オフリーク電流が抑制され、低消費電力化が実現できている。また、各メモリ動作モードでは、選択状態となるメモリセルブロック１１では、バックゲート効果による閾値電圧の上昇が抑制されているため、ワード線の駆動が高速に実行可能となっており、全体として、高速動作と低消費電力化が同時に実現できている。

次に、本発明の別実施形態について説明する。

〈１〉上記実施形態では、ワード線電圧供給回路１４が、第１ワード線電圧供給回路１４ａと第２ワード線電圧供給回路１４ｂを備えて構成される場合を例示したが、使用するメモリセルの書き込み及び消去で使用する印加電圧によっては、第１ワード線電圧供給回路１４ａと第２ワード線電圧供給回路１４ｂの何れか一方を使用せずに、本発明装置１０の外部から供給される電源電圧或いは接地電圧Ｖｓｓに置き換えても構わない。

更に、第１ワード線電圧供給回路１４ａと第２ワード線電圧供給回路１４ｂが夫々供給する電圧の種別数、或いは、個々の電圧値及び極性は、上記実施形態のものに限定されるものではなく、使用する動作モードの種別数や、個々の動作モードの特性に応じて適宜変更可能である。

〈２〉更に、上記実施形態では、バックゲート電圧供給回路１７が、第１バックゲート電圧供給回路１７ａと第２バックゲート電圧供給回路１７ｂを備えて構成される場合を例示したが、オフリーク電流の制御対象となるワード線駆動トランジスタの数に応じて適宜変更してもよい。例えば、非選択状態のメモリセルブロック１１において、各動作モードで、第１ワード線駆動トランジスタＱ１だけがオフ状態となる回路構成の場合には、第１バックゲート電圧供給回路１７ａだけを備えるだけで十分である。

〈３〉更に、上記実施形態では、ワード線駆動回路１２のワード線を各別に直接駆動する最終段が、ＰチャネルＭＯＳトランジスタからなる第１ワード線駆動トランジスタＱ１とＮチャネルＭＯＳトランジスタからなる第２ワード線駆動トランジスタＱ２で構成する場合を例示したが、当該最終段の回路構成は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのＣＭＯＳ構成に限定されるものではなく、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの何れか一方のＭＯＳトランジスタだけで構成しても良く、また、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの何れか一方の１つのＭＯＳトランジスタだけで構成しても構わない。

〈４〉更に、上記実施形態では、非選択状態のメモリセルブロック１１において、オン状態となる第１または第２ワード線駆動トランジスタＱ１、Ｑ２については、バックゲートに非選択バックゲート電圧を印加せずに、ソースと同電圧を印加するように制御していたが、オフ状態となる第１または第２ワード線駆動トランジスタＱ１、Ｑ２と同様に、バックゲートに動作モードに応じた非選択バックゲート電圧を印加するようにしても構わない。これにより、上記実施形態のようにワード線駆動回路１２が複数のワード線駆動トランジスタを備えている場合の個々のバックゲート電圧印加の制御が簡素化される。

〈５〉更に、上記実施形態の第１及び第２ワード線電圧供給回路１４ａ、１４ｂにおいて、動作モードに応じて選択されなかったワード線電圧に対応するワード線電圧発生ユニット２１ａ、２１ｂ、２１ｃは、必ずしも当該選択されなかったワード線電圧を発生する必要がないので、動作モードに応じて非活性化するようにして低消費電力化を図るのも好ましい実施の形態である。

〈６〉更に、上記実施形態の第１及び第２バックゲート電圧供給回路１７ａ、１７ｂにおいて、動作モードに応じて選択されなかった非選択バックゲート電圧に対応する非選択バックゲート電圧発生ユニット２２ａ、２２ｂ、２２ｃは、必ずしも当該選択されなかった非選択バックゲート電圧を発生する必要がないので、動作モードに応じて非活性化するようにして低消費電力化を図るのも好ましい実施の形態である。

〈７〉更に、上記実施形態では、ビット線駆動回路１３は、メモリセルブロック１１毎に夫々設ける場合を想定して説明したが、メモリセルブロック１１の幾つかが、列方向に各ビット線を共有する形態で配列している場合は、当該各ビット線を共有するメモリセルブロック１１間では、ビット線駆動回路１３を共用する回路構成であっても構わない。

〈８〉更に、上記実施形態では、フラッシュメモリセルの消去動作として、基板４側に電荷を引き抜く消去法を想定して説明したが、ソース３側に電荷を引き抜く消去法であっても構わない。この場合は、フラッシュメモリセルは３端子構造のメモリセルとして扱われ、基板４に代えてソース３に適正な正電圧を印加することになる。

〈９〉更に、上記実施形態では、不揮発性のメモリセルとしてフラッシュメモリセルを想定し、同一列に配列された複数のメモリセルのドレイン（第２端子）を列方向に延伸する共通のビット線に直接接続するＮＯＲ型のアレイ構成を想定して説明したが、不揮発性のメモリセルは、フラッシュメモリセルに限定されるものではなく、また、アレイ構成もＮＯＲ型に限定されるものではなく、同一列に配列された複数のメモリセルのドレイン（第２端子）を列方向に延伸する共通のビット線に同一列の他の１または複数のメモリセルを介して接続するＮＡＮＤ型のアレイ構成であっても良い。

例えば、メモリセルは、電圧印加によって抵抗値が変化して、当該電圧印加を解除した後も変化後の抵抗値が維持されることで情報を記憶可能な２端子構造の可変抵抗素子を利用したメモリセルであっても構わない。この場合、メモリセルを可変抵抗素子だけで構成した場合、メモリセルは２端子構造となり、同一行に配列するメモリセルの一方端（第１端子）を共通のワード線に接続し、同一列に配列するメモリセルの他方端（第２端子）を共通のビット線に接続することで、各メモリセルブロック１１がクロスポイント型メモリセルアレイとして構成される。更に、メモリセルを可変抵抗素子とダイオードの直列回路で構成しても良い。この場合も、メモリセルは２端子構造となり、上記と同様に各メモリセルブロック１１がクロスポイント型メモリセルアレイとして構成される。

更に、メモリセルを可変抵抗素子と選択用のＭＯＳトランジスタの直列回路で構成しても良い。可変抵抗素子の一方端と選択用のＭＯＳトランジスタのソースまたはドレインが接続する。この場合、メモリセルは３端子構造となり、選択用のＭＯＳトランジスタのゲートがワード線と接続する第１端子となり、可変抵抗素子の他方端と選択用のＭＯＳトランジスタの可変抵抗素子の一方端と接続しない側のドレインまたはソースの一方がビット線と接続する第２端子となり、他方がソース線と接続する第３端子となる。

可変抵抗素子を備えて構成されるメモリセルにおいても、３つのメモリ動作でのメモリセルへの電圧印加条件が夫々異なるので、つまり、電圧印加条件が異なることで、３つのメモリ動作が区別されるので、ワード線駆動回路１２が扱う電圧も多種類になるため、上記実施形態と同様に、ワード線駆動回路１２を構成するワード線駆動トランジスタに対してオフリーク電流を制御することで、高速動作と低消費電力化の実現が可能となる。

本発明は、不揮発性半導体記憶装置に利用可能であり、特に、不揮発性のメモリセルを行及び列方向に複数配列したメモリセルブロックのワード線を複数の動作モード別に駆動するワード線駆動回路の低消費電力化に有用である。

本発明に係る不揮発性半導体記憶装置の一実施形態における概略のブロック構成を模式的に示すブロック図 本発明に係る不揮発性半導体記憶装置の一実施形態における要部回路構成を示す回路ブロック図 本発明に係る不揮発性半導体記憶装置の一実施形態におけるワード線選択用のデコード信号の信号レベルをメモリセルブロックとワード線の選択・非選択及び動作モード別に示す図 本発明に係る不揮発性半導体記憶装置の一実施形態における第１及び第２ワード線駆動トランジスタのソース及びバックゲートに夫々印加される電圧をメモリセルブロックの選択・非選択及び動作モード別に示す図 フラッシュメモリセルへの書き込み動作時における各端子に対する電圧印加条件とフローティングゲートと各端子間の電子の流れを模式的に示す素子断面図 フラッシュメモリセルへの消去動作時における各端子に対する電圧印加条件とフローティングゲートと各端子間の電子の流れを模式的に示す素子断面図 フラッシュメモリセルへの読み出し動作時における各端子に対する電圧印加条件とフローティングゲートと各端子間の電子の流れを模式的に示す素子断面図

符号の説明

１： フラッシュメモリセルの制御ゲート
２： フラッシュメモリセルのドレイン
３： フラッシュメモリセルのソース
４： フラッシュメモリセルの基板
５： フラッシュメモリセルのフローティングゲート
６： フラッシュメモリセルのトンネル酸化膜
７： フラッシュメモリセルの絶縁膜
１０： 本発明に係る不揮発性半導体記憶装置
１１： メモリセルブロック
１２： ワード線駆動回路
１３： ビット線駆動回路
１４： ワード線電圧供給回路
１４ａ： 第１ワード線電圧供給回路
１４ｂ： 第２ワード線電圧供給回路
１５： ビット線電圧供給回路
１６： 読み出し回路
１７： バックゲート電圧供給回路
１７ａ： 第１バックゲート電圧供給回路
１７ｂ： 第２バックゲート電圧供給回路
１８： 制御回路
１９： ワード線デコーダ回路
２０： ブロックデコーダ回路
２１ａ、２１ｂ、２１ｃ： ワード線電圧発生ユニット
２２ａ、２２ｂ、２２ｃ： 非選択バックゲート電圧発生ユニット
ＢＡ： ブロックアドレス信号
ＢＬ０〜ＢＬｎ： ビット線
ＢＳ： ブロック選択信号
ＣＡ： 列アドレス信号
Ｉｄｓ： メモリセル電流
ＭＳ： 動作モード信号
Ｑ１： 第１ワード線駆動トランジスタ（ＰチャネルＭＯＳトランジスタ）
Ｑ２： 第２ワード線駆動トランジスタ（ＮチャネルＭＯＳトランジスタ）
ＲＡ： 行アドレス信号
Ｖｅｂ： 消去動作用の負電圧の非選択バックゲート電圧
Ｖｅｓ： 消去動作用の負電圧の選択ワード線電圧
Ｖｐｂ： 書き込み動作用の非選択バックゲート電圧
Ｖｐｄ： 書き込み動作用の選択ビット線電圧
Ｖｐｓ： 書き込み動作用の選択ワード線電圧
Ｖｒｂ： 読み出し動作用の非選択バックゲート電圧
Ｖｒｄ： 読み出し動作用の選択ビット線電圧
Ｖｒｓ： 読み出し動作用の選択ワード線電圧
Ｖｓｓ： 接地電圧
ＷＤ０〜ＷＤｎ： ワード線選択用のデコード信号
ＷＬ０〜ＷＬｎ： ワード線

Claims (7)

1. 少なくとも第１端子と第２端子に対する動作モード別の電圧印加によって電気的にデータの読み出し動作及び書き換え動作が可能な不揮発性のメモリセルを行及び列方向に複数配列し、同一行に配列された複数の前記メモリセルの前記第１端子を行方向に延伸する共通のワード線に接続し、同一列に配列された複数の前記メモリセルの前記第２端子を列方向に延伸する共通のビット線に直接或いは同一列の他の前記メモリセルを介して接続してなるメモリセルブロックを複数配置してなるブロック群と、
   前記メモリセルブロックの１つにおいて、前記ワード線の１または複数を選択して、選択された選択ワード線に対して動作モードに応じた選択用ワード線電圧を印加し、選択されない非選択ワード線に対して動作モードに応じた非選択用ワード線電圧を印加するワード線駆動回路と、
   前記メモリセルブロックの１つにおいて、前記ビット線の１または複数を選択して、選択された選択ビット線に対して動作モードに応じた選択用ビット電圧を印加し、選択されない非選択ビット線に対して動作モードに応じた非選択用ビット電圧を印加するか、または、オープン状態とするビット線駆動回路と、
   前記選択用ワード線電圧または前記選択用ワード線電圧と前記非選択用ワード線電圧の内の前記動作モードに応じた１つのワード線電圧を前記ワード線駆動回路に選択的に供給するワード線電圧供給回路と、
   前記選択用ビット線電圧または前記選択用ビット線電圧と前記非選択用ビット線電圧の内の前記動作モードに応じた１つのビット線電圧を前記ビット線駆動回路に選択的に供給するビット線電圧供給回路と、
   前記ビット線駆動回路によって選択された前記選択ビット線を流れる電流量に基づいて選択された前記メモリセルのデータの読み出しを行う読み出し回路と、を備えてなる不揮発性半導体記憶装置であって、
   前記ワード線駆動回路が前記ワード線毎に少なくとも１つのワード線駆動トランジスタを備え、
   前記ワード線駆動トランジスタが、ドレインが前記ワード線に接続し、ソースに前記ワード線電圧供給回路の出力電圧が供給され、ゲートに前記ワード線の選択・非選択状態及び前記動作モードに応じたデコード信号電圧が供給され、バックゲートに前記メモリセルブロックの選択・非選択状態及び前記動作モードに応じたバックゲート電圧が選択的に供給されるように構成され、
   前記メモリセルブロックの非選択状態における前記動作モードに応じた前記ソースに印加される電圧とは異なる非選択バックゲート電圧を前記ワード線駆動トランジスタのバックゲートに供給するバックゲート電圧供給回路を備え、
   前記ワード線駆動トランジスタのバックゲートに、当該ワード線駆動トランジスタに対応する前記メモリセルブロックの選択・非選択状態に応じて、前記メモリセルブロックが選択状態の場合に、前記ワード線電圧供給回路からソースと同電圧が供給され、前記メモリセルブロックが非選択状態で当該ワード線駆動トランジスタがオフ状態となる場合に、前記バックゲート電圧供給回路から前記非選択バックゲート電圧が供給されることを特徴とする不揮発性半導体記憶装置。
2. 前記ワード線駆動トランジスタのバックゲートに、当該ワード線駆動トランジスタに対応する前記メモリセルブロックが非選択状態で当該ワード線駆動トランジスタがオン状態となる場合に、前記ワード線電圧供給回路からソースと同電圧が供給されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記ワード線駆動回路が前記ワード線毎に、少なくとも１つのＰチャネルＭＯＳトランジスタからなる第１ワード線駆動トランジスタと、少なくとも１つのＮチャネルＭＯＳトランジスタからなる第２ワード線駆動トランジスタを備え、
   前記第１及び第２ワード線駆動トランジスタの夫々が、ドレインが前記ワード線に接続し、ソースに前記ワード線電圧供給回路の前記ワード線駆動トランジスタ別の出力電圧が供給され、ゲートに前記第１及び第２ワード線駆動トランジスタ共通の前記デコード信号電圧が供給されるように構成され、
   前記第１及び第２ワード線駆動トランジスタの何れか一方または両方が、バックゲートに前記メモリセルブロックの選択・非選択状態及び前記動作モードに応じた前記ワード線駆動トランジスタ別のバックゲート電圧が選択的に供給されるように構成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記第１及び第２ワード線駆動トランジスタの夫々が、バックゲートに前記メモリセルブロックの選択・非選択状態及び前記動作モードに応じた前記ワード線駆動トランジスタ別のバックゲート電圧が選択的に供給されるように構成され、
   前記第１及び第２ワード線駆動トランジスタの何れか一方のバックゲートに、当該第１及び第２ワード線駆動トランジスタに対応する前記メモリセルブロックが非選択状態で当該第１及び第２ワード線駆動トランジスタの当該何れか一方がオン状態となる場合に、前記ワード線電圧供給回路からソースと同電圧が供給されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記動作モードが、読み出し動作及び書き換え動作の何れでもない待機モードの場合に、全ての前記メモリセルブロックにおいて、前記第１ワード線駆動トランジスタの全てがオフ状態になり、前記第２ワード線駆動トランジスタがオン状態になり、且つ、前記第１ワード線駆動トランジスタのバックゲートに、ソースに印加される電圧より高電圧のバックゲート電圧が印加されることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
6. 前記メモリセルが第３端子を備え、前記第１端子が、前記第２端子と前記第３端子間の導通状態を電圧制御するゲート端子であり、
   同一行または同一列の前記メモリセルの前記第３端子が、行方向または列方向に延伸する共通のソース線に接続することを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
7. 前記メモリセルが、フローティングゲート構造のフラッシュメモリセルで、前記第１端子、前記第２端子及び前記第３端子が、夫々前記フラッシュメモリセルの制御ゲート、ドレイン及びソースであることを特徴とする請求項６に記載の不揮発性半導体記憶装置。

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