TW201913971A - 三維記憶裝置的記憶單元結構 - Google Patents

三維記憶裝置的記憶單元結構 Download PDF

Info

Publication number
TW201913971A
TW201913971A TW107127842A TW107127842A TW201913971A TW 201913971 A TW201913971 A TW 201913971A TW 107127842 A TW107127842 A TW 107127842A TW 107127842 A TW107127842 A TW 107127842A TW 201913971 A TW201913971 A TW 201913971A
Authority
TW
Taiwan
Prior art keywords
memory device
substrate
forming
gap
memory
Prior art date
Application number
TW107127842A
Other languages
English (en)
Other versions
TWI688080B (zh
Inventor
戴曉望
震宇 呂
陳俊
陶謙
胡禺石
朱繼鋒
董金文
夏季
張中
李豔妮
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW201913971A publication Critical patent/TW201913971A/zh
Application granted granted Critical
Publication of TWI688080B publication Critical patent/TWI688080B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

多個實施例公開了一種3D記憶裝置，包括一基底；複數個導體層設置於該基底上；複數個NAND串設置於該基底上；以及複數個縫隙結構設置於該基底上。該等NAND串可垂直該基底排列且以一具有複數個六角形的六角形晶格配列方式排列。各六角形包括三對的側邊，且一第一對的側邊垂直於一第一方向且平行於一第二方向。該第二方向垂直於該第一方向。該等縫隙結構可沿該第一方向延伸。

Description

三維記憶裝置的記憶單元結構
本公開係關於一種半導體技術領域，尤指一種形成三維(3D)記憶裝置的方法。
快閃記憶裝置已經過快速開發。快閃記憶裝置可在無電力的狀況下儲存資料相當長的時間，且具有例如高度整合、快速存取、抹除簡單以及複寫等優點。
通過改進製程技術、電路設計、程式設計演算法和製造製程，將平面記憶單元縮放到更小的尺寸。然而，隨著記憶單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶單元的儲存密度接近上限。
由於整合程度上的優勢以及儲存要求的增加，開發了3D NAND記憶裝置來更進一步改善位元密度以及減少快閃記憶裝置的成本。3D記憶裝置的構造可克服平面式記憶單元中的密度限制。
由於半導體技術的優勢，3D記憶裝置例如3D NAND記憶裝置持續擴展更多的氧化物/氮化物(oxide/nitride，ON)層以改善晶圓的區域利用度。於一些現有的3D NAND記憶裝置中，一記憶指包括複數列的通道孔以一堆疊方式排列。要在提供均勻的通道孔沉積以及減少蝕刻負載效應的狀況下增加記憶密度是很困難的。
本文公開了3D記憶裝置的構造以及其製作方法的多個實施例。所公開的結構以及方法提供多個優勢，其包括但並不限於對於該3D記憶裝置形成在其上的晶片達到增加記憶密度、簡化製程、改善蝕刻均勻性以及改善空間利用等優勢。
公開一種3D記憶裝置，包括一基底；複數個導體層設置於該基底上；複數個NAND串設置於該基底上；以及複數個縫隙結構設置於該基底上。在一些實施例中，該等NAND串係垂直該基底排列且以一具有複數個六角形的六角形晶格配列方式排列。各該六角形包括三對的側邊，其中一第一對的側邊垂直於一第一方向且平行於一第二方向。該第二方向垂直於該第一方向。在一些實施例中，該等縫隙結構沿該第一方向延伸。
在一些實施例中，該等縫隙結構包括複數個閘極線縫隙。在一些實施例中，該等閘極線縫隙平行於該六角形晶格的各六角形的一第二對的側邊與一第三對的側邊，而形成一鋸齒圖案沿該第一方向延伸。
在一些實施例中，該等NAND串與各該導體層相交而形成複數個交點，且該等交點形成一六角形晶格。在一些實施例中，該縫隙結構平行於該六角形晶格的各該六角形的該第二對的側邊與該第三對的側邊，而形成一鋸齒圖案沿該第一方向延伸。
在一些實施例中，該等縫隙結構更包括複數個穿孔。
在一些實施例中，該導體層包括鎢。
在一些實施例中，該3D記憶裝置更包括一上選擇閘極。在一些實施例中，該上選擇閘極平行於該等縫隙結構而形成一鋸齒圖案沿該第一方向延伸。
在一些實施例中，該3D記憶裝置更包括一3D記憶驅動線路位於該基底上，用以向該3D記憶裝置提供一電壓源。
在一些實施例中，該3D記憶裝置更包括複數個位元線。在一些實施例中，該等位元線相對於該第二方向形成30度角。
在一些實施例中，該3D記憶裝置更包括複數個位元線接觸。在一些實施例中，兩相鄰的位元線之間的間隔為D奈米，兩相鄰的位元線接觸之間的間隔大約為1.15*D奈米，且D奈米大約介於10奈米至60奈米之間。
本公開的另一方向提供一種3D記憶裝置，包括：一交替導體/介電堆疊設置於一基底上；複數個通道孔形成於該基底上且貫穿該交替導體/介電堆疊；一通道結構位於各通道孔中；以及複數個閘極線縫隙設置於該基底上。在一些實施例中，該等通道孔係垂直該基底且以一具有複數個六角形的六角形晶格配列方式排列，各六角形包括三對的側邊，其中一第一對的側邊垂直於一第一方向且平行於一第二方向。該第二方向垂直於該第一方向。在一些實施例中，該等閘極線縫隙沿該第一方向延伸。
在一些實施例中，該交替導體/介電堆疊包括複數個導體/介電層於一垂直方向上堆疊，且各導體/介電層包括一介電層以及一導體層。
在一些實施例中，該通道結構包括一半導體通道以及一記憶膜。
在一些實施例中，該3D記憶裝置更包括一上選擇閘極。在一些實施例中，該上選擇閘極平行於該閘極線縫隙而形成一鋸齒圖案沿該第一方向延伸。
本公開的另一方向提供一種形成3D記憶裝置的方法，包括：1) 於一基底上形成一交替介電堆疊；2) 於該交替介電堆疊中形成一階梯結構；3) 於該交替介電堆疊中形成複數個通道結構，各該通道結構垂直地延伸穿過該交替介電堆疊，該等通道結構以一六角形晶格方式排列，各六角形包括三對的側邊，其中一第一對的側邊垂直於一第一方向且平行於一第二方向，且該第一方向垂直於該第二方向；4) 形成一縫隙，且以複數個導體層取代一部分的該交替介電堆疊，用以形成包括有複數個導體/介電層的一交替導體/介電堆疊；5) 於該縫隙中設置一導體，用以形成一縫隙結構，其中該縫隙結構平行於該六角形晶格的各六角形的一第二對的側邊與一第三對的側邊，而形成一鋸齒圖案沿該第一方向延伸；以及6) 於該基底上形成複數個接觸。
在一些實施例中，形成該通道結構包括形成一半導體通道以及形成一記憶膜。
在一些實施例中，形成該縫隙結構包括以PVD、CVD、ALD或其組合形成一閘極線縫隙。
在一些實施例中，該方法更包括於該閘極線縫隙上形成複數個穿孔。
在一些實施例中，該方法更包括形成一上選擇閘極。在一些實施例中，該上選擇閘極平行於該縫隙結構而形成一鋸齒圖案沿該第一方向延伸。
在一些實施例中，形成該等接觸包括以微影製程、蝕刻、薄膜沉積、化學機械研磨或其組合形成複數個位元線接觸。
在一些實施例中，形成該等接觸包括以微影製程、蝕刻、薄膜沉積、化學機械研磨或其組合形成複數個穿陣列接觸。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“該”的術語可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的“在…上”、“在…之上”和“在…上方”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…之上”或“在…上方”不僅表示“在”某物“之上”或“上方”的含義，而且還可以包括其“在”某物“之上”或“上方”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被對應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直或/及沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，或/及可以在其上、其上方或/及其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成接觸、互連線或/及通孔觸點）和一個或複數個介電層。
如本文使用的，術語“標稱/標稱地”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於或/及低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文所使用的，術語“3D記憶裝置”指的是在橫向取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為“記憶體串”，例如NAND串)使得記憶體串相對於基底在垂直方向上延伸的半導體裝置。如本文所使用的，術語“垂直/垂直地”意味著標稱上正交於基底的橫向表面。
依據本公開的多種實施例提供形成具有特定的記憶陣列(也在本文中稱為“NAND串”)排列的3D記憶裝置的方法。藉由於六角形晶格(例如蜂巢圖案)中排列NAND串，且該六角形晶格的各六角形具有第一對的側邊垂直於複數個縫隙結構(例如閘極線縫隙)且平行於蝕刻/沉積的氣體流動路徑，該形成的NAND串陣列可增加記憶密度、提供順暢的氣體流通路徑以改善蝕刻均勻性、增加給位元線連接的空間以及簡化製程。
第1圖繪示了根據本公開一些實施例的3D記憶裝置的多個不同區域的俯視圖。第1圖描繪了一3D記憶裝置100，其包括複數個NAND串區110、一穿陣列接觸(through array contact，TAC)區120以及一上選擇閘極(top select gate，TSG)階梯區130。NAND串區110可包括複數個NAND串112的一陣列，各NAND串112包括複數個堆疊的記憶單元。TAC區120可設置於兩個NAND串區110之間且包括複數個穿陣列接觸(TAC)126。TSG階梯區130可於該俯視圖中設置於多個NAND串區110的該等側且與TAC區120相鄰。該等TSG階梯區130可包括複數個上選擇閘極(TSG)接觸132的一陣列形成於一階梯結構(例如兩階級的)上以與NAND串區110中的多個NAND串112的多個上選擇閘極116電性連接。在一些實施例中，複數個虛置通道結構122形成於TAC區120之外，以對該等記憶陣列結構提供機械支持。當理解的是，複數個虛置通道結構122可形成於TAC區120以外的任何區中，例如沿多個NAND串區與多個TSG階梯區130相鄰的邊緣。如第1圖所示，3D記憶裝置100可還包括複數個縫隙結構114，各縫隙結構沿字元線方向(x軸，在此亦可被稱為“第一方向”)延伸。至少一些縫隙結構114可用來作為多個NAND串區110中的多個NAND串112的一陣列的共通源極接觸。縫隙結構114(例如閘極線縫隙)亦可將該3D記憶裝置區分為多個記憶區塊或/及多個記憶指(memory finger)。一上選擇閘極116可形成於該記憶指的中部中，以將該記憶指分離成兩個相等的部分。在一些實施例中，3D記憶結構100亦可包括一周圍裝置位於該基底上(未繪示)。該周圍裝置可包括多個任何適合的數位、類比或/及混合信號周圍線路，用以幫助3D記憶裝置100的操作。舉例來說，該周圍裝置可包括一個或多個頁緩衝、解碼器(例如列解碼器與行解碼器)、驅動器、電荷泵、參考電流或電壓或該等電路的多個主動或被動元件(例如電晶體、二極體、電阻器或電容器)。在一些實施例中，該周圍裝置可包括一驅動電路，用以對該3D記憶裝置提供一電壓源。在一些實施例中，利用CMOS技術形成該周圍裝置，且周圍裝置結構可被稱為一“CMOS結構”或一“CMOS晶片”。
第2圖繪示了根據本公開一些實施例的3D記憶裝置100(如第1圖中所示)的剖面圖。3D記憶裝置100可包括一基底202。在一些實施例中，基底202可包括矽(例如單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)或任何其他合適的材料。在一些實施例中，基底202為一薄化基底(例如一半導體層)，且其可通過研磨、濕式/乾式蝕刻、化學機械研磨(CMP)或其組合來薄化。
在一些實施例中，3D記憶裝置100為一NAND快閃記憶裝置，其中的複數個記憶單元具有在基底202之上垂直地延伸的複數個NAND串112的一陣列的形態。3D記憶裝置100可包括複數個NAND串112延伸穿過複數個導體層206與複數個介電層208。在一些實施例中，複數個NAND串112與各導體層206相交而形成複數個交點，且該等交點於水平面(x-y平面)中形成一六角形晶格。該多個導體層與多個介電層在此也可被稱為一“交替導體/介電堆疊”216。交替導體/介電堆疊中的該等導體/介電層的數量(例如32、64或96)可規定3D記憶裝置100中的記憶單元的數量。交替導體/介電堆疊216中的多個導體層206與多個介電層208於該垂直方向上交替。多個導體層206可分別具有相同的厚度或具有不同的厚度。相似地，多各介電層208可分別具有相同的厚度或具有不同的厚度。多個導體層206可包括導電材料，其包括但並不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、經摻雜的矽、矽化物或其組合。多個介電層208可包括介電材料，其包括但並不限於氧化矽、氮化矽、氮氧化矽或其組合。在一些實施例中，多個導體層206包括多個金屬層，例如鎢，且多個介電層208包括氧化矽。
如第2圖所示，各NAND串112可包括一通道結構218延伸穿過交替導體/介電堆疊216。通道結構218可包括被半導體材料(例如當作一半導體通道220)以及介電材料(例如當作一記憶膜222)填滿的一通道孔。在一些實施例中，半導體通道220包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶膜222為包括有一穿隧層、一儲存層(亦可被認知為“電荷捕捉/儲存層”)以及一阻擋層的一複合層。各NAND串112可具有一圓柱形(例如一樑柱形)。依據本公開的一些實施例，半導體通道220、該穿隧層、該儲存層以及該阻擋層可沿自該樑柱的中心向外表面的方向上依此順序排列。該穿隧層可包括氧化矽、氮化矽或其組合。該儲存層可包括氮化矽、氮氧化矽、矽或其組合。該阻擋層可包括氧化矽、氮化矽、高介電常數(high-k)介電材料或其組合。
在一些實施例中，NAND串112包括一磊晶插塞224以及一蝕刻停止插塞226於該垂直方向上位於相對末端。磊晶插塞224以及蝕刻停止插塞226可分別接觸通道結構218的相對末端。磊晶插塞224可包括一半導體材料，例如矽，且其可自基底202磊晶成長。磊晶插塞224可做為NAND串112的一源極選擇閘極控制的該通道。蝕刻停止插塞226可位於NAND串112的上末端且接觸通道結構218(例如在通道結構218的上末端上)。如本文中所使用，當基底202位於一3D記憶裝置100的最下方平面中，一零件(例如NAND串112)的該“上末端”為於該Z-方向上遠離基底202的該末端，且一零件(例如NAND串112)的該“下末端”為於該Z-方向上靠近基底202的該末端。蝕刻停止插塞226可包括半導體材料(例如多晶矽)或導體材料(例如金屬)。在一些實施例中，蝕刻停止插塞226包括被Ti/TiN(當作一阻障層)以及W(當作一導體)填滿的一開孔。藉由於一3D記憶裝置100的製作中覆蓋通道結構218的該上末端，蝕刻停止插塞226可用來作為一蝕刻停止層來防止填入通道結構218中的介電材料(例如氧化矽與氮化矽)被蝕刻。在一些實施例中，蝕刻停止插塞226用來作為NAND串的該汲極。
在一些實施例中，3D記憶裝置100更包括複數個縫隙結構114。各縫隙結構114可垂直地延伸而穿過交替導體/介電堆疊216。縫隙結構114亦可水平地延伸，用以將交替導體/介電堆疊216分隔成多個區塊。縫隙結構114可包括被導電材料填入的一縫隙，且此導電材料包括但並不限於W、Co、Cu、Al、矽化物或其組合。縫隙結構114可更包括任何適合介電材料的一介電層位於該被填入的導體材料與交替導體/介電堆疊216之間，用以使該被填入的導體材料與交替導體/介電堆疊216中的環繞的多個導體層206電性絕緣。因此，多個縫隙結構114可將3D記憶裝置100分隔成多個記憶區塊或/及多個記憶指(例如在第1圖之俯視圖中所示)。在一些實施例中，縫隙結構114用來作為位於同一記憶區塊或同一記憶指中共用同一陣列共通源極的多個NAND串112的源極接觸。縫隙結構114可因此被稱為多個NAND串112的一“共通源極接觸”。在一些實施例中，基底202包括一摻雜區230(包括於一預設摻雜程度的p型或n型摻雜物)，且縫隙結構114的該下末端接觸基底202的摻雜區230。縫隙結構114可因此通過摻雜區230而與多個NAND串112電性連接。
如第1圖與第2圖所示，3D記憶裝置100可包括複數個穿陣列接觸(TAC)126，且各穿陣列接觸126垂直地延伸而穿過交替介電堆疊234。各穿陣列接觸126可延伸穿過交替介電堆疊234的整個厚度(例如於該垂直方向上的全部介電層)。在一些實施例中，穿陣列接觸126更延伸穿過至少一部分的基底202。多個穿陣列接觸126可用縮短的互連路徑傳送來自於3D記憶裝置100的電子信號或/及將電子信號傳送至3D記憶裝置100，例如像電力匯流排的一部分。在一些實施例中，多個穿陣列接觸126可提供3D記憶裝置100與該周圍裝置(例如位於一CMOS晶片上的，未繪示)之間的電性連接或/及提供多個BEOL互連(未繪示)以及該周圍裝置之間的電性連接。多個穿陣列接觸126亦可對交替導體/介電堆疊216提供機械支持。各穿陣列接觸126可包括一垂直開孔穿過交替介電堆疊234。該垂直開孔可被導體材料填入，此導體材料包括但並不限於W、Co、Cu、Al、經摻雜的矽、矽化物或其組合。
在一些實施例中，3D記憶裝置100包括複數個局部接觸與本文所公開的該多種記憶陣列結構接觸，例如多個NAND串112、多個縫隙結構114以及一階梯區(例如第1圖中的階梯區130)中的多個導電層206(字元線)。該等接觸於本文中被稱為“多個局部接觸”且直接接觸該等記憶陣列結構。如第2圖所示，多個局部接觸可包括多個NAND串接觸238以及多個縫隙結構接觸240。如本文中使用的，術語“接觸”可廣義地包括任何適合種類的互連，包括多個垂直互連通道(例如通孔觸點)以及多個水平線(例如互連線)。在一些實施例中，各局部接觸的一末端(例如該上末端)彼此對齊，例如在該等局部接觸所形成的一介電層的上表面上。各局部接觸的另一末端(例如該下末端)可接觸各自的該記憶陣列結構。舉例來說，NAND串接觸238的該下末端可接觸NAND串112的各蝕刻停止插塞226，且縫隙結構接觸240的該下末端可接觸縫隙結構114的該上末端。各局部接觸可包括一開孔(例如一通孔或一溝槽)被導電材料填入，該導電材料包括但並不限於W、Co、Cu、Al、矽化物或其組合。
如第2圖所示，除了該等局部接觸以外，3D記憶裝置100可更包括一接觸層244以及一互連導體層246當作該等互連結構的一部分。接觸層244可包括一介電層以及複數個接觸(例如通孔觸點)位於該介電層中。互連導體層246可形成於接觸層244上且可包括一介電層以及複數個接觸250(例如多個互連線)位於該介電層中。各接觸250可包括一開孔(例如一溝槽)被導電材料填入，該導電材料包括但並不限於W、Co、Cu、Al、矽化物或其組合。全部的接觸250可於單一接觸形成製程中同時形成。在一些實施例中，互連導體層246中的多個接觸250包括多個位元線252，且多個位元線252通過對應的接觸248以及NAND串接觸238分別電性連接至多個NAND串112，用以各自地定址對應的NAND串112。多個接觸250可更包括多個源極線電性連接至多個縫隙結構114(多個源極接觸)、多個互連線電性連接至多個穿陣列接觸126以及多個互連線電性連接至該階梯區(例如第1圖中的多個階梯區130)中的多個字元線。
第3A圖、第4A圖、第5A圖、第6A圖以及第7A圖繪示了具有一記憶陣列排列的3D記憶裝置的各區域。第3B圖、第4B圖、第5B圖、第6B圖以及第7B圖繪示了根據本公開一些實施例(例如第1途中的記憶陣列排列)的具有另一記憶陣列排列的3D記憶裝置的各區域。第3A圖繪示了具有一記憶陣列(NAND串)排列的3D記憶裝置的NAND串區的放大俯視示意圖。複數個NAND串312A 以一六角形晶格排列。各NAND串可設置於六角形晶格的多個六角形的多個頂點以及中心。如本文中使用的，一六角形晶格為一二維晶格結構，且其中多個相同形狀的六角形沿三個不同方向重複排列。該六角形晶格中的各六角形(例如六角形HA )具有相同的六角形形狀，其可為一正六角形而其全部的側邊具有相同長度。各六角形的相連側邊之間的角度可為60度。各六角形具有三對的側邊，例如一第一對的側邊LA11 與側邊LA12 、一第二對的側邊LA21 與側邊LA22 以及一第三對的側邊LA31 與側邊LA32 。如本文中使用的，“一對的側邊”是指該六角形中互相平行的兩個側邊。對於第3A圖中的該記憶陣列排列，該六角形晶格的各六角形具有一第一對的側邊(例如LA11 與LA12 )平行於一第一方向(x軸)且垂直於一第二方向(y軸)。
第3B圖繪示了根據本公開一些實施例的具有記憶陣列排列的3D記憶裝置的NAND串區110的放大俯視示意圖。複數個NAND串112可以一六角形晶格排列。各NAND串可設置於六角形晶格的多個六角形的多個頂點以及中心。該六角形晶格中的各六角形(例如六角形HB )具有相同的六角形形狀，其可為一正六角形而其全部的側邊具有相同長度。各六角形的相連側邊之間的角度可為60度。各六角形具有三對的側邊，例如一第一對的側邊LB11 與側邊LB12 、一第二對的側邊LB21 與側邊LB22 以及一第三對的側邊LB31 與側邊LB32 。該六角形晶格的各六角形具有一第一對的側邊(例如LB11 與LB12 )垂直於一第一方向(x軸)且平行於一第二方向(y軸)。NAND串區110可包括複數個縫隙結構114。各縫隙結構114可以一鋸齒圖案沿該第一方向(x軸)延伸，而將NAND串區分隔成多個記憶區塊或/及多個記憶指。縫隙結構114平行於該六角形晶格的各六角形的該第二對的側邊與該第三對的側邊(例如該第二對的側邊LB21 與側邊LB22 以及該第三對的側邊LB31 與側邊LB32 )，而形成一鋸齒圖案沿該第一方向(x軸)延伸。在一些實施例中，複數個NAND串112與各導體層206相交而形成複數個交點，且該等交點於該水平面(x-y平面)中形成一六角形晶格。縫隙結構114平行於該六角形晶格的各六角形的該第二對的側邊與該第三對的側邊(例如該第二對的側邊LB21 與側邊LB22 以及該第三對的側邊LB31 與側邊LB32 )，而形成一鋸齒圖案沿該第一方向(x軸)延伸。
與第3A圖中的記憶陣列排列相比，第3B圖中的記憶陣列排列可增加記憶裝置的記憶密度至少約6%。為了說明記憶密度的增加，可用包括72個NAND串的一NAND串區來舉例說明。一般來說，於該六角形晶格中任兩相鄰的NAND串的中心之間的間隔(D1)是相同的，在一些實施例中，間隔D1可約為156奈米(nm)。如第3A圖所示，於該第一方向(x軸)上的總長度D2 = 156 × 9 = 1404 nm，且於該第二方向(y軸)上的總長度D3 = 1528 nm，因此如第3A圖中的記憶陣列排列的該72個NAND串所佔的面積A1 = 1404 × 1528 = 2145312。如第3B圖所示，於該第一方向(x軸)上的該長度D4 = 6 × sqrt (3) × 156 = 1621.2，且於該第二方向(y軸)上的該長度D5 = 156 × 8 = 1248。如第3B圖中的記憶陣列排列的該72個NAND串所佔的面積A2 = 1621.2×1248=2023257.6。(A1-A2) ÷A2 = (2145312-2023245.6) ÷2011145.6 = 6%。因此可計算出通過將第3A圖中的六角形晶格記憶陣列排列於該x-y平面順時鐘旋轉30度可使得該記憶密度增加6%。
第4A圖繪示了具有記憶陣列排列的3D記憶裝置的NAND串區中的示意性氣體路徑。第4B圖繪示了根據一些實施例的具有記憶陣列排列的3D記憶裝置的NAND串區中的示意性氣體路徑。於一3D記憶裝置的製程中，該通道孔需要被蝕刻。在該蝕刻製程中，可於該NAND串上沉積一金屬層。在一些實施例中，縫隙結構314A 與縫隙結構114可為一閘極線縫隙。在一些實施例中，該閘極線縫隙可更包括複數個穿孔用以於製程中將該金屬層沉積於該等NAND串上。在一些實施例中，該金屬層可包括鎢。與第4A圖中的該記憶陣列排列相比，第4B圖中的該記憶陣列排列可提供順暢的流通以均勻地蝕刻與沉積。如第4A圖所示，於該氣體(被氣體流動箭號410A 所標示)穿過該第一列的NAND串之間的該間隙之後，該氣體路徑被該第二列的NAND串阻擋，且氣體流動被轉向成為兩個不同的方向(例如箭號420A 所標示)。相似地，於穿過該第二列的NAND串之間的該間隙之後，該氣體路徑再次被該第三列的NAND串阻擋，且氣體流動被再次轉向成為兩個不同的方向(例如箭號430A 所標示)。一系列的多個箭號(例如箭號420A 、箭號430A 、箭號440A 以及箭號450A )指出由於該記憶陣列排列所造成對於氣體流動的阻礙與多個轉向的氣體路徑。該被阻擋的氣體路經可造成不均勻的蝕刻與沉積。如第4B圖所示，將NAND串排列於該第二方向(y軸)上的一直線中，該氣體可沿該第二方向(y軸)上於一筆直方向(如氣體流動箭號410B 所標示)順暢地穿過且朝向該第二方向擴散(如箭號420B 、箭號425B 、箭號430B 、箭號435B 、箭號440B 、箭號445B 、箭號450B 以及箭號455B 所指)而無任何阻礙，因此達成均勻沉積該金屬層。
第5A圖繪示了3D記憶裝置的位元線接觸結構。第5B圖繪示了根據本公開一些實施例的3D記憶裝置的位元線接觸結構。如第5A圖與第5B圖所示，該3D記憶裝置可包括複數個位元線(例如位元線552A 或位元線252)連接至多個NAND串(多個NAND串312A 與NAND串112)而於一上互連層中形成複數個導電接觸(560A 與560B )。該等位元線可用以個別定址對應的NAND串。在一些實施例中，該位元線垂直於該等閘極選擇線。在一些實施例中，上選擇閘極116平行於縫隙結構114(例如多個閘極選擇線)而形成一鋸齒圖案沿該第一方向延伸，如第5B圖所示。位元線252可相對於該第二方向(y軸)形成一30度角。與第5A圖中的記憶陣列排列相比，由於每個位元線與該NAND串之間的導電接觸的數量增加，第5B圖中的記憶陣列排列可提升位元線接觸的效率。
第6A圖繪示了具有3D記憶裝置的位元線集合結構的穿陣列接觸(TAC)區。第6B圖繪示了根據本公開一些實施例的具有3D記憶裝置的位元線集合結構的TAC區。該TAC區可包括位於多個階梯區(例如階梯區636A 與階梯區636B )之間的多個穿陣列接觸(TAC)結構(例如穿陣列接觸結構632A 與穿陣列接觸結構632B )。電力供應以及周圍信號均可通過該等TAC結構提供至該3D記憶裝置。該等TAC結構可連接該等位元線(例如位元線552A 與位元線252)。在一些實施例中，位元線集合區可包括一位元線集合區域(例如位元線集合區域630A 與位元線集合區域630B )。該位元線集合區域可用以對該等位元線(例如位元線552A與位元線252)進行佈線與定址。與第6A圖中的記憶陣列排列相比，第6B圖中的記憶陣列排列可藉由在維持相同數量的該等位元線下縮小位元線集合區域630B 而增加該TAC結構的3D記憶裝置布局效率。
第7A圖繪示了3D記憶裝置的位元線接觸結構。第7B圖繪示了根據本公開一些實施例的3D記憶裝置的位元線接觸結構。各位元線集合區域(第6A圖中的位元線集合區域630A 與第6B圖中的位元線集合區域630B )可包括複數個位元線接觸(735A 與735B )。在一些實施例中，兩相鄰的位元線之間的一間隔(D1 )大約介於10奈米至60奈米之間。在一些實施例中，兩相鄰的位元線之間的該間隔大約為39奈米。如第7B圖所示，兩相鄰的位元線接觸之間的一間隔(D2 )為D1 /cos (30-degrees)，其等於D1 / (sqrt (3)/2)。在一些實施例中，兩相鄰的位元線接觸之間的該間隔大約為1.15*D1 奈米。在一些實施例中，兩相鄰的位元線接觸之間的一間隔大約介於11奈米至69奈米之間。在一些實施例中，兩相鄰的位元線接觸之間的該間隔大約為45奈米。與第7A圖中的該記憶陣列排列相比，第7B圖中的該記憶陣列排列可增加兩相鄰的位元線接觸之間的該間隔且於位元線之間維持相同的間隔，藉此降低3D記憶裝置製程的製程困難度。
第8圖繪示了根據本公開一些實施例的形成3D記憶裝置的示例性方法800的流程圖。方法800中所示的多個操作並非完全的，亦可於所示的該等步驟之前、之後或之間進行其他步驟。在一些實施例中，方法800的多個操作可以不同順序進行。方法800的多種變化亦在本公開的範圍之內。
請參考第8圖。方法800開始於操作802，其中一交替介電堆疊形成於一基底(例如第2圖中的基底202)上。該基底可為矽基底。複數個第一介電層以及複數個第二介電層可形成於該基底上，用以形成該交替介電堆疊。在一些實施例中，各介電層可包括一層的氮化矽層與一層的氧化矽。交替介電堆疊可由一個或多個薄膜沉積製程形成，其包括但並不限於CVD、PVD、ALD或其組合。
方法800進行至操作804，其中一階梯結構形成於該交替介電堆疊中。在一些實施例中，可於該交替介電堆疊的至少一側(於該橫向方向上)上進行一修整蝕刻製程，用以形成具有多階級的該階梯結構。各階級可包括交替介電堆疊的一個或多個介電層。
方法800進行至操作806，其中形成一通道結構以形成一NAND串。各通道結構可垂直地延伸而穿過該交替介電堆疊。在一些實施例中，用以形成該通道結構(例如第2圖中的通道結構218)的製程更包括利用例如濕式蝕刻或/及乾式蝕刻來形成一通道孔垂直地延伸而穿過交替介電堆疊。在一些實施例中，用以形成通道結構218的製程更包括形成半導體通道220以及記憶膜222位於半導體通道220與交替介電堆疊中的該等介電層之間。半導體通道220可包括半導體材料，例如多晶矽。記憶膜222可為一複合介電層，例如一穿隧層、一儲存層以及一阻擋層的組合。
該穿隧層可包括介電材料，此介電材料包括但並不限於氧化矽、氮化矽、氮氧化矽或其組合。來自於該半導體通道的電子或電洞可穿過該穿隧層而隧穿至一儲存層。該儲存層可包括用以進行記憶操作之電荷儲存的材料。該儲存層材料包括但並不限於氮化矽、氮氧化矽、氧化矽與氮化矽的組合或其組合。該阻擋層可包括介電材料，此介電材料包括但並不限於氧化矽或氧化矽/氮化矽/氧化矽(ONO)的組合。該阻擋層可更包括一high-k介電層，例如一氧化鋁(Al2 O3 )層。半導體通道220以及記憶膜222可由一個或多個薄膜沉積製程所形成，例如ALD、CVD、PVD、任何其他適合的製程或其組合。在一些實施例中，可於該通道結構上形成一蝕刻停止層。
在一些實施例中，多個虛置通道結構(例如第1圖中的虛置通道結構122)與多個通道結構218同時形成。該等虛置通道結構可垂直地延伸穿過該交替層堆疊且可如同多個通道結構218中填入相同的材料。與通道結構218不同的是，多個接觸並未形成於該等虛置通道結構上來提供與該3D記憶裝置中的其他部件之間的電性連接。因此，該等虛置通道結構不能用來形成該3D記憶裝置中的記憶單元。
在一些實施例中，可形成一阻障結構。該阻障結構可垂直地延伸而穿過該交替層堆疊，使得該交替層堆疊被橫向分隔成包括複數個介電層的一交替介電堆疊區以及包括複數個導體/介電層的一交替導體/介電堆疊區。
方法800進行至操作808，其中形成一縫隙，且通過該縫隙以多個導體層取代該交替介電堆疊中的多個第一介電層(例如於該NAND串區中)。舉例來說，縫隙結構114可先以對介電材料(例如氧化矽與氮化矽)的濕式蝕刻或/及乾式蝕刻形成而穿過交替介電堆疊。在一些實施例中，所形成的該等縫隙用以進行閘極取代製程(亦被認為是“字元線取代製程”)，其以多個導體層取代該等第二介電層。於該閘極取代製程之後，於該NAND串區(例如NAND串區110)中，交替介電堆疊變成包括交替導體/介電堆疊的交替層堆疊。
方法800進行至操作810，其中形成多個縫隙結構。多個縫隙結構114可利用PVD、CVD、ALD、其他適合的製程或其組合將導體材料填入(例如沉積)至該等縫隙中而形成。多個縫隙結構114可包括導體材料，此導體材料包括氮並不限於W、Co、Cu、Al、多晶矽、矽化物或其組合。在一些實施例中，於縫隙結構114的導體材料與於交替導體/介電堆疊中環繞縫隙結構114的多個導體層206之間先形成一介電層(例如一氧化矽層)，用以達到絕緣的目的。縫隙結構114的該下末端可接觸摻雜區230。在一些實施例中，縫隙結構114用來作為一源極接觸，通過基底202的摻雜區230而與NAND串112電性連接。在一些實施例中，各縫隙結構114的該上末端與各蝕刻停止插塞226的該上末端彼此對齊(例如於多個蝕刻停止接觸226與多個縫隙結構114形成於其中的該介電層的該上表面上)。多個縫隙結構114可沿一橫向方向互相平行地延伸而將該記憶陣列區分成多個記憶指。一上選擇閘極可形成於該記憶指的中部中，以將該記憶指分離成兩個相等的部分。在一些實施例中，該上選擇閘極平行於該縫隙結構而形成一鋸齒圖案沿該第一方向延伸。
方法800進行至操作812，其中複數個接觸形成於該基底上。該接觸(包括多個NAND串接觸238、多個閘極縫隙接觸(例如縫隙結構接觸240)、穿陣列接觸126以及多個位元線接觸(例如接觸248))可通過先垂直蝕刻多個開孔(例如藉由濕式蝕刻或/及乾式蝕刻)，然後利用ALD、CVD、PVD、任何其他適合的製程或其組合來將多個導體材料填入該等開孔中而形成且穿過一介電層。用以填入該等接觸的該等導體材料可包括但並不限於W、Co、Cu、Al、多晶矽、矽化物或其組合。該等接觸可於相同的接觸形成製程中同時形成。一接觸形成製程可包括多個製程，例如微影、蝕刻、薄膜沉積以及CMP。
對特定實施例的上述說明因此將揭示本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改或/及調整以用於各種應用，而不需要過度實驗，且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據所附發明申請專利範圍及其等同物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧3D記憶裝置
110‧‧‧NAND串區
112‧‧‧NAND串
114‧‧‧縫隙結構
116‧‧‧上選擇閘極
120‧‧‧穿陣列接觸區
122‧‧‧虛置通道結構
126‧‧‧穿陣列接觸
130‧‧‧上選擇閘極階梯區
132‧‧‧上選擇閘極接觸
202‧‧‧基底
206‧‧‧導體層
208‧‧‧介電層
216‧‧‧交替導體/介電堆疊
218‧‧‧通道結構
220‧‧‧半導體通道
222‧‧‧記憶膜
224‧‧‧磊晶插塞
226‧‧‧蝕刻停止插塞
230‧‧‧摻雜區
234‧‧‧交替介電堆疊
238‧‧‧NAND串接觸
240‧‧‧縫隙結構接觸
244‧‧‧接觸層
246‧‧‧互連導體層
248‧‧‧接觸
250‧‧‧接觸
252‧‧‧位元線
312A‧‧‧NAND串
314A‧‧‧縫隙結構
410A‧‧‧氣體流動箭號
410B‧‧‧氣體流動箭號
420A‧‧‧箭號
420B‧‧‧箭號
425B‧‧‧箭號
430A‧‧‧箭號
430B‧‧‧箭號
435B‧‧‧箭號
440A‧‧‧箭號
440B‧‧‧箭號
445B‧‧‧箭號
450A‧‧‧箭號
450B‧‧‧箭號
455B‧‧‧箭號
552A‧‧‧位元線
560A‧‧‧導電接觸
560B‧‧‧導電接觸
630A‧‧‧位元線集合區域
630B‧‧‧位元線集合區域
632A‧‧‧穿陣列接觸結構
632B‧‧‧穿陣列接觸結構
636A‧‧‧階梯區
636B‧‧‧階梯區
735A‧‧‧位元線接觸
735B‧‧‧位元線接觸
800‧‧‧方法
802‧‧‧操作
804‧‧‧操作
806‧‧‧操作
808‧‧‧操作
810‧‧‧操作
812‧‧‧操作
D1‧‧‧間隔
D1‧‧‧間隔
D2‧‧‧總長度
D2‧‧‧間隔
D3‧‧‧總長度
D4‧‧‧長度
D5‧‧‧長度
HA‧‧‧六角形
HB‧‧‧六角形
LA11‧‧‧側邊
LA12‧‧‧側邊
LA21‧‧‧側邊
LA22‧‧‧側邊
LA31‧‧‧側邊
LA32‧‧‧側邊
LB11‧‧‧側邊
LB12‧‧‧側邊
LB21‧‧‧側邊
LB22‧‧‧側邊
LB31‧‧‧側邊
LB32‧‧‧側邊
當結合附圖閱讀時，從以下詳細描述中可最佳地了解本公開的各方面。要指出的是，根據業界中的通用常規，各種特徵未按比例繪製。實際上，為了清楚說明和討論，可以任意增加或減少各種特徵的尺寸。 第1圖繪示了根據本公開一些實施例的3D記憶裝置的多個不同區域的俯視圖。 第2圖繪示了根據本公開一些實施例的3D記憶裝置的剖面圖。 第3A圖繪示了具有記憶陣列排列的3D記憶裝置的NAND串區的放大俯視示意圖。 第3B圖繪示了根據本公開一些實施例的具有記憶陣列排列的3D記憶裝置的NAND串區的放大俯視示意圖。 第4A圖繪示了具有記憶陣列排列的3D記憶裝置的NAND串區中的示意性氣體路徑。 第4B圖繪示了根據本公開一些實施例的具有記憶陣列排列的3D記憶裝置的NAND串區中的示意性氣體路徑。 第5A圖繪示了3D記憶裝置的位元線接觸結構。 第5B圖繪示了根據本公開一些實施例的3D記憶裝置的位元線接觸結構。 第6A圖繪示了具有3D記憶裝置的位元線集合結構的穿陣列接觸(TAC)區。 第6B圖繪示了根據本公開一些實施例的具有3D記憶裝置的位元線集合結構的穿陣列接觸區。 第7A圖繪示了3D記憶裝置的位元線接觸結構。 第7B圖繪示了根據本公開一些實施例的3D記憶裝置的位元線接觸結構。 第8圖繪示了根據本公開一些實施例的形成3D記憶裝置的示例性方法的流程圖。

Claims (20)

  1. 一種三維(3D)記憶裝置，包括： 一基底； 複數個導體層，設置於該基底上； 複數個NAND串設置於該基底上；以及 複數個縫隙結構設置於該基底上，其中 該等NAND串係垂直該基底排列且以一具有複數個六角形的六角形晶格配列(lattice orientation)方式排列， 各該六角形包括三對的側邊，其中一第一對的側邊垂直於一第一方向且平行於一第二方向，且該第二方向垂直於該第一方向，以及 該等縫隙結構沿該第一方向延伸。
  2. 如請求項1所述之3D記憶裝置，其中該等縫隙結構包括複數個閘極線縫隙，該等閘極線縫隙平行於該六角形晶格的各該六角形的一第二對的側邊與一第三對的側邊，而形成一鋸齒圖案沿該第一方向延伸。
  3. 如請求項1所述之3D記憶裝置，其中 該等NAND串與各該導體層相交而形成複數個交點，且該等交點形成一六角形晶格；以及 該縫隙結構平行於該六角形晶格的各該六角形的一第二對的側邊與一第三對的側邊，而形成一鋸齒圖案沿該第一方向延伸。
  4. 如請求項1所述之3D記憶裝置，其中該等縫隙結構更包括複數個穿孔。
  5. 如請求項4所述之3D記憶裝置，其中該導體層包括鎢。
  6. 如請求項1所述之3D記憶裝置，更包括一上選擇閘極，其中該上選擇閘極平行於該等縫隙結構而形成一鋸齒圖案沿該第一方向延伸。
  7. 如請求項1所述之3D記憶裝置，更包括一3D記憶驅動線路位於該基底上，用以向該3D記憶裝置提供一電壓源。
  8. 如請求項1所述之3D記憶裝置，更包括複數個位元線，其中該等位元線相對於該第二方向形成30度角。
  9. 如請求項8所述之3D記憶裝置，更包括複數個位元線接觸，其中 兩相鄰的該等位元線之間的間隔為D奈米， 兩相鄰的該等位元線接觸之間的間隔大約為1.15*D奈米，以及 D奈米大約介於10奈米至60奈米之間。
  10. 一種三維(3D)記憶裝置，包括： 一交替導體/介電堆疊設置於一基底上； 複數個通道孔形成於該基底上且貫穿該交替導體/介電堆疊； 一通道結構位於各該通道孔中；以及 複數個閘極線縫隙設置於該基底上，其中 該等通道孔係垂直該基底且以一具有複數個六角形的六角形晶格配列(lattice orientation)方式排列， 各該六角形包括三對的側邊，其中一第一對的側邊垂直於一第一方向且平行於一第二方向，且該第二方向垂直於該第一方向，以及 該等閘極線縫隙沿該第一方向延伸。
  11. 如請求項10所述之3D記憶裝置，其中該交替導體/介電堆疊包括複數個導體/介電層於一垂直方向上堆疊，其中各該導體/介電層包括一介電層以及一導體層。
  12. 如請求項10所述之3D記憶裝置，其中該通道結構包括一半導體通道以及一記憶膜。
  13. 如請求項10所述之3D記憶裝置，更包括一上選擇閘極，其中該上選擇閘極平行於該閘極線縫隙而形成一鋸齒圖案沿該第一方向延伸。
  14. 一種形成三維(3D)記憶裝置的方法，包括： 於一基底上形成一交替介電堆疊； 於該交替介電堆疊中形成一階梯結構； 於該交替介電堆疊中形成複數個通道結構，各該通道結構垂直地延伸穿過該交替介電堆疊，該等通道結構以一六角形晶格方式排列，各六角形包括三對的側邊，其中一第一對的側邊垂直於一第一方向且平行於一第二方向，且該第一方向垂直於該第二方向； 形成一縫隙，且以複數個導體層取代一部分的該交替介電堆疊，用以形成包括有複數個導體/介電層的一交替導體/介電堆疊； 於該縫隙中設置一導體，用以形成一縫隙結構，其中該縫隙結構平行於該六角形晶格的各六角形的一第二對的側邊與一第三對的側邊，而形成一鋸齒圖案沿該第一方向延伸；以及 於該基底上形成複數個接觸。
  15. 如請求項14所述之方法，其中形成該通道結構包括形成一半導體通道以及形成一記憶膜。
  16. 如請求項14所述之方法，其中形成該縫隙結構包括以PVD、CVD、ALD或其組合形成一閘極線縫隙。
  17. 如請求項16所述之方法，更包括於該閘極線縫隙上形成複數個穿孔。
  18. 如請求項14所述之方法，更包括形成一上選擇閘極，其中該上選擇閘極平行於該縫隙結構而形成一鋸齒圖案沿該第一方向延伸。
  19. 如請求項14所述之方法，其中形成該等接觸包括以微影製程、蝕刻、薄膜沉積、化學機械研磨或其組合形成複數個位元線接觸。
  20. 如請求項14所述之方法，其中形成該等接觸包括以微影製程、蝕刻、薄膜沉積、化學機械研磨或其組合形成複數個穿陣列接觸。
TW107127842A 2017-08-28 2018-08-09 三維記憶裝置的記憶單元結構 TWI688080B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
CN201710749865.1 2017-08-28
CN201710749865.1A CN107658311B (zh) 2017-08-28 2017-08-28 三维存储器
??201710749865.1 2017-08-28
PCT/CN2018/099378 WO2019042103A1 (en) 2017-08-28 2018-08-08 MEMORY CELL STRUCTURE OF THREE DIMENSIONAL MEMORY DEVICE
??PCT/CN2018/099378 2018-08-08
WOPCT/CN2018/099378 2018-08-08

Publications (2)

Publication Number Publication Date
TW201913971A true TW201913971A (zh) 2019-04-01
TWI688080B TWI688080B (zh) 2020-03-11

Family

ID=61127896

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107127842A TWI688080B (zh) 2017-08-28 2018-08-09 三維記憶裝置的記憶單元結構

Country Status (4)

Country Link
US (4) US10644015B2 (zh)
CN (3) CN107658311B (zh)
TW (1) TWI688080B (zh)
WO (1) WO2019042103A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
TWI770897B (zh) * 2020-07-30 2022-07-11 台灣積體電路製造股份有限公司 記憶體陣列及其製造方法以及半導體裝置
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
TWI796836B (zh) * 2021-03-12 2023-03-21 日商鎧俠股份有限公司 半導體記憶裝置
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
JP7304413B2 (ja) 2018-10-18 2023-07-06 長江存儲科技有限責任公司 ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法
CN111858388B (zh) * 2019-04-24 2024-06-18 北京京东尚科信息技术有限公司 数据存储、内存访问控制的方法、系统、设备和存储介质
KR102668616B1 (ko) 2019-06-17 2024-05-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 게이트 라인 슬릿이 없는 3차원 메모리 디바이스 및 그 형성 방법
CN110914990A (zh) 2019-06-17 2020-03-24 长江存储科技有限责任公司 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法
CN110112134B (zh) 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
US11037944B2 (en) 2019-07-10 2021-06-15 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
KR102633484B1 (ko) * 2019-07-10 2024-02-05 삼성전자주식회사 더미 패턴들을 갖는 반도체 소자들
US10985179B2 (en) 2019-08-05 2021-04-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
KR20210032592A (ko) 2019-09-16 2021-03-25 삼성전자주식회사 3차원 반도체 메모리 소자
CN110808253B (zh) * 2019-10-12 2022-10-11 长江存储科技有限责任公司 三维存储器结构及其制备方法
KR20210056778A (ko) 2019-11-11 2021-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11158673B2 (en) * 2019-12-18 2021-10-26 Micron Technology, Inc. Vertical 3D memory device and method for manufacturing the same
KR20210083545A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
KR20210091475A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
CN111244099A (zh) * 2020-01-20 2020-06-05 长江存储科技有限责任公司 3d存储器件的制造方法
JP7451567B2 (ja) 2020-01-28 2024-03-18 長江存儲科技有限責任公司 三次元メモリデバイス、および三次元メモリデバイスを形成するための方法
KR20220002575A (ko) 2020-01-28 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스들 및 그 형성 방법
CN111341786B (zh) * 2020-03-11 2023-07-28 长江存储科技有限责任公司 三维存储器及其制造方法
WO2021237403A1 (en) 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
CN111968988B (zh) * 2020-08-28 2023-11-03 长江存储科技有限责任公司 三维存储器及其制造方法
US11910601B2 (en) * 2021-01-05 2024-02-20 Micron Technology, Inc. Microelectronic devices with source region vertically between tiered decks, and related methods and systems
CN112928117B (zh) * 2021-03-15 2022-06-10 长江存储科技有限责任公司 三维存储器件及其制造方法
US11910596B2 (en) * 2021-04-06 2024-02-20 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US20230126600A1 (en) * 2021-10-26 2023-04-27 Sandisk Technologies Llc Three-dimensional memory device with orthogonal memory opening and support opening arrays and method of making thereof
KR20230168444A (ko) * 2022-06-07 2023-12-14 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7746680B2 (en) * 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
KR101855437B1 (ko) * 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9755085B2 (en) * 2011-07-08 2017-09-05 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
CN104347634B (zh) * 2013-07-30 2017-05-24 中芯国际集成电路制造(上海)有限公司 一种闪存存储单元阵列
CN104795103B (zh) * 2014-01-22 2018-05-11 旺宏电子股份有限公司 三维半导体元件
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
US9159736B2 (en) * 2014-02-07 2015-10-13 Micron Technology, Inc. Data line arrangement and pillar arrangement in apparatuses
CN104022120B (zh) * 2014-06-23 2018-03-30 中国科学院微电子研究所 三维半导体器件及其制造方法
KR20160008404A (ko) * 2014-07-14 2016-01-22 에스케이하이닉스 주식회사 반도체 장치
CN105336724B (zh) * 2014-07-18 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体器件
CN104157654B (zh) 2014-08-15 2017-06-06 中国科学院微电子研究所 三维存储器及其制造方法
KR102188501B1 (ko) * 2014-09-02 2020-12-09 삼성전자주식회사 반도체 장치
US9230984B1 (en) * 2014-09-30 2016-01-05 Sandisk Technologies Inc Three dimensional memory device having comb-shaped source electrode and methods of making thereof
CN106033791B (zh) * 2014-12-24 2018-07-10 旺宏电子股份有限公司 一种存储器元件
US9812461B2 (en) * 2015-03-17 2017-11-07 Sandisk Technologies Llc Honeycomb cell structure three-dimensional non-volatile memory device
US9508731B2 (en) * 2015-03-24 2016-11-29 Intel Corporation Pillar arrangement in NAND memory
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
TWI574387B (zh) * 2015-10-06 2017-03-11 旺宏電子股份有限公司 記憶體元件
CN106601743B (zh) * 2015-10-14 2019-05-07 旺宏电子股份有限公司 存储器元件
CN105261617B (zh) * 2015-10-28 2018-03-30 中国科学院微电子研究所 三维半导体器件及其制造方法
US9899399B2 (en) * 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
US10038006B2 (en) * 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
WO2017125834A1 (en) * 2016-01-18 2017-07-27 Semiconductor Energy Laboratory Co., Ltd. Input/output device and data processor
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
CN107068687B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US12002534B2 (en) 2020-06-19 2024-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11903216B2 (en) 2020-07-16 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11985830B2 (en) 2020-07-16 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
TWI770897B (zh) * 2020-07-30 2022-07-11 台灣積體電路製造股份有限公司 記憶體陣列及其製造方法以及半導體裝置
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11776602B2 (en) 2020-07-30 2023-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
TWI796836B (zh) * 2021-03-12 2023-03-21 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
US11133325B2 (en) 2021-09-28
CN110168731A (zh) 2019-08-23
US10847528B2 (en) 2020-11-24
TWI688080B (zh) 2020-03-11
CN107658311B (zh) 2018-12-14
CN110168731B (zh) 2020-08-25
CN107658311A (zh) 2018-02-02
US20200243553A1 (en) 2020-07-30
US10644015B2 (en) 2020-05-05
CN112038351A (zh) 2020-12-04
WO2019042103A1 (en) 2019-03-07
US20210399001A1 (en) 2021-12-23
US20210005625A1 (en) 2021-01-07
US20190096901A1 (en) 2019-03-28

Similar Documents

Publication Publication Date Title
TWI688080B (zh) 三維記憶裝置的記憶單元結構
CN110121775B (zh) 三维存储器设备的互连结构
US10910397B2 (en) Through array contact structure of three- dimensional memory device
TWI670836B (zh) 用於形成三維記憶體裝置的方法
TWI683423B (zh) 具有貫穿陣列接觸的三維記憶體元件及其形成方法
TWI667774B (zh) 具有貫穿階梯接觸的立體儲存裝置及其形成方法
TWI693704B (zh) 三維記憶體元件的混和鍵合接觸結構
TWI673856B (zh) 三維記憶體元件與其形成方法
TWI732127B (zh) 用於形成三維記憶體設備的通道插塞的方法
KR102635202B1 (ko) 3d nand의 페이지 또는 블록 크기 및 성능을 개선하기 위한 채널 홀 및 비트 라인 아키텍처 및 방법
TWI745890B (zh) 三維記憶體元件的互連結構
US10797075B2 (en) Staircase and contact structures for three-dimensional memory
TWI732611B (zh) 半導體元件及其製作方法