CN110168731B - 三维存储器件的存储单元结构 - Google Patents

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Abstract

多个实施例公开了一种3D存储器件，包括基底；多个导体层，设置于该基底上；多个NAND串，设置于该基底上；以及多个缝隙结构，设置于该基底上。多个NAND串可垂直于该基底排列且以具有多个六角形的六角形晶格取向的方式排列。每个六角形包括三对的侧边，且第一对的侧边垂直于第一方向且平行于第二方向。该第二方向垂直于该第一方向。多个缝隙结构可沿该第一方向延伸。

Description

三维存储器件的存储单元结构
技术领域
本公开涉及半导体技术领域，尤指一种形成三维(3D)存储器件的方法。
背景技术
快闪存储器件已经过快速开发。快闪存储器件可在无电力的状况下储存数据相当长的时间，且具有例如高度整合、快速存取、抹除简单以及重写等优点。
通过改进处理技术、电路设计、程序设计算法和制造处理，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面处理和制造技术变得具有挑战性且成本高。结果，平面存储单元的储存密度接近上限。
由于整合程度上的优势以及储存要求的增加，开发了3D NAND存储器件来更进一步改善位密度以及减少快闪存储器件的成本。3D存储器件的构造可克服平面式存储单元中的密度限制。
由于半导体技术的优势，3D存储器件例如3D NAND存储器件持续扩展更多的氧化物/氮化物(oxide/nitride，ON)层以改善晶圆的区域利用度。在一些现有的3D NAND存储器件中，存储指包括以错列方式排列的多列沟道孔。要在提供均匀的沟道孔沉积以及减少蚀刻负载效应的状况下增加存储密度是很困难的。
发明内容
本文公开了3D存储器件的构造以及其制作方法的多个实施例。所公开的结构以及方法提供多个优势，其包括但并不限于对于该3D存储器件形成在其上的芯片达到增加存储密度、简化制作过程、改善蚀刻均匀性以及改善空间利用等优势。
公开一种3D存储器件，包括基底；多个导体层，设置于该基底上；多个NAND串，设置于该基底上；以及多个缝隙结构，设置于该基底上。在一些实施例中，所述NAND串垂直于该基底排列且以具有多个六角形的六角形晶格取向(lattice orientation)方式排列。每个六角形包括三对的侧边，其中第一对的侧边垂直于第一方向且平行于第二方向。该第二方向垂直于该第一方向。在一些实施例中，这些缝隙结构沿该第一方向延伸。
在一些实施例中，这些缝隙结构包括多个栅缝隙。在一些实施例中，所述栅缝隙平行于该六角形晶格的各六角形的第二对的侧边与第三对的侧边，而形成锯齿图案沿该第一方向延伸。
在一些实施例中，所述NAND串与每个导体层相交而形成多个交点，且所述交点形成六角形晶格。在一些实施例中，该缝隙结构平行于该六角形晶格的每个六角形的该第二对的侧边与该第三对的侧边，而形成锯齿图案沿该第一方向延伸。
在一些实施例中，这些缝隙结构还包括多个穿孔。
在一些实施例中，该导体层包括钨。
在一些实施例中，该3D存储器件还包括顶部选择栅极。在一些实施例中，该顶部选择栅极平行于所述缝隙结构而形成锯齿图案沿该第一方向延伸。
在一些实施例中，该3D存储器件还包括位于该基底上的3D存储驱动电路，用以向该3D存储器件提供电压源。
在一些实施例中，该3D存储器件还包括多个位线。在一些实施例中，所述位线相对于该第二方向形成30度角。
在一些实施例中，该3D存储器件还包括多个位线接触。在一些实施例中，两相邻的位线之间的间隔为D纳米，两相邻的位线接触之间的间隔大约为1.15*D纳米，且D纳米大约介于10纳米至60纳米之间。
本公开的另一方向提供一种3D存储器件，包括：交替导体/绝缘体堆叠层，设置于基底上；多个沟道孔，形成于该基底上且贯穿该交替导体/绝缘体堆叠层；沟道结构，位于各沟道孔中；以及多个栅缝隙，设置于该基底上。在一些实施例中，所述沟道孔垂直于该基底且以具有多个六角形的六角形晶格取向的方式排列，各六角形包括三对的侧边，其中第一对的侧边垂直于第一方向且平行于第二方向。该第二方向垂直于该第一方向。在一些实施例中，这些栅缝隙沿该第一方向延伸。
在一些实施例中，该交替导体/绝缘体堆叠层包括多个导体/绝缘体层在垂直方向上堆叠，且各导体/绝缘体层包括绝缘体层以及导体层。
在一些实施例中，该沟道结构包括半导体沟道以及存储膜。
在一些实施例中，该3D存储器件还包括顶部选择栅极。在一些实施例中，该顶部选择栅极平行于该栅缝隙而形成锯齿图案沿该第一方向延伸。
本公开的另一方向提供一种形成3D存储器件的方法，包括：1)在基底上形成交替绝缘体堆叠层；2)在该交替绝缘体堆叠层中形成阶梯结构；3)在该交替绝缘体堆叠层中形成多个沟道结构，每个沟道结构垂直地延伸穿过该交替绝缘体堆叠层，所述沟道结构以六角形晶格方式排列，各六角形包括三对的侧边，其中第一对的侧边垂直于第一方向且平行于第二方向，且该第一方向垂直于该第二方向；4)形成缝隙，且以多个导体层取代该交替绝缘体堆叠层的一部分，用以形成包括有多个导体/绝缘体层的交替导体/绝缘体堆叠层；5)在该缝隙中设置导体，用以形成缝隙结构，其中该缝隙结构平行于该六角形晶格的各六角形的第二对的侧边与第三对的侧边，而形成锯齿图案沿该第一方向延伸；以及6)在该基底上形成多个接触。
在一些实施例中，形成该沟道结构包括形成半导体沟道以及形成存储膜。
在一些实施例中，形成该缝隙结构包括以PVD、CVD、ALD或其组合形成栅缝隙。
在一些实施例中，该方法还包括在该栅缝隙上形成多个穿孔。
在一些实施例中，该方法还包括形成顶部选择栅极。在一些实施例中，该顶部选择栅极平行于该缝隙结构而形成锯齿图案沿该第一方向延伸。
在一些实施例中，形成所述接触包括以光刻处理、蚀刻、薄膜沉积、化学机械研磨或其组合形成多个位线接触。
在一些实施例中，形成所述接触包括以光刻处理、蚀刻、薄膜沉积、化学机械研磨或其组合形成多个贯穿阵列触点。
附图说明
当结合附图阅读时，从以下详细描述中可最佳地了解本公开的各方面。要指出的是，根据本领域中的通用常规，各种特征未按比例绘制。实际上，为了清楚说明和讨论，可以任意增加或减少各种特征的尺寸。
图1绘示了根据本公开一些实施例的3D存储器件的多个不同区域的俯视图。
图2绘示了根据本公开一些实施例的3D存储器件的剖面图。
图3A绘示了具有存储阵列排列的3D存储器件的NAND串区的放大俯视示意图。
图3B绘示了根据本公开一些实施例的具有存储阵列排列的3D存储器件的NAND串区的放大俯视示意图。
图4A绘示了具有存储阵列排列的3D存储器件的NAND串区中的示意性气体路径。
图4B绘示了根据本公开一些实施例的具有存储阵列排列的3D存储器件的NAND串区中的示意性气体路径。
图5A绘示了3D存储器件的位线接触结构。
图5B绘示了根据本公开一些实施例的3D存储器件的位线接触结构。
图6A绘示了具有3D存储器件的位线集合结构的贯穿阵列触点(TAC)区。
图6B绘示了根据本公开一些实施例的具有3D存储器件的位线集合结构的贯穿阵列触点区。
图7A绘示了3D存储器件的位线接触结构。
图7B绘示了根据本公开一些实施例的3D存储器件的位线接触结构。
图8绘示了根据本公开一些实施例的形成3D存储器件的示例性方法的流程图。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“该”的术语可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被对应解释。
如本文中使用的，术语“基底”是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，基底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直或/及沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，或/及可以在其上、其上方或/及其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成接触、互联机或/及通孔触点)和一个或多个绝缘体层。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计时间期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于或/及低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体装置相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”指的是在横向取向的基底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND串)使得存储器串相对于基底在垂直方向上延伸的半导体装置。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于基底的横向表面。
依据本公开的多种实施例提供形成具有特定的存储阵列(也在本文中称为“NAND串”)排列的3D存储器件的方法。藉由于六角形晶格(例如蜂巢图案)中排列NAND串，且该六角形晶格的各六角形具有第一对的侧边垂直于多个缝隙结构(例如栅缝隙)且平行于蚀刻/沉积的气体流动路径，该形成的NAND串阵列可增加存储密度、提供顺畅的气体流通路径以改善蚀刻均匀性、增加给位线连接的空间以及简化制作过程。
图1绘示了根据本公开一些实施例的3D存储器件的多个不同区域的俯视图。图1描绘了3D存储器件100，其包括多个NAND串区110、贯穿阵列触点(through array contact，TAC)区120以及顶部选择栅极(top select gate，TSG)阶梯区130。NAND串区110可包括多个NAND串112的阵列，各NAND串112包括多个堆叠的存储单元。TAC区120可设置于两个NAND串区110之间且包括多个贯穿阵列触点(TAC)126。TSG阶梯区130可在该俯视图中设置于多个NAND串区110的所述侧且与TAC区120相邻。所述TSG阶梯区130可包括多个顶部选择栅极(TSG)接触132的阵列形成于阶梯结构(例如两阶级的)上以与NAND串区110中的多个NAND串112的多个顶部选择栅极116电性连接。在一些实施例中，多个虚置沟道结构122形成于TAC区120之外，以对所述存储阵列结构提供机械支持。应当理解的是，多个虚置沟道结构122可形成于TAC区120以外的任何区中，例如沿多个NAND串区与多个TSG阶梯区130相邻的边缘。如图1所示，3D存储器件100可还包括多个缝隙结构114，各缝隙结构沿字线方向(x轴，在此亦可被称为“第一方向”)延伸。至少一些缝隙结构114可用来作为多个NAND串区110中的多个NAND串112的阵列的共通源极接触。缝隙结构114(例如栅缝隙)亦可将该3D存储器件区分为多个存储区块或/及多个存储指(memory finger)。顶部选择栅极116可形成于该存储指的中部中，以将该存储指分离成两个相等的部分。在一些实施例中，3D存储结构100亦可包括位于该基底上的外围器件(未绘示)。该外围器件可包括多个任何适合的数字、模拟或/及混合信号外围电路，用以帮助3D存储器件100的操作。举例来说，该外围器件可包括一个或多个页缓冲、译码器(例如列译码器与行译码器)、驱动器、电荷泵、参考电流或电压或所述电路的多个主动或被动组件(例如晶体管、二极管、电阻器或电容器)。在一些实施例中，该外围器件可包括驱动电路，用以对该3D存储器件提供电压源。在一些实施例中，利用CMOS技术形成该外围器件，且外围器件结构可被称为“CMOS结构”或“CMOS芯片”。
图2绘示了根据本公开一些实施例的3D存储器件100(如图1中所示)的剖面图。3D存储器件100可包括基底202。在一些实施例中，基底202可包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料。在一些实施例中，基底202为薄化基底(例如半导体层)，且其可通过研磨、湿式/干式蚀刻、化学机械研磨(CMP)或其组合来薄化。
在一些实施例中，3D存储器件100为NAND快闪存储器件，其中的多个存储单元具有在基底202之上垂直地延伸的多个NAND串112的阵列的形态。3D存储器件100可包括多个NAND串112延伸穿过多个导体层206与多个绝缘体层208。在一些实施例中，多个NAND串112与各导体层206相交而形成多个交点，且所述交点于水平面(x-y平面)中形成六角形晶格。该多个导体层与多个绝缘体层在此也可被称为“交替导体/绝缘体堆叠层”216。交替导体/绝缘体堆叠层中的这些导体/绝缘体层的数量(例如32、64或96)可规定3D存储器件100中的存储单元的数量。交替导体/绝缘体堆叠层216中的多个导体层206与多个绝缘体层208于该垂直方向上交替。多个导体层206可分别具有相同的厚度或具有不同的厚度。相似地，多个绝缘体层208中的每一层可分别具有相同的厚度或具有不同的厚度。多个导体层206可包括导电材料，其包括但并不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、经掺杂的硅、硅化物或其组合。多个绝缘体层208可包括介电材料，其包括但并不限于氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，多个导体层206包括多个金属层，例如钨，且多个绝缘体层208包括氧化硅。
如图2所示，每个NAND串112可包括沟道结构218延伸穿过交替导体/绝缘体堆叠层216。沟道结构218可包括被半导体材料(例如当作半导体沟道220)以及介电材料(例如当作存储膜222)填满的沟道孔。在一些实施例中，半导体沟道220包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜222为包括有隧穿层、储存层(亦可被认知为“电荷捕捉/储存层”)以及阻挡层的复合层。各NAND串112可具有圆柱形(例如梁柱形)。依据本公开的一些实施例，半导体沟道220、该隧穿层、该储存层以及该阻挡层可沿自该梁柱的中心向外表面的方向上依此顺序排列。该隧穿层可包括氧化硅、氮化硅或其组合。该储存层可包括氮化硅、氮氧化硅、硅或其组合。该阻挡层可包括氧化硅、氮化硅、高介电常数(high-k)介电材料或其组合。
在一些实施例中，NAND串112包括磊晶插塞224以及蚀刻停止插塞226于该垂直方向上位于相对末端。磊晶插塞224以及蚀刻停止插塞226可分别接触沟道结构218的相对末端。磊晶插塞224可包括半导体材料，例如硅，且其可自基底202磊晶成长。磊晶插塞224可做为NAND串112的源极选择栅极控制的该沟道。蚀刻停止插塞226可位于NAND串112的上末端且接触沟道结构218(例如在沟道结构218的上末端上)。如本文中所使用，当基底202位于3D存储器件100的最下方平面中，一零件(例如NAND串112)的该“上末端”为于该Z-方向上远离基底202的该末端，且一零件(例如NAND串112)的该“下末端”为于该Z-方向上靠近基底202的该末端。蚀刻停止插塞226可包括半导体材料(例如多晶硅)或导体材料(例如金属)。在一些实施例中，蚀刻停止插塞226包括被Ti/TiN(当作阻障层)以及W(当作导体)填满的开孔。藉由于3D存储器件100的制作中覆盖沟道结构218的该上末端，蚀刻停止插塞226可用来作为蚀刻停止层来防止填入沟道结构218中的介电材料(例如氧化硅与氮化硅)被蚀刻。在一些实施例中，蚀刻停止插塞226用来作为NAND串的该汲极。
在一些实施例中，3D存储器件100还包括多个缝隙结构114。各缝隙结构114可垂直地延伸而穿过交替导体/绝缘体堆叠层216。缝隙结构114亦可水平地延伸，用以将交替导体/绝缘体堆叠层216分隔成多个区块。缝隙结构114可包括被导电材料填入的缝隙，且此导电材料包括但并不限于W、Co、Cu、Al、硅化物或其组合。缝隙结构114可还包括任何适合介电材料的绝缘体层位于该被填入的导体材料与交替导体/绝缘体堆叠层216之间，用以使该被填入的导体材料与交替导体/绝缘体堆叠层216中的环绕的多个导体层206电性绝缘。因此，多个缝隙结构114可将3D存储器件100分隔成多个存储区块或/及多个存储指(例如在图1之俯视图中所示)。在一些实施例中，缝隙结构114用来作为位于同一存储区块或同一存储指中共享同一阵列共通源极的多个NAND串112的源极接触。缝隙结构114可因此被称为多个NAND串112的“共通源极接触”。在一些实施例中，基底202包括掺杂区230(包括于一预设掺杂程度的p型或n型掺杂物)，且缝隙结构114的该下末端接触基底202的掺杂区230。缝隙结构114可因此通过掺杂区230而与多个NAND串112电性连接。
如图1与图2所示，3D存储器件100可包括多个贯穿阵列触点(TAC)126，且各贯穿阵列触点126垂直地延伸而穿过交替绝缘体堆叠层234。各贯穿阵列触点126可延伸穿过交替绝缘体堆叠层234的整个厚度(例如于该垂直方向上的全部绝缘体层)。在一些实施例中，贯穿阵列触点126更延伸穿过至少一部分的基底202。多个贯穿阵列触点126可用缩短的互连路径传送来自于3D存储器件100的电子信号或/及将电子信号传送至3D存储器件100，例如像电力总线的一部分。在一些实施例中，多个贯穿阵列触点126可提供3D存储器件100与该外围器件(例如位于CMOS芯片上的，未绘示)之间的电性连接或/及提供多个BEOL互连(未绘示)以及该外围器件之间的电性连接。多个贯穿阵列触点126亦可对交替导体/绝缘体堆叠层216提供机械支持。各贯穿阵列触点126可包括一垂直开孔穿过交替绝缘体堆叠层234。该垂直开孔可被导体材料填入，此导体材料包括但并不限于W、Co、Cu、Al、经掺杂的硅、硅化物或其组合。
在一些实施例中，3D存储器件100包括多个局部接触与本文所公开的该多种存储阵列结构接触，例如多个NAND串112、多个缝隙结构114以及阶梯区(例如图1中的阶梯区130)中的多个导电层206(字线)。所述接触于本文中被称为“多个局部接触”且直接接触所述存储阵列结构。如图2所示，多个局部接触可包括多个NAND串接触238以及多个缝隙结构接触240。如本文中使用的，术语“接触”可广义地包括任何适合种类的互连，包括多个垂直互连沟道(例如通孔触点)以及多个水平线(例如互联机)。在一些实施例中，各局部接触的末端(例如该上末端)彼此对齐，例如在所述局部接触所形成的绝缘体层的上表面上。各局部接触的另一末端(例如该下末端)可接触各自的该存储阵列结构。举例来说，NAND串接触238的该下末端可接触NAND串112的各蚀刻停止插塞226，且缝隙结构接触240的该下末端可接触缝隙结构114的该上末端。各局部接触可包括开孔(例如通孔或沟槽)被导电材料填入，该导电材料包括但并不限于W、Co、Cu、Al、硅化物或其组合。
如图2所示，除了所述局部接触以外，3D存储器件100可还包括接触层244以及互连导体层246当作所述互连结构的一部分。接触层244可包括绝缘体层以及多个接触(例如通孔触点)位于该绝缘体层中。互连导体层246可形成于接触层244上且可包括绝缘体层以及多个接触250(例如多个互联机)位于该绝缘体层中。各接触250可包括开孔(例如沟槽)被导电材料填入，该导电材料包括但并不限于W、Co、Cu、Al、硅化物或其组合。全部的接触250可于单一接触形成过程中同时形成。在一些实施例中，互连导体层246中的多个接触250包括多个位线252，且多个位线252通过对应的接触248以及NAND串接触238分别电性连接至多个NAND串112，用以各自地寻址对应的NAND串112。多个接触250可还包括多个源极线电性连接至多个缝隙结构114(多个源极接触)、多个互联机电性连接至多个贯穿阵列触点126以及多个互联机电性连接至该阶梯区(例如图1中的多个阶梯区130)中的多个字线。
图3A、图4A、图5A、图6A以及图7A绘示了具有存储阵列排列的3D存储器件的各区域。图3B、图4B、图5B、图6B以及图7B绘示了根据本公开一些实施例(例如第1途中的存储阵列排列)的具有另一存储阵列排列的3D存储器件的各区域。图3A绘示了具有存储阵列(NAND串)排列的3D存储器件的NAND串区的放大俯视示意图。多个NAND串312A以六角形晶格排列。各NAND串可设置于六角形晶格的多个六角形的多个顶点以及中心。如本文中使用的，六角形晶格为二维晶格结构，且其中多个相同形状的六角形沿三个不同方向重复排列。该六角形晶格中的各六角形(例如六角形HA)具有相同的六角形形状，其可为正六角形而其全部的侧边具有相同长度。各六角形的相连侧边之间的角度可为60度。各六角形具有三对的侧边，例如第一对的侧边LA11与侧边LA12、第二对的侧边LA21与侧边LA22以及第三对的侧边LA31与侧边LA32。如本文中使用的，“一对的侧边”是指该六角形中互相平行的两个侧边。对于图3A中的该存储阵列排列，该六角形晶格的各六角形具有第一对的侧边(例如LA11与LA12)平行于第一方向(x轴)且垂直于第二方向(y轴)。
图3B绘示了根据本公开一些实施例的具有存储阵列排列的3D存储器件的NAND串区110的放大俯视示意图。多个NAND串112可以六角形晶格排列。各NAND串可设置于六角形晶格的多个六角形的多个顶点以及中心。该六角形晶格中的各六角形(例如六角形HB)具有相同的六角形形状，其可为正六角形而其全部的侧边具有相同长度。各六角形的相连侧边之间的角度可为60度。各六角形具有三对的侧边，例如第一对的侧边LB11与侧边LB12、第二对的侧边LB21与侧边LB22以及第三对的侧边LB31与侧边LB32。该六角形晶格的各六角形具有第一对的侧边(例如LB11与LB12)垂直于第一方向(x轴)且平行于第二方向(y轴)。NAND串区110可包括多个缝隙结构114。各缝隙结构114可以锯齿图案沿该第一方向(x轴)延伸，而将NAND串区分隔成多个存储区块或/及多个存储指。缝隙结构114平行于该六角形晶格的各六角形的该第二对的侧边与该第三对的侧边(例如该第二对的侧边LB21与侧边LB22以及该第三对的侧边LB31与侧边LB32)，而形成锯齿图案沿该第一方向(x轴)延伸。在一些实施例中，多个NAND串112与各导体层206相交而形成多个交点，且所述交点于该水平面(x-y平面)中形成六角形晶格。缝隙结构114平行于该六角形晶格的各六角形的该第二对的侧边与该第三对的侧边(例如该第二对的侧边LB21与侧边LB22以及该第三对的侧边LB31与侧边LB32)，而形成锯齿图案沿该第一方向(x轴)延伸。
与图3A中的存储阵列排列相比，图3B中的存储阵列排列可增加存储器件的存储密度至少约6％。为了说明存储密度的增加，可用包括72个NAND串的NAND串区来举例说明。一般来说，在该六角形晶格中任两相邻的NAND串的中心之间的间隔(D1)是相同的，在一些实施例中，间隔D1可约为156纳米(nm)。如图3A所示，于该第一方向(x轴)上的总长度D2＝156×9＝1404nm，且于该第二方向(y轴)上的总长度D3＝1528nm，因此如图3A中的存储阵列排列的该72个NAND串所占的面积A1＝1404×1528＝2145312。如图3B所示，在该第一方向(x轴)上的该长度D4＝6×sqrt(3)×156＝1621.2，且于该第二方向(y轴)上的该长度D5＝156×8＝1248。如图3B中的存储阵列排列的该72个NAND串所占的面积A2＝1621.2×1248＝2023257.6。(A1-A2)÷A2＝(2145312-2023245.6)÷2011145.6＝6％。因此可计算出通过将图3A中的六角形晶格存储阵列排列于该x-y平面顺时钟旋转30度可使得该存储密度增加6％。
图4A绘示了具有存储阵列排列的3D存储器件的NAND串区中的示意性气体路径。图4B绘示了根据一些实施例的具有存储阵列排列的3D存储器件的NAND串区中的示意性气体路径。在3D存储器件的制作过程中，该沟道孔需要被蚀刻。在该蚀刻处理中，可在该NAND串上沉积金属层。在一些实施例中，缝隙结构314A与缝隙结构114可为栅缝隙。在一些实施例中，该栅缝隙可还包括多个穿孔用以在制作过程中将该金属层沉积于所述NAND串上。在一些实施例中，该金属层可包括钨。与图4A中的该存储阵列排列相比，图4B中的该存储阵列排列可提供顺畅的流通以均匀地蚀刻与沉积。如图4A所示，在该气体(被气体流动箭号410A所标示)穿过该第一列的NAND串之间的该间隙之后，该气体路径被该第二列的NAND串阻挡，且气体流动被转向成为两个不同的方向(例如箭号420A所标示)。相似地，在穿过该第二列的NAND串之间的该间隙之后，该气体路径再次被该第三列的NAND串阻挡，且气体流动被再次转向成为两个不同的方向(例如箭号430A所标示)。一系列的多个箭号(例如箭号420A、箭号430A、箭号440A以及箭号450A)指出由于该存储阵列排列所造成对于气体流动的阻碍与多个转向的气体路径。该被阻挡的气体路经可造成不均匀的蚀刻与沉积。如图4B所示，将NAND串排列于该第二方向(y轴)上的一直线中，该气体可沿该第二方向(y轴)上于一笔直方向(如气体流动箭号410B所标示)顺畅地穿过且朝向该第二方向扩散(如箭号420B、箭号425B、箭号430B、箭号435B、箭号440B、箭号445B、箭号450B以及箭号455B所指)而无任何阻碍，因此达成均匀沉积该金属层。
图5A绘示了3D存储器件的位线接触结构。图5B绘示了根据本公开一些实施例的3D存储器件的位线接触结构。如图5A与图5B所示，该3D存储器件可包括多个位线(例如位线552A或位线252)连接至多个NAND串(多个NAND串312A与NAND串112)而于一上互连层中形成多个导电接触(560A与560B)。所述位线可用以个别寻址对应的NAND串。在一些实施例中，该位线垂直于所述栅极选择线。在一些实施例中，顶部选择栅极116平行于缝隙结构114(例如多个栅极选择线)而形成锯齿图案沿该第一方向延伸，如图5B所示。位线252可相对于该第二方向(y轴)形成30度角。与图5A中的存储阵列排列相比，由于每个位线与该NAND串之间的导电接触的数量增加，图5B中的存储阵列排列可提升位线接触的效率。
图6A绘示了具有3D存储器件的位线集合结构的贯穿阵列触点(TAC)区。图6B绘示了根据本公开一些实施例的具有3D存储器件的位线集合结构的TAC区。该TAC区可包括位于多个阶梯区(例如阶梯区636A与阶梯区636B)之间的多个贯穿阵列触点(TAC)结构(例如贯穿阵列触点结构632A与贯穿阵列触点结构632B)。电力供应以及周围信号均可通过所述TAC结构提供至该3D存储器件。所述TAC结构可连接所述位线(例如位线552A与位线252)。在一些实施例中，位线集合区可包括位线集合区域(例如位线集合区域630A与位线集合区域630B)。该位线集合区域可用以对所述位线(例如位线552A与位线252)进行布线与寻址。与图6A中的存储阵列排列相比，图6B中的存储阵列排列可藉由在维持相同数量的所述位线下缩小位线集合区域630B而增加该TAC结构的3D存储器件布局效率。
图7A绘示了3D存储器件的位线接触结构。图7B绘示了根据本公开一些实施例的3D存储器件的位线接触结构。各位线集合区域(图6A中的位线集合区域630A与图6B中的位线集合区域630B)可包括多个位线接触(735A与735B)。在一些实施例中，两相邻的位线之间的一间隔(D1)大约介于10纳米至60纳米之间。在一些实施例中，两相邻的位线之间的该间隔大约为39纳米。如图7B所示，两相邻的位线接触之间的间隔(D2)为D1/cos(30-degrees)，其等于D1/(sqrt(3)/2)。在一些实施例中，两相邻的位线接触之间的该间隔大约为1.15*D1纳米。在一些实施例中，两相邻的位线接触之间的一间隔大约介于11纳米至69纳米之间。在一些实施例中，两相邻的位线接触之间的该间隔大约为45纳米。与图7A中的该存储阵列排列相比，图7B中的该存储阵列排列可增加两相邻的位线接触之间的该间隔且于位线之间维持相同的间隔，藉此降低3D存储器件制作过程的制作困难度。
图8绘示了根据本公开一些实施例的形成3D存储器件的示例性方法800的流程图。方法800中所示的多个操作并非完全的，亦可于所示的所述步骤之前、之后或之间进行其他步骤。在一些实施例中，方法800的多个操作可以不同顺序进行。方法800的多种变化亦在本公开的范围之内。
请参考图8。方法800开始于操作802，其中交替绝缘体堆叠层形成于基底(例如图2中的基底202)上。该基底可为硅基底。多个第一绝缘体层以及多个第二绝缘体层可形成于该基底上，用以形成该交替绝缘体堆叠层。在一些实施例中，各绝缘体层可包括一层的氮化硅层与一层的氧化硅。交替绝缘体堆叠层可由一个或多个薄膜沉积处理形成，其包括但并不限于CVD、PVD、ALD或其组合。
方法800进行至操作804，其中阶梯结构形成于该交替绝缘体堆叠层中。在一些实施例中，可于该交替绝缘体堆叠层的至少一侧(于该横向方向上)上进行修整蚀刻处理，用以形成具有多阶级的该阶梯结构。各阶级可包括交替绝缘体堆叠层的一个或多个绝缘体层。
方法800进行至操作806，其中形成沟道结构以形成NAND串。各沟道结构可垂直地延伸而穿过该交替绝缘体堆叠层。在一些实施例中，用以形成该沟道结构(例如图2中的沟道结构218)的制作过程还包括利用例如湿式蚀刻或/及干式蚀刻来形成沟道孔垂直地延伸而穿过交替绝缘体堆叠层。在一些实施例中，用以形成沟道结构218的过程还包括形成半导体沟道220以及存储膜222位于半导体沟道220与交替绝缘体堆叠层中的所述绝缘体层之间。半导体沟道220可包括半导体材料，例如多晶硅。存储膜222可为复合绝缘体层，例如隧穿层、储存层以及阻挡层的组合。
该隧穿层可包括介电材料，此介电材料包括但并不限于氧化硅、氮化硅、氮氧化硅或其组合。来自于该半导体沟道的电子或电子空穴可穿过该隧穿层而隧穿至储存层。该储存层可包括用以进行存储操作之电荷储存的材料。该储存层材料包括但并不限于氮化硅、氮氧化硅、氧化硅与氮化硅的组合或其组合。该阻挡层可包括介电材料，此介电材料包括但并不限于氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合。该阻挡层可还包括high-k绝缘体层，例如氧化铝(Al2O3)层。半导体沟道220以及存储膜222可由一个或多个薄膜沉积处理所形成，例如ALD、CVD、PVD、任何其他适合的处理或其组合。在一些实施例中，可于该沟道结构上形成蚀刻停止层。
在一些实施例中，多个虚置沟道结构(例如图1中的虚置沟道结构122)与多个沟道结构218同时形成。所述虚置沟道结构可垂直地延伸穿过该交替层堆叠且可如同多个沟道结构218中填入相同的材料。与沟道结构218不同的是，多个接触并未形成于所述虚置沟道结构上来提供与该3D存储器件中的其他部件之间的电性连接。因此，所述虚置沟道结构不能用来形成该3D存储器件中的存储单元。
在一些实施例中，可形成阻障结构。该阻障结构可垂直地延伸而穿过该交替层堆叠，使得该交替层堆叠被横向分隔成包括多个绝缘体层的交替绝缘体堆叠层区以及包括多个导体/绝缘体层的交替导体/绝缘体堆叠层区。
方法800进行至操作808，其中形成缝隙，且通过该缝隙以多个导体层取代该交替绝缘体堆叠层中的多个第一绝缘体层(例如于该NAND串区中)。举例来说，缝隙结构114可先以对介电材料(例如氧化硅与氮化硅)的湿式蚀刻或/及干式蚀刻形成而穿过交替绝缘体堆叠层。在一些实施例中，所形成的所述缝隙用以进行栅极取代处理(亦被认为是“字线取代处理”)，其以多个导体层取代所述第二绝缘体层。在该栅极取代处理之后，在该NAND串区(例如NAND串区110)中，交替绝缘体堆叠层变成包括交替导体/绝缘体堆叠层的交替层堆叠。
方法800进行至操作810，其中形成多个缝隙结构。多个缝隙结构114可利用PVD、CVD、ALD、其他适合的处理或其组合将导体材料填入(例如沉积)至所述缝隙中而形成。多个缝隙结构114可包括导体材料，此导体材料包括氮并不限于W、Co、Cu、Al、多晶硅、硅化物或其组合。在一些实施例中，在缝隙结构114的导体材料与于交替导体/绝缘体堆叠层中环绕缝隙结构114的多个导体层206之间先形成绝缘体层(例如氧化硅层)，用以达到绝缘的目的。缝隙结构114的该下末端可接触掺杂区230。在一些实施例中，缝隙结构114用来作为源极接触，通过基底202的掺杂区230而与NAND串112电性连接。在一些实施例中，各缝隙结构114的该上末端与各蚀刻停止插塞226的该上末端彼此对齐(例如于多个蚀刻停止接触226与多个缝隙结构114形成于其中的该绝缘体层的该上表面上)。多个缝隙结构114可沿横向方向互相平行地延伸而将该存储阵列区分成多个存储指。顶部选择栅极可形成于该存储指的中部中，以将该存储指分离成两个相等的部分。在一些实施例中，该顶部选择栅极平行于该缝隙结构而形成锯齿图案沿该第一方向延伸。
方法800进行至操作812，其中多个接触形成于该基底上。该接触(包括多个NAND串接触238、多个栅极缝隙接触(例如缝隙结构接触240)、贯穿阵列触点126以及多个位线接触(例如接触248))可通过先垂直蚀刻多个开孔(例如藉由湿式蚀刻或/及干式蚀刻)，然后利用ALD、CVD、PVD、任何其他适合的处理或其组合来将多个导体材料填入所述开孔中而形成且穿过一绝缘体层。用以填入所述接触的所述导体材料可包括但并不限于W、Co、Cu、Al、多晶硅、硅化物或其组合。所述接触可在相同的接触形成处理中同时形成。接触形成处理可包括多个处理，例如光刻、蚀刻、薄膜沉积以及CMP。
对特定实施例的上述说明因此将揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改或/及调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求书。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (19)

1.一种三维(3D)存储器件，包括：
基底；
多个导体层，设置于该基底上；
多个NAND串，设置于该基底上且延伸穿过所述多个导体层；以及
多个缝隙结构，设置于该基底上且将所述多个NAND串分隔成多个存储区块或/和多个存储指，其中
所述多个NAND串垂直于该基底排列且以具有多个六角形的六角形晶格取向的方式排列，
每个六角形包括三对的侧边，其中第一对的侧边垂直于第一方向且平行于第二方向，且该第二方向垂直于该第一方向，以及
所述多个缝隙结构沿该第一方向延伸。
2.如权利要求1所述的三维存储器件，其中所述多个缝隙结构包括多个栅缝隙，所述栅缝隙平行于该六角形晶格的每个六角形的第二对的侧边与第三对的侧边，而形成锯齿图案沿该第一方向延伸。
3.如权利要求1所述的三维存储器件，其中
所述多个NAND串与所述多个导体层的每个导体层相交，形成多个交点，且所述交点形成六角形晶格；以及
该缝隙结构平行于该六角形晶格的每个六角形的第二对的侧边与第三对的侧边，而形成锯齿图案沿该第一方向延伸。
4.如权利要求1所述的三维存储器件，其中所述缝隙结构还包括多个穿孔。
5.如权利要求4所述的三维存储器件，其中该导体层包括钨。
6.如权利要求1所述的三维存储器件，还包括顶部选择栅极，其中该顶部选择栅极平行于所述缝隙结构，并形成锯齿图案沿该第一方向延伸。
7.如权利要求1所述的三维存储器件，还包括多个位线，其中所述多个位线相对于该第二方向形成30度角。
8.如权利要求7所述的三维存储器件，还包括多个位线接触，其中
两个相邻位线之间的间隔为D纳米，
两个相邻位线接触之间的间隔为1.15*D纳米，以及
D介于10纳米与60纳米之间。
9.一种三维(3D)存储器件，包括：
交替导体/绝缘体堆叠层，设置于基底上；
多个沟道孔，形成于该基底上且贯穿该交替导体/绝缘体堆叠层；
沟道结构，位于每个沟道孔中；以及
多个栅缝隙，设置于该基底上且将所述沟道结构分隔成多个存储区块或/和多个存储指，其中
所述多个沟道孔垂直于该基底且以具有多个六角形的六角形晶格取向的方式排列，
每个六角形包括三对的侧边，其中第一对的侧边垂直于第一方向且平行于第二方向，且该第二方向垂直于该第一方向，以及
所述多个栅缝隙沿该第一方向延伸。
10.如权利要求9所述的三维存储器件，其中该交替导体/绝缘体堆叠层包括在垂直方向上堆叠的多个导体/绝缘体层，其中每个导体/绝缘体层包括绝缘体层以及导体层。
11.如权利要求9所述的三维存储器件，其中该沟道结构包括半导体沟道以及存储膜。
12.如权利要求9所述的三维存储器件，还包括顶部选择栅极，其中该顶部选择栅极平行于该栅缝隙，形成锯齿图案沿该第一方向延伸。
13.一种形成三维(3D)存储器件的方法，包括：
在基底上形成交替绝缘体堆叠层；
在该交替绝缘体堆叠层中形成阶梯结构；
在该交替绝缘体堆叠层中形成多个沟道结构，每个沟道结构垂直地延伸穿过该交替绝缘体堆叠层，所述多个沟道结构以六角形晶格的方式排列，每个六角形包括三对的侧边，其中第一对的侧边垂直于第一方向且平行于第二方向，且该第一方向垂直于该第二方向；
形成缝隙，且以多个导体层取代该交替绝缘体堆叠层的一部分，用以形成包括有多个导体/绝缘体层的交替导体/绝缘体堆叠层；
在该缝隙中设置导体，用以形成缝隙结构，其中该缝隙结构平行于该六角形晶格的每个六角形的第二对的侧边与第三对的侧边，形成锯齿图案沿该第一方向延伸；以及
在该基底上形成多个接触。
14.如权利要求13所述的方法，其中形成该沟道结构包括形成半导体沟道以及形成存储膜。
15.如权利要求13所述的方法，其中形成该缝隙结构包括以PVD、CVD、ALD或其组合形成栅缝隙。
16.如权利要求15所述的方法，还包括在该栅缝隙上形成多个穿孔。
17.如权利要求13所述的方法，还包括形成顶部选择栅极，其中该顶部选择栅极平行于该缝隙结构，形成锯齿图案沿该第一方向延伸。
18.如权利要求13所述的方法，其中形成所述多个接触包括通过光刻、蚀刻、薄膜沉积、化学机械研磨或其组合形成多个位线接触。
19.如权利要求13所述的方法，其中形成所述多个接触包括通过光刻、蚀刻、薄膜沉积、化学机械研磨或其组合形成多个贯穿阵列触点。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
JP7304413B2 (ja) 2018-10-18 2023-07-06 長江存儲科技有限責任公司 ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法
CN111858388B (zh) * 2019-04-24 2024-06-18 北京京东尚科信息技术有限公司 数据存储、内存访问控制的方法、系统、设备和存储介质
CN110914990A (zh) 2019-06-17 2020-03-24 长江存储科技有限责任公司 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法
CN110112134B (zh) * 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
JP7279202B2 (ja) 2019-06-17 2023-05-22 長江存儲科技有限責任公司 ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法
KR102633484B1 (ko) * 2019-07-10 2024-02-05 삼성전자주식회사 더미 패턴들을 갖는 반도체 소자들
US11037944B2 (en) 2019-07-10 2021-06-15 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US10985179B2 (en) * 2019-08-05 2021-04-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
KR20210032592A (ko) 2019-09-16 2021-03-25 삼성전자주식회사 3차원 반도체 메모리 소자
CN110808253B (zh) * 2019-10-12 2022-10-11 长江存储科技有限责任公司 三维存储器结构及其制备方法
KR20210056778A (ko) 2019-11-11 2021-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
JP2022553435A (ja) * 2019-12-18 2022-12-22 マイクロン テクノロジー，インク． 垂直３ｄメモリデバイス及びそれを製造するための方法
KR20210083545A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
KR20210091475A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
CN111244099A (zh) * 2020-01-20 2020-06-05 长江存储科技有限责任公司 3d存储器件的制造方法
CN112701121B (zh) 2020-01-28 2023-09-12 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
KR20220002496A (ko) 2020-01-28 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스들 및 그 형성 방법
CN111341786B (zh) * 2020-03-11 2023-07-28 长江存储科技有限责任公司 三维存储器及其制造方法
WO2021237403A1 (en) * 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
CN111968988B (zh) * 2020-08-28 2023-11-03 长江存储科技有限责任公司 三维存储器及其制造方法
US11910601B2 (en) * 2021-01-05 2024-02-20 Micron Technology, Inc. Microelectronic devices with source region vertically between tiered decks, and related methods and systems
JP2022139644A (ja) * 2021-03-12 2022-09-26 キオクシア株式会社 半導体記憶装置
CN112928117B (zh) * 2021-03-15 2022-06-10 长江存储科技有限责任公司 三维存储器件及其制造方法
US11910596B2 (en) 2021-04-06 2024-02-20 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US20230126600A1 (en) * 2021-10-26 2023-04-27 Sandisk Technologies Llc Three-dimensional memory device with orthogonal memory opening and support opening arrays and method of making thereof
KR20230168444A (ko) * 2022-06-07 2023-12-14 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022120A (zh) * 2014-06-23 2014-09-03 中国科学院微电子研究所 三维半导体器件及其制造方法
CN104205342A (zh) * 2012-03-21 2014-12-10 桑迪士克科技股份有限公司 小型三维垂直nand 及其制造方法
US9263462B2 (en) * 2014-07-14 2016-02-16 SK Hynix Inc. Semiconductor device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7746680B2 (en) * 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
KR101855437B1 (ko) * 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9755085B2 (en) * 2011-07-08 2017-09-05 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
CN104347634B (zh) * 2013-07-30 2017-05-24 中芯国际集成电路制造(上海)有限公司 一种闪存存储单元阵列
CN104795103B (zh) * 2014-01-22 2018-05-11 旺宏电子股份有限公司 三维半导体元件
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
US9159736B2 (en) * 2014-02-07 2015-10-13 Micron Technology, Inc. Data line arrangement and pillar arrangement in apparatuses
CN105336724B (zh) * 2014-07-18 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体器件
CN104157654B (zh) * 2014-08-15 2017-06-06 中国科学院微电子研究所 三维存储器及其制造方法
KR102188501B1 (ko) * 2014-09-02 2020-12-09 삼성전자주식회사 반도체 장치
US9230984B1 (en) * 2014-09-30 2016-01-05 Sandisk Technologies Inc Three dimensional memory device having comb-shaped source electrode and methods of making thereof
CN106033791B (zh) * 2014-12-24 2018-07-10 旺宏电子股份有限公司 一种存储器元件
US9812461B2 (en) * 2015-03-17 2017-11-07 Sandisk Technologies Llc Honeycomb cell structure three-dimensional non-volatile memory device
US9508731B2 (en) * 2015-03-24 2016-11-29 Intel Corporation Pillar arrangement in NAND memory
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
TWI574387B (zh) * 2015-10-06 2017-03-11 旺宏電子股份有限公司 記憶體元件
CN106601743B (zh) * 2015-10-14 2019-05-07 旺宏电子股份有限公司 存储器元件
CN105261617B (zh) * 2015-10-28 2018-03-30 中国科学院微电子研究所 三维半导体器件及其制造方法
US9899399B2 (en) * 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
US9806093B2 (en) * 2015-12-22 2017-10-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
WO2017125834A1 (en) * 2016-01-18 2017-07-27 Semiconductor Energy Laboratory Co., Ltd. Input/output device and data processor
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
CN107068687B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104205342A (zh) * 2012-03-21 2014-12-10 桑迪士克科技股份有限公司 小型三维垂直nand 及其制造方法
CN104022120A (zh) * 2014-06-23 2014-09-03 中国科学院微电子研究所 三维半导体器件及其制造方法
US9263462B2 (en) * 2014-07-14 2016-02-16 SK Hynix Inc. Semiconductor device

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US20200243553A1 (en) 2020-07-30
US10644015B2 (en) 2020-05-05

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