CN111244099A - 3d存储器件的制造方法 - Google Patents
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Abstract
公开了一种3D存储器件的制造方法，包括在第一衬底中形成氧化层，所述第一衬底包括第一表面和第二表面，所述氧化层靠近所述第一衬底的第一表面；在所述第一衬底上形成存储单元和第一互联结构，得到存储单元阵列；在第二衬底上形成第二互联结构，得到外部电路；将所述存储单元阵列与所述外部电路键合得到3D存储器件；沿所述第一衬底的第二表面对所述第一衬底减薄至所述氧化层；其中，所述氧化层为所述第一衬底减薄过程中的停止层。本申请的衬底减薄方法通过在第一衬底中形成氧化层作为停止层，使得衬底减薄时可以使用湿法蚀刻工艺，降低了化学机械研磨的次数，从而降低了成本，同时通过氧化层作为停止层提高了减薄过程中衬底的均匀性。
Description
技术领域
本发明涉及存储器件技术领域，特别涉及一种3D存储器件的制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸(CD)越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在3D NAND的产品结构中，存储单元(Cell)和外围单元(CMOS)制作在不同的衬底上，通过三维特种工艺将存储单元和外围单元键合在一起，并从背面打薄存储单元所在的衬底从而使电路可以连接起来。在减薄过程中，存储单元所在的衬底通过若干次机械研磨从而减薄到特定厚度，但是由于没有停止层(stop layer)，需要严格控制机械研磨的厚度和均匀性，工艺的偏差可能会导致存储单元的电路断路或者漏电，因此每次的减薄都需要根据上一步调整压力和时间，不仅成本相应的增加，而且对化学机械研磨CMP工艺的要求也极高。
期望进一步改进3D存储器件的制造方法，以提高3D存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件的制造方法，通过在第一衬底中形成氧化层的方法，提高背部减薄第一衬底时的均匀性，降低了工艺难度和成本。
根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在第一衬底中形成氧化层，所述第一衬底包括第一表面和第二表面，所述氧化层靠近所述第一衬底的第一表面；在所述第一衬底上形成存储单元和第一互联结构，得到存储单元阵列；在第二衬底上形成第二互联结构，得到外部电路；将所述存储单元阵列与所述外部电路键合得到3D存储器件；沿所述第一衬底的第二表面对所述第一衬底减薄至所述氧化层，其中，所述氧化层为所述第一衬底减薄过程中的停止层。
优选地，所述第一互连结构中具有多个第一外部焊盘，所述第二互连结构中具有多个第二外部焊盘。
优选地，所述第一外部焊盘与所述第二外部焊盘彼此接触，从而实现所述外部电路与所述存储单元阵列之间的电连接。
优选地，所述第一互连结构中具有多个第一半导体区，所述第二互连结构中具有多个第二半导体区。
优选地，所述第一半导体区与所述第二半导体区彼此键合。
优选地，通过离子注入工艺在所述第一衬底中形成所述氧化层。
优选地，通过湿法蚀刻对所述第一衬底进行减薄。
优选地，沿所述第一衬底的第二表面对所述第一衬底减薄至所述氧化层的步骤之后，还包括，去除所述氧化层。
优选地，在去除所述氧化层的步骤之后，还包括：对所述第一衬底的第一表面进行平坦化处理。
优选地，在将所述存储单元阵列与所述外部电路键合和沿所述第一衬底的第二表面对所述第一衬底减薄至所述氧化层的步骤之间，还包括：去除所述存储单元阵列和所述外部电路的边缘部分，其中，所述外部电路的第二衬底的边缘部分去除一部分。
优选地，在所述第一衬底上形成存储单元和第一互联结构，得到存储单元阵列的步骤包括：在所述第一衬底中形成公共源区；在所述第一衬底上形成栅叠层结构和贯穿所述栅叠层结构的多个沟道柱；在所述栅叠层结构上形成所述第二互连结构，所述第二互连结构包括接触焊盘、布线层、第一外部焊盘或第一半导体区和导电通道，其中，所述多个沟道柱的第一端延伸至公共源区，第二端连接至相应的接触焊盘，所述多个层面的栅极导体分别连接至相应的接触焊盘。
优选地，所述外部电路包括CMOS电路。
本发明提供的3D存储器件的制造方法，首先在第一衬底中通过离子注入工艺形成氧化层作为停止层，因此在后续对第一衬底进行减薄时，不仅降低了化学机械研磨的次数，从而降低了工艺难度，而且通过氧化层提高了背部减薄第一衬底厚度时的均匀性。
在优选地实施例中，在减薄第一衬底的工艺中还可以进一步通过化学机械研磨工艺对第一衬底的第二表面进行平坦化处理，从而提高器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和图1b分别示出了3D存储器结构的存储单元串的电路图和结构示意图；
图2示出了本发明实施例的3D存储器件的截面图；
图3a至图3d示出了本发明实施例的3D存储器件的制造方法的各阶段截面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在3D NAND的产品结构中，存储单元(Cell)电路和外围单元(CMOS)电路制作在不同的衬底上，通过三维特种工艺将存储单元和外围单元键合在一起，并从背面打薄存储单元所在的衬底从而使电路可以连接起来。在减薄过程中，由于工艺的有效窗口小，必须严格控制衬底减薄的厚度和均匀性，否则工艺的偏差可导致存储单元电路断路或者漏电；第二工艺难度大，若干次减薄都必须控制减薄的厚度和轮廓，并且需要收集电路的数据，进而调整下一步减薄的压力和时间；第三成本较高，在减薄中完全依赖CMP，硬件的成本，折损和消耗都比较高。
本申请的发明人注意到上述问题，提出了一种3D存储器件的制造方法。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1a和1b分别示出三维存储器结构的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储单元M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储单元M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括第二导体层122和第三导体层123，存储单元M1至M4分别包括第一导体层121。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构。
进一步地，存储单元串100包括存储串110。存储串110与栅叠层结构相邻或者贯穿栅叠层结构。在存储串110的中间部分，第一导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储单元M1至M4。在存储串110的两端，第二导体层122和123与沟道层111之间夹有栅介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，第一导体层121、第二导体层122和第三导体层123由金属组成，例如钨。沟道层111用于提供选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，存储串110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，存储串110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储单元M1至M4使用公共的沟道层111和栅介质层114。在存储串110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和栅介质层以及存储单元M1至M4的半导体层和栅介质层。在存储串110中，第一选择晶体管Q1和第二选择晶体管Q2的半导体层与存储单元M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储单元M1至M4中的选定存储单元。以存储单元M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的第二选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储单元M2的字线电压高于隧穿电压，因此，该存储单元M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储单元M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储单元M1至M4中的选定存储单元的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储单元M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储单元M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储单元M2的导通状态可以判断数据值。存储单元M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储单元M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储单元M2的导通状态，从而获得存储单元M2中存储的数据。
图2示出了本发明实施例的3D存储器件的截面图，在图2中，没有详细的示出3D存储器件的各个部分，仅示出了3D存储器件中的存储单元阵列130和外部电路140，所述存储单元阵列130堆叠到所述外部电路140上方。
存储单元阵列130包括第一衬底1312、位于第一衬底1312上的栅叠层结构、贯穿栅叠层结构的沟道柱、位于栅叠层结构上的第一互连结构134。该第一互连结构134包括多个导电通道、与多个导电通道分别接触的多个接触焊盘、位于多个接触焊盘上的多个布线层、位于多个布线层上的多个第一外部焊盘或第一半导体区、以及在垂直于第一衬底1312的表面的方向上的导电通道。栅叠层结构例如包括栅极导体121、122和123(参考图1b)。栅叠层结构中的多个栅极导体例如形成台阶状，用于提供导电通道延伸到达相应的栅极导体的空间。
在存储单元阵列130中，参考图1b，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。
在该实施例中，沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构，并且排列成阵列。第一衬底1312位于栅叠层结构上方，其中形成有公共源区(图中未示出)。沟道柱110的第一端共同连接至公共源区，沟道柱110的第二端经由导电通道和布线层连接至相应的第一外部焊盘或第一半导体区。此处的导电通道和布线层的作用与位线BL相同。
外部电路140包括第二衬底141、位于所述第二衬底141上的第二互连结构142，该第二互连结构142包括多个接触焊盘、位于多个接触焊盘上的多个布线层、位于多个布线层上的多个第二外部焊盘或第二半导体区或第二半导体区、以及在垂直于第二衬底141的表面的方向上的导电通道。具体的，外部电路140例如为CMOS电路，尽管未示出，然而可以理解，在第二衬底141中形成有多个晶体管。多个布线层彼此之间、以及多个布线层与接触焊盘和第二外部焊盘或第二半导体区之间采用层间绝缘层彼此隔开，并且采用贯穿层间绝缘层的导电通道彼此电连接。
在外部电路140中，接触焊盘与第二衬底141中的晶体管电连接，该接触焊盘经由导电通道连接至布线层，然后经由导电通道连接至第二外部焊盘或第二半导体区；该第二外部焊盘或第二半导体区提供外部电路140内部的晶体管与存储单元阵列130之间的电连接。
在将存储单元阵列130和外部电路140键合成3D存储器结构时，存储单元阵列130的第一外部焊盘或第一半导体区与外部电路140的第二外部焊盘或第二半导体区彼此接触，从而实现外部电路140与存储单元阵列130之间的电连接。外部电路140和存储单元阵列130的大量布线位于各自的键合表面附近。
图3a至图3d示出了本发明实施例的3D存储器件的制造方法的各阶段截面图。
该方法开始于第一衬底131，第一衬底131的材料可以包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。在第一衬底131的第一表面附近，形成有多个掺杂区。
如图3a所示，在第一衬底131的第一表面附近通过离子注入工艺形成氧化层132。
在该步骤中，从第一衬底131的第一表面使用离子注入工艺(IMP)在第一衬底131中靠近第一表面的附近形成一层氧化层132，该氧化层132将第一衬底131分隔成两部分，靠近第二表面附近的一部分示为第一衬底1311，靠近第一表面附近的一部分示为第一衬底1312。
为了便于对3D存储器结构中的存储单元进行编程操作，在第一衬底131中形成多个阱区。例如，第一衬底131包括多个沟道柱的公共源区。
在该实施例中，氧化层132在后续减薄第一衬底131的步骤中作为停止层，用于保护第一衬底131中的电路结构不被蚀刻，损坏，进而导致3D存储器件出现故障灯问题。
进一步地，在第一衬底131的第一表面形成存储单元133和第一互连结构134，如图3b所示。
在该步骤中，存储单元133位于第一衬底131的第一表面。存储单元133又包括栅叠层结构和贯穿栅叠层结构的沟道柱。第一衬底131、位于第一衬底131上的存储单元133、位于存储单元133上的第一互连结构134组成存储单元阵列130。
在该步骤中，具体的包括，在第一衬底131的第一表面形成绝缘叠层结构，该绝缘叠层结构包括堆叠的多个牺牲层，相邻牺牲层之间由绝缘层彼此隔开，其中，绝缘层例如由氧化硅组成，牺牲层例如由氮化硅组成。
如下文所述，牺牲层将置换成栅极导体121至123(参考图1b)，栅极导体121一步连接至串选择线，栅极导体123一步连接至地选择线，栅极导体122一步连接至字线。为了形成从栅极导体121至123到达字线的导电通道，多个牺牲层例如图案化为台阶状，即，每个牺牲层的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。
进一步地，在绝缘叠层结构中形成沟道孔。在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构中形成沟道孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在公共源区的下方附近停止，以及蚀刻在第一绝缘区域的下方附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
进一步地，在沟道孔中形成沟道柱。沟道柱的下部包括半导体层。进一步地，沟道柱包括从其上部延伸至半导体层的沟道层。参见图1b，在沟道柱的中间部分，沟道柱包括依次堆叠在沟道层上的隧穿介质层、电荷存储层和阻挡介质层，在沟道柱的两端，沟道柱包括堆叠在沟道层或半导体层上的阻挡介质层。沟道柱的下端与第一衬底131中的公共源区相接触。在最终的3D存储器结构中，沟道柱的上端将与布线层相连接，从而形成有效的存储单元。所述沟道柱的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)。
进一步地，在绝缘叠层结构中形成栅线缝隙，经由栅线缝隙通过蚀刻去除牺牲层以形成空腔，以及采用金属层填充空腔以形成栅极导体，其中，多个栅极导体和绝缘层交替堆叠，形成栅叠层结构。相应地，多个沟道柱贯穿栅叠层结构。
在形成栅线缝隙时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一衬底131的第一表面附近停止。在该实施例中，栅线缝隙将栅极导体分割成多条栅线。
在形成空腔时，利用栅线缝隙作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在形成栅极导体时，利用栅线缝隙作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙和空腔中填充金属层。在该实施例中，金属层例如由钨组成。
进一步地，在存储单元133上形成第一互连结构134。在该实施例中，第一互连结构134包括多个导电通道、与多个导电通道分别接触的多个接触焊盘、位于多个接触焊盘上的多个布线层、位于多个布线层上的多个第一外部焊盘或第一半导体区、以及在垂直于第一衬底131的表面的方向上提供互连的导电通道。
进一步地，将外部电路140与存储单元阵列130键合，并去除半导体结构的边缘部分，如图3c所示。
在该实施例中，外部电路140包括第二衬底141和第二互连结构142。在第二衬底141中形成的多个晶体管的掺杂区经由第二互连结构142提供外部电连接，外部电路140例如为CMOS电路。
在该实施例中，该第二互连结构142包括多个接触焊盘、位于多个接触焊盘上的多个布线层、位于多个布线层上的多个第二外部焊盘或第二半导体区、以及在垂直于第二衬底141的表面的方向上提供互连的导电通道。
在该步骤中，存储单元阵列130与外部电路140之间通过第一互连结构134和第二互连结构142键合，具体的，通过第一互连结构134和第二互连结构142中的第一外部焊盘和第二外部焊盘或第一互连结构134和第二互连结构142中的第一半导体区第二半导体区相接触而实现键合，第二衬底141中的晶体管通过第一互连结构134和第二互连结构142与存储单元133实现电连接。
进一步地，将半导体结构翻转，使用化学机械研磨方法去除半导体器件的边缘部分。该步骤中，半导体结构被去除的部分包括存储单元阵列130的边缘部分以及外部电路140的部分边缘部分。
进一步地，沿第一衬底131的第二表面对第一衬底131减薄至所述氧化层132，如图3d所示。
在该步骤中，在半导体结构边缘被去除的部分的表面形成掩膜层，然后通过湿法蚀刻工艺从第一衬底131的第二表面对第一衬底131进行减薄，由于第一衬底131中形成有氧化层132，该氧化层132作为蚀刻的停止层，使得蚀刻工艺在到达氧化层132附近停止，形成第一衬底1312，从而提高了均匀性。
进一步地，通过化学机械研磨(CMP)工艺去除氧化层132，并对第一衬底1312的第二表面进行平坦化处理。
在该步骤中，通过化学机械研磨(CMP)工艺去除第一衬底1312的第二表面的氧化层132，并对第二表面进行平坦化处理，使第一衬底1312中的电路结构被暴露，从而方便后续的步骤。
在该实施例中，首先通过湿法蚀刻中对硅衬底和氧化物的蚀刻选择比去除第一衬底的一部分，氧化层作为湿法蚀刻的停止层，然后通过化学机械研磨使得第一衬底的第二表面平坦化，同时暴露第一衬底中的电路结构，该方法减少了化学机械研磨的次数，因而降低了成本，并且提高了减薄过程中的均匀性。
本发明提供的3D存储器件的制造方法，首先在第一衬底中通过离子注入工艺形成氧化层作为停止层，因此在后续对第一衬底进行减薄时，不仅降低了化学机械研磨的次数，从而降低了工艺难度，而且通过氧化层提高了背部减薄第一衬底厚度时的均匀性。
在优选地实施例中，在减薄第一衬底的工艺中还可以进一步通过化学机械研磨工艺对第一衬底的第二表面进行平坦化处理，从而提高器件的良率和可靠性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (12)
1.一种3D存储器件的制造方法，包括：
在第一衬底中形成氧化层，所述第一衬底包括第一表面和第二表面，所述氧化层靠近所述第一衬底的第一表面；
在所述第一衬底上形成存储单元和第一互联结构，得到存储单元阵列；
在第二衬底上形成第二互联结构，得到外部电路；
将所述存储单元阵列与所述外部电路键合得到3D存储器件；
沿所述第一衬底的第二表面对所述第一衬底减薄至所述氧化层，
其中，所述氧化层为所述第一衬底减薄过程中的停止层。
2.根据权利要求2所述的制造方法，其中，所述第一互连结构中具有多个第一外部焊盘，所述第二互连结构中具有多个第二外部焊盘。
3.根据权利要求2所述的制造方法，其中，所述第一外部焊盘与所述第二外部焊盘彼此接触，从而实现所述CMOS电路与所述存储单元阵列之间的电连接。
4.根据权利要求1所述的制造方法，其中，所述第一互连结构中具有多个第一半导体区，所述第二互连结构中具有多个第二半导体区。
5.根据权利要求4所述的制造方法，其中，所述第一半导体区与所述第二半导体区彼此键合。
6.根据权利要求1所述的制造方法，其中，通过离子注入工艺在所述第一衬底中形成所述氧化层。
7.根据权利要求1所述的制造方法，其中，通过湿法蚀刻对所述第一衬底进行减薄。
8.根据权利要求1所述的制造方法，其中，沿所述第一衬底的第二表面对所述第一衬底减薄至所述氧化层的步骤之后，还包括，
去除所述氧化层。
9.根据权利要求8所述的制造方法，其中，在去除所述氧化层的步骤之后，还包括：
对所述第一衬底的第一表面进行平坦化处理。
10.根据权利要求1所述的制造方法，其中，在将所述存储单元阵列与所述外部电路键合和沿所述第一衬底的第二表面对所述第一衬底减薄至所述氧化层的步骤之间，还包括：
去除所述存储单元阵列和所述外部电路的边缘部分，
其中，所述外部电路的第二衬底的边缘部分去除一部分。
11.根据权利要求3或5所述的制造方法，其中，在所述第一衬底上形成存储单元和第一互联结构，得到存储单元阵列的步骤包括：
在所述第一衬底中形成公共源区；
在所述第一衬底上形成栅叠层结构和贯穿所述栅叠层结构的多个沟道柱；
在所述栅叠层结构上形成所述第二互连结构，所述第二互连结构包括接触焊盘、布线层、第一外部焊盘或第一半导体区和导电通道，
其中，所述多个沟道柱的第一端延伸至公共源区，第二端连接至相应的接触焊盘，所述多个层面的栅极导体分别连接至相应的接触焊盘。
12.根据权利要求1所述的制造方法，其中，所述外部电路包括CMOS电路。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112838092A (zh) * | 2021-03-23 | 2021-05-25 | 长江存储科技有限责任公司 | 三维存储器的制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110089524A1 (en) * | 2009-10-16 | 2011-04-21 | Sumco Corporation | Semiconductor device and method of manufacturing the same |
| CN107644841A (zh) * | 2017-08-31 | 2018-01-30 | 长江存储科技有限责任公司 | 用于三维存储器的晶圆三维集成引线工艺及其结构 |
| CN109326557A (zh) * | 2018-09-28 | 2019-02-12 | 长江存储科技有限责任公司 | 三维存储器结构及制造方法 |
| CN109449161A (zh) * | 2018-09-28 | 2019-03-08 | 长江存储科技有限责任公司 | 3d存储器件的制造方法 |
| CN109860103A (zh) * | 2019-01-22 | 2019-06-07 | 长江存储科技有限责任公司 | 半导体结构及其形成方法 |
| WO2019143400A1 (en) * | 2018-01-17 | 2019-07-25 | Sandisk Technologies Llc | Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof |
| CN110168731A (zh) * | 2017-08-28 | 2019-08-23 | 长江存储科技有限责任公司 | 三维存储器件的存储单元结构 |
-
2020
- 2020-01-20 CN CN202010065941.9A patent/CN111244099A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110089524A1 (en) * | 2009-10-16 | 2011-04-21 | Sumco Corporation | Semiconductor device and method of manufacturing the same |
| CN110168731A (zh) * | 2017-08-28 | 2019-08-23 | 长江存储科技有限责任公司 | 三维存储器件的存储单元结构 |
| CN107644841A (zh) * | 2017-08-31 | 2018-01-30 | 长江存储科技有限责任公司 | 用于三维存储器的晶圆三维集成引线工艺及其结构 |
| WO2019143400A1 (en) * | 2018-01-17 | 2019-07-25 | Sandisk Technologies Llc | Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof |
| CN109326557A (zh) * | 2018-09-28 | 2019-02-12 | 长江存储科技有限责任公司 | 三维存储器结构及制造方法 |
| CN109449161A (zh) * | 2018-09-28 | 2019-03-08 | 长江存储科技有限责任公司 | 3d存储器件的制造方法 |
| CN109860103A (zh) * | 2019-01-22 | 2019-06-07 | 长江存储科技有限责任公司 | 半导体结构及其形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112838092A (zh) * | 2021-03-23 | 2021-05-25 | 长江存储科技有限责任公司 | 三维存储器的制备方法 |
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