CN109712986B - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该存储器件包括：半导体衬底；栅叠层结构，与半导体衬底的第一表面接触，包括交替堆叠的多个栅极导体层与多个层间绝缘层；以及位于存储区域的多个沟道柱，贯穿栅叠层结构，并与半导体衬底电相连，3D存储器件还包括至少一个第一通孔，贯穿半导体衬底且与存储区域的位置相对应，用于向相应的沟道柱导入钝化元素。该存储器件不仅增多了提供钝化元素的路径，而且减少了钝化元素在存储区域中到达沟道柱的扩散距离，解决了钝化元素无法有效地扩散到沟道层的问题，从而提高3D存储器件的良率和可靠性。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用半导体衬底形成CMOS电路，采用叠层结构形成存储单元阵列，该叠层结构包括选择晶体管和存储晶体管的栅极导体，然后将CMOS电路和存储单元阵列彼此键合，并通过电连接结构将CMOS电路与外部电路相连。

由于沟道层中存在表面硅悬键、内部晶界和晶内缺陷，因此在沟道柱制程结束后，需要对沟道柱中的沟道层进行钝化，用以去除沟道层中的缺陷，主要通过电连接结构所在的接触孔向沟道柱中的沟道层提供钝化元素。由于接触孔的尺寸有限，会出现钝化元素无法扩散到沟道层的问题。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过在存储区域形成贯穿半导体衬底的至少一个第一通孔，实现了对沟道柱导入钝化元素进行钝化的目的。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，与所述半导体衬底的第一表面接触，包括交替堆叠的多个栅极导体层与多个层间绝缘层；以及位于存储区域的多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底电相连，所述3D存储器件还包括至少一个第一通孔，贯穿所述半导体衬底且与所述存储区域的位置相对应，用于向相应的所述沟道柱导入钝化元素。

优选地，所述多个沟道柱包括：第一沟道柱，用于形成存储单元；以及第二沟道柱，分布在所述第一沟道柱之间和/或分布在所述第一沟道柱周围，其中，所述至少一个第一通孔的数量为多个，每个所述第一通孔与相应的所述第二沟道柱的位置对应。

优选地，还包括：CMOS电路，靠近所述栅叠层结构，并与所述多个沟道柱电相连；以及位于连接区域的至少一个电连接结构，贯穿所述半导体衬底与所述栅叠层结构，并与所述CMOS电路连接，用于将所述CMOS电路与外部电路相连，其中，所述连接区域与所述存储区域相邻。

优选地，还包括至少一个第二通孔，贯穿所述半导体衬底，并且与所述连接区域的位置对应，每个所述第二通孔围绕相应的所述电连接结构，所述第二通孔的侧壁到所述电连接结构具有间隙，用于向所述多个沟道柱提供所述钝化元素。

优选地，还包括氧化层，覆盖所述半导体衬底的第二表面，其中，在被所述氧化层填充之后，所述钝化元素经由所述第一通孔与所述间隙导入所述沟道柱。

优选地，还包括钝化层，覆盖所述氧化层，用于提供所述钝化元素。

优选地，还包括至少一个焊垫，通过凹槽与所述电连接结构接触，其中，所述凹槽位于贯穿所述钝化层与至少部分所述氧化层，并暴露所述电连接结构。

优选地，所述钝化层的材料包括氮化硅。

优选地，所述钝化元素包括氢和/或重氢。

根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在所述半导体衬底的第一表面上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；以及在存储区域，贯穿所述栅叠层结构形成与所述半导体衬底电相连的多个沟道柱，所述方法还包括贯穿所述半导体衬底形成至少一个第一通孔，所述第一通孔位于所述存储区域，用于向相应的所述沟道柱提供钝化元素。

优选地，形成所述多个沟道柱的步骤包括：贯穿所述栅叠层结构形成多个第一沟道柱，所述第一沟道柱用于形成存储单元；以及贯穿所述栅叠层结构形成多个第二沟道柱，所述第二沟道柱分布在所述第一沟道柱之间和/或分布在所述第一沟道柱周围，其中，所述至少一个第一通孔的数量为多个，每个所述第一通孔与相应的所述第二沟道柱的位置对应。

优选地，还包括：贯穿所述栅叠层结构形成至少一个第一电连接结构，所述第一电连接结构位于连接区域；形成CMOS电路；以及将所述CMOS电路与所述第一电连接结构连接，其中，所述连接区域与所述存储区域相邻。

优选地，还包括：覆盖所述半导体衬底的第二表面形成氧化层；图案化所述氧化层与所述半导体衬底，在所述存储区域贯穿所述半导体衬底形成所述第一通孔；以及在所述连接区域贯穿所述半导体衬底形成多个第二通孔，其中，所述第一通孔暴露相应的所述第二沟道柱，所述第二通孔暴露相应的所述第一电连接结构。

优选地，所述第一通孔与所述第二通孔在同一步骤中形成。

优选地，还包括：在所述第二通孔的侧壁形成所述氧化层；以及在所述多个第一通孔中填充所述氧化层。

优选地，还包括在所述第二通孔中形成第二电连接结构，所述第二电连接结构与所述第一电连接结构接触。

优选地，还包括：覆盖所述氧化层形成钝化层；图案化所述氧化层与所述钝化层形成凹槽，通过所述凹槽暴露所述第二电连接结构；以及在所述凹槽中形成至少一个焊垫，所述焊垫与所述第二电连接结构接触。

优选地，还包括自所述钝化层经由所述第一通孔与位于所述第二通孔侧壁的所述氧化层向所述多个沟道柱提供所述钝化元素。

优选地，所述钝化层的材料包括氮化硅。

优选地，所述钝化元素包括氢和/或重氢。

根据本发明实施例的3D存储器件，通过在存储区域形成贯穿半导体衬底的至少一个第一通孔，并通过第一通孔向器件中的沟道柱提供钝化元素，达到了对沟道柱中的沟道层进行钝化的目的，与仅通过接触孔向沟道柱提供化元素的技术方案相比，本方案不仅增多了提供钝化元素的路径，而且减少了钝化元素在存储区域中到达沟道柱的扩散距离，解决了钝化元素无法有效地扩散到沟道层的问题，从而提高3D存储器件的良率和可靠性。

进一步的，多个第一通孔与用于提供机械支撑的第二沟道柱的位置对应，在形成第一通孔时，避免了对用于形成存储单元的第一沟道柱造成损坏，而第二沟道柱均匀分布在第一沟道柱之间，相应的第一通孔也均匀分布在存储区域内，因此通过多个第一通孔可以将钝化元素均匀地提供给每个沟道柱。

根据本发明实施例的3D存储器件的制造方法，在形成第一通孔的同时形成了第二通孔，因此第一通孔与多个导电孔是在同一步骤中共同形成的，不需要在该步骤中新增掩模版，从而达到节省成本的目的。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2a、2b示出根据本发明实施例的3D存储器件的立体图。

图2c示出沿图2b的A-A线的截面图。

图3a至图10示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

图11示出了效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括第一沟道柱110。第一沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在第一沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在第一沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，第一沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，第一沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在第一沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在第一沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2a、2b示出根据本发明实施例的3D存储器件的立体图；图2c示出沿图2b的A-A线的截面图。为了清楚起见，在图2a、2b中未示出3D存储器件中的各个绝缘层。

如图2a至图2c所示，本实施例中示出的3D存储器件包括：半导体衬底101、多个第一通孔102、多个第二通孔103、凹槽104、栅线缝隙105、栅叠层结构120、多个沟道柱、电连接结构、至少一个焊垫150、氧化层160、钝化层170、以及CMOS电路。然而本发明实施例并不限于此，本领域技术人员可以对第一通孔102与第二通孔103的数量进行其他设置。

栅叠层结构120与半导体衬底101的第一表面接触。栅叠层结构120包括交替堆叠的多个栅极导体层121、122、123和多个层间绝缘层124。存储单元串分别包括各自的第一沟道柱110所对应的部分以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层124隔开，从而形成栅叠层结构120。

位于存储区域10，多个沟道柱贯穿栅叠层结构120和半导体衬底101电相连。多个第一沟道柱110呈阵列排布，每个第一沟道柱110的内部结构如图1b所示，在此不再进行详细说明。其中，多个沟道柱包括多个第一沟道柱110与多个第二沟道柱130。在第一沟道柱110的中间部分，栅极导体层121与第一沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4(存储单元)。在第一沟道柱110的两端，栅极导体层122和123与第一沟道柱110内部的沟道层111和栅介质层114一起形成选择晶体管Q1和Q2。多个第二沟道柱130可以仅分布在多个第一沟道柱110之间，优选为均匀分布；或者多个第二沟道柱130可以仅分布在多个第一沟道柱110周围；或者多个第二沟道柱130可以同时分布在多个第一沟道柱110之间和多个第一沟道柱110周围，图2a仅示出了第二沟道柱130分布在多个第一沟道柱110之间的情况。其中，多个第二沟道柱130并不用于存储，但可以用于提供机械支撑和/或用于平衡刻蚀工艺、化学机械抛光工艺的图案密度。

CMOS电路靠近栅叠层结构120与多个沟道柱电相连，在连接区域20，采用第一电连接结构141、第二电连接结构142、以及焊垫150与外部电路之间的电连接。其中，存储区域10与连接区域20相邻，需要注意的是，CMOS电路与多个沟道柱多个沟道柱之间还可以存在其他绝缘层以及其他电连接结构，此处并未示出。

多个第一通孔102位于存储区域10，并且贯穿半导体衬底101，用于向多个沟道柱提供钝化元素。其中，多个第一通孔102与第二沟道柱130的位置对应。

多个第二通孔103位于连接区域20，并且贯穿半导体衬底101，每个第二通孔103围绕相应的第二电连接结构142。其中，第二通孔103的侧壁到第二电连接结构142具有间隙，用于向多个沟道柱提供钝化元素。

氧化层160位于半导体衬底101的第二表面，用于覆盖半导体衬底101与第二电连接结构142。钝化层170位于氧化层160上，用于提供钝化元素。部分氧化层160位于第一通孔102中，以及位于第二通孔103的侧壁与第二电连接结构142之间的间隙，用于分隔半导体衬底101与第二电连接结构142。

多个电连接结构包括多个第一电连接结构141与多个第二电连接结构142，第一电连接结构141贯穿栅叠层结构120与CMOS电路电连接，第二电连接结构142经由第二通孔103贯穿半导体衬底101与第一电连接结构141相连。

凹槽104位于氧化层160与钝化层170上，并暴露第二电连接结构142，焊垫150通过凹槽104与第二电连接结构142接触。

在本实施例中，钝化层170的材料包括但不限于氮化硅，钝化元素包括氢和/或重氢，采用PE(Plasma Enhanced)-SiN作为氢源，在气体退火时产生游离的氢，通过多个第一通孔102以及多个第二通孔103中的氧化层将钝化元素提供给多个沟道柱，从而对沟道柱中的半导体层(多晶硅层)进行钝化处理。

图3a至图10示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图，所述截面图沿着图2b中的AA线截取。下面将结合图3a至图10对发明存储器结构的制造方法进行详细的说明。

该方法开始于已经在半导体衬底101上形成多个阱区的半导体结构，在该实施例中，半导体衬底101例如是单晶硅衬底。

在该实施例中，为了便于对3D存储器件中的存储单元进行编程操作，在半导体衬底101中形成多个阱区。例如，半导体衬底101包括多个沟道柱的公共源区。

如图3a所示，在半导体衬底101的第一表面上绝缘叠层结构120’。

该绝缘叠层结构120’包括交替堆叠的多个层间绝缘层124与多个牺牲层125。相邻的牺牲层125由层间绝缘层124彼此隔开。在该实施例中，层间绝缘层124例如由氧化硅组成，牺牲层125例如由氮化硅组成。

如下文所述，牺牲层125将置换成栅极导体121至123，栅极导体122连接至串选择线，栅极导体123连接至地选择线，栅极导体121连接至字线。为了形成从栅极导体121至123到达字线的导电通道，多个牺牲层125例如图案化为台阶状，即，每个牺牲层125的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层123的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。

进一步地，贯穿绝缘叠层结构120’形成多个沟道孔，在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构中形成沟道孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在公共源区的下方附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步地，在沟道孔中形成多个沟道柱，包括多个第一沟道柱110与多个第二沟道柱130。进一步地，沟道柱包括从其上部延伸至半导体层的沟道层。为了清楚起见，在图3a中未示出第一沟道柱110的内部结构。参见图1b，在第一沟道柱110的中间部分，第一沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，第一沟道柱110的下端与半导体衬底101中的公共源区相接触。在最终的3D存储器件中，第一沟道柱110的上端将与布线层相连接，从而形成有效的存储单元。第一沟道柱110的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)。第二沟道柱130的内部结构可以与第一沟道柱110的内部结构相同。

进一步地，在绝缘叠层结构120’中形成贯穿孔，以及在贯穿孔中形成第一电连接结构141和绝缘衬里。第一电连接结构141穿过绝缘叠层结构120’，并且与绝缘叠层结构120’之间由绝缘衬里彼此隔开。第一电连接结构141的一端延伸至绝缘叠层结构120’下方的半导体衬底101表面。

如图3b所示，在绝缘叠层结构120’中，将牺牲层125置换成栅极导体121至123，形成栅叠层结构120。

在该步骤中，在绝缘叠层结构中形成栅线缝隙105(参见图2b)，采用层间绝缘层124作为蚀刻停止层，经由栅线缝隙105通过蚀刻去除牺牲层125以形成空腔，以及采用金属层填充空腔以形成栅极导体121至123，其中，多个栅极导体121至123和层间绝缘层124交替堆叠。相应地，多个沟道柱贯穿栅叠层结构。

在形成栅线缝隙105时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。

在形成空腔时，利用栅线缝隙105作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层125从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的层间绝缘层124和牺牲层125分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C₄F₈、C₄F₆、CH₂F₂和O₂中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙105。绝缘叠层结构中的牺牲层125的端部暴露于栅线缝隙105的开口中，因此，牺牲层125接触到蚀刻剂。蚀刻剂由栅线缝隙105的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层125。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层124去除牺牲层125。

在形成栅极导体121至123时，利用栅线缝隙105作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙105和空腔中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

进一步地，在栅叠层结构120上方，形成互连结构(未示出)，用于将下述的CMOS电路与沟道柱相连。

如图4所示，在另一半导体衬底中形成CMOS电路的晶体管(未示出)，以及在该半导体衬底上形成互连结构。

进一步地，将CMOS电路和存储单元阵列通过互联结构彼此键合成3D存储器件。

如图5所示，覆盖在半导体衬底101的第二表面形成氧化层160。

在该步骤中，例如采用化学气相沉积工艺(Chemical Vapor Deposition,CVD)在半导体衬底101的背面沉积氧化物，形成氧化层160。

如图6所示，图案化氧化层160与半导体衬底101，在存储区域10贯穿氧化层160与半导体衬底101形成多个第一通孔102，在连接区域20贯穿氧化层160与半导体衬底101形成多个第二通孔103。

在该实施例中，例如在半导体衬底101的背面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，形成多个第一通孔102与多个第二通孔103。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。其中，多个第一通孔102将相应的第二沟道柱130暴露，多个第二通孔103将相应的多个第二电连接结构暴露。

优选地，用同一掩模形成多个第一通孔102与多个第二通孔103。

如图7所示，在第二通孔103的侧壁形成氧化层160。

在该步骤中，例如采用沉积工艺在多个第一通孔102与多个第二通孔103沉积氧化物，该氧化物可以与氧化层160的材料相同。在氧化层160形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在第二通孔103的侧壁保留部分氧化物重新暴露多个第二通孔103，从而在第二通孔103的侧壁形成氧化层160。

如图8所示，在多个第二通孔103中形成第二电连接结构142。

在该步骤中，例如采用沉积工艺在多个第二通孔103填充导电材料，使导电材料与第一电连接结构141接触，形成第二电连接结构142的导电材料可以与第一电连接结构141相同，包括钨和/或多晶硅。

如图9所示，覆盖氧化层160形成钝化层170。

在该步骤中，例如采用沉积工艺形成钝化层170，钝化层170的材料包括但不限于氮化硅。

如图10所示，图案化氧化层160与钝化层170形成凹槽104。

在该步骤中，例如在钝化层170上形成光致抗蚀剂掩模，然后进行各向异性蚀刻形成凹槽104，该凹槽104暴露第二电连接结构142。

进一步的，在凹槽104中形成至少一个焊垫105，焊垫105与第二电连接结构142接触，实现CMOS电路与外部电路的连接，如图2c所示。

进一步的，采用PE(Plasma Enhanced)-SiN作为氢源，在气体退火时产生游离的氢，通过多个第一通孔102以及多个第二通孔103中的氧化层106将钝化元素提供给多个沟道柱，从而对沟道柱中的半导体层(多晶硅层)进行钝化处理，最终形成本发明实施例的3D存储器件。

图11示出了效果分析示意图。

在现有技术中，由于第二通孔103的尺寸有限，为避免钝化元素无法扩散到沟道层的问题，需要增加钝化成170的厚度，增加钝化元素的掺杂时间，不仅增加了钝化成170的厚度，提高了材料成本、增大了存储区器件的体积，而且增加了时间成本，因此同时增加了工艺的成本和产品运行周期。

而本发明实施例的3D存储器件，通过在存储区域形成贯穿半导体衬底多个第一通孔，并通过多个第一通孔向器件中的沟道柱提供钝化元素，达到了对沟道柱中的沟道层进行钝化的目的，与仅通过导电孔提供化元素的技术方案相比，本方案不仅增多了提供钝化元素的路径，而且减少了钝化元素在存储区域中到达沟道柱的扩散距离，解决了钝化元素无法有效地扩散到沟道层的问题，从而提高3D存储器件的良率和可靠性。

进一步的，多个第一通孔与用于提供机械支撑的第二沟道柱的位置对应，在形成第一通孔时，避免了对用于形成存储单元的第一沟道柱造成损坏，而第二沟道柱均匀分布在第一沟道柱之间，因此通过多个第一通孔可以将钝化元素均匀地提供给每个沟道柱。

根据本发明实施例的3D存储器件的制造方法，在形成第一通孔的同时形成了多个导电孔，因此第一通孔与多个导电孔是在同一步骤中共同形成的，不需要新增掩模版，从而达到节省成本的目的。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (18)

1.一种3D存储器件，包括：

半导体衬底，具有相对的第一表面与第二表面，并具有连通所述第一表面与所述第二表面的至少一个第一通孔；

栅叠层结构，与所述半导体衬底的第一表面接触，包括交替堆叠的多个栅极导体层与多个层间绝缘层；

位于存储区域的多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底电相连，至少部分所述沟道柱与所述第一通孔的位置对应；

氧化层，位于所述半导体衬底的第二表面，并填充在所述第一通孔中，与相应所述沟道柱接触；以及

钝化层，位于所述氧化层的表面，用于经过所述氧化层向位于所述存储区域的所述沟道柱导入钝化元素。

2.根据权利要求1所述的3D存储器件，其中，所述多个沟道柱包括：

第一沟道柱，用于形成存储单元；以及

第二沟道柱，用于提供机械支撑，分布在所述第一沟道柱之间和/或分布在所述第一沟道柱周围，

其中，所述至少一个第一通孔的数量为多个，每个所述第一通孔与相应的所述第二沟道柱的位置对应。

3.根据权利要求2所述的3D存储器件，还包括：

CMOS电路，靠近所述栅叠层结构，并与所述多个沟道柱电相连；以及

位于连接区域的至少一个电连接结构，贯穿所述半导体衬底与所述栅叠层结构，并与所述CMOS电路连接，用于将所述CMOS电路与外部电路相连，

其中，所述连接区域与所述存储区域相邻。

4.根据权利要求3所述的3D存储器件，还包括至少一个第二通孔，贯穿所述半导体衬底，并且与所述连接区域的位置对应，每个所述第二通孔围绕相应的所述电连接结构，

所述第二通孔的侧壁到所述电连接结构具有间隙，用于向所述多个沟道柱提供所述钝化元素。

5.根据权利要求4所述的3D存储器件，还包括至少一个焊垫，通过凹槽与所述电连接结构接触，

其中，所述凹槽自所述钝化元素供应层的表面延伸至所述氧化层中，并暴露所述电连接结构。

6.根据权利要求5所述的3D存储器件，其中，所述钝化层的材料包括氮化硅。

7.根据权利要求1-6任一所述的3D存储器件，其中，所述钝化元素包括氢和/或重氢。

8.一种制造3D存储器件的方法，包括：

在半导体衬底的第一表面上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层，所述半导体衬底具有所述第一表面与第二表面，并具有连通所述第一表面与所述第二表面的至少一个第一通孔；

在存储区域，贯穿所述栅叠层结构形成与所述半导体衬底电相连的多个沟道柱，至少部分所述沟道柱与所述第一通孔的位置对应；

在所述半导体衬底的第二表面与所述第一通孔中形成氧化层，所述氧化层与相应所述沟道柱接触；以及

在所述氧化层的表面形成钝化元素供应层，用于经过所述氧化层向位于所述存储区域的所述沟道柱提供钝化元素。

9.根据权利要求8所述的方法，其中，形成所述多个沟道柱的步骤包括：

贯穿所述栅叠层结构形成多个第一沟道柱，所述第一沟道柱用于形成存储单元；以及

贯穿所述栅叠层结构形成多个第二沟道柱，所述第二沟道柱分布在所述第一沟道柱之间和/或分布在所述第一沟道柱周围，所述第二沟道柱用于提供机械支撑，

其中，所述至少一个第一通孔的数量为多个，每个所述第一通孔与相应的所述第二沟道柱的位置对应。

10.根据权利要求9所述的方法，还包括：

贯穿所述栅叠层结构形成至少一个第一电连接结构，所述第一电连接结构位于连接区域；

形成CMOS电路；以及

将所述CMOS电路与所述第一电连接结构连接，

其中，所述连接区域与所述存储区域相邻。

11.根据权利要求10所述的方法，还包括：

图案化所述氧化层与所述半导体衬底，在所述存储区域贯穿所述半导体衬底形成所述第一通孔；以及

在所述连接区域贯穿所述半导体衬底形成多个第二通孔，

其中，所述第一通孔暴露相应的所述第二沟道柱，所述第二通孔暴露相应的所述第一电连接结构。

12.根据权利要求11所述的方法，其中，所述第一通孔与所述第二通孔在同一步骤中形成。

13.根据权利要求11所述的方法，还包括：

在所述第二通孔的侧壁形成所述氧化层；以及

在所述多个第一通孔中填充所述氧化层。

14.根据权利要求13所述的方法，还包括在所述第二通孔中形成第二电连接结构，所述第二电连接结构与所述第一电连接结构接触。

15.根据权利要求14所述的方法，还包括：

图案化所述氧化层与所述钝化层形成凹槽，通过所述凹槽暴露所述第二电连接结构；以及

在所述凹槽中形成至少一个焊垫，所述焊垫与所述第二电连接结构接触。

16.根据权利要求15所述的方法，还包括自所述钝化层经由所述第一通孔与位于所述第二通孔侧壁的所述氧化层向所述多个沟道柱提供所述钝化元素。

17.根据权利要求16所述的方法，其中，所述钝化层的材料包括氮化硅。

18.根据权利要求8-17任一所述的的方法，其中，所述钝化元素包括氢和/或重氢。

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