CN108335980A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种用于制造半导体器件的方法包括：在半导体衬底中形成晶体管；在晶体管之上形成包括含氢顶电极的电容器；以及在形成电容器之后执行用于氢钝化的退火工艺。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2016年12月21日提交的申请号为10-2016-0175505的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件和用于制造该半导体器件的方法，并且更具体地，涉及包括电容器的半导体器件以及用于制造该半导体器件的方法。
背景技术
通常，多个硅悬挂键位于金属氧化物硅场效应晶体管(MOSFET)型半导体器件中的硅衬底与栅电介质层之间的界面处。硅悬挂键可以用作界面陷阱来改变MOSFET的阈值电压。MOSFET的特性可以通过阈值电压的变化而改变。因此，可能会降低半导体器件的可靠性。
发明内容
本发明的实施例涉及一种改进的半导体器件以及用于制造该半导体器件的方法，所述半导体器件大体上没有硅悬挂键。
本发明的实施例涉及一种半导体器件以及用于制造该半导体器件的方法，所述半导体器件大体上在存储器单元区中没有硅悬挂键，而不破坏外围电路区中的晶体管。
根据本发明的实施例，一种用于制造半导体器件的方法包括：在半导体衬底中形成晶体管；在所述晶体管之上形成包括含氢顶电极的电容器；以及在形成电容器之后执行用于氢钝化的退火工艺。
形成电容器可以包括：形成底电极；在底电极之上形成电介质层；在电介质层之上形成顶电极层；执行用于使顶电极层掺杂有氢的等离子体掺杂工艺；以及刻蚀顶电极层。
所述顶电极层可以包括硅锗层。
所述底电极具有柱形形状或圆柱形形状。
形成电容器可以包括：形成底电极；在底电极之上形成电介质层；在电介质层之上形成第一顶电极层；在第一顶电极层之上形成第二顶电极层；对于第二顶电极层执行氢等离子体掺杂工艺，以形成氢掺杂的第二顶电极层；在氢掺杂的第二顶电极层之上形成第三顶电极层；以及刻蚀第三顶电极层、氢掺杂的第二顶电极层和第一顶电极层，以形成含氢顶电极。
所述第二顶电极层可以包括硅锗层。
所述第一顶电极层和所述第三顶电极层可以包括含金属层。
所述底电极可以具有柱形形状或圆柱形形状。
形成晶体管可以包括：在半导体衬底中形成栅沟槽；在栅沟槽中形成栅电介质层；以及在栅电介质层之上形成填充栅沟槽的栅电极。
所述方法还可以包括：在形成晶体管之后而在形成电容器之前，形成位线。
退火工艺可以在含氢气体的大气中执行。
根据本发明的另一个实施例，一种用于制造半导体器件的方法包括：制备包括单元区和外围电路区的半导体衬底；在单元区的半导体衬底中形成第一晶体管；在外围电路区的半导体衬底中形成第二晶体管；在第一晶体管之上形成包括含氢顶电极的电容器；以及在形成电容器之后执行用于氢钝化的退火工艺。
形成电容器可以包括：形成底电极；在底电极之上形成电介质层；在电介质层之上形成顶电极层；执行用于使顶电极层掺杂有氢的等离子体掺杂工艺；以及刻蚀顶电极层，以形成设置在单元区中的含氢顶电极。
所述顶电极层可以包括硅锗层。
形成电容器可以包括：形成底电极；在底电极之上形成电介质层；在电介质层之上形成第一顶电极层；在第一顶电极层之上形成第二顶电极层；对于第二顶电极层执行氢等离子体掺杂工艺，以形成氢掺杂的第二顶电极层；在氢掺杂的第二顶电极层之上形成第三顶电极层；以及刻蚀第三顶电极层、氢掺杂的第二顶电极层和第一顶电极层，以形成设置在单元区中的含氢顶电极。
所述第二顶电极层可以包括硅锗层。
所述第一顶电极层和所述第三顶电极层可以包括含金属层。
形成第一晶体管可以包括：在半导体衬底中形成栅沟槽；在栅沟槽中形成栅电介质层；以及在栅电介质层之上形成填充栅沟槽的栅电极。
所述方法还可以包括：在形成第一晶体管之后而在形成电容器之前，形成位线。
所述退火工艺可以在含氢气体的大气中执行。
根据本发明的又一个实施例，一种半导体器件包括：半导体衬底；晶体管，其形成在半导体衬底中；以及电容器，其形成在晶体管之上，并且包括顺序层叠的底电极、电介质层和顶电极，其中，所述顶电极包括：第一顶电极；氢掺杂的第二顶电极，其在第一顶电极之上；以及第三顶电极，其在氢掺杂的第二顶电极之上。
所述氢掺杂的第二顶电极可以包括氢掺杂的硅锗层。
所述第一顶电极和所述第二顶电极可以包括含金属材料。
所述晶体管可以包括：栅沟槽，其形成在半导体衬底中；栅电介质层，其形成在所述栅沟槽中；栅电极，其形成在所述栅电介质层上，并且填充所述栅沟槽；以及界面，其设置在所述半导体衬底与所述栅电介质层之间，并且通过所述氢掺杂的第二顶电极而被执行氢钝化。
所述半导体衬底可以包括单元区和外围电路区，并且氢掺杂的第二顶电极设置在单元区中且不覆盖外围电路区。
根据本发明的再一个实施例，一种用于制造半导体器件的方法包括：形成包括第一材料和第二材料之间的界面的半导体结构；在半导体结构之上形成硅锗层；对于所述硅锗层执行氢等离子体掺杂工艺，以形成氢掺杂的硅锗层；以及使氢从氢掺杂的硅锗层扩散，以钝化界面。
使氢扩散可以包括：在含氢气体的大气中执行退火工艺。
形成半导体结构可以包括：在半导体材料之上形成电介质层，以及使氢扩散钝化了在半导体材料和电介质层之间的界面中的悬挂键。
形成半导体结构可以包括：在硅衬底之上形成栅电介质层；以及在栅电介质层之上形成栅电极，其中，使氢扩散钝化了在硅衬底和栅电介质层之间的界面中的硅悬挂键。
附图说明
图1是图示了根据本发明的第一实施例的半导体器件的截面图。
图2A至图2E是图示了用于制造根据本发明的第一实施例的半导体器件的方法的截面图。
图3A图示了根据本发明的第二实施例的半导体器件。
图3B是图3A的半导体器件沿着线A-A’截取的截面图。
图3C是图3A的半导体器件沿着线B-B’截取的截面图。
图3D是图3A的半导体器件沿着线C-C’截取的截面图。
图4是中间结构200M的截面图。
图5是上部结构200U的截面图。
图6A至图6J是图示了用于制造根据本发明的第二实施例的半导体器件的方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，相同的附图标记在本发明的不同附图和实施例中表示相同的部件。
附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图1是图示了根据本发明第一实施例的半导体器件100的截面图。
参见图1，半导体器件100可以包括晶体管110和形成在晶体管110之上的氢供应层(hydrogen supplying layer)142’。晶体管110可以包括：衬底101、设置在衬底101之上的栅电介质层102、设置在栅电介质层102之上的栅电极103、形成在衬底101中的源极/漏极区104。第一层间电介质层120可以形成在晶体管110和氢供应层142’之间。半导体器件100还可以包括第二层间电介质层121和第三层间电介质层122，第二层间电介质层121覆盖氢供应层142’和第一层间电介质层120，第三层间电介质层122设置在第二层间电介质层121之上。此外，半导体器件100还可以包括金属线106，金属线106经由形成在金属线106与源极/漏极区104之间的接触插塞105而接触晶体管110的源极/漏极区104。
图1中的半导体器件100可以在执行氢钝化工艺之后获得。例如，可以在栅电介质层102和衬底101之间形成氢钝化界面130H。氢钝化界面130H可以被从氢供应层142’扩散的氢钝化。
图2A至图2E是图示了用于制造根据本发明的第一实施例的图1的半导体器件的方法的截面图。
参见图2A，晶体管110可以形成在衬底101中。晶体管110可以包括：衬底101；栅电介质层102，其设置在衬底101的顶表面之上；栅电极103，其设置在栅电介质层102之上；以及源极/漏极区104，其形成衬底101中、在栅电极103的两个侧壁上。第一层间电介质层120可以形成在晶体管110之上。界面130可以形成在栅电介质层102和衬底101之间。衬底101可以包括硅基半导体衬底。因此，界面130可以是电介质材料与半导体材料之间的界面或者电介质材料与硅材料之间的界面。界面130可以是具有多个硅悬挂键131的非钝化界面。
参见图2B，导电层140可以形成在第一层间电介质层120之上。导电层140可以包括含硅材料。例如，导电层140可以包括硅锗层。导电层140可以包括掺杂有杂质的硅锗层。导电层140可以包括掺杂有硼的硅锗层。
参见图2C，可以在导电层140上执行氢等离子体掺杂工艺141，以形成氢掺杂导电层142。氢等离子体掺杂工艺141可以使用氢混合物作为掺杂气体。例如，可以使用大约3KeV的能量，以约3×1016个原子/cm2的剂量来掺杂氢(H2)。
参见图2D，氢掺杂导电层142可以被图案化，以形成氢供应层142’。氢供应层142’可以与栅电极103重叠。
参见图2E，可以执行氢钝化工艺150。氢钝化工艺150可以在含氢气体的大气中执行。氢钝化工艺150可以包括退火工艺。氢钝化工艺150可以在H2N2的大气中执行。在执行氢钝化工艺150之前，还可以形成第二层间电介质层121。第二层间电介质层121可以包括诸如TEOS(原硅酸四乙酯)的氧化硅。第二层间电介质层121可以覆盖氢供应层142’和第一层间电介质层120的暴露的顶表面。在形成第二层间电介质层121之后且在执行氢钝化工艺150之前，可以形成第三层间电介质层122和金属线106。金属线106可以经由接触插塞105耦接至晶体管的源极/漏极区104。
经由氢钝化工艺150，H2N2的大气中的氢可以去除衬底101表面上的硅悬挂键131。氢也可以从氢供应层142’扩散，以进一步去除在衬底101的表面上且在衬底101和栅电介质层102之间的界面中的硅悬挂键131。界面130可以使用氢来钝化，从而在栅电介质层102和衬底101之间形成氢钝化界面130H。氢钝化界面130H可以包括氢-硅键。氢-硅键由氢钝化工艺150产生。
如上所述，根据本发明的一个实施例，与仅执行氢钝化工艺150的情况相比，通过形成氢供应层142’可以更多地增加氢钝化的效率。此外，通过利用氢供应层142’，可以减小用于执行氢钝化工艺150的时间和温度。
根据本发明的另一个实施例，导电层140可以包括多个导电材料层。例如，导电层140可以包括顺序层叠的第一含金属层、硅锗层和第二含金属层。首先，可以层叠第一含金属层和硅锗层，随后可以在硅锗层上执行硅等离子体掺杂工艺。随后，可以形成第二含金属层，然后可以执行图案化。结果，可以形成包括掺杂氢的硅锗层的导电层，所述掺杂氢的硅锗层设置在第一含金属层和第二含金属层之间。
图3A至图3D示出了根据本发明第二实施例的半导体器件。在本发明的第二实施例中，描述了具有存储器单元(诸如动态随机存取存储器(DRAM)的存储器单元)的半导体器件。图3A是根据本发明第二实施例的半导体器件的平面图。图3B是图3A的半导体器件沿着线A-A’截取的截面图。图3C是图3A的半导体器件沿着线B-B’截取的截面图。图3D是图3A的半导体器件沿着线C-C’截取的截面图。
半导体器件200可以包括单元区R10和外围电路区R20。多个存储器单元可以形成在单元区R10中。每个存储器单元可以包括单元晶体管T1，单元晶体管T1包括掩埋字线205、位线218和存储器元件300。在外围电路区R20中，可以形成晶体管(以下简称为“外围晶体管”)，该晶体管形成外围电路。外围晶体管T2可以包括外围栅结构PG。
半导体器件200可以包括顺序层叠的下部结构200L、中间结构200M和上部结构200U。下部结构200L可以包括单元晶体管T1和位线218。中间结构200M可以包括存储器元件300。上部结构200U可以包括多个金属线层。
在下文中，详细地描述了半导体器件200。
隔离层202I和有源区202可以形成在衬底201中。隔离层202I可以将单元区R10和外围电路区R20彼此隔离。衬底201可以由适用于半导体工艺的材料形成。衬底201可以包括半导体衬底。衬底201可以由含硅材料形成。衬底201可以包括选自硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合以及它们的多个层之中的任何适合的半导体材料。衬底201可以包括诸如锗的其他半导体材料。衬底201可以包括III/V族材料的半导体衬底。例如，衬底201可以包括诸如GaAs的化学化合物半导体衬底。衬底201可以包括绝缘体上硅(SOI)衬底。隔离层202I可以经由浅沟槽隔离(STI)工艺来形成。隔离层202I可以在单元区R10和外围电路区R20的每一个中限定多个有源区202。
栅沟槽203可以形成在单元区R10中。第一栅电介质层204可以形成在栅沟槽203的表面上。填充栅沟槽203的一部分的掩埋字线205可以形成在第一栅电介质层204之上。密封层206可以形成在掩埋字线205之上。密封层206可以与衬底201的表面一样高。掩埋字线205可以定位于比衬底201的表面的水平低的水平。掩埋字线205可以是低电阻材料。例如，掩埋字线205可以是金属氮化物或金属之中的至少一种。在一个实施例中，掩埋字线205可以包括顺序层叠的氮化钛和钨。
在单元区R10的衬底201中，可以形成第一源极/漏极区207和第二源极/漏极区208。第一源极/漏极区207和第二源极/漏极区208可以通过栅沟槽203彼此间隔开。结果，掩埋字线205、第一源极/漏极区207和第二源极/漏极区208可以形成单元晶体管T1。由于掩埋字线205的存在，单元晶体管T1的短沟道效应得到改善。
在外围电路区R20的衬底201中，可以形成第三源极/漏极区209和第四源极/漏极区210。第三源极/漏极区209和第四源极/漏极区210之中的每一个可以包括低浓度源极/漏极区和高浓度源极/漏极区。外围栅结构PG可以形成在第三源极/漏极区209与第四源极/漏极区210之间的衬底201之上。外围栅结构PG可以包括：第二栅电介质层211、硅电极212、金属电极213和栅覆盖层214。结果，可以形成包括外围栅结构PG、第三源极/漏极区209和第四源极/漏极区210的外围晶体管T2。
位线接触插塞215可以形成在单元区R10的衬底201之上。位线接触插塞215可以耦接至第一源极/漏极区207。位线接触插塞215可以设置在位线接触孔216的内部。位线接触孔216可以形成在硬掩模层217中。硬掩模层217可以形成在衬底201之上。位线接触孔216可以暴露出第一源极/漏极区207。位线接触插塞215的底表面可以低于衬底201的顶表面。位线接触插塞215可以由多晶硅或金属材料形成。位线接触插塞215的一部分可以具有比位线接触孔216的直径短的线宽。因此，间隙G可以形成在位线接触插塞215的两侧上。间隙G可以独立地形成在位线接触插塞215的两侧上。毕竟，一个位线接触插塞215和一对间隙G可以设置在位线接触孔216的内部。一对间隙G可以由位线接触插塞215隔离。间隙G可以定位于位线接触插塞215和硅插塞223之间。
位线结构BL可以形成在位线接触插塞215之上。位线结构BL可以包括位线218和在位线218之上的位线覆盖层219。位线结构BL可以具有在与掩埋字线205交叉的方向上延伸的线形状。位线218的一部分可以与位线接触插塞215耦接。当从线A-A’的方向看时，位线218和位线接触插塞215可以具有相同的线宽。因此，位线218可以在覆盖位线接触插塞215的同时在任何一个方向上延伸。位线218可以包括金属材料。位线覆盖层219可以包括电介质材料。位线结构BL和外围栅结构PG可以由相同的材料同时形成。
第一间隔件元件220可以形成在位线结构BL的侧壁上。第二间隔件元件221可以形成在外围栅结构PG的侧壁上。第一间隔件元件220和第二间隔件元件221之中的每一个可以由多个间隔件形成。第一间隔件元件220的底表面可以填充位线接触插塞215的两侧上的间隙G.
单元接触结构C1可以形成在两个相邻的位线结构BL之间。单元接触结构C1可以形成在存储节点接触孔222中。单元接触结构C1可以耦接至第二源极/漏极区208。单元接触结构C1可以包括硅插塞223和金属插塞224。金属插塞224的上部可以延伸，以与位线结构BL的顶表面部分地重叠。金属插塞224可以设置为与位线218相邻。硅插塞223可以设置为与位线接触插塞215相邻。当从线D-D’的方向看时，可以在两个相邻的单元接触结构C1之间形成插塞隔离层225。插塞隔离层225可以形成在两个相邻的位线结构BL之间。存储节点接触孔222形成在硬掩模层217和插塞隔离层的叠层中。
单元接触结构C1还可以包括在硅插塞223和金属插塞224之间的第一金属硅化物226。硅插塞223可以包括掺杂的多晶硅，而金属插塞224可以包括钨。第一金属硅化物226可以是欧姆接触层，并且可以通过第一金属硅化物226来减小接触电阻。第一金属硅化物226可以包括硅化钴。单元接触结构C1可以被称为“存储节点接触插塞”。
在外围电路区R20中，可以形成外围接触结构C2。外围接触结构C2可以填充形成在层间电介质层227内部的M1接触孔228。M1接触孔228可以指要被第一金属插塞230填充的接触孔。外围接触结构C2可以包括第二金属硅化物229和第一金属插塞230。第二金属硅化物229和第一金属硅化物226可以同时形成。第一金属线231可以形成在外围接触结构C2之上。第一金属插塞230、第一金属线231和金属插塞224可以使用相同的材料同时形成。
覆盖层232可以形成在金属插塞224的上部与位线结构BL的上部之间。
如上所述，下部结构200L可以包括：衬底201、单元晶体管T1、外围晶体管T2、位线218、单元接触结构C1、外围接触结构C2以及第一金属线231。
包括存储器元件300的中间结构200M可以形成在下部结构200L之上。上部结构200U可以形成在中间结构200M之上。
图4是中间结构200M的截面图。参见图4所示，中间结构200M可以包括存储器元件300，并且存储器元件300可以包括电容器310。中间结构200M的最下层可以包括刻蚀停止层311。刻蚀停止层311可以覆盖单元区R10和外围电路区R20，同时暴露出单元接触结构C1的上表面，单元接触结构C1的上表面是作为下部结构200L的最高层。电容器310可以形成在单元接触结构C1之上。
电容器310可以包括多个底电极301。电介质层302和顶电极303可以顺序地层叠在底电极301之上。每个底电极301可以是柱型。底电极301可以是除了柱型之外的圆柱形状。底电极301可以被称为存储节点。底电极301可以耦接至单元接触结构C1。底电极301可以包括金属材料。底电极301可以包括氮化钛。相邻的底电极301可以由第一支撑件304和第二支撑件305横向地支撑。底电极301的最下部分可以由刻蚀停止层311横向地支撑。
顶电极303可以包括：第一顶电极306、氢掺杂的第二顶电极307和第三顶电极308。氢掺杂的第二顶电极307可以设置在第一顶电极306和第三顶电极308之间。氢掺杂的第二顶电极307可以包括氢掺杂的硅锗层。掺杂到氢掺杂的硅锗层中的氢可以经由等离子体掺杂工艺来掺杂。第一顶电极306和第三顶电极308可以包括含金属层。第三顶电极308可以是具有比第一顶电极306低的电阻的材料。例如，第一顶电极306可以具有氮化钛，而第三顶电极308可以包括顺序层叠的氮化钨和钨。氮化钨可以是钨和氢掺杂的第二顶电极307之间的粘合层和防扩散层。
图5是上部结构200U的截面图。参见图5，上部结构200U可以包括由金属线404和405构成的多个层。多个金属层间电介质层401、402和403以及多个金属线404和405可以形成在电容器310之上。在本文中，金属线404和405可以包括第二金属线404和第三金属线405。第一金属层间电介质层401可以覆盖电容器310和外围电路区R20。第二金属层间电介质层402可以覆盖第二金属线404和第一金属层间电介质层401。第三金属层间电介质层403可以覆盖第三金属线405和第二金属层间电介质层402。上部结构200U还可以包括第一介层插塞406和第二介层插塞407。第一介层插塞406可以将顶电极303和第二金属线404彼此耦接。第二介层插塞407可以将第二金属线404和第三金属线405彼此耦接。金属层间电介质层401、402和403可以由氧化硅形成。金属线404和405以及第一介层插塞406和第二介层插塞407可以包括钨、铜、铝或其组合。
上述半导体器件200可以是动态随机存取存储(DRAM)器件。半导体器件200可以包括两种材料之间的界面。例如，半导体器件200可以包括在第一栅电介质层204和衬底201之间的界面I(参见图3D)。界面I可以是一个氢钝化界面。换言之，界面I可以被从氢掺杂的第二顶电极307扩散的氢钝化。此外，界面I可以通过能够在形成第三金属层间电介质层403之后执行的氢钝化工艺(例如，在含氢气体的大气中执行的退火工艺)被氢钝化。
图6A至图6J是图示了用于制造根据本发明的第二实施例的半导体器件的方法的截面图。在DRAM器件中，除了形成有存储器单元的单元区之外，通常可以提供用于控制输入到存储器单元的数据和从存储器单元输出的数据的外围电路区。当在单元区和外围电路区中形成多个构成元件时，一些构成元件可以形成为同时并入。
在下文中，为了便于描述，在图3B中所示的半导体器件200的构成元件之中，由于设置在电容器310的下部中的下部结构200L可以通过公知的方法来制造，所以将省略其详细说明。下部结构200L可以包括在第一栅电介质层204(参见图3B)和衬底201(参见图3B)之间的未钝化界面I’。在本文中，未钝化界面I’可以是在执行氢钝化工艺之前形成的界面。因此，未钝化界面I’可以包括经由用于形成下部结构200L的一系列工艺产生的硅悬挂键DB。
参见图6A，可以形成下部结构200L。下部结构200L可以包括其中设置有存储器单元的单元区R10和其中设置有控制存储器单元的外围电路的外围电路区R20。
下部结构200L可以包括未钝化界面I’。下部结构200L可以包括单元接触结构C1。下部结构200L的组成元件可以通过参见图3A至图3D来理解。单元接触结构C1可以形成在单元区R10中。
随后，可以在下部结构200L之上形成模制结构(mold structure)500。模制结构500可以包括：刻蚀停止层11、第一模制层(mold layer)12、第一支撑层13、第二模制层14和第二支撑层15。第一模制层12和第二模制层14可以包括氧化硅。第一模制层12可以形成为比第二模制层14厚。第一模制层12和第二模制层14可以由不同的硅氧化物形成。模制结构500可以形成在单元区R10和外围电路区R20中。
刻蚀停止层11可以由相对于第一模制层12具有刻蚀选择性的材料形成。刻蚀停止层11可以包括氮化硅。
第一支撑层13和第二支撑层15可以由相对于第一模制层12和第二模制层14具有刻蚀选择性的材料形成。第一支撑层13和第二支撑层15可以由氮化硅或碳氮化硅(SiCN)形成。第二支撑层15可以形成为比第一支撑层13厚。
参见图6B，可以通过刻蚀模制结构500来形成多个开口16。可以通过顺序刻蚀第二支撑层15、第二模制层14、第一支撑层13和第一模制层12来形成开口16。被执行以形成开口16的刻蚀工艺可以停止在刻蚀停止层11处。开口16可以形成在单元区R10中。开口16可以被称为其中要形成底电极的孔。
随后，可以通过刻蚀刻蚀停止层11来暴露出在开口16之下的单元接触结构C1的上表面。
参见图6C，底电极17可以形成在开口16中。底电极17可以填充开口16。因此，底电极17可以被称为“柱型底电极”。为了形成底电极17，可以形成填充开口16的底电极层(未示出)。为了在具有高的高宽比的开口16中形成底电极层，可以使用具有优良台阶覆盖特性的成膜(film-forming)技术(例如，化学气相沉积(CVD)或原子层沉积(ALD))。然后可以通过对底电极层执行平坦化工艺而在开口16中形成底电极17。平坦化工艺可以是化学机械抛光(CMP)工艺或回蚀工艺。底电极17可以包括选自钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钛铝(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)及其组合之中的至少一个。在本实施例中，底电极17可以包括氮化钛(TiN)。在本实施例中，底电极17可以包括通过ALD工艺形成的氮化钛(ALD-TiN)。
尽管底电极17被图示为柱型，但是底电极17可以形成为多种类型，例如叠层型或圆柱型。
参见图6D和图6E，可以形成第二支撑件15’和第一支撑件13’。第二支撑件15’和第一支撑件13’可以通过选择性地刻蚀第二支撑层15和第一支撑层13来形成。例如，可以通过选择性地刻蚀第二支撑层15来形成支撑件开口18和第二支撑件15’，并且可以经由支撑件开口18来去除第二模制层14。随后，通过选择性地刻蚀第一支撑层13并去除第一模制层12来形成第一支撑件13’。第二模制层14和第一模制层12可以经由湿法浸出(wet dip-out)工艺来去除。第二支撑件15’可以形成在一个底电极17的一个侧壁上，以接触另一个相邻底电极17的一个侧壁。因此，第二支撑件15’可以横向地支撑相邻的底电极17的上部区域。第一支撑件13’可以形成在底电极17的一个侧壁上，以接触另一个相邻底电极17的一个侧壁。因此，第一支撑件13’可以横向地支撑相邻的底电极17的下部区域。可以去除第一模制层12和第二模制层14，以暴露出刻蚀停止层11。
可以完全地去除形成在外围电路区R20的下部结构200L之上的第二支撑层15、第二模制层14、第一支撑层13和第一模制层12。结果，可以暴露出外围电路区R20的下部结构200L之上的刻蚀停止层11。刻蚀停止层11可以覆盖单元区R10和外围电路区R20。刻蚀停止层11可以暴露出单元接触结构C1的上表面。
参见图6F，可以形成电介质层19。电介质层19可以形成在单元区R10和外围电路区R20中。电介质层19可以形成为共形地覆盖第一支撑件13’、第二支撑件15’、底电极17以及刻蚀停止层11的上表面。电介质层19可以覆盖形成在外围电路区R20之上的刻蚀停止层11的上表面。具体而言，电介质层19可以通过经由支撑件开口18来供应源材料而形成。
电介质层19可以包括介电率高于氧化硅的高k材料。高k材料可以包括：氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或者锶钛氧化物(SrTiO3)。根据本发明的另一个实施例，电介质层19可以由包括两层或更多层上述高k材料的复合层形成。
在本发明的该实施例中，电介质层19可以由具有优良的泄漏电流特性同时充分降低等效氧化物厚度(EOT)的氧化锆基材料形成。例如，电介质层19可以包括：ZAZ(ZrO2/Al2O3/ZrO2)、TZ(TiO2/ZrO2)、ZAZT(ZrO2/Al2O3/ZrO2/TiO2)、TZAZT(TiO2/ZrO2/Al2O3/ZrO2/TiO2)或ZAZAT(ZrO2/Al2O3/ZrO2/Al2O3/TiO2)。在TZ、ZAZT、TZAZT和ZAZAT中，氧化钛(TiO2)可以用氧化钽(Ta2O5)代替。
电介质层19可以经由具有优良的台阶覆盖特性的化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。
在形成电介质层19之后，第一顶电极层20可以共形地形成在电介质层19之上。第一顶电极层20可以形成在单元区R10和外围电路区R20中。第一顶电极层20可以包括与底电极17相同的材料。第一顶电极层20可以包括金属基材料。例如，第一顶电极层20可以包括：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钛铝(TiAlN)、钨(W)，氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)或其组合。可以通过执行低压化学气相沉积(LPCVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺来形成第一顶电极层20。在本发明的这个实施例中，第一顶电极层20可以包括通过ALD工艺形成的氮化钛(ALD-TiN)。
第二顶电极层21可以形成在第一顶电极层20之上。第二顶电极层21可以形成在单元区R10和外围电路区R20中。第二顶电极层21可以包括硅基材料。第二顶电极层21可以包括硅锗层。第二顶电极层21可以经由低压化学气相沉积(LPCVD)工艺形成，以具有优良的台阶覆盖性能。第二顶电极层21可以形成为薄的，以减小顶电极的电阻。
硅锗层可以通过使用硅源和锗源而形成为第二顶电极层21。
锗烷(GeH4)、乙锗烷(Ge2H6)、一氯锗烷(GeH3Cl)、二氯锗烷(GeH2Cl2)、三氯锗烷(GeHCl3)、四(二甲氨基)锗(Ge(N(CH3)2)4)气体或其组合可以用作锗源。
硅源可以包括有机硅源或无机硅源。有机硅源可以是基于氨基硅烷的化合物。例如，有机硅源可以是选自二乙基氨基硅烷(DEAS)、二异丙基氨基硅烷(DIPAS)、双二乙基氨基硅烷(BDEAS)、双异丙基氨基硅烷(BIPAS)、双乙基甲基氨基硅烷(BEMAS)、三二甲基氨基硅烷(TDMAS)和三异丙基氨基硅烷(TIPAS)之中的一个。无机硅源可以包括例如硅烷(SiH4)、一氯硅烷(SiH3Cl)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)或四氯化硅(SiCl4)。根据本发明的另一个实施例，可以使用两种或更多种上述材料作为无机硅源。
根据本发明的另一个实施例，硅锗层可以掺杂有杂质，以具有导电性。例如，杂质可以包括N型杂质或者P型杂质。N型杂质可以包括磷(P)或砷(As)，而P型杂质可以包括硼(B)。杂质可以通过原位掺杂(in-situ doping)工艺或非原位掺杂(ex-situ doping)工艺来掺杂。例如，可以在沉积硅锗层的同时通过供应含杂质的气体来原位掺杂杂质。含P型杂质的气体可以包括BCl3或B2H6。含N型杂质的气体可以包括PH3或AsH3。此外，在沉积硅锗层之后，可以经由注入工艺来掺杂诸如硼(B)、砷(As)和磷(P)的杂质。
根据本实施例，可以通过使用SiH4/GeH4/BCl3来沉积硅锗层，从而使得第二顶电极层21可以包括硼(B)掺杂的硅锗(SiGe)层。
此外，由于用于沉积硅锗层的源极，所以硅锗层中可能包含微量的氢。在本实施例中，硅锗层中包括的氢的量可以通过稍后要执行的氢等离子体掺杂工艺22来增加。
参见图6G，氢(H)可以被掺杂至第二顶电极层21中。氢(H)可以通过等离子体掺杂工艺来掺杂。这被称为“氢等离子体掺杂工艺(H2PLAD)22”。通过氢等离子体掺杂工艺22，可以将高浓度的氢(H)掺杂到第二顶电极层21中。掺杂有氢的第二顶电极层21可以用作氢供应层21H。氢供应层21H可以通过去除悬挂键(DB)来增强钝化。以下，将掺杂有氢的第二顶电极层21简称为“氢掺杂的第二顶电极层21H’”。氢掺杂的第二顶电极层21H’可以形成在单元区R10和外围电路区R20中。由于可以在形成第二顶电极层21之后执行氢等离子体掺杂工艺22，所以电介质层19不会受到氢等离子体掺杂工艺22的破坏。
氢等离子体掺杂工艺22可以使用氢化合物作为掺杂气体。例如，可以使用大约3KeV的能量以约3×1016个原子/cm2的剂量掺杂氢(H2)。在本发明的这个实施例中，氢掺杂的第二顶电极层21H可以包括掺杂有硼和氢的硅锗层。
参见图6H，可以在氢掺杂的第二顶电极层21H’之上形成第三顶电极层23。第三顶电极层23可以包括金属基材料。第三顶电极层23可以包括一种材料，该材料具有比第一顶电极层20和氢掺杂的第二顶电极层21H的电阻低的电阻。第三顶电极层23可以包括：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)及其组合。可以通过执行物理气相沉积(PVD)工艺、低压化学气相沉积(LPCVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺来形成第三顶电极层23。第三顶电极层23可以在可以抑制氢从氢掺杂的第二顶电极层21H扩散的低温下被沉积。在本实施例中，第三顶电极层23可以包括其中氮化钨和钨顺序层叠的钨/氮化钨(W/WN)。氮化钨可以提高氢掺杂的第二顶电极层21H'与钨之间的粘附力，并且防止氢掺杂的第二顶电极层21H’与钨之间的相互扩散。第三顶电极层23可以在400℃下沉积。
为了便于描述，尽管氢掺杂的第二顶电极层21H’被图示为厚的，但是第一顶电极层20和第三顶电极层23可以比氢掺杂的第二顶电极层21H’厚。可以增加由金属基材料形成的第一顶电极层20和第三顶电极层23的厚度，以降低其电阻。
参见图6I，可以执行顶电极图案化工艺。经由顶电极图案化工艺，可以刻蚀第三顶电极层23、氢掺杂的第二顶电极层21H和第一顶电极层20。例如，通过顶电极图案化工艺，可以从外围电路区R20去除第三顶电极层23、氢掺杂的第二顶电极层21H和第一顶电极层20。结果，可以形成第三顶电极23’、氢掺杂的第二顶电极21H’和第一顶电极20’。在刻蚀第一顶电极层20之后，可以刻蚀外围电路区R20的电介质层19。根据本发明的另一个实施例，可以省略刻蚀电介质层19的过程。
第一顶电极20’、氢掺杂的第二顶电极21H’和第三顶电极23’以所提及的顺序层叠的结构可以被称为顶电极24或板PL。
包括第三顶电极23’、氢掺杂的第二顶电极21H’和第一顶电极20’的顶电极24可以保留在单元区R10中。第三顶电极23’、氢掺杂的第二顶电极21H’和第一顶电极20’可以不形成在外围电路区R20中。氢掺杂的第二顶电极21H’的一部分可以覆盖设置在最外侧的底电极17的侧壁。结果，可以减小氢掺杂的第二顶电极21H’与衬底表面之间的距离。
参见图6J，可以执行氢钝化工艺25。氢钝化过程25可以在含氢气体的大气中执行。氢钝化工艺25可以包括退火工艺。氢钝化工艺25可以在H2N2的大气中执行。在执行氢钝化工艺25之前，可以进一步形成金属层间电介质层26。金属层间电介质层26可以包括诸如TEOS的氧化硅。金属层间电介质层26可以形成在单元区R10和外围电路区R20中。因此，金属层间电介质层26可以覆盖单元区R10的顶电极24和外围电路区R20的刻蚀停止层11。尽管在附图中未示出，但是与图5类似，可以在形成多个金属层间电介质层和多个金属线之后执行氢钝化工艺25。
当执行氢钝化工艺25时，H2N2的大气中的氢可以钝化界面I’。此外，从氢掺杂的第二顶电极21H’散发出的氢可以钝化界面I’。如上所述，存在于界面I’中的硅悬挂键(DB)可以通过双氢钝化来去除。在氢钝化工艺25之后，可以形成基本上没有硅悬挂键的氢钝化界面I.
根据本实施例，与在氢掺杂的第二顶电极21H’不存在下执行氢钝化工艺25时的情况相比，通过在氢掺杂的第二顶电极21H’存在下执行氢钝化工艺25，可以提高氢钝化效率。此外，通过形成氢掺杂的第二顶电极21H’，可以降低用于执行氢钝化工艺25的时间和程序温度。
此外，由于在外围电路区R20中未形成氢掺杂的第二顶电极21H’，所以外围电路区R20的外围晶体管不会受到氢掺杂的第二顶电极21H’的影响。例如，氢掺杂的第二顶电极21H’的氢可以沿着单元区R10和外围电路区R20之间的边界扩散(参见附图标记“HD”)，以钝化界面I’。因此，可以去除形成在单元区R10中的悬挂键(DB)，而不影响形成在外围电路区R20中的外围晶体管。
如上所述，由于经由氢等离子体掺杂工艺22提高了氢的供应，因此可以提高单元晶体管的钝化效率而不会使外围晶体管劣化。结果，DRAM的数据保留时间tREF可以提高至少大约10％以上。
根据本发明实施例的比较性示例，可以执行B2H6等离子体掺杂工艺作为氢等离子体掺杂工艺22。在这种情况下，可以在氢掺杂的第二顶电极21H’的表面上形成未知层。由于存在未知层，所以氢掺杂的第二顶电极21H’和第三顶电极层23可能脱落。为了去除未知层，可以在执行B2H6等离子体掺杂工艺之后执行清洗工艺(cleaning process)。在本文中，氢可能通过清洗工艺而丢失。毕竟，与氢等离子体掺杂工艺相比，B2H6等离子体掺杂工艺可能会使氢钝化效率变差。
根据本发明实施例的比较性示例，硅锗层可以经由氢注入工艺而掺杂有氢。然而，氢注入工艺可能会使硅锗层中包含的氢分布不均匀。结果，与氢等离子体掺杂工艺相比，氢钝化效率可能变差。
根据本发明的实施例的比较性示例，可以在形成最上面的金属线之后形成包含氢的电介质材料，例如包含氢的氮化硅。然而，由于形成含氢氮化硅以覆盖外围电路区R20，所以外围电路区R20的外围晶体管可能劣化。此外，由于含氢氮化硅与衬底表面之间的距离变长，所以可以增加用于执行氢钝化工艺的温度和时间。
根据本发明实施例的比较性示例，刻蚀停止层11可以掺杂有氢。然而，通过在形成刻蚀停止层11之后执行的各种工艺，氢可以从刻蚀停止层11扩散到外围电路区R20的外围晶体管中。此外，由于刻蚀停止层11必须在用于去除模制层的湿法浸出工艺以及顶电极图案化工艺期间保护外围电路区R20，所以在形成电容器之前不应将刻蚀停止层11从外围电路区R20去除。
根据本发明实施例的比较性示例，可以在不执行氢等离子体掺杂工艺的情况下增加硅锗层的厚度。硅锗层可以因用于沉积硅锗层的源气体而含有氢。当硅锗层的厚度增加时，包含在硅锗层中的氢的量可以增加。然而，当硅锗层变厚时，其电阻可以增加。此外，当随后顶电极被图案化时，厚的硅锗层可能成为负担。
根据本发明的实施例，可以通过在执行氢钝化的同时引入氢掺杂的硅锗层来执行氢钝化并提高氢钝化的效率。
根据本发明的实施例，可以通过在电容器的顶电极形成时形成掺杂氢的硅锗层来去除存储器单元区的硅悬挂键而不会使外围电路区中的晶体管劣化。
根据本发明的实施例，可以通过形成氢掺杂的硅锗层来减小用于执行氢钝化的退火温度和退火时间。
尽管已经参照具体的实施方式描述了本发明，但是对于本领域技术人员来说显而易见的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (29)

1.一种用于制造半导体器件的方法，其包括：
在半导体衬底中形成晶体管；
在晶体管之上形成包括含氢顶电极的电容器；以及
在形成电容器之后执行用于氢钝化的退火工艺。
2.根据权利要求1所述的方法，其中，形成电容器包括：
形成底电极；
在底电极之上形成电介质层；
在电介质层之上形成顶电极层；
执行用于使顶电极层掺杂有氢的等离子体掺杂工艺；以及
刻蚀顶电极层。
3.根据权利要求2所述的方法，其中，顶电极层包括硅锗层。
4.根据权利要求2所述的方法，其中，底电极具有柱形形状或圆柱形形状。
5.根据权利要求1所述的方法，其中，形成电容器包括：
形成底电极；
在底电极之上形成电介质层；
在电介质层之上形成第一顶电极层；
在第一顶电极层之上形成第二顶电极层；
对于第二顶电极层执行氢等离子体掺杂工艺，以形成氢掺杂的第二顶电极层；
在氢掺杂的第二顶电极层之上形成第三顶电极层；以及
刻蚀第三顶电极层、氢掺杂的第二顶电极层和第一顶电极层，以形成含氢顶电极。
6.根据权利要求5所述的方法，其中，第二顶电极层包括硅锗层。
7.根据权利要求5所述的方法，其中，第一顶电极层和第三顶电极层包括含金属层。
8.根据权利要求5所述的方法，其中，底电极具有柱形形状或圆柱形形状。
9.根据权利要求1所述的方法，其中，形成晶体管包括：
在半导体衬底中形成栅沟槽；
在栅沟槽中形成栅电介质层；以及
在栅电介质层之上形成填充栅沟槽的栅电极。
10.根据权利要求1所述的方法，还包括：
在形成晶体管之后而在形成电容器之前，形成位线。
11.根据权利要求1所述的方法，其中，退火工艺在含氢气体的大气中执行。
12.一种用于制造半导体器件的方法，其包括：
制备包括单元区和外围电路区的半导体衬底；
在单元区的半导体衬底中形成第一晶体管；
在外围电路区的半导体衬底中形成第二晶体管；
在第一晶体管之上形成包括含氢顶电极的电容器；以及
在形成电容器之后执行用于氢钝化的退火工艺。
13.根据权利要求12所述的方法，其中，形成电容器包括：
形成底电极；
在底电极之上形成电介质层；
在电介质层之上形成顶电极层；
执行用于使顶电极层掺杂有氢的等离子体掺杂工艺；以及
刻蚀顶电极层，以形成设置在单元区中的含氢顶电极。
14.根据权利要求13所述的方法，其中，顶电极层包括硅锗层。
15.根据权利要求12所述的方法，其中，形成电容器包括：
形成底电极；
在底电极之上形成电介质层；
在电介质层之上形成第一顶电极层；
在第一顶电极层之上形成第二顶电极层；
对于第二顶电极层执行氢等离子体掺杂工艺，以形成氢掺杂的第二顶电极层；
在氢掺杂的第二顶电极层之上形成第三顶电极层；以及
刻蚀第三顶电极层、氢掺杂的第二顶电极层和第一顶电极层，以形成设置在单元区中的含氢顶电极。
16.根据权利要求15所述的方法，其中，第二顶电极层包括硅锗层。
17.根据权利要求15所述的方法，其中，第一顶电极层和第三顶电极层包括含金属层。
18.根据权利要求12所述的方法，其中，形成第一晶体管包括：
在半导体衬底中形成栅沟槽；
在栅沟槽中形成栅电介质层；以及
在栅电介质层之上形成填充栅沟槽的栅电极。
19.根据权利要求12所述的方法，还包括：
在形成第一晶体管之后而在形成电容器之前，形成位线。
20.根据权利要求12所述的方法，其中，退火工艺在含氢气体的大气中执行。
21.一种半导体器件，其包括：
半导体衬底；
晶体管，其形成在半导体衬底中；以及
电容器，其形成在晶体管之上，并且包括顺序层叠的底电极、电介质层和顶电极，其中，顶电极包括：
第一顶电极；
氢掺杂的第二顶电极，其在第一顶电极之上；以及
第三顶电极，其在氢掺杂的第二顶电极之上。
22.根据权利要求21所述的半导体器件，其中，氢掺杂的第二顶电极包括氢掺杂的硅锗层。
23.根据权利要求21所述的半导体器件，其中，第一顶电极和第二顶电极包括含金属材料。
24.根据权利要求21所述的半导体器件，其中，晶体管包括：
栅沟槽，其形成在半导体衬底中；
栅电介质层，其形成在栅沟槽中；
栅电极，其形成在栅电介质层上，以填充栅沟槽；以及
界面，其设置在半导体衬底与栅电介质层之间，并且通过掺杂氢的第二顶电极而被执行氢钝化。
25.根据权利要求21所述的半导体器件，其中，半导体衬底包括单元区和外围电路区，并且
氢掺杂的第二顶电极设置在单元区中且不覆盖外围电路区。
26.一种用于制造半导体器件的方法，其包括：
形成包括第一材料和第二材料之间的界面的半导体结构；
在半导体结构之上形成硅锗层；
对于硅锗层执行氢等离子体掺杂工艺，以形成氢掺杂的硅锗层；以及
使氢从氢掺杂的硅锗层扩散，以钝化界面。
27.根据权利要求26所述的方法，其中，使氢扩散包括：
在含氢气体的大气中执行退火工艺。
28.根据权利要求26所述的方法，其中，形成半导体结构包括：在半导体材料之上形成电介质层，以及
使氢扩散钝化了在半导体材料和电介质层之间的界面中的悬挂键。
29.根据权利要求26所述的方法，其中，形成半导体结构包括：
在硅衬底之上形成栅电介质层；以及
在栅电介质层之上形成栅电极，
其中，使氢扩散钝化了在硅衬底和栅电介质层之间的界面中的硅悬挂键。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109712986A (zh) * 2018-11-27 2019-05-03 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110943085A (zh) * 2018-09-21 2020-03-31 三星电子株式会社 半导体装置和形成该半导体装置的方法
CN111326480A (zh) * 2018-12-14 2020-06-23 夏泰鑫半导体(青岛)有限公司 半导体器件的制造方法
CN111755602A (zh) * 2019-03-29 2020-10-09 爱思开海力士有限公司 半导体器件及其制造方法
CN111755425A (zh) * 2019-03-29 2020-10-09 爱思开海力士有限公司 半导体器件及其制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666312B (zh) 2017-03-30 2021-05-04 联华电子股份有限公司 具有嵌入闪存存储器的动态随机存储器元件及其制作方法
KR102461809B1 (ko) * 2018-11-09 2022-11-01 삼성전자주식회사 반도체 소자 및 이의 제조방법
US10892158B2 (en) * 2019-04-01 2021-01-12 Hitachi High-Tech Corporation Manufacturing method of a semiconductor device and a plasma processing apparatus
KR20210002775A (ko) 2019-06-27 2021-01-11 삼성전자주식회사 반도체 메모리 소자
US11411005B2 (en) * 2020-03-20 2022-08-09 SK Hynix Inc. Semiconductor device and method for fabricating the same
KR20210147321A (ko) * 2020-05-28 2021-12-07 삼성전자주식회사 반도체 장치
KR20210155697A (ko) * 2020-06-16 2021-12-23 삼성전자주식회사 집적회로 소자
US11404543B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN111863611B (zh) * 2020-07-30 2022-02-08 广州粤芯半导体技术有限公司 半导体器件的制备方法
KR20220059846A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 배선 콘택 플러그들을 포함하는 반도체 메모리 소자
US20220375754A1 (en) * 2021-05-18 2022-11-24 U.S. Army DEVCOM, Army Research Laboratory Hydrogen-passivated topological materials, devices, and methods
TWI802896B (zh) * 2021-06-02 2023-05-21 南亞科技股份有限公司 形成電容器的方法
JP2023001827A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1523679A (zh) * 2003-02-20 2004-08-25 �ձ�������ʽ���� 薄膜晶体管衬底及其制造方法
CN1645515A (zh) * 2003-11-10 2005-07-27 株式会社东芝 非易失性半导体存储器
KR20110107065A (ko) * 2010-03-24 2011-09-30 주식회사 하이닉스반도체 반도체 소자의 패시베이션 어닐 공정 방법
US20120142177A1 (en) * 2010-12-03 2012-06-07 Jee-Yong Kim Methods of manufacturing a wiring structure and methods of manufacturing a semiconductor device
US20120142160A1 (en) * 2010-12-02 2012-06-07 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device using deuterium annealing
US20130020575A1 (en) * 2011-07-21 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103489831A (zh) * 2012-06-11 2014-01-01 爱思开海力士有限公司 具有多层式存储节点的半导体器件及其制造方法
JP2015154028A (ja) * 2014-02-19 2015-08-24 マイクロン テクノロジー， インク． 半導体装置の製造方法
US20160274394A1 (en) * 2015-03-19 2016-09-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device using liquid crystal display device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413950A (en) * 1994-04-22 1995-05-09 United Microelectronics Corporation Method of forming a DRAM stacked capacitor cell
US5917203A (en) 1996-07-29 1999-06-29 Motorola, Inc. Lateral gate vertical drift region transistor
US6146962A (en) * 1998-03-17 2000-11-14 National Semiconductor Corporation Method for forming a DRAM cell with a stacked capacitor
US6794704B2 (en) * 2002-01-16 2004-09-21 Micron Technology, Inc. Method for enhancing electrode surface area in DRAM cell capacitors
JP4382375B2 (ja) * 2003-03-13 2009-12-09 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタの製造方法
KR100811271B1 (ko) 2006-09-29 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US8357583B2 (en) 2010-09-10 2013-01-22 Elpida Memory, Inc. Method for manufacturing semiconductor device
JP2013089889A (ja) 2011-10-21 2013-05-13 Elpida Memory Inc 半導体装置及びその製造方法
EP3175496B1 (en) * 2014-08-01 2021-06-16 Orthogonal Inc. Photolithographic patterning of organic electronic devices
KR102247015B1 (ko) 2014-10-14 2021-05-03 삼성전자주식회사 캐패시터를 포함하는 반도체 장치 및 그의 제조 방법
JP2016134544A (ja) * 2015-01-21 2016-07-25 キヤノン株式会社 半導体装置の製造方法
KR20160133031A (ko) * 2015-05-11 2016-11-22 에스케이하이닉스 주식회사 캐패시터를 포함하는 반도체장치 및 그 제조 방법
KR20170096371A (ko) * 2016-02-16 2017-08-24 에스케이하이닉스 주식회사 트랜지스터를 포함하는 전자 장치 및 그 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1523679A (zh) * 2003-02-20 2004-08-25 �ձ�������ʽ���� 薄膜晶体管衬底及其制造方法
CN1645515A (zh) * 2003-11-10 2005-07-27 株式会社东芝 非易失性半导体存储器
KR20110107065A (ko) * 2010-03-24 2011-09-30 주식회사 하이닉스반도체 반도체 소자의 패시베이션 어닐 공정 방법
US20120142160A1 (en) * 2010-12-02 2012-06-07 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device using deuterium annealing
US20120142177A1 (en) * 2010-12-03 2012-06-07 Jee-Yong Kim Methods of manufacturing a wiring structure and methods of manufacturing a semiconductor device
US20130020575A1 (en) * 2011-07-21 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103489831A (zh) * 2012-06-11 2014-01-01 爱思开海力士有限公司 具有多层式存储节点的半导体器件及其制造方法
JP2015154028A (ja) * 2014-02-19 2015-08-24 マイクロン テクノロジー， インク． 半導体装置の製造方法
US20160274394A1 (en) * 2015-03-19 2016-09-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device using liquid crystal display device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110943085A (zh) * 2018-09-21 2020-03-31 三星电子株式会社 半导体装置和形成该半导体装置的方法
CN109712986A (zh) * 2018-11-27 2019-05-03 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109712986B (zh) * 2018-11-27 2021-06-01 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111326480A (zh) * 2018-12-14 2020-06-23 夏泰鑫半导体(青岛)有限公司 半导体器件的制造方法
CN111326480B (zh) * 2018-12-14 2023-07-28 夏泰鑫半导体(青岛)有限公司 半导体器件的制造方法
CN111755602A (zh) * 2019-03-29 2020-10-09 爱思开海力士有限公司 半导体器件及其制造方法
CN111755425A (zh) * 2019-03-29 2020-10-09 爱思开海力士有限公司 半导体器件及其制造方法
US11888018B2 (en) 2019-03-29 2024-01-30 SK Hynix Inc. Semiconductor device and method for fabricating the same
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