TWI806841B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI806841B
TWI806841B TW106137465A TW106137465A TWI806841B TW I806841 B TWI806841 B TW I806841B TW 106137465 A TW106137465 A TW 106137465A TW 106137465 A TW106137465 A TW 106137465A TW I806841 B TWI806841 B TW I806841B
Authority
TW
Taiwan
Prior art keywords
top electrode
hydrogen
layer
forming
doped
Prior art date
Application number
TW106137465A
Other languages
English (en)
Other versions
TW201839856A (zh
Inventor
張壹植
朴志煥
李美梨
全奉石
鄭鏞洙
黃善煥
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW201839856A publication Critical patent/TW201839856A/zh
Application granted granted Critical
Publication of TWI806841B publication Critical patent/TWI806841B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28255—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor belonging to Group IV and not being elemental silicon, e.g. Ge, SiGe, SiGeC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一種用於製造半導體裝置的方法包括：在半導體基底中形成電晶體；在電晶體之上形成包括含氫頂電極的電容器；以及在形成電容器之後執行用於氫鈍化的退火製程。

Description

半導體裝置及其製造方法
本發明的示例性實施例關於一種半導體裝置和用於製造該半導體裝置的方法，並且更具體地，關於包括電容器的半導體裝置以及用於製造該半導體裝置的方法。
通常，多個矽懸鍵位於金屬氧化物矽場效應電晶體(MOSFET)型半導體裝置中的矽基底與閘電介質層之間的界面處。矽懸鍵可以用作界面陷阱來改變MOSFET的閾值電壓。MOSFET的特性可能因為閾值電壓的變化而改變。因此，可能會降低半導體裝置的可靠性。
本發明的實施例關於一種改進的半導體裝置以及用於製造該半導體裝置的方法，所述半導體裝置大體上沒有矽懸鍵。
本發明的實施例關於一種半導體裝置以及用於製造該半導體裝置的方法，所述半導體裝置大體上在單元區中沒有矽懸鍵，而不破壞外圍電路區中的電晶體。
根據本發明的實施例，一種用於製造半導體裝置的方法包括：在半導體基底中形成電晶體；在所述電晶體之上形成包括含氫頂電極的電容器；以及在形成電容器之後執行用於氫鈍化的退火製程。
形成電容器可以包括：形成底電極；在底電極之上形成電介質層；在電介質層之上形成頂電極層；執行用於使頂電極層摻雜有氫的電漿摻雜製程；以及刻蝕頂電極層。
所述頂電極層可以包括矽鍺層。
所述底電極具有柱形形狀或圓柱形形狀。
形成電容器可以包括：形成底電極；在底電極之上形成電介質層；在電介質層之上形成第一頂電極層；在第一頂電極層之上形成第二頂電極層；對於第二頂電極層執行氫電漿摻雜製程，以形成氫摻雜的第二頂電極層；在氫摻雜的第二頂電極層之上形成第三頂電極層；以及刻蝕第三頂電極層、氫摻雜的第二頂電極層和第一頂電極層，以形成含氫頂電極。
所述第二頂電極層可以包括矽鍺層。
所述第一頂電極層和所述第三頂電極層可以包括含金屬層。
所述底電極可以具有柱形形狀或圓柱形形狀。
形成電晶體可以包括：在半導體基底中形成閘溝槽；在閘溝槽中形成閘電介質層；以及在閘電介質層之上形成填充閘溝槽的閘電極。
所述方法還可以包括：在形成電晶體之後而在形成電容器之前，形成位元線。
退火製程可以在含氫氣體的大氣中執行。
根據本發明的另一個實施例，一種用於製造半導體裝置的方法包括：製備包括單元區和外圍電路區的半導體基底；在單元區的半導體基底中形成第一電晶體；在外圍電路區的半導體基底中形成第二電晶體；在第一電晶體之上形成包括含氫頂電極的電容器；以及在形成電容器之後執行用於氫鈍化的退火製程。
形成電容器可以包括：形成底電極；在底電極之上形成電介質層；在電介質層之上形成頂電極層；執行用於使頂電極層摻雜有氫的電漿摻雜製程；以及刻蝕頂電極層，以形成設置在單元區中的含氫頂電極。
所述頂電極層可以包括矽鍺層。
形成電容器可以包括：形成底電極；在底電極之上形成電介質層；在電介質層之上形成第一頂電極層；在第一頂電極層之上形成第二頂電極層；對於第二頂電極層執行氫電漿摻雜製程，以形成氫摻雜的第二頂電極層；在氫摻雜的第二頂電極層之上形成第三頂電極層；以及刻蝕第三頂電極層、氫摻雜的第二頂電極層和第一頂電極層，以形成設置在單元區中的含氫頂電極。
所述第二頂電極層可以包括矽鍺層。
所述第一頂電極層和所述第三頂電極層可以包括含金屬層。
形成第一電晶體可以包括：在半導體基底中形成閘溝槽；在閘溝槽中形成閘電介質層；以及在閘電介質層之上形成填充閘溝槽的閘電極。
所述方法還可以包括：在形成第一電晶體之後而在形成電容器之前，形成位元線。
所述退火製程可以在含氫氣體的大氣中執行。
根據本發明的又一個實施例，一種半導體裝置包括：半導體基底；電晶體，其形成在半導體基底中；以及電容器，其形成在電晶體之上，並且包括順序層疊的底電極、電介質層和頂電極，其中，所述頂電極包括：第一頂電極；氫摻雜的第二頂電極，其在第一頂電極之上；以及第三頂電極，其在氫摻雜的第二頂電極之上。
所述氫摻雜的第二頂電極可以包括氫摻雜的矽鍺層。
所述第一頂電極和所述第二頂電極可以包括含金屬材料。
所述電晶體可以包括：閘溝槽，其形成在半導體基底中；閘電介質層，其形成在所述閘溝槽中；閘電極，其形成在所述閘電介質層上，並且填充所述閘溝槽；以及界面，其設置在所述半導體基底與所述閘電介質層之間，並且透過所述氫摻雜的第二頂電極而被執行氫鈍化。
所述半導體基底可以包括單元區和外圍電路區，並且氫摻雜的第二頂電極設置在單元區中且不覆蓋外圍電路區。
根據本發明的再一個實施例，一種用於製造半導體裝置的方法包括：形成包括第一材料和第二材料之間的界面的半導體結構；在半導體結構之上形成矽鍺層；對於所述矽鍺層執行氫電漿摻雜製程，以形成氫摻雜的矽鍺層；以及使氫從氫摻雜的矽鍺層擴散，以鈍化界面。
使氫擴散可以包括：在含氫氣體的大氣中執行退火製程。
形成半導體結構可以包括：在半導體材料之上形成電介質層，以及使氫擴散鈍化了在半導體材料和電介質層之間的界面中的懸鍵。
形成半導體結構可以包括：在矽基底之上形成閘電介質層；以及在閘電介質層之上形成閘電極，其中，使氫擴散鈍化了在矽基底和閘電介質層之間的界面中的矽懸鍵。
11:刻蝕停止層
12:第一模制層
13:第一支撐層
13’:第一支撐件
14:第二模制層
15:第二支撐層
15’:第二支撐件
16:開口
17:底電極
18:支撐件開口
19:電介質層
20:第一頂電極層
21:第二頂電極層
21H:氫供應層
21H’:氫摻雜的第二頂電極層
22:氫電漿摻雜製程
23:第三頂電極層
23’:第三頂電極
24:頂電極
25:氫鈍化製程
26:金屬層間電介質層
100:半導體裝置
110:電晶體
101:基底
102:閘電介質層
103:閘電極
104:源極/汲極區
120:第一層間電介質層
121:第二層間電介質層
122:第三層間電介質層
105:接觸插塞
106:金屬線
130:界面
130H:氫鈍化界面
131:矽懸鍵
140:導電層
141:氫電漿摻雜製程
142:氫摻雜導電層
142’:氫供應層
150:氫鈍化製程
200:半導體裝置
200L:下部結構
200M:中間結構
200U:上部結構
201:基底
202I:隔離層
202:主動區
203:閘溝槽
204:第一閘電介質層
205:埋藏字元線
206:密封層
207:第一源極/汲極區
208:第二源極/汲極區
209:第三源極/汲極區
210:第四源極/汲極區
211:第二閘電介質層
212:矽電極
213:金屬電極
214:閘覆蓋層
215:位元線接觸插塞
216:位元線接觸孔
217:硬遮罩層
218:位元線
219:位元線覆蓋層
220:第一間隔件元件
221:第二間隔件元件
222:儲存節點接觸孔
223:矽插塞
224:金屬插塞
225:插塞隔離層
226:第一金屬矽化物
227:層間電介質層
228:M1接觸孔
229:第二金屬矽化物
230:第一金屬插塞
231:第一金屬線
232:覆蓋層
300:記憶體元件
301:底電極
302:電介質層
303:頂電極
304:第一支撐件
305:第二支撐件
306:第一頂電極
307:氫摻雜的第二頂電極
308:第三頂電極
310:電容器
311:刻蝕停止層
401:第一金屬層間電介質層
402:第二金屬層間電介質層
403:第三金屬層間電介質層
404:第二金屬線
405:第三金屬線
406:第一介層插塞
407:第二介層插塞
500:模制結構
R10:單元區
R20:外圍電路區
T1:單元電晶體
T2:外圍電晶體
PG:外圍閘結構
BL:位元線結構
G:間隙
C1:單元接觸結構
C2:外圍接觸結構
I:界面
I’:界面
DB:矽懸鍵
PL:板
〔圖1〕是繪示根據本發明的第一實施例的半導體裝置的剖面圖。
〔圖2A〕至〔圖2E〕是繪示用於製造根據本發明的第一實施例的半導體裝置的方法的剖面圖。
〔圖3A〕繪示根據本發明的第二實施例的半導體裝置。
〔圖3B〕是圖3A的半導體裝置沿著線A-A’截取的剖面圖。
〔圖3C〕是圖3A的半導體裝置沿著線B-B’截取的剖面圖。
〔圖3D〕是圖3A的半導體裝置沿著線C-C’截取的剖面圖。
〔圖4〕是中間結構200M的剖面圖。
〔圖5〕是上部結構200U的剖面圖。
〔圖6A〕至〔圖6J〕是繪示用於製造根據本發明的第二實施例的半導體裝置的方法的剖面圖。
相關申請的交叉引用：本申請案請求於2016年12月21日提交的申請號為10-2016-0175505的韓國專利申請的優先權，其全部內容通過引用合併於此。
下面將參照附圖更詳細地描述本發明的示例性實施例。然而，本發明可以用不同的方式實施，而不應解釋為限制于本文所列的實施例。確切地說，提供這些實施例使得本說明書充分與完整，並向本領域技術人員充分傳達本發明的範圍。在本申請案中，相同的附圖標記在本發明的不同附圖和實施例中表示相同的部件。
附圖並非按比例繪製，並且在某些情況下，為了清楚地示出實施例的特徵可能對比例做誇大處理。當提及第一層在第二層「上」或在基底「上」時，其不僅關於第一層直接形成在第二層上或在基底上的情況，還關於在第一層與第二層之間或在第一層與基底之間存在第三層的情況。
圖1是繪示根據本發明第一實施例的半導體裝置100的剖面圖。
請參考圖1，半導體裝置100可以包括電晶體110和形成在電晶體110之上的氫供應層(hydrogen supplying layer)142’。電晶體110可以包括：基底101、設置在基底101之上的閘電介質層102、設置在閘電介質層102之上的閘電極103、形成在基底101中的源極/汲極區104。第一層間電介質層120可以形成在電晶體110和氫供應層142’之間。半導體裝置100還可以包括第二層間電介質層121和第三層間電介質層122，第二層間電介質層121覆蓋氫供應層142’和第一層間電介質層120，第三層間電介質層122設置在第二層間電介質層121之上。此外，半導體裝置100還可以包括金屬線106，金屬線106經由形成在金屬線106與源極/汲極區104之間的接觸插塞(contact plug)105而接觸電晶體110的源極/汲極區104。
圖1中的半導體裝置100可以在執行氫鈍化製程之後獲得。例如，可以在閘電介質層102和基底101之間形成氫鈍化界面130H。氫鈍化界面130H可以被從氫供應層142’擴散的氫鈍化。
圖2A至圖2E是繪示用於製造根據本發明的第一實施例的圖1的半導體裝置的方法的剖面圖。
請參考圖2A，電晶體110可以形成在基底101中。電晶體110可以包括：基底101；閘電介質層102，其設置在基底101的頂表面之上；閘電極103，其設置在閘電介質層102之上；以及源極/汲極區104，其形成基底101中並在閘電極103的兩個側壁上。第一層間電介質層120可以形成在電晶體110之上。界面130可以形成在閘電介質層102和基底101之間。基底101可以包括矽基半導體基底。因此，界面130可以是電介質材料與半導體材料之間的界面或者電介質材料與矽材料之間的界面。界面130可以是具有多個矽懸鍵131的非鈍化界面。
請參考圖2B，導電層140可以形成在第一層間電介質層120之上。導電層140可以包括含矽材料。例如，導電層140可以包括矽鍺層。導電層140可以包括摻雜有雜質的矽鍺層。導電層140可以包括摻雜有硼的矽鍺層。
請參考圖2C，可以在導電層140上執行氫電漿摻雜製程141，以形成氫摻雜導電層142。氫電漿摻雜製程141可以使用氫混合物作為摻雜氣體。例如，可以使用大約3KeV的能量，以約3×1016個原子/cm2的劑量來摻雜氫(H2)。
請參考圖2D，氫摻雜導電層142可以被圖案化，以形成氫供應層142’。氫供應層142’可以與閘電極103重疊。
請參考圖2E，可以執行氫鈍化製程150。氫鈍化製程150可以在含氫氣體的大氣中執行。氫鈍化製程150可以包括退火製程。氫鈍化製程150可以在H2N2的大氣中執行。在執行氫鈍化製程150之前，還可以形成第二層間電介質層121。第二層間電介質層121可以包括諸如TEOS(原矽酸四乙酯) 的氧化矽。第二層間電介質層121可以覆蓋氫供應層142’和第一層間電介質層120之暴露的頂表面。在形成第二層間電介質層121之後且在執行氫鈍化製程150之前，可以形成第三層間電介質層122和金屬線106。金屬線106可以經由接觸插塞105耦接至電晶體的源極/汲極區104。
經由氫鈍化製程150，H2N2的大氣中的氫可以去除基底101表面上的矽懸鍵131。氫也可以從氫供應層142’擴散，以進一步去除在基底101的表面上且在基底101和閘電介質層102之間的界面中的矽懸鍵131。界面130可以使用氫來鈍化，從而在閘電介質層102和基底101之間形成氫鈍化界面130H。氫鈍化界面130H可以包括氫-矽鍵。氫-矽鍵由氫鈍化製程150產生。
如上所述，根據本發明的一個實施例，與僅執行氫鈍化製程150的情況相比，透過形成氫供應層142’可以更多地增加氫鈍化的效率。此外，透過利用氫供應層142’，可以減小用於執行氫鈍化製程150的時間和溫度。
根據本發明的另一個實施例，導電層140可以包括多個導電材料層。例如，導電層140可以包括順序層疊的第一含金屬層、矽鍺層和第二含金屬層。首先，可以層疊第一含金屬層和矽鍺層，隨後可以在矽鍺層上執行矽電漿摻雜製程。隨後，可以形成第二含金屬層，然後可以執行圖案化。結果，可以形成包括摻雜氫之矽鍺層的導電層，其中所述摻雜氫的矽鍺層設置在第一含金屬層和第二含金屬層之間。
圖3A至圖3D示出了根據本發明第二實施例的半導體裝置。在本發明的第二實施例中，描述了具有記憶體單元(諸如動態隨機存取記憶體(DRAM)的記憶體單元)的半導體裝置。圖3A是根據本發明第二實施例的半導體裝置的平面圖。圖3B是圖3A的半導體裝置沿著線A-A’截取的剖面圖。圖3C是圖3A的半導體裝置沿著線B-B’截取的剖面圖。圖3D是圖3A的半導體裝置沿著線C-C’截取的剖面圖。
半導體裝置200可以包括單元區R10和外圍電路區R20。多個記憶體單元可以形成在單元區R10中。每個記憶體單元可以包括單元電晶體T1，單元電晶體T1包括埋藏字元線205、位元線218和記憶體元件300。在外圍電路區R20中，可以形成電晶體(以下簡稱為「外圍電晶體」)，該電晶體形成外圍電路。外圍電晶體T2可以包括外圍閘結構PG。
半導體裝置200可以包括順序層疊的下部結構200L、中間結構200M和上部結構200U。下部結構200L可以包括單元電晶體T1和位元線218。中間結構200M可以包括記憶體元件300。上部結構200U可以包括多個金屬線層。
在下文中，將詳細地描述了半導體裝置200。
隔離層202I和主動區202可以形成在基底201中。隔離層202I可以將單元區R10和外圍電路區R20彼此隔離。基底201可以由適用於半導體製程的材料形成。基底201可以包括半導體基底。基底201可以由含矽材料形成。基底201可以包括選自矽、單晶矽、多晶矽、非晶矽、矽鍺、單晶矽鍺、多晶矽鍺、碳摻雜矽、它們的組合以及它們的多個層之中的任何適合的半導體材料。基底201可以包括諸如鍺的其他半導體材料。基底201可以包括III/V族材料的半導體基底。例如，基底201可以包括諸如GaAs的化學化合物半導體基底。基底201可以包括絕緣體上矽(SOI)基底。隔離層202I可以經由淺溝槽隔離(Shallow Trench Isolation，STI)製程來形成。隔離層202I可以在單元區R10和外圍電路區R20的每一個中限定多個主動區202。
閘溝槽203可以形成在單元區R10中。第一閘電介質層204可以形成在閘溝槽203的表面上。用於填充閘溝槽203之一部分的埋藏字元線205可以形成在第一閘電介質層204之上。密封層206可以形成在埋藏字元線205之上。密封層206可以與基底201的表面一樣高。埋藏字元線205可以定 位於比基底201之表面水平還低的水平。埋藏字元線205可以是低電阻材料。例如，埋藏字元線205可以是金屬氮化物或金屬之中的至少一種。在一個實施例中，埋藏字元線205可以包括順序層疊的氮化鈦和鎢。
在單元區R10的基底201中，可以形成第一源極/汲極區207和第二源極/汲極區208。第一源極/汲極區207和第二源極/汲極區208可以透過閘溝槽203彼此間隔開。如此，埋藏字元線205、第一源極/汲極區207和第二源極/汲極區208可以形成單元電晶體T1。由於埋藏字元線205的存在，單元電晶體T1的短溝道效應得到改善。
在外圍電路區R20的基底201中，可以形成第三源極/汲極區209和第四源極/汲極區210。第三源極/汲極區209和第四源極/汲極區210之中的每一個可以包括低濃度源極/汲極區和高濃度源極/汲極區。外圍閘結構PG可以形成在第三源極/汲極區209與第四源極/汲極區210之間的基底201之上。外圍閘結構PG可以包括：第二閘電介質層211、矽電極212、金屬電極213和閘覆蓋層214。如此，可以形成包括外圍閘結構PG、第三源極/汲極區209和第四源極/汲極區210的外圍電晶體T2。
位元線接觸插塞215可以形成在單元區R10的基底201之上。位元線接觸插塞215可以耦接至第一源極/汲極區207。位元線接觸插塞215可以設置在位元線接觸孔216的內部。位元線接觸孔216可以形成在硬遮罩層217中。硬遮罩層217可以形成在基底201之上。位元線接觸孔216可以暴露出第一源極/汲極區207。位元線接觸插塞215的底表面可以低於基底201的頂表面。位元線接觸插塞215可以由多晶矽或金屬材料形成。位元線接觸插塞215的一部分可以具有比位元線接觸孔216的直徑短的線寬。因此，間隙G可以形成在位元線接觸插塞215的兩側上。間隙G可以獨立地形成在位元線接觸插塞215的兩側上。畢竟，一個位元線接觸插塞215和一對間隙G可以設置在位 元線接觸孔216的內部。一對間隙G可以由位元線接觸插塞215隔離。間隙G可以定位於位元線接觸插塞215和矽插塞223之間。
位元線結構BL可以形成在位元線接觸插塞215之上。位元線結構BL可以包括位元線218和在位元線218之上的位元線覆蓋層219。位元線結構BL可以具有在與埋藏字元線205交叉的方向上延伸的線形狀。位元線218的一部分可以與位元線接觸插塞215耦接。當從線A-A’的方向看時，位元線218和位元線接觸插塞215可以具有相同的線寬。因此，位元線218可以在覆蓋位元線接觸插塞215的同時在任何一個方向上延伸。位元線218可以包括金屬材料。位元線覆蓋層219可以包括電介質材料。位元線結構BL和外圍閘結構PG可以由相同的材料同時形成。
第一間隔件元件220可以形成在位元線結構BL的側壁上。第二間隔件元件221可以形成在外圍閘結構PG的側壁上。第一間隔件元件220和第二間隔件元件221之中的每一個可以由多個間隔件形成。第一間隔件元件220的底表面可以填充位元線接觸插塞215的兩側上的間隙G。
單元接觸結構C1可以形成在兩個相鄰的位元線結構BL之間。單元接觸結構C1可以形成在儲存節點接觸孔222中。單元接觸結構C1可以耦接至第二源極/汲極區208。單元接觸結構C1可以包括矽插塞223和金屬插塞224。金屬插塞224的上部可以延伸，以與位元線結構BL的頂表面部分地重疊。金屬插塞224可以設置為與位元線218相鄰。矽插塞223可以設置為與位元線接觸插塞215相鄰。當從線D-D’的方向看時，可以在兩個相鄰的單元接觸結構C1之間形成插塞隔離層225。插塞隔離層225可以形成在兩個相鄰的位元線結構BL之間。儲存節點接觸孔222形成在硬遮罩層217和插塞隔離層的疊層中。
單元接觸結構C1還可以包括在矽插塞223和金屬插塞224之 間的第一金屬矽化物226。矽插塞223可以包括摻雜的多晶矽，而金屬插塞224可以包括鎢。第一金屬矽化物226可以是歐姆接觸層，並且可以透過第一金屬矽化物226來減小接觸電阻。第一金屬矽化物226可以包括矽化鈷。單元接觸結構C1可以被稱為「儲存節點接觸插塞」。
在外圍電路區R20中，可以形成外圍接觸結構C2。外圍接觸結構C2可以填充形成在層間電介質層227內部的M1接觸孔228。M1接觸孔228可以指要被第一金屬插塞230填充的接觸孔。外圍接觸結構C2可以包括第二金屬矽化物229和第一金屬插塞230。第二金屬矽化物229和第一金屬矽化物226可以同時形成。第一金屬線231可以形成在外圍接觸結構C2之上。第一金屬插塞230、第一金屬線231和金屬插塞224可以使用相同的材料同時形成。
覆蓋層232可以形成在金屬插塞224的上部與位元線結構BL的上部之間。
如上所述，下部結構200L可以包括：基底201、單元電晶體T1、外圍電晶體T2、位元線218、單元接觸結構C1、外圍接觸結構C2以及第一金屬線231。
包括記憶體元件300的中間結構200M可以形成在下部結構200L之上。上部結構200U可以形成在中間結構200M之上。
圖4是中間結構200M的剖面圖。請參考圖4所示，中間結構200M可以包括記憶體元件300，並且記憶體元件300可以包括電容器310。中間結構200M的最下層可以包括刻蝕停止層311。刻蝕停止層311可以覆蓋單元區R10和外圍電路區R20，同時暴露出單元接觸結構C1的上表面，單元接觸結構C1的上表面是作為下部結構200L的最高層。電容器310可以形成在單元接觸結構C1之上。
電容器310可以包括多個底電極301。電介質層302和頂電極303可以順序地層疊在底電極301之上。每個底電極301可以是柱型。底電極301亦可以是除了柱型之外的圓柱形狀。底電極301可以被稱為儲存節點。底電極301可以耦接至單元接觸結構C1。底電極301可以包括金屬材料。底電極301可以包括氮化鈦。相鄰的底電極301可以由第一支撐件304和第二支撐件305橫向地支撐。底電極301的最下部分可以由刻蝕停止層311橫向地支撐。
頂電極303可以包括：第一頂電極306、氫摻雜的第二頂電極307和第三頂電極308。氫摻雜的第二頂電極307可以設置在第一頂電極306和第三頂電極308之間。氫摻雜的第二頂電極307可以包括氫摻雜的矽鍺層。摻雜到氫摻雜的矽鍺層中的氫可以經由電漿摻雜製程來摻雜。第一頂電極306和第三頂電極308可以包括含金屬層。第三頂電極308可以是具有比第一頂電極306低的電阻的材料。例如，第一頂電極306可以具有氮化鈦，而第三頂電極308可以包括順序層疊的氮化鎢和鎢。氮化鎢可以是鎢和氫摻雜的第二頂電極307之間的粘合層和防擴散層。
圖5是上部結構200U的剖面圖。請參考圖5，上部結構200U可以包括由金屬線404和405構成的多個層。多個金屬層間電介質層401、402和403以及多個金屬線404和405可以形成在電容器310之上。在本文中，多個金屬線404和405可以分別包括一個第二金屬線404和一個第三金屬線405。第一金屬層間電介質層401可以覆蓋電容器310和外圍電路區R20。第二金屬層間電介質層402可以覆蓋第二金屬線404和第一金屬層間電介質層401。第三金屬層間電介質層403可以覆蓋第三金屬線405和第二金屬層間電介質層402。上部結構200U還可以包括第一介層插塞406和第二介層插塞407。第一介層插塞406可以將頂電極303和第二金屬線404彼此耦接。第二介層插塞 407可以將第二金屬線404和第三金屬線405彼此耦接。金屬層間電介質層401、402和403可以由氧化矽形成。金屬線404和405以及第一介層插塞406和第二介層插塞407可以包括鎢、銅、鋁或其組合。
上述半導體裝置200可以是動態隨機存取記憶體(DRAM)裝置。半導體裝置200可以包括兩種材料之間的界面。例如，半導體裝置200可以包括在第一閘電介質層204和基底201之間的界面I(請參考圖3D)。界面I可以是一個氫鈍化界面。換言之，界面I可以被從氫摻雜的第二頂電極307擴散的氫鈍化。此外，界面I可以透過能夠在形成第三金屬層間電介質層403之後執行的氫鈍化製程(例如，在含氫氣體的大氣中執行的退火製程)被氫鈍化。
圖6A至圖6J是繪示用於製造根據本發明的第二實施例的半導體裝置的方法的剖面圖。在DRAM裝置中，除了形成有記憶體單元的單元區之外，通常可以提供用於控制輸入到記憶體單元的數據和從記憶體單元輸出的數據的外圍電路區。當在單元區和外圍電路區中形成多個構成元件時，一些構成元件可以形成以被同時併入。
在下文中，為了便於描述，在圖3B中所示的半導體裝置200的構成元件之中，由於設置在電容器310的下部中的下部結構200L可以透過公知的方法來製造，所以將省略其詳細說明。下部結構200L可以包括在第一閘電介質層204(請參考圖3B)和基底201(請參考圖3B)之間的未鈍化界面I’。在本文中，未鈍化界面I’可以是在執行氫鈍化製程之前形成的界面。因此，未鈍化界面I’可以包括經由用於形成下部結構200L的一系列製程產生的矽懸鍵DB。
請參考圖6A，可以形成下部結構200L。下部結構200L可以包括其中設置有記憶體單元的單元區R10和其中設置有控制記憶體單元之外圍電路的外圍電路區R20。
下部結構200L可以包括未鈍化界面I’。下部結構200L可以包括單元接觸結構C1。下部結構200L的組成元件可以透過參考圖3A至圖3D來理解。單元接觸結構C1可以形成在單元區R10中。
隨後，可以在下部結構200L之上形成模制結構(mold structure)500。模制結構500可以包括：刻蝕停止層11、第一模制層(mold layer)12、第一支撐層13、第二模制層14和第二支撐層15。第一模制層12和第二模制層14可以包括氧化矽。第一模制層12可以形成為比第二模制層14厚。第一模制層12和第二模制層14可以由不同的矽氧化物形成。模制結構500可以形成在單元區R10和外圍電路區R20中。
刻蝕停止層11可以由相對於第一模制層12具有刻蝕選擇性的材料形成。刻蝕停止層11可以包括氮化矽。
第一支撐層13和第二支撐層15可以由相對於第一模制層12和第二模制層14具有刻蝕選擇性的材料形成。第一支撐層13和第二支撐層15可以由氮化矽或碳氮化矽(SiCN)形成。第二支撐層15可以形成為比第一支撐層13厚。
請參考圖6B，可以透過刻蝕模制結構500來形成多個開口16。可以透過順序刻蝕第二支撐層15、第二模制層14、第一支撐層13和第一模制層12來形成開口16。被執行以形成開口16的刻蝕製程可以停止在刻蝕停止層11處。開口16可以形成在單元區R10中。開口16可以被稱為其中要形成底電極的孔。
隨後，可以透過刻蝕刻蝕停止層11來暴露出在開口16之下的單元接觸結構C1的上表面。
請參考圖6C，底電極17可以形成在開口16中。底電極17可以填充開口16。因此，底電極17可以被稱為「柱型底電極」。為了形成底電 極17，可以形成填充開口16的底電極層(未示出)。為了在具有大的高寬比的開口16中形成底電極層，可以使用具有優良臺階覆蓋特性的成膜(film-forming)技術(例如，化學氣相沉積(Chemical Vapor Deposition，CVD)或原子層沉積(Atomic Layer Deposition，ALD))。然後可以透過對底電極層執行平坦化製程而在開口16中形成底電極17。平坦化製程可以是化學機械拋光(Chemical Mechanical Polishing，CMP)製程或回蝕製程。底電極17可以包括選自鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮化鈦鋁(TiAlN)、鎢(W)、氮化鎢(WN)、釕(Ru)、氧化釕(RuO2)、銥(Ir)、氧化銥(IrO2)、鉑(Pt)及其組合之中的至少一個。在本實施例中，底電極17可以包括氮化鈦(TiN)。在本實施例中，底電極17可以包括透過ALD製程形成的氮化鈦(ALD-TiN)。
儘管底電極17被圖示為柱型，但是底電極17可以形成為多種類型，例如疊層型或圓柱型。
請參考圖6D和圖6E，可以形成第二支撐件15’和第一支撐件13’。第二支撐件15’和第一支撐件13’可以透過選擇性地刻蝕第二支撐層15和第一支撐層13來形成。例如，可以透過選擇性地刻蝕第二支撐層15來形成支撐件開口18和第二支撐件15’，並且可以經由支撐件開口18來去除第二模制層14。隨後，透過選擇性地刻蝕第一支撐層13並去除第一模制層12來形成第一支撐件13’。第二模制層14和第一模制層12可以經由濕法浸出(wet dip-out)製程來去除。第二支撐件15’可以形成在一個底電極17的一個側壁上，以接觸另一個相鄰底電極17的一個側壁。因此，第二支撐件15’可以橫向地支撐相鄰的底電極17的上部區域。第一支撐件13’可以形成在底電極17的一個側壁上，以接觸另一個相鄰底電極17的一個側壁。因此，第一支撐件13’可以橫向地支撐相鄰的底電極17的下部區域。可以去除第一模制層12和第二模制 層14，以暴露出刻蝕停止層11。
可以完全地去除形成在外圍電路區R20的下部結構200L之上的第二支撐層15、第二模制層14、第一支撐層13和第一模制層12。結果，可以暴露出外圍電路區R20的下部結構200L之上的刻蝕停止層11。刻蝕停止層11可以覆蓋單元區R10和外圍電路區R20。刻蝕停止層11可以暴露出單元接觸結構C1的上表面。
請參考圖6F，可以形成電介質層19。電介質層19可以形成在單元區R10和外圍電路區R20中。電介質層19可以形成為共形地覆蓋第一支撐件13’、第二支撐件15’、底電極17以及刻蝕停止層11的上表面。電介質層19可以覆蓋形成在外圍電路區R20之上的刻蝕停止層11的上表面。具體而言，電介質層19可以透過經由支撐件開口18來供應原材料而形成。
電介質層19可以包括介電率高於氧化矽的高k材料。高k材料可以包括：氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鈦(TiO2)、氧化鉭(Ta2O5)、氧化鈮(Nb2O5)或者鍶鈦氧化物(SrTiO3)。根據本發明的另一個實施例，電介質層19可以由包括兩層或更多層上述高k材料的複合層形成。
在本發明的該實施例中，電介質層19可以由具有優良的洩漏電流特性同時充分降低等效氧化物厚度(EOT)的氧化鋯基材料形成。例如，電介質層19可以包括：ZAZ(ZrO2/Al2O3/ZrO2)、TZ(TiO2/ZrO2)、ZAZT(ZrO2/Al2O3/ZrO2/TiO2)、TZAZT(TiO2/ZrO2/Al2O3/ZrO2/TiO2)或ZAZAT(ZrO2/Al2O3/ZrO2/Al2O3/TiO2)。在TZ、ZAZT、TZAZT和ZAZAT中，氧化鈦(TiO2)可以用氧化鉭(Ta2O5)代替。
電介質層19可以經由具有優良的臺階覆蓋特性的化學氣相沉積(CVD)製程或原子層沉積(ALD)製程來形成。
在形成電介質層19之後，第一頂電極層20可以共形地(conformally)形成在電介質層19之上。第一頂電極層20可以形成在單元區R10和外圍電路區R20中。第一頂電極層20可以包括與底電極17相同的材料。第一頂電極層20可以包括金屬基材料。例如，第一頂電極層20可以包括：鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮化鈦鋁(TiAlN)、鎢(W)，氮化鎢(WN)、釕(Ru)、氧化釕(RuO2)、銥(Ir)、氧化銥(IrO2)、鉑(Pt)或其組合。可以透過執行低壓化學氣相沉積(low pressure CVD，LPCVD)製程、電漿增強化學氣相沉積(Plasma-enhanced CVD，PECVD)製程或原子層沉積(ALD)製程來形成第一頂電極層20。在本發明的這個實施例中，第一頂電極層20可以包括透過ALD製程形成的氮化鈦(ALD-TiN)。
第二頂電極層21可以形成在第一頂電極層20之上。第二頂電極層21可以形成在單元區R10和外圍電路區R20中。第二頂電極層21可以包括矽基材料。第二頂電極層21可以包括矽鍺層。第二頂電極層21可以經由低壓化學氣相沉積(LPCVD)製程形成，以具有優良的臺階覆蓋性能。第二頂電極層21可以形成為薄的，以減小頂電極的電阻。
矽鍺層可以透過使用矽源和鍺源而形成為第二頂電極層21。
鍺烷(GeH4)、乙鍺烷(Ge2H6)、一氯鍺烷(GeH3Cl)、二氯鍺烷(GeH2Cl2)、三氯鍺烷(GeHCl3)、四(二甲氨基)鍺(Ge(N(CH3)2)4)氣體或其組合可以用作鍺源。
矽源可以包括有機矽源或無機矽源。有機矽源可以是基於氨基矽烷的化合物。例如，有機矽源可以是選自二乙基氨基矽烷(DEAS)、二異丙基氨基矽烷(DIPAS)、雙二乙基氨基矽烷(BDEAS)、雙異丙基氨基矽烷(BIPAS)、雙乙基甲基氨基矽烷(BEMAS)、三二甲基氨基矽烷(TDMAS)和三異丙基氨基矽烷(TIPAS)之中的一個。無機矽源可以包括例如矽烷(SiH4)、 一氯矽烷(SiH3Cl)、二氯矽烷(SiH2Cl2)、三氯矽烷(SiHCl3)或四氯化矽(SiCl4)。根據本發明的另一個實施例，可以使用兩種或更多種上述材料作為無機矽源。
根據本發明的另一個實施例，矽鍺層可以摻雜有雜質，以具有導電性。例如，雜質可以包括N型雜質或者P型雜質。N型雜質可以包括磷(P)或砷(As)，而P型雜質可以包括硼(B)。雜質可以透過原位摻雜(in-situ doping)製程或非原位摻雜(ex-situ doping)製程來摻雜。例如，可以在沉積矽鍺層的同時透過供應含雜質的氣體來原位摻雜雜質。含P型雜質的氣體可以包括BCl3或B2H6。含N型雜質的氣體可以包括PH3或AsH3。此外，在沉積矽鍺層之後，可以經由注入製程來摻雜諸如硼(B)、砷(As)和磷(P)的雜質。
根據本實施例，可以透過使用SiH4/GeH4/BCl3來沉積矽鍺層，從而使得第二頂電極層21可以包括硼(B)摻雜的矽鍺(SiGe)層。
此外，由於用於沉積矽鍺層的源極，所以矽鍺層中可能包含微量的氫。在本實施例中，矽鍺層中包括的氫的量可以透過稍後要執行的氫電漿摻雜製程22來增加。
請參考圖6G，氫(H)可以被摻雜至第二頂電極層21中。氫(H)可以透過電漿摻雜製程來摻雜。這被稱為「氫電漿摻雜製程(H2 PLAD)22」。透過氫電漿摻雜製程22，可以將高濃度的氫(H)摻雜到第二頂電極層21中。摻雜有氫的第二頂電極層21可以用作氫供應層21H。氫供應層21H可以透過去除懸鍵(DB)來增強鈍化。以下，將摻雜有氫的第二頂電極層21簡稱為「氫摻雜的第二頂電極層21H’」。氫摻雜的第二頂電極層21H’可以形成在單元區R10和外圍電路區R20中。由於可以在形成第二頂電極層21之後執行氫電漿摻雜製程22，所以電介質層19不會受到氫電漿摻雜製程22的破壞。
氫電漿摻雜製程22可以使用氫化合物作為摻雜氣體。例如，可以使用大約3KeV的能量以約3×1016個原子/cm2的劑量摻雜氫(H2)。在本發明的這個實施例中，氫摻雜的第二頂電極層21H’可以包括摻雜有硼和氫的矽鍺層。
請參考圖6H，可以在氫摻雜的第二頂電極層21H’之上形成第三頂電極層23。第三頂電極層23可以包括金屬基材料。第三頂電極層23可以包括一種材料，該材料具有比第一頂電極層20和氫摻雜的第二頂電極層21H’的電阻低的電阻。第三頂電極層23可以包括：鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、鎢(W)、氮化鎢(WN)、釕(Ru)、氧化釕(RuO2)、銥(Ir)、氧化銥(IrO2)、鉑(Pt)及其組合。可以透過執行物理氣相沉積(PVD)製程、低壓化學氣相沉積(LPCVD)製程、電漿增強化學氣相沉積(PECVD)製程或原子層沉積(ALD)製程來形成第三頂電極層23。第三頂電極層23可以在可以抑制氫從氫摻雜的第二頂電極層21H’擴散的低溫下被沉積。在本實施例中，第三頂電極層23可以包括其中氮化鎢和鎢順序層疊的鎢/氮化鎢(W/WN)。氮化鎢可以提高氫摻雜的第二頂電極層21H'與鎢之間的粘附力，並且防止氫摻雜的第二頂電極層21H’與鎢之間的相互擴散。第三頂電極層23可以在400℃下沉積。
為了便於描述，儘管氫摻雜的第二頂電極層21H’被圖示為厚的，但是第一頂電極層20和第三頂電極層23可以比氫摻雜的第二頂電極層21H’厚。可以增加由金屬基材料形成的第一頂電極層20和第三頂電極層23的厚度，以降低其電阻。
請參考圖6I，可以執行頂電極圖案化製程。經由頂電極圖案化製程，可以刻蝕第三頂電極層23、氫摻雜的第二頂電極層21H和第一頂電極層20。例如，透過頂電極圖案化製程，可以從外圍電路區R20去除第三頂電 極層23、氫摻雜的第二頂電極層21H’和第一頂電極層20。如此，可以形成第三頂電極23’、氫摻雜的第二頂電極21H’和第一頂電極20’。在刻蝕第一頂電極層20之後，可以刻蝕外圍電路區R20的電介質層19。根據本發明的另一個實施例，可以省略刻蝕電介質層19的過程。
第一頂電極20’、氫摻雜的第二頂電極21H’和第三頂電極23’以所提及的順序層疊的結構可以被稱為頂電極24或板PL。
包括第三頂電極23’、氫摻雜的第二頂電極21H’和第一頂電極20’的頂電極24可以保留在單元區R10中。第三頂電極23’、氫摻雜的第二頂電極21H’和第一頂電極20’可以不形成在外圍電路區R20中。氫摻雜的第二頂電極21H’的一部分可以覆蓋設置在最外側的底電極17的側壁。如此，可以減小氫摻雜的第二頂電極21H’與基底表面之間的距離。
請參考圖6J，可以執行氫鈍化製程25。氫鈍化過程25可以在含氫氣體的大氣中執行。氫鈍化製程25可以包括退火製程。氫鈍化製程25可以在H2N2的大氣中執行。在執行氫鈍化製程25之前，可以進一步形成金屬層間電介質層26。金屬層間電介質層26可以包括諸如TEOS的氧化矽。金屬層間電介質層26可以形成在單元區R10和外圍電路區R20中。因此，金屬層間電介質層26可以覆蓋單元區R10的頂電極24和外圍電路區R20的刻蝕停止層11。儘管在附圖中未示出，但是與圖5類似，可以在形成多個金屬層間電介質層和多個金屬線之後執行氫鈍化製程25。
當執行氫鈍化製程25時，H2N2的大氣中的氫可以鈍化界面I’。此外，從氫摻雜的第二頂電極21H’散發出的氫可以鈍化界面I’。如上所述，存在於界面I’中的矽懸鍵(DB)可以透過雙氫鈍化來去除。在氫鈍化製程25之後，可以形成基本上沒有矽懸鍵的氫鈍化界面I。
根據本實施例，與在氫摻雜的第二頂電極21H’不存在下執行氫 鈍化製程25時的情況相比，透過在氫摻雜的第二頂電極21H’存在下執行氫鈍化製程25，可以提高氫鈍化效率。此外，透過形成氫摻雜的第二頂電極21H’，可以降低用於執行氫鈍化製程25的時間和程序溫度。
此外，由於在外圍電路區R20中未形成氫摻雜的第二頂電極21H’，所以外圍電路區R20的外圍電晶體不會受到氫摻雜的第二頂電極21H’的影響。例如，氫摻雜的第二頂電極21H’的氫可以沿著單元區R10和外圍電路區R20之間的邊界擴散(請參考附圖標記「HD」)，以鈍化界面I’。因此，可以去除形成在單元區R10中的懸鍵(DB)，而不影響形成在外圍電路區R20中的外圍電晶體。
如上所述，由於經由氫電漿摻雜製程22提高了氫的供應，因此可以提高單元電晶體的鈍化效率而不會使外圍電晶體劣化。結果，DRAM的數據保留時間tREF可以提高至少大約10%以上。
根據本發明實施例的比較性示例，可以執行B2H6電漿摻雜製程作為氫電漿摻雜製程22。在這種情況下，可以在氫摻雜的第二頂電極21H’的表面上形成未知層。由於存在未知層，所以氫摻雜的第二頂電極21H’和第三頂電極層23可能脫落。為了去除未知層，可以在執行B2H6電漿摻雜製程之後執行清洗製程(cleaning process)。在本文中，氫可能透過清洗製程而丟失。畢竟，與氫電漿摻雜製程相比，B2H6電漿摻雜製程可能會使氫鈍化效率變差。
根據本發明實施例的比較性示例，矽鍺層可以經由氫注入製程而摻雜有氫。然而，氫注入製程可能會使矽鍺層中包含的氫分佈不均勻。如此，與氫電漿摻雜製程相比，氫鈍化效率可能變差。
根據本發明的實施例的比較性示例，可以在形成最上面的金屬線之後形成包含氫的電介質材料，例如包含氫的氮化矽。然而，由於形成含氫氮化矽以覆蓋外圍電路區R20，所以外圍電路區R20的外圍電晶體可能劣化。 此外，由於含氫氮化矽與基底表面之間的距離變長，所以可以增加用於執行氫鈍化製程的溫度和時間。
根據本發明實施例的比較性示例，刻蝕停止層11可以摻雜有氫。然而，透過在形成刻蝕停止層11之後執行的各種製程，氫可以從刻蝕停止層11擴散到外圍電路區R20的外圍電晶體中。此外，由於刻蝕停止層11必須在用於去除模制層的濕法浸出製程以及頂電極圖案化製程期間保護外圍電路區R20，所以在形成電容器之前不應將刻蝕停止層11從外圍電路區R20去除。
根據本發明實施例的比較性示例，可以在不執行氫電漿摻雜製程的情況下增加矽鍺層的厚度。矽鍺層可以因用於沉積矽鍺層的源氣體而含有氫。當矽鍺層的厚度增加時，包含在矽鍺層中的氫的量可以增加。然而，當矽鍺層變厚時，其電阻可以增加。此外，當隨後頂電極被圖案化時，厚的矽鍺層可能成為負擔。
根據本發明的實施例，可以透過在執行氫鈍化的同時引入氫摻雜的矽鍺層來執行氫鈍化並提高氫鈍化的效率。
根據本發明的實施例，可以透過在電容器的頂電極形成時形成摻雜氫的矽鍺層來去除單元區的矽懸鍵而不會使外圍電路區中的電晶體劣化。
根據本發明的實施例，可以透過形成氫摻雜的矽鍺層來減小用於執行氫鈍化的退火溫度和退火時間。
儘管已經參照具體的實施方式描述了本發明，但是對於本領域技術人員來說顯而易見的是，在不脫離所附申請專利範圍所界定的本發明的精神和範圍的情況下，可以進行各種改變和修改。
11:刻蝕停止層
13’:第一支撐件
15’:第二支撐件
17:底電極
19:電介質層
20:第一頂電極層
21H:氫供應層
22:氫電漿摻雜製程
200L:下部結構
C1:單元接觸結構
I’:界面
DB:矽懸鍵
R10:單元區
R20:外圍電路區

Claims (20)

  1. 一種用於製造半導體裝置的方法，其包括：製備包括一單元區和一外圍電路區的一半導體基底；在該單元區的該半導體基底中形成一電晶體；在該單元區中的該電晶體之上形成一位元線；在該單元區中的該位元線之上形成一底電極；在該單元區中的該底電極之上和該外圍電路區的該半導體基底之上形成一電介質層；在該電介質層之上形成一頂電極層；執行一氫電漿摻雜製程以形成一含氫頂電極層；藉由刻蝕在該外圍電路區中的該含氫頂電極層以在該單元區形成一含氫頂電極來形成一電容器，在該電容器中該底電極、該電介質層及該含氫頂電極在該單元區中的該位元線之上層疊；以及在形成該電容器之後執行用於氫鈍化的一退火製程，其中該含氫頂電極的一部分覆蓋在該單元區的一最外側設置的該底電極的一側壁。
  2. 如請求項1所述的方法，其中，該頂電極層包括矽鍺層。
  3. 如請求項1所述的方法，其中，該底電極具有柱形形狀或圓柱形形狀。
  4. 一種用於製造半導體裝置的方法，其包括：製備包括一單元區和一外圍電路區的一半導體基底； 在該單元區的該半導體基底中形成一電晶體；在該單元區中的該電晶體之上形成一位元線；在該單元區中的該位元線之上形成一底電極；在該單元區中的該底電極之上和該外圍電路區的該半導體基底之上形成一電介質層；在該電介質層之上形成一第一頂電極層；在該第一頂電極層之上形成一第二頂電極層；對於該第二頂電極層執行一氫電漿摻雜製程，以形成一氫摻雜的第二頂電極層；在該氫摻雜的第二頂電極層之上形成一第三頂電極層；藉由在該外圍電路區中刻蝕該第三頂電極層、該氫摻雜的第二頂電極層和該第一頂電極層以形成一含氫頂電極，在該含氫頂電極中一第一頂電極、一氫摻雜的第二頂電極及一第三頂電極在該單元區中層疊，從而形成一電容器，在該電容器中該底電極、該電介質層及該含氫頂電極在該單元區中的該位元線之上層疊；在形成該電容器之後執行用於氫鈍化的一退火製程，其中該氫摻雜的第二頂電極的一部分覆蓋在該單元區的一最外側設置的該底電極的一側壁。
  5. 如請求項4所述的方法，其中，該第二頂電極層包括矽鍺層。
  6. 如請求項4所述的方法，其中，該第一頂電極層和該第三頂電極層包括含金屬層。
  7. 如請求項4所述的方法，其中，該底電極具有柱形形狀或圓柱形形狀。
  8. 如請求項1所述的方法，其中，形成該電晶體包括：在該半導體基底中形成一閘溝槽；在該閘溝槽中形成一閘電介質層；以及在該閘電介質層之上形成填充該閘溝槽的一閘電極。
  9. 如請求項1所述的方法，其中，該退火製程係於含氫氣體的大氣中執行。
  10. 一種用於製造半導體裝置的方法，其包括：製備包括一單元區和一外圍電路區的一半導體基底；在該單元區的半導體基底中形成一第一電晶體；在該外圍電路區的半導體基底中形成一第二電晶體；在該單元區中的該第一電晶體之上形成一位元線；在該單元區中的該位元線之上形成一底電極；在該單元區中的該底電極之上和該外圍電路區的該半導體基底之上形成一電介質層；在該電介質層之上形成一頂電極層；執行一氫電漿摻雜製程以形成一含氫頂電極層；藉由刻蝕在該外圍電路區中的該含氫頂電極層以在該單元區形成一含氫頂電極來形成一電容器，在該電容器中該底電極、該電介質層及該含氫頂電極在該單元區中的該位元線之上層疊；在形成該電容器之後執行用於氫鈍化的一退火製程， 其中該含氫頂電極的一部分覆蓋在該單元區的一最外側設置的該底電極的一側壁。
  11. 如請求項10所述的方法，其中，該頂電極層包括矽鍺層。
  12. 一種用於製造半導體裝置的方法，其包括：製備包括一單元區和一外圍電路區的一半導體基底；在該單元區的該半導體基底中形成一第一電晶體；在該外圍電路區的半導體基底中形成一第二電晶體；在該單元區中的該第一電晶體之上形成一位元線；在該單元區中的該位元線之上形成一底電極；在該單元區中的該底電極之上和該外圍電路區的該半導體基底之上形成一電介質層；在該電介質層之上形成一第一頂電極層；在該第一頂電極層之上形成一第二頂電極層；對於該第二頂電極層執行一氫電漿摻雜製程，以形成一氫摻雜的第二頂電極層；在該氫摻雜的第二頂電極層之上形成一第三頂電極層；藉由在該外圍電路區中刻蝕該第三頂電極層、該氫摻雜的第二頂電極層和該第一頂電極層以形成一含氫頂電極，在該含氫頂電極中一第一頂電極、一氫摻雜的第二頂電極及一第三頂電極在該單元區中層疊，從而形成一電容器，在該電容器中該底電極、該電介質層及該含氫頂電極在該單元區中的該位元線之上層疊；在形成該電容器之後執行用於氫鈍化的一退火製程， 其中該氫摻雜的第二頂電極的一部分覆蓋在該單元區的一最外側設置的該底電極的一側壁。
  13. 如請求項12所述的方法，其中，該第二頂電極層包括矽鍺層。
  14. 如請求項12所述的方法，其中，該第一頂電極層和第三頂電極層包括含金屬層。
  15. 如請求項10所述的方法，其中，形成該第一電晶體包括：在該半導體基底中形成一閘溝槽；在該閘溝槽中形成一閘電介質層；以及在該閘電介質層之上形成填充該閘溝槽的一閘電極。
  16. 如請求項10所述的方法，其中，該退火製程係於含氫氣體的大氣中執行。
  17. 一種半導體裝置，其包括：一半導體基底，其包括一單元區和一外圍電路區；一電晶體，其形成在該單元區的該半導體基底中；一位元線，其形成在該單元區中的該電晶體之上；一電容器，其位在該單元區中的該位元線之上，並且包括順序層疊的一底電極、一電介質層和一頂電極，其中，該頂電極包括：一第一頂電極；一氫摻雜的第二頂電極，其在該第一頂電極之上；以及一第三頂電極，其在該氫摻雜的第二頂電極之上， 其中該氫摻雜的第二頂電極的一部分覆蓋在該單元區的一最外側設置的該底電極的一側壁。
  18. 如請求項17所述的半導體裝置，其中，該氫摻雜的第二頂電極包括氫摻雜的矽鍺層。
  19. 如請求項17所述的半導體裝置，其中，該第一頂電極和該第二頂電極包括含金屬材料。
  20. 如請求項17所述的半導體裝置，其中，該電晶體包括：一閘溝槽，其形成在該半導體基底中；一閘電介質層，其形成在該閘溝槽中；一閘電極，其形成在該閘電介質層上，以填充該閘溝槽；以及一界面，其設置在該半導體基底與該閘電介質層之間，並且透過該摻雜氫的第二頂電極而被執行氫鈍化。
TW106137465A 2016-12-21 2017-10-30 半導體裝置及其製造方法 TWI806841B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020160175505A KR102684539B1 (ko) 2016-12-21 2016-12-21 반도체장치 및 그 제조 방법
KR10-2016-0175505 2016-12-21
??10-2016-0175505 2016-12-21

Publications (2)

Publication Number Publication Date
TW201839856A TW201839856A (zh) 2018-11-01
TWI806841B true TWI806841B (zh) 2023-07-01

Family

ID=62562667

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106137465A TWI806841B (zh) 2016-12-21 2017-10-30 半導體裝置及其製造方法

Country Status (4)

Country Link
US (2) US10559569B2 (zh)
KR (1) KR102684539B1 (zh)
CN (1) CN108335980B (zh)
TW (1) TWI806841B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666312B (zh) 2017-03-30 2021-05-04 联华电子股份有限公司 具有嵌入闪存存储器的动态随机存储器元件及其制作方法
KR102609518B1 (ko) * 2018-09-21 2023-12-05 삼성전자주식회사 반도체 소자 형성 방법
KR102461809B1 (ko) * 2018-11-09 2022-11-01 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN109712986B (zh) * 2018-11-27 2021-06-01 长江存储科技有限责任公司 3d存储器件及其制造方法
US11037931B2 (en) * 2018-12-14 2021-06-15 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method for fabricating semiconductor device
KR102645594B1 (ko) * 2019-03-29 2024-03-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102664275B1 (ko) * 2019-03-29 2024-05-09 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10892158B2 (en) * 2019-04-01 2021-01-12 Hitachi High-Tech Corporation Manufacturing method of a semiconductor device and a plasma processing apparatus
KR20210002775A (ko) 2019-06-27 2021-01-11 삼성전자주식회사 반도체 메모리 소자
KR102680043B1 (ko) * 2020-03-02 2024-07-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102668685B1 (ko) * 2020-03-20 2024-05-24 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20210147321A (ko) * 2020-05-28 2021-12-07 삼성전자주식회사 반도체 장치
KR20210155697A (ko) * 2020-06-16 2021-12-23 삼성전자주식회사 집적회로 소자
US11404543B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN111863611B (zh) * 2020-07-30 2022-02-08 广州粤芯半导体技术有限公司 半导体器件的制备方法
KR20220059846A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 배선 콘택 플러그들을 포함하는 반도체 메모리 소자
KR20220083386A (ko) 2020-12-11 2022-06-20 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US20220375754A1 (en) * 2021-05-18 2022-11-24 U.S. Army DEVCOM, Army Research Laboratory Hydrogen-passivated topological materials, devices, and methods
TWI802896B (zh) * 2021-06-02 2023-05-21 南亞科技股份有限公司 形成電容器的方法
KR20220169503A (ko) * 2021-06-18 2022-12-28 삼성전자주식회사 반도체 소자
JP2023001827A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置
KR20240115113A (ko) * 2023-01-18 2024-07-25 삼성전자주식회사 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413950A (en) * 1994-04-22 1995-05-09 United Microelectronics Corporation Method of forming a DRAM stacked capacitor cell
US6146962A (en) * 1998-03-17 2000-11-14 National Semiconductor Corporation Method for forming a DRAM cell with a stacked capacitor
TW200307317A (en) * 2002-01-16 2003-12-01 Micron Technology Inc Method for enhancing electrode surface area in DRAM cell capacitors
US20040178429A1 (en) * 2003-03-13 2004-09-16 Nec Lcd Technologies, Ltd. Thin film transistor and method for manufacturing same
US20160274394A1 (en) * 2015-03-19 2016-09-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device using liquid crystal display device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917203A (en) 1996-07-29 1999-06-29 Motorola, Inc. Lateral gate vertical drift region transistor
JP3439370B2 (ja) * 1999-04-21 2003-08-25 Ｎｅｃエレクトロニクス株式会社 半導体メモリ装置の製造方法
JP3991883B2 (ja) * 2003-02-20 2007-10-17 日本電気株式会社 薄膜トランジスタ基板の製造方法
JP4455017B2 (ja) * 2003-11-10 2010-04-21 株式会社東芝 不揮発性半導体記憶装置
KR100811271B1 (ko) 2006-09-29 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR101129028B1 (ko) * 2010-03-24 2012-03-23 주식회사 하이닉스반도체 반도체 소자의 패시베이션 어닐 공정 방법
US8357583B2 (en) 2010-09-10 2013-01-22 Elpida Memory, Inc. Method for manufacturing semiconductor device
KR101715861B1 (ko) * 2010-12-02 2017-03-14 삼성전자주식회사 중수소 어닐링을 이용한 반도체 소자 형성방법
US20120142177A1 (en) * 2010-12-03 2012-06-07 Jee-Yong Kim Methods of manufacturing a wiring structure and methods of manufacturing a semiconductor device
US8946812B2 (en) * 2011-07-21 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013089889A (ja) 2011-10-21 2013-05-13 Elpida Memory Inc 半導体装置及びその製造方法
KR101877878B1 (ko) * 2012-06-11 2018-07-13 에스케이하이닉스 주식회사 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법
JP2015154028A (ja) * 2014-02-19 2015-08-24 マイクロン テクノロジー， インク． 半導体装置の製造方法
KR102401987B1 (ko) * 2014-08-01 2022-05-25 올싸거널 인코포레이티드 유기 전자 장치의 포토리소그래피 패터닝
KR102247015B1 (ko) 2014-10-14 2021-05-03 삼성전자주식회사 캐패시터를 포함하는 반도체 장치 및 그의 제조 방법
JP2016134544A (ja) * 2015-01-21 2016-07-25 キヤノン株式会社 半導体装置の製造方法
KR20160133031A (ko) * 2015-05-11 2016-11-22 에스케이하이닉스 주식회사 캐패시터를 포함하는 반도체장치 및 그 제조 방법
KR20170096371A (ko) * 2016-02-16 2017-08-24 에스케이하이닉스 주식회사 트랜지스터를 포함하는 전자 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413950A (en) * 1994-04-22 1995-05-09 United Microelectronics Corporation Method of forming a DRAM stacked capacitor cell
US6146962A (en) * 1998-03-17 2000-11-14 National Semiconductor Corporation Method for forming a DRAM cell with a stacked capacitor
TW200307317A (en) * 2002-01-16 2003-12-01 Micron Technology Inc Method for enhancing electrode surface area in DRAM cell capacitors
US20040178429A1 (en) * 2003-03-13 2004-09-16 Nec Lcd Technologies, Ltd. Thin film transistor and method for manufacturing same
US20160274394A1 (en) * 2015-03-19 2016-09-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device using liquid crystal display device

Also Published As

Publication number Publication date
US11462545B2 (en) 2022-10-04
US20200161307A1 (en) 2020-05-21
CN108335980A (zh) 2018-07-27
TW201839856A (zh) 2018-11-01
KR102684539B1 (ko) 2024-07-16
CN108335980B (zh) 2022-09-27
KR20180072901A (ko) 2018-07-02
US20180175042A1 (en) 2018-06-21
US10559569B2 (en) 2020-02-11

Similar Documents

Publication Publication Date Title
TWI806841B (zh) 半導體裝置及其製造方法
US10355017B1 (en) CMOS devices containing asymmetric contact via structures and method of making the same
US10263001B2 (en) Method of forming semiconductor memory device
US20190312035A1 (en) Method for forming hydrogen-passivated semiconductor channels in a three-dimensional memory device
US10957647B2 (en) Integrated circuit devices including a boron-containing insulating pattern
US20180247950A1 (en) Vertical memory devices
CN111326513B (zh) 半导体器件
US20150371991A1 (en) Semiconductor device and method for manufacturing same
KR101721036B1 (ko) 반도체 소자 및 그 제조 방법
US20120132986A1 (en) Semiconductor devices and methods of manufacturing the same
KR20220148366A (ko) 반도체 소자
US9048218B2 (en) Semiconductor device with buried gates and method for fabricating the same
TWI802400B (zh) 半導體裝置
TWI668806B (zh) 半導體記憶體結構及其製備方法
KR20220144265A (ko) 집적회로 소자
US10446559B2 (en) Method of fabricating DRAM
JP2015231025A (ja) 半導体装置及びその製造方法
JP2014135311A (ja) 半導体装置
KR20230160525A (ko) 반도체 장치 및 그 제조방법
US10204914B2 (en) Method for fabricating semiconductor device
CN110875317A (zh) 集成电路存储器及其形成方法
JP2014053361A (ja) 半導体装置の製造方法
US20230164977A1 (en) Semiconductor device and method for fabricating the same
TW202215642A (zh) 積體電路裝置
KR20230047060A (ko) 반도체 장치 제조 방법