CN1645515A - 非易失性半导体存储器 - Google Patents

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Abstract

根据本发明的一种非易失性半导体存储器，包括：存储单元部件，其包括彼此平行形成的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管。还包括：其中沿着数据选择线设置存储单元部件的存储单元阵列块；第一源极线，连接到存储单元部件的一端，并沿着数据选择线排列；以及第二源极线，电连接到第一源极线并沿着数据选择线设置。

Description

非易失性半导体存储器
相关申请的交叉参考
本申请以2003年11月10日申请的在先日本专利申请P2003-379988的优先权为基础并要求权益，其全部内容并入这里作为参考。
技术领域
本发明涉及非易失性半导体存储器中的金属互连层，其用于诸如NANDEEPROM或AND EEPROM的块型存储单元晶体管的诸如铝(Al)互连、钨(W)互连或铜(Cu)互连的金属互连的构图和布局。
背景技术
图1至9示出了通过本发明相关技术的方法制造的NAND EEPROM。图1示意性地示出了存储单元阵列区的放大了的空间图案(aerial pattern)图。图2至4是分别沿着图1的线I-I、II-II和III-III截取的示意剖面图。另外，图5示出了存储单元阵列区1的总空间图案的图。图6是宽的源极线SL2形成的存储单元阵列区1的详细的空间图案的图。图7至9是分别沿着图6的线IV-IV、V-V和VI-VI截取的示意剖面图。
如图1所示，非易失性半导体存储器包括数据传输线BL、与数据传输线BL正交设置的数据选择线WL、沿着数据传输线BL延伸的器件区10和器件隔离区12、选择栅极线SSL和SGL、源极线触点CS、数据传输线触点CB、通孔触点16、第一源极线SL0和第二源极线SL2。如图1所示，圆形的或椭圆形的源极线触点CS和数据传输线触点CB排列成与数据传输线BL正交。以2至3F的极接近间隔沿着线III-III排列触点，其中F表示由器件区10和器件隔离区12的宽度而定的最小制造尺寸。另一方面，以比沿着线III-III的间隔更长的间隔沿着线I-I排列数据传输线触点CB和源极线触点CS，其中线I-I与线III-III正交，例如在NAND快闪存储器的情况下为40至100F。注意，x表示每条第二源极线SL2的宽度，u表示图1中第二源极线SL2之间的间隔。
如图2所示，沿着非易失性半导体存储器的线I-I截取的剖面示出了p阱区或半导体衬底26、扩散层18、存储单元晶体管20、选择栅晶体管SGS和SGD、阻挡绝缘体膜22、数据传输线触点CB、源极线触点CS、第一源极线SL0、数据传输线延伸区14、通孔触点16、数据传输线BL和层间绝缘体膜23和24。而且，如图3和4所示，沿着非易失性半导体存储器的线II-II和III-III截取的剖面，分别示出了p阱区或半导体衬底26、扩散层18、阻挡绝缘体膜22、数据传输线触点CB、源极线触点CS、第一源极线SL0、数据传输线延伸区14、第一通孔触点16、数据传输线BL、源极并联线(source shunt line)SH1、阱并联线(well shunt line)SH2、第二通孔触点17、第二源极线SL2以及层间绝缘体膜23和27。注意，y表示半导体衬底26表面与第二源极线SL2之间的距离，x表示图4中的第二源极线SL2的宽度。
数据传输线触点CB和第一通孔触点16填充有重掺杂磷(P)等的多晶硅或诸如W的金属，且数据传输线延伸区14和第一源极线SL0填充有诸如W的金属。因此，沿着数据传输线BL比7F长的数据传输线延伸区14被认为是互连层。可选地，线性的、较长的细金属图案自然可用于互连层，且以下的描述还可应用到如下结构，即省略了第一通孔触点16和数据传输线延伸区14，并通过将数据传输线BL认作互连来直接形成触点。数据传输线BL、第二通孔触点17和第二源极线SL2由诸如Al、Cu等金属制成。
以2至3F的极接近间隔与线III-III正交排列数据传输线BL，其中F表示例如形成具有约530条数据传输线BL的单存储单元阵列块(single memory cellarray block)的最小制造尺寸。假设串行排列的16位存储单元晶体管形成单NAND存储单元部件，例如，单NAND存储单元块包括沿着线II-II平行布置的530个NAND存储单元部件。另外，将源极并联线SH1和阱并联线SH2设置在存储单元阵列块(例如，大约每隔530条数据传输线BL)之间，其中源极并联线SH1连接到用于半导体衬底26的触点SB和用于源极线SL的触点，且阱并联线SH2连接到用于阱的触点。注意到，源极线SL0沿着线II-II形成，其用作数据传输线BL之间的源极线SL的接地互连。另外，如在沿着线II-II截取的剖面中所示，源极线SL2用作用于沿着与线II-II正交的线I-I延伸的源极线的接地互连。源极线SL2和源极线SL0允许形成由源极线形成的栅格状的接地互连。例如，在源极并联线SH1的上方，将作为源极线SL2的约15至20F宽的互连设置为沿着线I-I延伸，以便不会与存储单元阵列的区域交迭。另外，假设设置在位线侧选择栅晶体管SGD和源极线侧选择栅晶体管SGS之间的串行排列的16位存储单元晶体管形成单NAND存储单元部件，则沿着线I-I设置约2048块；因此，考虑到为了实现例如约2048块，将源极线SL2制作为足够长的互连。
相关技术的第一个问题是由于存储单元阵列之间的间隙减小而引起的互连电阻增加和由于小型化而引起的互连宽度减小。如同在相关技术中，当源极线SL2线性地设置在存储单元阵列之间时，存储单元阵列之间的间隙减小指的是在其间可提供的源极互连宽度减小。另外，当需要进一步小型化时，互连的小型化就会引起存储单元阵列之间的间隙减小；然而，由于互连宽度在任意情况下都会减小，所以不能够防止互连电阻增加。
如图5所示，存储单元阵列区的总体的空间图案配置有半导体芯片6、由虚线表示的存储单元阵列区1、源极线SL2、数据选择线控制电路2、读出放大器或数据锁存器4、源极线并联晶体管3和电源互连垫5。具体的如图5所示，当电源互连垫5区仅设置在半导体芯片6的一面上时，当芯片面积减小时厚的电源互连不能设置在外围上。这是因为数据选择线控制电路2和读出放大器或数据锁存器4邻近存储单元阵列区1形成。特别地，在通过将正电位加到其中形成了存储单元阵列区1中的p阱区26来擦除数据的非易失性半导体存储器的情况下，连接到存储单元晶体管的第二源极线SL2必须保持在比p阱区26电压高的正电压，以便防止自源极线SL2的漏电流增大。因此，如图5所示，在存储单元阵列区1的外围上需要源极线并联晶体管3，以便使源极线SL2和在地电位的电源互连垫5开始导电或断电。对于互连面积和芯片面积减小，希望源极线并联晶体管3仅设置在存储单元阵列的一侧，以便能够减小源极线并联晶体管3和电源互连垫5之间的厚的互连面积。在这种情况下，在设置于图5的上部分中的存储单元阵列区1中，由于源极线SL2是几乎等于半导体芯片6一边长度的长互连，所以出现诸如由于互连电阻引起的压降和依赖位置存储单元晶体管工作改变的严重问题。例如，这种压降会导致当在写检验操作期间读取时源极线电压增加，引起写阈值电压的明显增加(例如，参见日本专利申请特开No.平11-260076)。更具体地，在该位置中设置存储单元阵列会导致使用需要精确的阈值控制的多阈值不能在存储单元晶体管中充分编程。
第二个问题是，当每条源极线SL2的宽度增加以便减小互连电阻而用于解决第一个问题时，源极线SL2会部分覆盖存储单元阵列区1中的NAND串(strings)，。图6至9对应图1至4，示出了每条源极线SL2的宽度在源极线SL2部分覆盖NAND串处变宽的情况。特别地，图9示出了在图4中对应的剖面中的源极线SL2覆盖NAND串的区域的剖面。注意到，省略了基于图6至9中的与图1至4中示出的那些大致相同的相关技术的组件的描述。存在的区别在于：每条第二源极线SL2的宽度延伸到存储单元阵列区1以便更宽，且SiN膜7用作最上面的钝化膜。
根据相关技术，如图1和图4所示，如果y表示在存储单元晶体管中的源极线SL2和隧道绝缘体膜44(参见放大的图10和11)之间的距离，x表示每条源极线SL2的宽度，u表示其之间的距离，将每条源极线SL2的宽度(x)和其之间的间距(u)制作得更宽，以便满足y＜x/2和y＜u/2，并减小源极线SL2的电阻。在源极线SL2形成后通常形成诸如氮化硅膜(SiN膜)7的钝化膜，且在形成期间产生的氢扩散到存储单元晶体管中。当源极线SL2没有覆盖存储单元阵列区1时，扩散的氢容易到达选择栅晶体管SGD或SGS的隧穿绝缘体膜44或栅绝缘体膜，并接着被隧穿绝缘体膜44或栅绝缘体膜俘获，从而恢复了隧穿绝缘体膜44或栅绝缘体膜的部分缺陷。另外，由于隧穿绝缘体膜44或栅绝缘体膜和半导体衬底26之间的界面也接触了扩散的氢，所以终止了界面态，降低了nMOS晶体管的阈值，且降低了亚阈值系数。另一方面，当源极线SL2与存储单元阵列区1交迭时，由Ti、TiN等制成的源极线SL2的阻挡金属层俘获了扩散的氢，且不会到达隧穿绝缘体膜44或栅绝缘体膜。更具体地，如同形成诸如SiN膜7的钝化膜并接着进行热处理的情况一样，在氢的各向同性扩散的情况下，当满足y＜x/2时，当氢扩散长度在y和x/2之间时，扩散的氢会到达在不形成源极线SL2的区域中的隧穿绝缘体膜44或栅绝缘体膜；反之，扩散的氢则不会到达源极线SL2的中心处的隧穿绝缘体膜44。因此，很显然在隧穿绝缘体膜44中的氢密度分布与位置有关。结果，存在的问题是其上形成有源极线SL2和其上没有形成源极线SL2的存储单元晶体管的NAND串的可靠性存在差异。另外，当使用各向异性蚀刻(RIE)来处理源极线SL2时，在NAND串之上形成源极线SL2的概率大不相同。结果，因为由于蚀刻离子而损伤了蚀刻区，所以在存储单元晶体管可靠性方面也出现了差异的问题。
而且，在图6至9的情况下，与连接到没被源极线SL2覆盖的NAND串的数据传输线BL相比，相对于源极线SL2，对于NAND串的数量乘以NAND块的数量，极大地增加了连接到由源极线SL2覆盖的NAND串的数据传输线BL的电容量。这将导致数据传输线中的电容量的值改变，从而引起在读取时数据传输线中的RC时间常数的不同，其中R表示数据传输线的寄生电阻的值，C表示数据传输线的寄生电容的值。因此，需要用于读取的较大的时间余量。
相关技术的金属互连线性地设置在存储单元阵列之间，其中金属互连在没有覆盖存储单元阵列的前提下以最小制造尺寸形成。然而，存在的问题是，随着小型化的增加由于金属互连以及存储单元阵列之间间隔的微型化而引起金属互连电阻增加。
发明内容
本发明的一个方面的非易失性半导体存储器，包括：(a)存储单元部件，包括平行的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管；(b)其中沿着数据选择线设置存储单元部件的存储单元阵列块；(c)第一源极线，连接到存储单元部件的一端，并沿着数据选择线排列；以及(d)第二源极线，电连接到第一源极线并沿着数据选择线设置。
本发明的另一方面的非易失性半导体存储器，包括：(a)存储单元部件，包括平行的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管；(b)其中沿着数据选择线设置存储单元部件的存储单元阵列块；(c)第一源极线，连接到存储单元部件的一端，并沿着数据选择线排列；以及(d)第二源极线，电连接到第一源极线并沿着数据选择线设置，其中(e)在第一源极线之上提供沿着第一源极线和数据选择线设置的第二源极线。
本发明的再一方面的非易失性半导体存储器，包括：(a)存储单元部件，包括平行的数据选择线、与数据选择线相交并佊此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管；(b)其中沿着数据选择线设置存储单元部件的存储单元阵列块；(c)第一源极线，连接到存储单元晶体管的一端，并沿着数据选择线排列；以及(d)第二源极线，电连接到第一源极线并沿着数据选择设置，其中(e)在存储单元晶体管之上提供沿着第一源极线和数据选择线设置的第二源极线。
附图说明
图1是本发明相关技术的非易失性半导体存储器的存储单元阵列区的详细的空间图案的图；
图2是沿着图1的线I-I截取的示意性剖面图；
图3是沿着图1的线II-II截取的示意性剖面图；
图4是沿着图1的线III-III截取的示意性剖面图；
图5是相关技术的非易失性半导体存储器的存储单元阵列区的总体的空间图案的图；
图6是当源极线制作得更宽时，相关技术的非易失性半导体存储器中的存储单元阵列区的详细的空间图案的图；
图7是沿着图6的线IV-IV截取的示意性剖面图；
图8是沿着图6的线V-V截取的示意性剖面图；
图9是沿着图6的线VI-VI截取的示意性剖面图；
图10是用于本发明的非易失性半导体存储器的浮置栅存储单元晶体管的示意性剖面图；
图11是用于本发明的非易失性半导体存储器的MONOS存储单元晶体管的示意性剖面图；
图12是用于本发明的非易失性半导体存储器的NAND存储单元部件的电路图；
图13是用于本发明的非易失性半导体存储器的NAND存储单元部件的空间图案的图；
图14是根据本发明第一实施例的非易失性半导体存储器的存储单元阵列区的详细的空间图案的图；
图15是沿着图14的线I-I截取的示意性剖面图；
图16是沿着图14的线II-II截取的示意性剖面图；
图17是沿着图14的线III-III截取的示意性剖面图；
图18是根据本发明第一实施例的非易失性半导体存储器的存储单元阵列区的总的空间图案的图；
图19是用于描述根据本发明第一实施例的第一改进实例的非易失性半导体存储器的存储单元阵列区上的详细的源极线图案的空间图案的图；
图20是用于描述根据本发明第一实施例的第二改进实例的非易失性半导体存储器的存储单元阵列区上的详细的源极线图案的空间图案的图；
图21是用于描述根据本发明第一实施例的第三改进实例的非易失性半导体存储器的存储单元阵列区上的详细的源极线图案的空间图案的图；
图22是用于描述根据本发明第一实施例的第四改进实例的非易失性半导体存储器的存储单元阵列区上的详细的源极线图案的空间图案的图；
图23是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图24是沿着图23的线I-I截取的示意性剖面图；
图25是沿着图23的线II-II截取的示意性剖面图；
图26是沿着图23的线III-III截取的示意性剖面图；
图27是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图28是沿着图27的线I-I截取的示意性剖面图；
图29是沿着图27的线II-II截取的示意性剖面图；
图30是沿着图27的线III-III截取的示意性剖面图；
图31是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图32是沿着图31的线I-I截取的示意性剖面图；
图33是沿着图31的线II-II截取的示意性剖面图；
图34是沿着图31的线III-III截取的示意性剖面图；
图35是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图36是沿着图35的线I-I截取的示意性剖面图；
图37是沿着图35的线II-II截取的示意性剖面图；
图38是沿着图35的线III-III截取的示意性剖面图；
图39是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图40是沿着图39的线I-I截取的示意性剖面图；
图41是沿着图39的线II-II截取的示意性剖面图；
图42是沿着图39的线III-III截取的示意性剖面图；
图43是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图44是沿着图43的线I-I截取的示意性剖面图；
图45是沿着图43的线II-II截取的示意性剖面图；
图46是沿着图43的线III-III截取的示意性剖面图；
图47是存储单元阵列区的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图48是沿着图47的线I-I截取的示意性剖面图；
图49是沿着图47的线II-II截取的示意性剖面图；
图50是沿着图47的线III-III截取的示意性剖面图；
图51是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图52是沿着图51的线I-I截取的示意性剖面图；
图53是沿着图51的线II-II截取的示意性剖面图；
图54是沿着图51的线III-III截取的示意性剖面图；
图55是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图56是沿着图55的线I-I截取的示意性剖面图；
图57是沿着图55的线II-II截取的示意性剖面图；
图58是沿着图55的线III-III截取的示意性剖面图；
图59是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图60是沿着图59的线I-I截取的示意性剖面图；
图61是沿着图59的线II-II截取的示意性剖面图；
图62是沿着图59的线III-III截取的示意性剖面图；
图63是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图64是沿着图63的线I-I截取的示意性剖面图；
图65是沿着图63的线II-II截取的示意性剖面图；
图66是沿着图63的线III-III截取的示意性剖面图；
图67是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图68是沿着图67的线I-I截取的示意性剖面图；
图69是沿着图67的线II-II截取的示意性剖面图；
图70是沿着图67的线III-III截取的示意性剖面图；
图71是存储单元阵列区的详细的空间图案的图，用于描述根据本发明第一实施例的非易失性半导体存储器的制造方法的步骤；
图72是沿着图71的线I-I截取的示意性剖面图；
图73是沿着图71的线II-II截取的示意性剖面图；
图74是沿着图71的线III-III截取的示意性剖面图；
图75是根据本发明第二实施例的非易失性半导体存储器的存储单元晶体管区的详细的空间图案的图；
图76是沿着图75的线I-I截取的示意性剖面图；
图77是沿着图75的线II-II截取的示意性剖面图；
图78是沿着图75的线III-III截取的示意性剖面图；
图79是存储单元阵列区的空间图案的图，用于描述根据本发明第二实施例的非易失性半导体存储器中的存储单元阵列区上的详细的源极线图案；
图80是根据本发明第三实施例的非易失性半导体存储器的存储单元晶体管区的详细的空间图案的图；
图81是沿着图80的线I-I截取的示意性剖面图；
图82是沿着图80的线II-II截取的示意性剖面图；
图83是沿着图80的线III-III截取的示意性剖面图；
图84是根据本发明第三实施例的改进实例的非易失性半导体存储器的存储单元阵列区的详细的空间图案的图；
图85是沿着图84的线I-I截取的示意性剖面图；
图86是沿着图84的线II-II截取的示意性剖面图；
图87是沿着图84的线III-III截取的示意性剖面图；
图88是根据本发明第四实施例的非易失性半导体存储器的存储单元阵列区的详细的空间图案的图；
图89是沿着图88的线I-I截取的示意性剖面图；
图90是沿着图88的线II-II截取的示意性剖面图；
图91是沿着图88的线III-III截取的示意性剖面图；
图92是用于描述根据本发明第四实施例的非易失性半导体存储器的存储单元阵列区上的详细的源极线图案的空间图案的图；
图93是本发明第五实施例的非易失性半导体存储器的虚接地AND存储单元阵列的电路图；
图94是本发明第五实施例的非易失性半导体存储器的虚接地AND存储单元阵列的空间图案的图；
图95是本发明第六实施例的非易失性半导体存储器的AND存储单元阵列的电路图；
图96是本发明第六实施例的非易失性半导体存储器的AND存储单元阵列的空间图案的图。
具体实施方式
参考附图，将描述本发明的各个实施例。要注意的是，在整个附图中，相同或相似的参考数字应用到相同或相似的部件和元件上，并省略或简化了相同或相似的部件和元件的描述。
通常且如在电路块的表示中，将意识到，各个附图与一个图到另一个或在给定附图的内部不成比例，且特别地为了便于看懂附图，电路图是任意画的。
在以下描述中，为了提供本发明的全面理解，提出了许多特定的细节，诸如具体的信号值等。然而，对于本领域技术人员显而易见的是，没有这种特定细节也可以实践本发明。换句话说，为了不用不必要的细节遮掩本发明，在方框图示中已示出公知的电路。
参考附图，以下描述了本发明的实施例。在以下附图中，将相同或相似的参考数字应用到同样的或相似的部件上。以下示出的实施例举例说明了用于实现根据本发明的技术思想的装置和方法，但并不将根据本发明的技术思想限定于以下给出的那些。可以对根据本发明的这些技术思想进行落入权利要求内的各种修改。
[第一实施例]
本发明的实施例提供了一种非易失性半导体存储器，其均衡了来自外部的扩散氢对单存储单元晶体管和布局的影响，以便防止在数据传输线中寄生电容值的变化不同。这通过设计向其提供地电位或低电平电位Vss的源极电极互连的图案和布局来实现，以便以阶梯状(ladder shape)连接常规的线性互连来改善金属互连电阻以及以相同的间隔设置那些互连。
参考附图，以下将描述本发明的第一至第六实施例。在以下附图中，将相同或相似的参考数字应用到同样的或相似的部件上。注意到，附图表示示意性的实例，因此，厚度和空间尺寸之间的关系、各层厚度的比例等与实际中的不同。因此，具体的厚度和尺寸必须在考虑以下的描述的情况下确定。另外，附图自然包括彼此不同的比率和尺寸关系。
以下给出的第一至第六实施例举例说明了用于实现根据本发明的技术思想的装置和方法，并不将根据本发明的技术思想限定于以下出现的诸如材料、形状、结构和组件的布置的那些。可以对根据本发明的那些技术思想进行落入权利要求内的各种修改。
参考图10至18，描述其为典型的非易失性存储器的NAND EEPROM的第一实施例。图12和13分别示出了存储单元晶体管的等效电路图及其空间图；且图10和11为其剖面图。在等效电路图中，虽然选择栅晶体管SGD和SGS具有不同于存储单元晶体管M0至M15的结构，但如同存储单元晶体管M0至M15的结构，每个选择栅晶体管SGD和SGS都具有电荷存储层49。
如图13所示，若干存储单元晶体管M0至M15经由源极线触点CS和数据传输线触点CB之间的选择栅晶体管SGS和SGD串联连接。存储单元晶体管M0至M15可以是具有如图10所示的浮置栅40的类型，或具有如图11所示的具有电荷存储层49的绝缘体膜的类型。如图10所示，具有浮置栅40的存储单元晶体管，包括扩散层18或在p阱区或半导体衬底26中形成的源区和漏区、在p阱区或半导体衬底26上形成的隧穿绝缘体膜44、浮置栅40、多晶硅间(inter-polysilicon)绝缘体膜42、控制栅电极46、掩膜绝缘体膜48和层间绝缘体膜24。
另一方面，如图11所示，具有电荷存储层49的绝缘体膜的存储单元晶体管，包括扩散层18或在p阱区或半导体衬底26中形成的源区和漏区、在p阱区或半导体衬底26上形成的隧穿绝缘体膜44、电荷存储层49、块绝缘体膜52、控制栅电极46、掩膜绝缘体膜48和层间绝缘体膜24。
在图11中，使用氮化硅膜、氮氧化硅膜或氧化铝膜作为电荷存储层49。在这种情况下，根据更存储的数据，存储单元晶体管具有向其穿过源或漏扩散层18或p阱区或半导体衬底26注入或喷出电荷或者自其注入或喷出电荷的电荷存储层49。另外，具有根据第一实施例的非易失性半导体存储器的NAND结构，形成若干存储单元晶体管M0至M15且能够重写数据。
如图12所示，非易失性存储单元晶体管串联连接，且存储单元晶体管M0的源极或漏极电极54的一端经由数据传输线触点CB电连接到选择栅晶体管SGD和数据传输线BL。另一方面，存储单元晶体管M15的源极或漏极电极54的一端经由源极线触点CS电连接到选择栅晶体管SGS和共用源极线SL。此外，每个晶体管形成在相同的p阱区26上。另外，存储单元晶体管控制电极连接到分别称为WL0至WL15的数据选择线。而且，为了从包括沿着数据传输线BL排列的若干NAND存储单元部件的NAND存储单元块来选择单个NAND存储单元部件51，以便将选择的那一个连接到数据传输线BL，而将选择栅晶体管SGD的控制电极连接到块选择栅极线SSL。另外，选择栅晶体管SGS的控制电极连接到块选择栅极线GSL，形成所谓的NAND存储单元块。在这种情况下，为了建立高密度的结构，存储单元块应具有至少一个块选择栅极线SSL和一个块选择栅极线GSL，其沿着数据选择线WL0至WL15形成。另外，应提供连接到数据传输线和数据选择线的多个存储单元晶体管，更具体地，希望2n(n表示正整数)用于译码地址。
而且，图12中示出的每个NAND存储单元部件51在沿着数据传输线BL和数据选择线WL0至WL15的矩阵中彼此邻接形成。更具体地，如图13所示，水平地形成相同的存储单元阵列并共用SSL、WL0至WL15、GSL和SL。另外，如图13中所示垂直地形成相同的存储单元阵列，并经由数据传输线(BL)连接到在上区域上形成的存储单元阵列。具有这种布局，在相邻的存储单元晶体管之间连接的每条数据传输线BL和数据传输线延伸区14的各个互连必须连接到用于存储单元晶体管的相应选择栅晶体管SGD的n型漏扩散层，以便独立段(individual pieces)数据能够存储在相应的存储单元晶体管中。在日本专利申请特开No.2002-150783中详细描述的NAND结构可以使用在数据传输线BL下面的结构，且这里省略了其描述。
图14至18示出了本发明的第一实施例的详图。图14至18示出了示范性NAND EEPROM，其是根据本发明第一实施例的非易失性半导体存储器。图14示意性地示出了存储单元阵列区的放大了的空间图案的图。图15至17分别是沿着图14的线I-I、II-II和III-III截取的示意性剖面图。图18示出了存储单元阵列区的总体的空间图案的图。
如图14所示，根据本发明第一实施例的非易失性半导体存储器，包括数据传输线BL、与数据传输线BL正交设置的数据选择线WL、位线侧选择栅极线SSL、源极线侧选择栅极线SGL、若干存储单元部件51、沿着数据传输线BL延伸的器件区10和器件隔离区12、选择栅晶体管SGD和SGS、源极线触点CS、数据传输线触点CB、通孔触点16、数据传输线延伸区14、第一源极线SL0和第二源极线SL2。
如图14所示，将圆形的或椭圆形的源极线触点CS和数据传输线触点CB排列成与数据传输线BL正交。以2至3F的极近间隔沿着线III-III排列触点，其中F表示由器件区10和器件隔离区12的宽度而定的最小制造尺寸。另一方面，以比沿着线III-III的间隔更长的间隔沿着线I-I排列触点，其中线I-I与线III-III正交，例如在NAND快闪存储器的情况下为40至100F。注意，x表示每条第二源极线SL2的宽度，u表示图14中其之间的间隔。
如图15所示，沿着根据本发明第一实施例的非易失性半导体存储器的线I-I的剖面，包括p阱区或半导体衬底26、扩散层18、存储单元晶体管20、选择栅晶体管SGS和SGD、阻挡绝缘体膜22、数据传输线触点CB、源极线触点CS、源极线SL0、数据传输线延伸区14、通孔触点16、数据传输线BL、源极线SL2和层间绝缘体膜23和24。另一方面，如图16和17所示，分别沿着根据本发明第一实施例的非易失性半导体存储器的线II-II和III-III的剖面，包括p阱区或半导体衬底26、扩散层18和19、阻挡绝缘体膜22、数据传输线触点CB、源极线触点CS、第一源极线SL0、数据传输线延伸区14、第一通孔触点16、数据传输线BL、源极并联线SH1、阱并联线SH2、第二通孔触点17、第二源极线SL2和层间绝缘体膜23和27。如图15所示，存储单元晶体管20覆盖有诸如氮化硅膜、氮氧化硅膜或氧化铝膜的阻挡绝缘体膜22，其用作防止数据传输线触点CB和源极线触点CS侵入器件隔离沟槽的蚀刻终止层。注意，y表示半导体衬底26表面和每条第二源极线SL2之间的间距，z表示图15中的每条第二源极线元件1(SL2EL1)的宽度。
如图18所示，存储单元阵列区1上的总的空间图案配置有半导体芯片6、由虚线表示的存储单元阵列区1、设置在存储单元阵列区1内的若干存储单元阵列块53、若干第一源极线SL0、第二源极线SL2、以栅格的形式将第二源极线彼此连接的源极线2元件1(以下详细论述的SL2EL1)、数据选择线控制电路2、读出放大器或数据锁存器4、源极线并联晶体管3和电源互连垫5。电源线连接到电源互连垫5。更具体地，如图18所示，源极线SL2包括沿着数据选择线WL在源极线SL0的上区域上的源极线2元件1(SL2EL1)，并全部设置成栅格状。另外，沿着每个存储单元阵列块53中的数据选择线WL排列若干存储单元部件51，如同图14中的描述一样。
数据传输线触点CB和通孔触点16填充有重掺杂磷(P)等的多晶硅或诸如W的金属，且数据传输线延伸区14和源极线SL0填充有诸如W的金属。这里，沿着数据传输线BL比7F长的数据传输线延伸区14被认为是互连层。可选地，线性的、较长的细金属图案是可获得的，且以下的描述也可用于如下结构，即省略了通孔触点16和数据传输线延伸区14，并通过将数据传输线BL作为互连来直接形成触点。数据传输线BL、通孔触点17和源极线SL2由诸如Al、Cu等金属制成。
以2至3F的极近间隔与线III-III正交排列数据传输线BL，其中F表示例如形成具有约530条数据传输线BL的单存储单元阵列的最小制造尺寸。另外，将连接到半导体衬底26触点和源极线SL触点的阱并联线SH2和源极并联线SH1设置在存储单元阵列(例如，每隔约530条数据传输线BL)之间。注意到，源极线SL0沿着线II-II形成，其为数据传输线BL之间的源极线SL接地互连。另外，如在沿着线II-II截取的剖面中所示，源极线SL2沿着与线II-II正交的线I-I形成源极线接地互连。源极线SL2、SL2E1和源极线SL0形成栅格状的源极线接地互连。在源极并联线SH1的上方，将源极线SL2设置为与线III-III正交的方向，以便每个具有约15至20F宽度的互连不会与存储单元阵列交迭。另外，假设设置在位线侧选择栅晶体管SGD和源极线侧选择栅晶体管SGS之间的串行排列的16位存储单元晶体管形成单个块，则沿着线I-I设置约2048块。因此，例如为了实现约2048块，将源极线SL2制作为足够长的互连。
与相关技术相同，源极线SL2设置在与线III-III正交的方向上的存储单元阵列之间。另外，在第一实施例中，沿着线III-III设置源极线SL2。此后，沿着线III-III设置的源极线SL2称作“源极线SL2元件1(SL2EL1)”。另外，以沿着线I-I的NAND串间隔的整数倍的某间隔设置沿着线III-III延伸形成的源极线SL2元件1，其仅设置在位线侧选择栅晶体管SGD和源极线侧选择栅晶体管SGS上或在位线侧选择栅晶体管SGD之间的区域中以及还有沿着线III-III的源极线侧选择栅晶体管SGS之间的区域中，以便源极线SL2不会覆盖存储单元阵列。对于沿着线III-III减小的电阻，希望源极线2元件1设置在位线侧选择栅晶体管SGD之间和源极线侧选择栅晶体管SGS之间的整个区域中。这种布置能有与NAND串的源极线2元件1(SL2E1)大致相同的覆盖率且与源极线2元件1(SL2E1)的形成有大致相同的影响。可选地，通过以沿着线I-I的NAND串间隔的整数倍的某间隔设置源极线2元件1来获得下面的特征。可选地，源极线2元件1仅形成在源极线侧选择栅晶体管SGS之间的区域或位线侧选择栅晶体管SGD之间的区域中。与相关技术不同是，形成源极线2元件1(SL2E1)使得延伸到存储单元阵列中。
在该实施例中，源极线SL2决不会覆盖存储单元阵列。这防止从存储单元晶体管上方扩散的氢受到源极线SL2的阻挡，以便在整个存储单元晶体管中提供相同的可靠性。而且，由于源极互连2也以栅格连接，所以能够减小互连电阻。
另外，由于源极线SL2可以设置在位线侧选择栅晶体管SGD和源极线侧选择栅晶体管SGS上，所以即使沿着线III-III的源极线SL0和源极线SL2的互连宽度相同，也能够将源极线SL2的互连电阻值减小，使其比相关技术中的源极线SL2的互连电阻值低小于0.5倍。而且，对于源极线SL2使用诸如Al或Cu的低电阻互连材料且对于源极线SL0使用诸如W、TiN或WSi或阻挡金属的高熔点金属，能够进一步减少源极线之间的电阻，其中高熔点金属是电阻率为源极线SL2的至少两倍的互连材料。另外，不必形成厚的源极线SL0以便获得沿着线III-III的低电阻，与相关技术相同，其试图获得只有源极线SL0的低电阻。因此，没有必要在存储单元晶体管之上形成源极线SL0，如图14和16所示，可以只通过在选择栅极线SGL之上形成源极线SL0来控制源极线电压的增加。因此，由于扩散氢的阻塞引起的存储单元晶体管的特性的变化，能够减小到小于由于源极线SL0图案的相关技术的变化。另外，也能够防止由于源极线SL0的电位而引起的存储单元晶体管的电位改变的问题。更具体地，在通过给其中形成存储单元晶体管的阱区施加正电位来擦除数据的非易失性半导体存储器中，连接到存储单元晶体管的源极线必须保持在比阱区的电压高的正电压，以防止从源极线流动漏电流。
结果，如图18所示，需要源极线并联晶体管3使源极线SL2和在地电位的电源互连垫5开始导电或断电。在这种情况下，如图18所示，当源极线并联晶体管3例如设置在各个晶体管单元阵列的端部时，希望是沿着线III-III、具有较高电导的源极线SL2，因为源极线电位有较小的增加，其中源极线并联晶体管3的数量小于如图18所示垂直排列的源极线SL2的数量。利用本实施例，沿着线III-III的互连电导可以比相关技术增加由添加的源极线2元件1(SL2E1)的数量的值乘以添加的元件的数量的值，与相关技术相同，能够获得寄生电阻的值的减小效应比仅在各个存储单元阵列的端部沿着线III-III添加互连的情况更高。
而且，由于源极线2元件1(SL2E1)形成为栅格状，所以沿着线I-I和III-III的两条线存在互连的剖面。因此，即使使用诸如层间掺杂氟的硅绝缘体膜(SiOF)、SiC、HSQ或MSQ的具有差的粘接性的材料，用于互连之间或以下的绝缘体，也增加了剖面区的表面面积，改善了粘接性。对于互连基底(foundation)，这防止了诸如层间掺杂氟的硅绝缘体膜(SiOF)、SiC、HSQ或MSQ的具有差的粘合性的材料剥离的问题。
另外，如图15所示，希望要形成的各个源极线2元件1(SL2E1)的宽度z满足z/2＜y；其中y表示每个源极线SL2与存储单元晶体管的隧穿绝缘体膜和半导体衬底26之间的界面之间的距离；且希望z落入0.1μm与2μm之间的范围内。通常，在形成源极线SL2之后形成诸如氮化硅膜的钝化膜，在形成时产生的氢也扩散到存储单元晶体管中。当源极线SL2不覆盖存储单元阵列区时，扩散的氢就会容易到达栅绝缘体膜且接着被俘获到该绝缘体膜中，以便恢复绝缘体膜的部分缺陷。另外，通过扩散的氢到达绝缘体膜和界面态的衬底终端之间的界面，则会获得nMOS晶体管的阈值减小和亚阈值系数的减小。在与进行热处理的情况相同形成钝化膜后各向同性扩散氢的情况下，当满足z/2＜y时，自钝化膜的氢扩散长度大于y，且因此扩散的氢到达源极线2元件1(SL2E1)下面的晶体管栅绝缘体膜。这能够消除选择栅晶体管SGD和SGS的栅绝缘体膜内的氢密度分布的位置的依赖性，并且形成更可靠的半导体存储器。
而且，如图14中显而易见的，源极线SL2均匀地覆盖选择栅极线SSL之间的区域或选择栅极线SGL之间的区域。因此，所有的数据传输线BL都保特与在选择栅极线SSL之间的区域或选择栅极线SGL之间的区域中的源极线SL2几乎恒定的层间寄生电容。结果，降低数据传输线BL的寄生电容中的变化，其减少了在读取时数据传输线的CR时间常数的变化。因此，可以进一步降低在较快的半导体存储器中减小的读取时间余量。另外，能够保持少量的电荷对数据传输线充电/放电，其在具有低功耗的高速读出操作中减少。而且，就存储单元阵列区中的数据传输线BL而言，由于源极线SL2仅形成在选择栅极线SSL之间的区域或选择栅极线SGL之间区域上，所以源极线SL2和数据传输线BL的电容耦合减小。结果，数据传输线的电容量可以降低到几乎等于相关技术中的数据传输线的电容量。
(第一实施例的制造方法)
参考图23至74，描述了根据本发明第一实施例的非易失性半导体存储器的示范性的制造方法。
首先，在具有0.3至2μm深度的第一导电的半导体衬底或阱区26上形成由硅绝缘体膜或氮化硅膜制成的器件隔离区12，例如具有0.1至0.4μm的深度。器件隔离区12的深度经由器件隔离区12能与邻近的第二导电器件区10隔离。在附图中，当第一导电半导体区是p型时，第二导电区是n型；第一导电区可选地可以是n型，第二导电区可以是p型。具有这种结构，形成的器件隔离区12具有与沿着线I-I在后要形成的数据传输线触点CB相同的间距，且将与半导体衬底26相反导电类型的杂质掺杂到半导体表面例如0.05至0.3μm的深度。这能连接半导体表面上的通过器件隔离区12隔离的扩散层(n型区)和各个互连，并且能够电隔离半导体表面上的多个n型区18。另外，这种接触孔(contact aperture)形成工艺的问题是，在0.13μm或更小的设计规则中，使用相移掩膜用KrF或ArF曝光设备制作图案；因此，希望触点的间距为0.13μm？2F＝0.26μm或更小。诸如重掺杂鳞(P)等的多晶硅或诸如硅化钨的金属的导电膜淀积到500至1000nm厚，通过光刻工艺进行数据传输线BL的构图，且接着对得到的表面进行各向异性蚀刻。
接下来，诸如氮化硅膜、氧化硅膜或氧化铝膜的阻挡绝缘体膜22淀积到10至1000nm厚。在这种情况下，当形成源极线触点CS和数据传输线触点CB时，由于缺乏蚀刻控制而引起的过多蚀刻会导致源极线触点CS和数据传输线触点CB侵入器件隔离区12，并产生了不能提供在p阱区26和源极线触点CS之间以及p阱区26和数据传输线触点CB之间击穿电压值的问题。另一方面，当形成源极线触点CS和数据传输线触点CB时，蚀刻不充分则会产生n型区18和数据传输线触点CB之间的接触电阻增加的问题。因此，当形成那些数据传输线触点时，具有充分选择性的蚀刻、诸如阻挡绝缘体膜22的蚀刻速度低于层间绝缘体膜23的蚀刻速度，且接着蚀刻阻挡绝缘体膜22降低了蚀刻触点时层间绝缘体膜23的膜厚改变的影响。可选地，在阻挡绝缘体膜22淀积前，可以通过氧化或淀积在半导体衬底26表面上形成具有1到50nm厚的硅绝缘体膜。而且，在得到的表面上，接着将由硅绝缘体膜、氮化硅膜、诸如BPSG或PSG的硅烷玻璃(silicade glass)构成的层间绝缘体膜23或诸如HSQ、MSQ或SiLK的层间膜淀积大约10至1000nm厚(图23至26)。阻挡绝缘体膜22的材料需要具有相对于层间绝缘体膜23的足够的蚀刻选择性。阻挡绝缘体膜22的厚度需要大约10至1000nm；以便阻挡绝缘体膜22的该厚度、蚀刻选择性和层间绝缘体膜23的厚度提供足够的制造余量来获得许多蚀刻选择性。
接下来，利用光刻对数据传输线触点CB和源极线触点CS进行构图，且利用各向异性蚀刻对层间绝缘体膜23进行构图(图27至30)。为了提供大量制造余量，该蚀刻条件需要相对于光刻胶58和阻挡绝缘体膜22的足够的选择性。
接下来，在移除光刻胶58后，对阻挡绝缘膜22进行各向异性蚀刻(图31至34)。在该情况下，希望该蚀刻条件是相对于半导体衬底26和层间绝缘体膜23具有足够选择性，以便省略作为后处理进行的用于阻挡绝缘体膜22剥离的湿法处理，防止相对于第一层间绝缘体膜23的过多蚀刻，并保持前锥形的形状和小的接触直径。
在构图后，源极线触点CS和数据传输线触点CB填充有重掺杂磷或砷的多晶硅(第二触点填充材料70，与互连层的材料不同)，且使用诸如化学干法蚀刻(CDE)的各向异性蚀刻或各向同性蚀刻用于回刻(etch back)重掺杂磷或砷的多晶硅(第二触点填充材料70)(图35至38)。如果每个源极线触点CS和每个数据传输线触点CB的纵横比增加，阻挡金属64和填充金属材料(第二触点填充材料70)的覆盖率则倾向于不够，且结果会出现填充金属材料的淀积误差，和/或增加半导体衬底26(或下层互连)和触点之间的漏电流。
在根据本发明第一实施例的非易失性半导体存储器中，由于源极线触点和数据传输线触点CB填充有诸如多晶硅的半导体材料，所以在高纵横比的数据传输线触点CB部分中阻挡金属是没有必要的。这防止了由于阻挡金属的不足的覆盖率而引起的漏电流的增加。另外，由于预填充了数据传输线触点CB的下部，所以影响互连层和数据传输线触点CB的上部区域中的填充容量的实际纵横比是低的，且改善了阻挡金属或有关金属的填充特性。另外，由于诸如多晶硅的半导体材料填充在数据传输线触点CB中，所以在数据传输线触点CB的下部中没有n型杂质离子注入的条件下，会形成具有极浅结深的数据传输线触点CB。这改善了其中形成数据传输线触点CB的n型扩散层18之间的穿通击穿电压。而且，如果多晶硅、SiGe、非晶硅或SiGe用作第二触点填充材料70，则可以利用CVD方法填充Si或SiGe，以便提供比填充金属的情形更好的覆盖率。这甚至允许高纵横比的结构稳定填充。另外，如果掺杂杂质的多晶硅或SiGe用作第二触点填充材料70，在没有用于再扩散的离子注入的条件下，通过杂质扩散到半导体衬底26则能够获得稳定的接触电阻。而且，由于阻挡金属对于触点下部的填充没有必要，所以即使具有最小化的触点，也能够获得具有n型区的稳定的接触电阻。
接下来，利用光刻对衬底触点SB进行构图，且利用各向异性蚀刻对层间绝缘体膜23进行构图，形成衬底触点SB的开口38(图39至42)。此时，由于重要的是用光刻胶填充和保护以前形成的数据传输线触点CB和源极线触点CS的内部。为了提供大量制造余量，该蚀刻条件需要相对于光刻胶58和阻挡绝缘体膜22具有足够的选择性。
接下来，在移除光刻胶58后，对阻挡绝缘体膜22进行各向异性蚀刻(图43至46)。在该情况下，希望蚀刻条件是相对于半导体衬底26、层间绝缘体膜23和预填充第二填充材料70的足够的选择性，其能省略作为后处理进行的用于阻挡绝缘体膜22剥离的湿法处理，防止相对于层间绝缘体膜23的过多蚀刻，并保持前锥形的形状和小的接触直径。
此后，可以通过例如剂量在1×1013cm-2和1×1016离子/cm2之间的诸如磷或砷杂质的离子注入来降低接触部分中的n型区的电阻率。
接下来，利用光刻对源极线SL0和数据传输线延伸区14进行构图，且利用各向异性蚀刻对层间绝缘体膜23进行构图(图47至图50)。
蚀刻和形成要用源极线SL0和数据传输线延伸区14填充的沟槽；并接着移除光刻胶58。其后，使用溅射或化学气相淀积(CVD)技术，在触点和互连层中淀积诸如Ti、Ta、TaN或TiN的阻挡金属64达1到100nm厚；且然后淀积诸如钨、铝或铜的互连金属材料69达10到1000nm厚，填充在触点和互连层中。注意到，在图23至50示出的步骤中，在用于源极线SL0或数据传输线延伸区14的互连沟槽形成后，以任意顺序形成用于数据传输线BL中的触点的开口和用于源极线SL中的触点的开口。然而，当触点直径小时，难以用高分辨率的光刻在不平坦的基底上构图；因此，希望使用首先将数据传输线触点CB开口的方法，且更希望以与本发明的第一实施例描述的顺序将触点开口。然后，使用化学机械抛光(CMP)来平整化淀积的互连金属材料69(图51至54)。就阻挡金属64而言，还希望是CVD技术，因为能够在具有较高纵横比的接触孔中均匀淀积。
随后，淀积由硅绝缘体膜、诸如BPSG或PSG的硅烷玻璃制成的层间绝缘体膜23或诸如HSQ、MSQ或SiLK的层间膜约10至1000nm深。
接下来，利用光刻对第一通孔触点16进行构图，且利用各向异性蚀刻对层间绝缘体膜23进行构图(图55至58)。为了提供大量制造余量，该蚀刻条件需要相对于光刻胶58和填充在底层触点中的层间金属材料69或阻挡金属64具有足够的选择性。
接下来，在移除光刻胶58后，利用溅射或CVD技术在第一通孔触点16中淀积诸如Ti、Ta、TaN或TiN的阻挡金属64达1至100nm厚，然后淀积诸如W、Al或Cu的金属材料10至1000nm厚，填充在通孔触点16中。其后，使用化学机械抛光(CMP)来回刻和平整化该器件的整个表面(图59至62)。
随后，淀积Al或AlCu至大约10至1000nm厚。
另外，沿着线I-I通过各向异性蚀刻将Al或AlCu处理成条状，形成数据传输线BL和源极并联线SH1。
随后，在得到的表面上，接着淀积由硅绝缘体膜、氮化硅膜、诸如BPSG或PSG的硅烷玻璃或诸如HSQ、MSQ或SiLK的层间膜制成的层间绝缘体膜23大约10至1000nm厚(图63至66)。
接下来，利用光刻对第二通孔触点17进行构图，且利用各向异性蚀刻对层间绝缘体膜23进行构图(图67至70)。该蚀刻条件需要相对于光刻胶58和被填充在底层触点的金属材料或阻挡金属64的足够的选择性，以提供许多制造余量。
接下来，在移除光刻胶58后，利用溅射或CVD技术在第二通孔触点17中和层间绝缘体膜23上淀积诸如Ti、Ta、TaN或TiN的阻挡金属64达1至100nm厚，然后淀积诸如W、Al或Cu的金属材料10至1000nm厚，填充在第二通孔触点17中，也作为源极线SL2互连材料(图71至74)。如在第一通孔触点16和数据传输线BL的制造方法中描述的，利用溅射或CVD技术在触点中淀积诸如Ti、Ta、TaN或TiN的阻挡金属64达1至100nm厚，然后淀积诸如W、Al或Cu的金属材料10至1000nm厚，填充在第二通孔触点17中并利用CMP回刻该器件的整个表面，且淀积Al或AlCu至10至1000nm厚。可选地，在本发明的第一实施例中，同时淀积第二通孔触点17和第二源极线SL导电材料以简化处理步骤。
最后，通过利用光刻和各向异性蚀刻处理具有约10至1000nm厚的淀积的Al或AlCu，可以获得根据本发明的第一实施例的非易失性半导体存储器的形状(图71至74)。
虽然以下省略了详细的描述，但利用等离子体淀积技术在源极线SL2上形成大约0.05至2.0μm厚的诸如氮化硅膜或聚酰亚胺的钝化膜，能够减少诸如暴露于α粒子射线、紫外光射线或外部大气的外部应力的影响。可以利用六氯乙硅烷(HCD)形成氮化硅膜。
具有根据本发明第一实施例的非易失性半导体存储器，当对源极线SL2进行构图时，直接连接在沿着具有用于那些源极线SL2的附加线的线I-I延伸的单元阵列之间的源极线SL2，将源极线SL2的互连电阻减小为小于相关技术实例中的互连电阻，该附加线具有约1μm的厚度且沿着线III-III延伸。另外，由于将彼此连接源极线SL2的附加线设置在位线侧选择栅晶体管SGD和源极线侧选择栅晶体管SGS上，所以不会覆盖存储单元阵列区1。因此，当氢自上层区扩散时，由于到达单元的氢的分布均匀，所以能够控制单元可靠性的异常分布(abnormal distribution)。
(第一实施例改进了的实例)
图19至22根据本发明第一实施例的第一至第四改进的实例，分别示意性地示出了在非易失性半导体存储器中的存储单元阵列区的平面的空间图案的图。
在本发明第一实施例的第一至第四改进的实例中，如图19至22所示，源极线2元件2(SL2EL2)以栅格的形式附加地设置在源极线2元件1(SL2EL1)之间。如图19至22所示，栅格间距和设置在SL2E1之间的SL2E2间距在第一至第四改进的实例中是不同的。例如，图19示出了SL2E2，其每一个在栅格中与SL2E1基本上交替设置。另一方面，图20示出了SL2E2，每一个在倾斜的方向上串联排列。另外，图21示出了SL2E2，每一个在倾斜且相交的方向上系统地排列。而且，在图22中，每个SL2E2形成为宽的区域，其被设置为指定间距并用于填充在SL2E1之间的区域。
由于源极线2元件2(SL2EL2)形成为栅格状，所以在沿着数据传输线BL延伸到的线I-I截取和沿着数据选择线WL延伸到的线III-III截取的两个剖面结构中可以得到每个源极线SL2的剖面。结果，即使当使用具有差的粘接性材料诸如掺杂氟的层间硅绝缘体膜(SiOF)、SiC、HSQ或MSQ作为互连之间或以下的绝缘体时，也增加了剖面区的表面面积，从而改善了粘接性。因此，基本防止了对于互连基底的具有差的粘接性的材料诸如掺杂氟的层间硅绝缘体膜(SiOF)、SiC、HSQ或MSQ剥离的问题。
另外，希望满足r/2＜y的关系；其中r表示每个源极线2元件2(SL2E2)的宽度，y表示存储单元晶体管的源极线SL2和隧穿绝缘体膜44之间的距离。更具体地，希望r在0.1μm与2μm之间的范围内。
通常，在形成源极线SL2之后形成诸如氮化硅膜的钝化膜，在形成时产生的氢也扩散到存储单元晶体管中。当源极线SL2没有覆盖存储单元阵列区1时，扩散的氢容易到达隧穿绝缘体膜(栅绝缘体膜)44，且被俘粘到隧穿绝缘体膜44中，结果使隧穿绝缘体膜44的一部分缺陷部分恢复。另外，当氢扩散到达隧穿绝缘体膜44和半导体衬底26之间的界面时，即界面态的终止时，能够获得每个nMOS晶体管的阈值降低和亚阈值系数降低。在氢各向同性扩散的情况下，如同在钝化膜形成后进行热处理的情况，当满足r/2＜y时，自钝化膜的氢扩散长度大于y。因此，扩散的氢可到达源极线2元件2(SL2E2)下面的晶体管栅绝缘体膜。这能消除位线侧选择栅晶体管SGD和源极线侧选择栅晶体管SGS的栅绝缘体膜内的氢密度分布的位置的依赖性，且改善了半导体存储器的可靠性。
另外，在根据本发明第一实施例的第一至第四改进的实例的非易失性半导体存储器中，由于沿着线I-I还形成低电阻的源极线2元件2(SL2EL2)，所以也进一步减小了沿着线I-I的电阻。
而且，在本发明第一实施例的第一至第四改进的实例中，与源极线SL2覆盖数据传输线BL的整个表面的情况相比，以栅格状在数据传输线BL上的源极线2元件2(SL2EL2)的布置能减小在数据传输线BL上形成的源极线SL2的比率在一半以上。结果，减少了源极线SL2和数据传输线BL的耦合电容，且每条数据传输线BL的电容能够减小到小于在数据传输线BL的整个表面上形成源极线SL2的情况。这控制了对数据传输线BL充电/放电的电荷的数量到相对小、减小充电/放电时间以及具有低功耗的高速读出操作。另外，在本发明第一实施例的第一至第四改进的实例中，由源极线SL2覆盖的所有垂直延伸的数据传输线BL的各个比率相同。与图6中示出的相关技术相比，这减小了数据传输线BL的电容的变化。结果，相应于数据传输线BL的电容减小的变化可控制在读取时数据传输线的CR时间常数的变化。这进一步减小了在读取时的时间余量，并获得了更快的非易失性半导体存储器。
[第二实施例]
图75示意性地示出了根据本发明第二实施例的非易失性半导体存储器的存储单元阵列区上的放大了的空间图案。图76至78分别是沿着图75的线I-I、II-II和III-III截取的示意性剖面图。在下文中，相同的参考数字应用到与第一实施例相同的部件上，且省略了其描述。根据本发明第二实施例的非易失性半导体存储器自然允许由于源极电极而引起电源电极的各种布置，其以源极线SL2、SL2E1和SL2E2的布置为基础。结果，采用与图19至22中示出的相同的源极电极布置，提供了与第一实施例的第一至第四改进的实例中描述的效果相同。
与根据图14至18中示出的第一实施例的非易失性半导体存储器有如下不同之处，其中为了进一步减小源极线SL2互连电阻，将附加的源极线互连区SL2A设置在存储单元阵列区1上。由于源极线SL2的电位沿着线I-I传输，所以甚至当为了减小电阻附加的互连用于沿着线III-III(与线I-I正交)的连接时，也不能获得源极线SL2的电阻的足够减小的效果。因此，在根据本发明第二实施例的非易失性半导体存储器中，如图75所示，附加的互连形成为阶梯形的源极线附加的互连区SL2A，以便减小沿着线I-I流动的电流的互连电阻。另外，图79示出了在NAND存储单元晶体管串中的源极线SL2元件(EL)图案的具体结构。图79示出了由虚线表示的单个NAND块中的源极线2元件2(SL2E2)图案。图79示出了包括32条数据选择线WL、一条选择栅极线SSL和一条选择栅极线SGL的示范性NAND块；其中存储单元晶体管形成在各个器件区与存储单元数据选择线WL的交叉点处。
与根据本发明第一实施例的非易失性半导体存储器相比，根据本发明第二实施例的非易失性存储器，其特征在于：源极线2元件2(SL2E2)以阶梯形形成在单个NAND块内。更具体地，包含于图79中示出的宽度范围中的数据选择线WL的数量(图中为16)几乎等于在图79中示出的宽度b和c的范围中包含的数据选择线WL的总数量(在图中8+8＝16)，且在单个NAND串之上形成的源极线SL2的每个覆盖率几乎相等。以这种方式，对于包含于所有数据传输线BL中的所有NAND串，形成于各个NAND串之上的源极线SL2的所有覆盖率几乎相等。另外，在根据本发明第二实施例的非易失性半导体存储器中，通过排列具有单元间距的源极线SL2布局图案，在选择栅极线SSL和选择栅极线SGL之间的区域(单个块)以及源极线SL2之间的全部区域，源极线SL2的覆盖区的面积与每个单个单元的面积的比可以几乎相等。结果，通过排列具有单元间距的源极线SL2布局，即使当氢从上层扩散时，但由于被源极线SL2的阻挡金属64等俘获而导致不会到达栅绝缘体膜的底层，也能控制源极线SL2的覆盖面积与每个单个单元的面积的比的均一性，在一定程度上，优于本发明第一实施例的第一至第四改进的实例。而且，由于在每个NAND串的上部区中形成的源极线SL2的覆盖率几乎相等，所以沿着源极线2元件2(SL2E2)块的周期性间隔能够比本发明第一实施例的第一至第四改进的实例的间隔短。结果，由于还可以提供沿着数据传输线BL的周期性间隔，所以能减小数据传输线BL中的寄生电容的值的变化。
注意到，图79示出了在宽度a内和在宽(b+c)内包括16条存储单元数据选择线WL的结构；可选地，数据选择线WL的数量可以是NAND串的数量的因数。例如，如果NAND串的数量为32，则数据选择线WL的数量可用的是16、8、4或2。然而，为了制造具有厚膜的源极线SL2，每条源极线SL2的最小制造线宽通常是每个存储单元晶体管的最小制造线宽的四倍以上。因此，就数据选择线WL的数量而言，希望是2、4、8或16中之一，且希望线宽大于0.1μm。另外，虽然对于沿着数据选择线WL延伸的每条源极线2元件2(SL2E2)的宽度d不必相同，但希望在0.1μm与2μm之间以使氢足以扩散到其下的存储单元晶体管中。
由于该制造方法与本发明第一实施例中描述的图23至74中示出的制造方法几乎相同，所以省略了其描述。在形成第二通孔触点17后，使用溅射或CVD技术在第二通孔触点17和层间绝缘膜23中淀积诸如Ti、Ta、TaN或TiN的阻挡金属64达1到100nm厚。然后，淀积诸如W、Al或Cu的金属材料10到1000nn厚，填充在第二通孔触点17中作为源极线SL2互连材料。通过利用光刻进行构图所需的阶梯形，能够容易获得根据本发明第二实施例的非易失性半导体存储器中的源极线SL2布局(图75至79)。
[第三实施例]
图80示意性地示出了根据本发明第三实施例的非易失性半导体存储器的存储单元阵列区1上的放大的空间图案。图81至83分别是沿着图80的线I-I、II-II和III-III截取的示意性剖面图。
与图75至79中示出的根据本发明第二实施例的非易失性半导体存储器不同之处在于：为了进一步减小互连电阻以及以阶梯形连接源极线附加互连区SL2A，将附加互连设置成栅格状。另外，由于通过排列具有存储单元晶体管的间距的附加互连，还可以提供沿着数据传输线BL的周期性间隔，所以在钝化工艺时扩散的氢均匀地影响了存储单元晶体管，且会减小数据传输线BL中寄生电容的值的变化。根据本发明第三实施例的非易失性半导体存储器的制造方法与根据图23至74中描述的本发明第一实施例的非易失性半导体存储器的制造方法基本相同。通过将第二源极线SL2光刻图案布置为如图80所示的栅格状，能够容易地获得本发明第三实施例的形状。由于根据本发明第三实施例的非易失性半导体存储器的效果与第一实施例的第一至第三改进实例的相同，所以省略了其描述。
[第三实施例的改进实例]
图84示意性地示出了根据本发明第三实施例的改进实例的非易失性半导体存储器的存储单元阵列区上的放大的空间图案。图85至87分别是沿着图84的线I-I、II-II和III-III截取的示意性剖面图。
虽然在图80至83中示出的第三实施例中描述的源极线附加的互连区SL2A以存储单元晶体管的间距被排列为栅格状，但改进的实例，特征在于：存在每隔整数倍的存储单元晶体管间距，诸如栅格状的四个存储单元晶体管(2？2)被连接的源极线SL2的图案。除了通过使用宽的互连可以提供光刻余量外，该效果与以存储单元晶体管间距排列的情况相同。在该改进的实例中，连接源极线SL2用于每四个单元；可选地，只要附加的互连可以周期地连接成栅格状，它们就可以连接任意数量的存储单元晶体管的单元，诸如6个单元或8个单元。该制造方法与以上描述的第一或第三实施例中的相同，且通过将源极线SL2光刻图案布置为如图84中所示的栅格状，就可以容易地提供本发明第三实施例的改进实例的形状。由于根据本发明第三实施例的改进实例的非易失性半导体存储器的效果与第一实施例的第一至第四改进实例的相同，所以省略了其描述。
[第四实施例]
图88示意性地示出了根据本发明第四实施例的非易失性半导体存储器的存储单元阵列区上的放大的空间图案。图89至91分别是沿着图88的线I-I、II-II和III-III截取的示意性剖面图。
与图75至79和图80至83中示出的本发明第二和第三实施例有如下不同之处：其中每条源极线附加的互连线SL2A以“对角线”连接，而没有以阶梯状或梯状连接。这里，“对角线”指的是与每条数据传输线和每条数据选择线的方向对角对准的元件，且可以是线性的对角线。可选地，精细的结构可包括精细的阶梯形。
根据本发明第四实施例的非易失性半导体存储器，在SL2E2互连宽度和图案间距与第二实施例相同的情况下，可以具有源极线2元件2(SL2E2)的缩短的周边长度和总延伸长度。结果，通过以本发明的第四实施例的“对角线”连接互连，垂直元件的电阻可以减小到最小。另外，在制造源极线SL2时对互连边缘的损伤能够减小到小于根据第二实施例的非易失性半导体存储器的情况中的损伤，从而提高了可靠性。
图92示出了在NAND存储单元串中的源极线SL2元件的具体的图案图。图92示出了在单个NAND块中每个由虚线表示的源极线2元件2(SL2E2)图案。图92示出了包括32条数据选择线WL、一条选择栅极线SSL和一条选择栅极线SGL的示范性NAND块；其中存储单元晶体管形成在各自的器件区和存储单元数据选择线WL之间的交叉点处。与根据图75至79中示出的本发明第二实施例的非易失性半导体存储器不同，源极线SL2元件2(SL2E2)对角地形成在单个NAND块内。更具体地，包含于图92中示出的宽度a的范围中的数据选择线WL的数量(图中为14)几乎等于图92中示出的宽度b和c的范围中包含的数据选择线WL的总数量(在图中12+2＝14)，使在单个NAND串之上形成的源极线SL2的覆盖率几乎相等。
以这种方式，在包含于所有数据传输线BL中的所有NAND串中，形成于每个NAND串之上的源极线SL2的覆盖率几乎相等。注意到，图92示出了包括具有宽度a和宽度(b+c)的14条存储单元数据选择线WL的结构；可选地，其任意数量都是可用的，直至该宽度几乎等于宽度(b+c)。然而，为了制造厚的源极线SL2，每条源极线SL2的最小制造线宽通常是每个存储单元晶体管的最小制造线宽的四倍以上。因此，希望存储单元数据选择线WL的数目为2或更多，且其线宽在0.1μm与2μm之间。另外，虽然对于沿着数据选择线WL延伸的每条源极线2元件2(SL2E2)的宽度d不必相同，但希望宽度在0.1μm与2μm之间以使氢足以扩散到其下的存储单元晶体管中。而且，对于掩膜数据处理，希望对角线的角度为45度。
另外，具有根据本发明第四实施例的非易失性半导体存储器，与第二和第三实施例中示出的情况相同，设计源极线附加的互连区SL2A覆盖每个单个单元的比率，以便在单个块中是相同的。由于其效果与本发明第二实施例的相同，所以省略了其描述。另外，由于制造方法与第一实施例相同，所以省略了其描述。
[第五实施例]
(虚接地AND类型)
图93和94示出了根据本发明第五实施例的半导体存储器。在本发明的第五实施例中，使用虚接地存储单元部件83来代替第一至第四实施例的NAND存储单元部件51。在第一至第四实施例中，相同的参考数字应用到相同的部件上，且省略了其描述。
图93和94分别是虚接地存储单元部件的示意电路图和示意空间图案。在图93中，虚接地存储单元部件83包括连接在本地数据线82a和82b之间的第一存储单元部件80以及连接在本地数据线82b和82c之间的第二存储单元部件81。平行地连接具有图10和11中示出的基本结构的非易失性存储单元晶体管M0a至M15a的电流端子，且其一端经由块选择晶体管S1a连接到数据传输线BL1a。另外，其另一端经由块选择晶体管S2连接到邻近的数据传输线BL2。非易失性存储单元晶体管M0a至M15a的控制电极分别连接到数据选择线WL0至WL15。而且，为了从沿着数据传输线BL排列的若干存储单元块中选择单个存储单元块并将选择的块连接到数据传输线BL，将该块选择晶体管S1b的控制电极连接到块选择栅极线SSL。另外，块选择线晶体管S2的控制电极连接到块选择栅极线GSL。而且，将各个非易失性存储单元晶体管M0a至M15a在数据选择线WL0至WL10的延伸方向上邻接非易失性存储单元晶体管M0b至M15b形成，且两个单元连接到本地数据传输线82b。结果，形成了所谓的虚接地存储单元部件83(由虚线表示)。在第五实施例中，使用与存储单元晶体管的数据选择线WL0至WL15相同的层中的互连形成块选择栅极线SSL和GSL。另外，希望建立其中单个虚接地存储单元部件83具有至少一条平行于数据选择线形成的块选择线的高密度结构。虽然在第五实施例中，给出了16(＝24)个存储单元晶体管连接虚接地存储单元部件83的例子，但多个存储单元晶体管应连接到数据传输线BL和数据选择线WL，且更具体地，希望是2n(n是正整数)用于译码地址。为了简化单元结构，图93仅示出了在栅极控制线90WL0至90WL15下面的结构。
块选择线90SSL和90GSL分别连接到选择栅极线SSL和选择栅极线GSL，且在与EEPROM控制线WL0至WL15相同的层中形成。如图93和94所示，块选择晶体管S1是由用作源漏区的n型扩散层85和85d以及用作栅极电极的块选择线90SSL制成的MOSFET；且块选择晶体管S2是由用作源漏区的n型扩散层85和85s以及用作栅极电极的块选择线90GSL制成的MOSFET。
在本发明的第五实施例中，由于使用了虚接地存储单元晶体管，所以串联连接的存储单元部件的电阻可以是小的且不变，其对于稳定多值结构的阈值是优选的。而且，数据位可以存储在与电流流动方向一致的单晶体管中的两个n型扩散层的各个附近区域中，并可以从中读出。希望建立高密度的结构。而且，在第五实施例中，除第一至第四实施例的特征外，由于存储单元晶体管平行连接，所以可以使用大量的单元电流，且可以以高速度读出数据。
虽然在本发明的第一至第四实施例中，描述了使用NAND存储单元部件作为存储单元阵列区的基本结构的非易失性半导体存储器，但是可以使用相同的电源和电极布局用于非易失性半导体存储器，其使用由选择栅极隔离的虚接地存储单元部件作为存储单元阵列区的基本结构，并获得了相同的效果。
[第五实施例改进的实例]
(AND型)
图95和96示出了根据本发明第五实施例的非易失性半导体存储器的改进的实例。图95示出了示范性AND存储单元部件的示意性电路图，且图96示出了图95中的示范性AND存储单元部件100的示意性空间图案的图。AND存储单元部件的基本结构与第五实施例中描述的虚接地AND结构基本相同。换句话说，如从图93与95或图94与96的比较发现的，仅通过使用虚接地存储单元部件83中的存储单元部件80或81来构建AND存储单元部件100，该虚接地存储单元部件83由第一存储单元部件80和第二存储单元部件81组成。由于AND存储单元部件100的电路结构和空间图案结构与虚接地存储单元部件中的基本相同，所以省略了其描述。
在本发明第一至第四实施例中，已描述了使用NAND存储单元部件作为存储单元阵列区的基本结构的非易失性半导体存储器。可以使用相同的电源和电极布局用于非易失性半导体存储器，其使用由选择栅极隔离的AND存储单元部件作为存储单元阵列区的基本结构，并获得了相同的效果。
[其它的实施例]
如上所述，根据本发明第一至第五实施例描述了本发明；然而，不应该认为形成本说明书和附图部分的描述指的是限定于本发明。对于本领域技术人员来说，各种可选实施例、工作的实例和操作技术将从该说明书变得显而易见。以这种方式，本发明自然包括其中没有描述的各种实施例。
例如，形成器件隔离膜或绝缘体膜的方法可以使用将氧离子掺杂到淀积的硅中或氧化该淀积的硅，不同于将硅转换成硅绝缘体膜或氮化硅膜的方法。另外，TiO2、Al2O3、钽绝缘体膜、钛酸锶、钛酸钡、钛酸铅锆、ZrSiO膜、HfSiO膜、HfSiON膜或它们的叠层可以用于多晶硅间绝缘体膜42。而且，侧壁绝缘体膜和掩膜绝缘体膜是耐氧化的绝缘体膜，诸如Al2O3膜、ZrSiO膜、HfSiO膜、ZrSiON膜、HfSiON膜、SiN膜、SiON膜或它们的叠层。虽然在本实施例中将p硅衬底作为半导体26，但代替地使用n硅衬底、SOI衬底的绝缘体上硅(SOI)硅层或诸如混合SiGe的晶体或混合SiGeC的晶体的含硅的单晶半导体衬底。而且，虽然以上描述了在p型半导体衬底26之上形成nMOSFET，但可以代替的是在n型半导体衬底上形成pMOSFET。在该情况下，在以上实施例中的n型区可以用p型区代替和用n型区代替p型区，且掺杂的杂质As、P和Sb可以用In或B代替。而且，硅半导体、混合SiGe的晶体、混合SiGeC的晶体或它们的叠层可以用作栅极电极。另外，诸如TiSi、NiSi、CoSi、TaSi、WSi或MoSi的硅化物或多晶硅硅化物、或诸如Ti、Al、Cu、TiN或W的金属用作控制栅极的金属材料。而且，在实施例中示出了新的源极线SL2布局；然而，相同的布局可以用于存储单元阵列中的阱并联互连。在该情况下，使在形成存储单元晶体管的p阱区的电位进一步稳定。结果，控制读取或写入数据时由于数据传输线升高而引起的阱中电位改变，并且计时余量可以减少，直至阱电位变稳定。这使读取和写入操作甚至更快。
另外，只要不脱离本发明的概要，就可以以各种方式改进和实现本发明的实施例。因此，本发明的技术范围仅由根据上述的描述和适当的后附权利要求的发明的具体特征确定。
虽然依照前述的实施例描述了本发明，但应当理解为，构成本部分说明书的描述和附图并不用于限定本发明。对于本领域技术人员来说，本说明书使各种可选实施例、工作实例和操作技术更清楚。因此，仅由从上述解释的适当公开的权利要求书限定本发明的技术范围。
在得到本说明书的教导后，在不脱离其范围的前提下，对于本领域技术人员可以进行各种修改。

Claims (20)

1.一种非易失性半导体存储器，包括：
存储单元部件，包括平行的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管；
存储单元阵列块，其中沿着数据选择线设置存储单元部件；
第一源极线，连接到存储单元部件的一端，并沿着数据选择线排列；以及
第二源极线，电连接到第一源极线并沿着数据选择线设置。
2.如权利要求1的非易失性半导体存储器，还包括：
电源互连；以及
设置在电源互连和第二源极线之间的第一晶体管。
3.如权利要求2的非易失性半导体存储器，其中该电源互连连接到仅在芯片一侧上提供的电源互连垫。
4.如权利要求1的非易失性半导体存储器，其中第一源极线是W或WSi，且第二源极线是铝或铜。
5.如权利要求1的非易失性半导体存储器，其中以存储单元部件的间隔的整数倍的间隔提供第二源极线。
6.如权利要求1的非易失性半导体存储器，其中z表示每条第二源极线的宽度，且y表示从该半导体衬底到第二源极线的高度；宽度z满足关系z/2＜y。
7.一种非易失性半导体存储器，包括：
存储单元部件，包括平行的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管；
存储单元阵列块，其中沿着数据选择线设置存储单元部件；
第一源极线，连接到存储单元晶体管的一端，并沿着数据选择线排列；以及
第二源极线，电连接到第一源极线并沿着数据选择线设置，
其中在第一源极线之上提供沿着第一源极线和数据选择线设置的第二源极线。
8.如权利要求7的非易失性半导体存储器，还包括：
电源互连；以及
设置在电源互连和第二源极线之间的第一晶体管。
9.如权利要求8的非易失性半导体存储器，其中该电源互连连接到仅在芯片一侧上提供的电源互连垫。
10.如权利要求7的非易失性半导体存储器，其中第一源极线是W或WSi，且第二源极线是铝或铜。
11.如权利要求7的非易失性半导体存储器，其中以存储单元部件的间隔的整数倍的间隔提供第二源极线。
12.如权利要求7的非易失性半导体存储器，其中z表示每条第二源极线的宽度，且y表示从该半导体衬底到第二源极线的高度；宽度z满足关系z/2＜y。
13.如权利要求7的非易失性半导体存储器，其中在数据传输线和数据选择线方向的对角线方向延伸设置第二源极线。
14.一种非易失性半导体存储器，包括：
存储单元部件，包括平行的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管；
存储单元阵列块，其中沿着数据选择线设置存储单元部件；
第一源极线，连接到存储单元晶体管的一端，并沿着数据选择线排列；以及
第二源极线，电连接到第一源极线并沿着数据选择线设置，
其中在存储单元晶体管之上提供沿着第一源极线和数据选择线设置的第二源极线。
15.如权利要求14的非易失性半导体存储器，还包括：
电源互连；以及
设置在电源互连和第二源极线之间的第一晶体管。
16.如权利要求15的非易失性半导体存储器，其中该电源互连连接到仅在芯片一侧上的电源互连垫。
17.如权利要求14的非易失性半导体存储器，其中第一源极线是W或WSi，且第二源极线是铝或铜。
18.如权利要求14的非易失性半导体存储器，其中以存储单元部件的间隔的整数倍的间隔提供第二源极线。
19.如权利要求14的非易失性半导体存储器，其中z表示每条第二源极线的宽度，且y表示从该半导体衬底到第二源极线的高度；宽度z满足关系z/2＜y。
20.如权利要求14的非易失性半导体存储器，其中在数据传输线和数据选择线方向的对角线方向延伸设置第二源极线。
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