CN1320661C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1320661C
CN1320661C CNB2003101232173A CN200310123217A CN1320661C CN 1320661 C CN1320661 C CN 1320661C CN B2003101232173 A CNB2003101232173 A CN B2003101232173A CN 200310123217 A CN200310123217 A CN 200310123217A CN 1320661 C CN1320661 C CN 1320661C
Authority
CN
China
Prior art keywords
grid
trap
floating grid
diffusion layer
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2003101232173A
Other languages
English (en)
Other versions
CN1510763A (zh
Inventor
伊藤昌树
片山雅也
古山孝昭
河端正蔵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1510763A publication Critical patent/CN1510763A/zh
Application granted granted Critical
Publication of CN1320661C publication Critical patent/CN1320661C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

该半导体器件包括形成在一个半导体基片(10)中的第一导电型的第一阱(14)；形成在第一阱(14)中的第二导电型的第二阱(16)；以及一个晶体管(40)，其中包括由形成在第二阱(16)中的第一导电型的杂质区所形成的控制栅极(18)、隔着一个沟道区(25)形成的第一杂质扩散层(26)和第二杂质扩散层(33)、以及隔着一个栅绝缘膜(24)形成在该沟道区(25)和该控制栅极(18)之上的浮置栅极(20)。该控制栅极(18)被埋在该半导体基片(10)中，这不必在浮置栅极(20)上形成控制栅极(18)。因此，可以通过相同的制造工艺形成该存储器晶体管和其他晶体管。因此，可以减少制造工艺以及该半导体器件可以变得廉价。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件以及用于制造该半导体器件的制造方法，更加具体来说，涉及一种包括具有控制栅极和浮置栅极的晶体管的半导体器件，以及用于制造该半导体器件的制造方法。
背景技术
一种典型的半导体存储器被称为DRAM(动态随机存取存储器)。DRAM是一种半导体存储器，其在包括一个MISFET和一个电容器的存储单元中存储1位信息。DRAM具有日益小型化和增加的容量的存储单元。但是，期望获得具有更大的容量的半导体存储器。
作为一种可以具有更大容量的半导体器件，闪存(flash memory)引起人们的注意。闪存适合于具有大容量，因为该闪存的一个存储单元仅仅包括一个MISFET。
下面将参照图28说明一种常规的半导体器件。图28为该常规的半导体器件的截面视图。
如图28中所示，器件隔离区212形成在一个半导体基片210的表面上。一个浮置栅极220形成在该半导体基片210上，它们之间形成形成有栅绝缘膜224。一个控制栅极218形成在该浮置栅极220上，它们之间形成有一个绝缘膜221。一个阱绝缘膜234被形成在该浮置栅极220和控制栅极218的侧壁上。一个源/漏区232形成在该半导体基片210中，在该控制栅极218和浮置栅极220的两侧上，在其侧壁上形成有侧壁绝缘膜234。因此，构成常规的闪存，即，常规的半导体器件。
在这种半导体器件中，载流子被注入到该浮置栅极220中，以存储信息。当载流子被注入到该浮置栅极220时，在该源区232和漏区232之间的沟道区中产生热载流子，并且一个电压被施加在该沟道区和控制栅极218之间。当电压被施加在该沟道区和控制栅极218之间时，热载流子被注入到该浮置栅极220。因此，信息被存储在该浮置栅极220中。
下文的参考文献公开本发明的背景技术。
[专利参考文献1]
日本未审查专利公告No.2002-15587的说明书
[专利参考文献2]
日本未审查专利公告No.Hei 5-55602的说明书
但是，在常规的半导体器件中，当形成存储器晶体管240时，该控制栅极218被叠加在该浮置栅极220上。相应地，用于外围部分和选择部分的晶体管和存储器晶体管240必须由不同制造工艺所形成。该制造步骤相应地增加，这是对降低成本的障碍。该常规的半导体器件具有大的电流消耗，其中热载流子被注入到该浮置栅极220。
发明内容
本发明的一个目的是提供一种半导体器件，其中包括浮置栅极和控制栅极，其可以实现较低的电流消耗和降低成本，以及提供一种用于制造该半导体器件的方法。
根据本发明一个方面，在此提供一种半导体器件，其中包括：形成在一个半导体基片中的第一导电型的第一阱；形成在第一阱中的第二导电型的第二阱；以及一个晶体管，其中包括由形成在第二阱中的第一导电型的杂质区所形成的控制栅极、隔着一个沟道区形成在该第一阱之外的第一杂质扩散层和第二杂质扩散层、以及隔着一个栅绝缘膜形成在该沟道区和该控制栅极之上的浮置栅极。
根据本发明另一个方面，在此提供一种用于制造半导体器件的方法，该半导体器件包括一个控制栅极和一个浮置栅极，该方法包括如下步骤：在一个半导体基片中形成第一导电型的杂质区的第一阱；在该第一阱中形成第二导电型的杂质区的第二阱；在该第二阱中形成第一导电型的杂质区的控制栅极；以及隔着该栅绝缘膜在包含该控制栅极的上表面的半导体基片之上形成一个浮置栅极。
根据本发明，该控制栅极被埋在该半导体基片中，其使得在该浮置栅极上形成该控制栅极成为不必要。根据本发明，该存储器晶体管和其他晶体管等等可以由相同的制造工艺所形成，因此，根据本发明，该制造工艺可以减少，并且可以降低该半导体器件的成本。
根据本发明，一个第二导电型的第二阱形成在于该半导体基片中形成的第一导电型的第一阱中，以及第一导电型的杂质扩散层的控制栅极形成在该第二阱中，从而即使对于埋在该半导体基片中的控制栅极，也不会发生特殊的问题，另外可以避免电流消耗的增加。
根据本发明，该隧道电流被用于写入和擦除信息，其允许信息被利用较小的电流消耗而写入和擦除。根据本实施例，信息可以通过使用该隧道电流来写入和擦除，而不产生热载流子。根据本实施例的半导体器件可以具有较小的电流消耗。
根据本发明，在该浮置栅极和控制栅极相对的第一区域的面积远大于该浮置栅极和沟道区相对的第二区域的面积，从而当信息被写入在该浮置栅极以及信息被从该浮置栅极擦除时，该浮置栅极的电势可以被设置在所需的电势。根据本发明，即使利用埋在该半导体器件中的控制栅极，也可以把信息写入到该浮置栅极，并且信息可以确保从该浮置栅极擦除。
根据本发明，该选择晶体管的栅绝缘膜的膜厚相对较大，从而该选择晶体管可以具有提高的耐压性。相应地，根据本实施例的半导体器件可以具有较高的可靠性。另一方面，在该沟道区和浮置栅极之间的栅绝缘膜的膜厚被设置为相对较小，从而当信息被写入在该浮置栅极以及信息被从该浮置栅极擦除时，可以载流子可以造成该栅绝缘膜隧道导通。
根据本实施例，在该控制栅极和浮置栅极之间的栅绝缘膜的膜厚被设置为相对较大，从而防止在该浮置栅极中累积的载流子泄漏。因此，根据本实施例的半导体器件可以具有较高的可靠性。
根据本发明，在该浮置栅极中注入的掺杂剂的浓度相对较低，从而可以防止在该浮置栅极中累积的载流子通过该栅绝缘膜的较薄部分泄漏。根据本实施例的半导体器件可以高可靠性。
根据本发明，作为在浮置栅极侧上的源区的杂质扩散层的边缘部分的载流于浓度被设置为较高，从而该载流子导致在该沟道区和浮置栅极之间的栅绝缘膜隧道导通，从而把信息写入到该浮置栅极以及从该浮置栅极擦除信息。另一方面，该载流子浓度在作为浮置栅极侧上的漏区的杂质扩散层的边缘部分处被设置为较低，从而作为源区的杂质扩散层以及作为漏区的杂质扩散层可以确保相互电绝缘。
附图说明
图1A和1B为根据本发明一个实施例的半导体器件的截面视图。
图2为根据本发明的该实施例的半导体器件的平面视图。
图3为根据本发明的该实施例的半导体器件的电路图。
图4A和4B为根据本发明的该实施例的半导体器件的截面视图，其中示出该半导体器件的工作原理。
图5A和5B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分1)。
图6A和6B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分2)。
图7A和7B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分3)。
图8A和8B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分4)。
图9A和9B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分5)。
图10A和10B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分6)。
图11A和11B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分7)。
图12A和12B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分8)。
图13A和13B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分9)。
图14A和14B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分10)。
图15A和15B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分11)。
图16A和16B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分12)。
图17A和17B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分13)。
图18A和18B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分14)。
图19A和19B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分15)。
图20A和20B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分16)。
图21A和21B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分17)。
图22A和22B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分18)。
图23A和23B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分19)。
图24A和24B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分20)。
图25A和25B为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分21)。
图26为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分22)。
图27为以用于制造该半导体器件的步骤示出根据本发明的该实施例的截面视图，其中示出该方法(部分23)。
图28为常规的半导体器件的截面视图。
具体实施方式
[一个实施例]
下面将参照图1A至27描述根据本发明一个实施例的半导体器件以及制造该半导体器件的方法。图1A和1B为根据当前实施例的半导体器件的截面视图。图2为根据当前实施例的半导体器件的平面视图。图1A为沿着图2的线A-A’截取的截面视图。图1B为沿着图2中的线B-B’截取的截面视图。图3为根据当前实施例的半导体器件的电路图。图4A和4B为根据当前实施例的半导体器件的截面视图，其中示出该半导体器件的工作原理。
首先，将参照图1A至4B描述根据当前实施例的半导体器件的存储器晶体管。
在图1B的左侧的区域是一个区域6，其中形成该选择晶体管，并且在图1B的右侧上的区域为区域8，其中形成该存储器晶体管。
如图1A中所示，用于确定器件形成区的器件隔离区12形成在该半导体基片10的表面上。
在图1A的右侧上的区域中，形成一个n型阱14。该n型阱14通过注入n型掺杂剂而形成。
在n型阱14中，形成p型阱16。该p型阱16通过把p型掺杂剂注入到n型阱14中而形成。
一个控制栅极18形成在p型阱16中。该控制栅极18通过把一种n型掺杂剂注入到p型阱16中而形成。
该n型阱14、p型阱16和控制栅极18形成一个三重阱。由于如下原因，本实施例使用这种三重阱结构。
也就是说，当一个负电压被简单地施加到该控制栅极18时，由于该电压是正向电压，因此有较大电流流过，结果电流消耗增加。然后，当一个负电压被施加到该控制栅极18时，相同的负电压被施加到p型阱16，从而避免电流消耗的增加。在不形成n型阱14的情况中，当一个负电压被简单地施加到控制栅极18和p型阱16上时，对剩余区域施加电影响。然后，在本实施例中，形成n型阱14，从而使得半导体基片10和p型阱16电绝缘。由于p型阱16和半导体基片10被n型阱14相互电绝缘，因此信息可以被写入到浮置栅极20，并且信息可以利用较低的电流消耗从浮置栅极20中擦除，而不造成特殊的问题。
一个p型阱22被形成在图1A的左侧上的区域中。
一个阈值电压控制层23在图1A的左侧上的区域中形成在半导体基片10内，并且一个用于选择晶体管的区域6要被形成于其中(参见图1B)。该阈值电压控制层23通过把p型掺杂剂注入到半导体基片10中而形成。
一个栅绝缘膜24形成在半导体基片10上。该栅绝缘膜24例如是一个氧化硅膜。
浮置栅极20被形成在栅绝缘膜24上。
在图1A的左侧上的区域中的该栅绝缘膜24的膜厚，即呈现在沟道区25和浮置栅极20之间的栅绝缘膜24的膜厚，相对较薄，例如为大约10nm。在沟道区25和浮置栅极20之间的栅绝缘膜24的膜厚被设置为相对较薄，使得载流子造成沟道区25和浮置栅极20之间的栅绝缘膜24隧道导通，以把信息写入到浮置栅极20，以及从浮置栅极20擦除信息。
在图1A的右侧上的区域中的栅绝缘膜24的膜厚，即在控制栅极18和浮置栅极20之间的膜厚，被设置为相对较厚，例如为大约30nm。在控制栅极18和浮置栅极20之间的栅绝缘膜24的膜厚被设置为相对较厚，以保证浮置栅极20和控制栅极18之间的耐压足够大，以提高可靠性，并且在防止在浮置栅极20中累积的载流子被通过栅绝缘膜24泄漏。
浮置栅极20由掺杂的多晶硅膜所形成。在例如400nm厚的多晶硅膜的试样具有例如150Ω/(平方)的电阻值的条件下，把一种掺杂剂注入在浮置栅极20中。
在浮置栅极20中注入的掺杂剂的浓度被设置为比在该选择晶体管的栅极28中注入的掺杂剂的浓度更低。在本实施例中，在浮置栅极20中的注入的掺杂剂的浓度被设置为较低，以避免在浮置栅极20中累积的载流子通过栅绝缘膜24泄漏到外部。也就是说，在一种高浓度的掺杂剂被注入在该浮置栅极20中的情况下，通常栅绝缘膜24在该薄部分没有足够高的绝缘性，并且存在在该浮置栅极20中累积的载流子可能通过栅绝缘膜24泄漏到浮置栅极20的外部的危险。在本实施例中，要被注入到浮置栅极20中的掺杂剂的浓度被设置为相对较低，从而保证该栅绝缘膜24具有足够的，从而避免载流子被泄漏到浮置栅极20的外部。
一个绝缘膜30形成在浮置栅极20上。作为该绝缘膜30的材料，例如使用氧化硅膜。该绝缘膜30的厚度例如为大约150nm。
在本实施例中，绝缘膜30被形成在浮置栅极20上，使得在形成作为该源区的杂质扩散层26、作为漏区的杂质扩散层33等等中，作为避免掺杂剂注入到浮置栅极20中。根据本实施例，在形成杂质扩散层26和杂质扩散层33中，避免掺杂剂注入到浮置栅极20中，这避免要注入到该浮置栅极20中的掺杂剂的浓度变得较低。相应地，可以充分地保证栅绝缘膜24的绝缘性，从而避免在浮置栅极20中累积的载流子通过栅绝缘膜24泄漏。
如图1B中所示，在浮置栅极20的一侧上在半导体基片10中形成一个n型杂质扩散层26。该杂质扩散层26作为一个源区。该杂质扩散层26通过把高浓度的掺杂剂注入到与浮置栅极20自对齐的半导体基片10中而形成的。作为一种掺杂剂，例如使用砷和磷。砷的剂量例如为6×1015cm-2。磷的剂量例如为2.5×1014cm-2。杂质扩散层26即使在浮置栅极20的侧上的边缘部分处，即紧接着在侧壁绝缘膜34之下，也具有高载流子浓度。
通过与浮置栅极20自对齐，一个轻微掺杂的扩散层30a形成在控制栅极30另一侧上的半导体基片10中。
一个侧壁绝缘膜34形成在浮置栅极20的侧壁上。
通过与形成有侧壁绝缘膜34的浮置栅极20自对齐，一个重度掺杂的扩散层32b形成在该控制栅极20的另一侧上的半导体基片10中。该轻微掺杂的扩散层32a和重度掺杂的扩散层32b构成一个杂质扩散层33其作为该漏区。作为该漏区的杂质扩散层33在浮置栅极20侧上的边缘部分中，即紧接着在侧壁绝缘膜34之下，具有一个较低的载流子浓度。
一个较高载流子浓度的杂质扩散层26具有与浮置栅极20相邻的边缘部分，使得该载流子导致作为源区的杂质扩散层26和浮置栅极20之间的栅绝缘膜24隧道导通，从而信息被写入到栅绝缘膜24，以及信息被从栅绝缘膜24删除。
另一方面，一个重度掺杂的扩散层32b被与浮置栅极20相隔离，确保使得作为漏区的杂质扩散层33和作为源区的杂质扩散层26电绝缘。
因此构成该存储器晶体管40。
如图1B的左侧所示，一个栅极28形成在半导体基片10上，它们之间形成有栅绝缘膜24。在栅极28和半导体基片10之间的栅绝缘膜24的厚度相对较大，例如大约为30nm。在栅极28和半导体基片10之间的栅绝缘膜24的厚度被设置为相对较大，以保证足够大的耐压，从而增加可靠性。该栅极28和浮置栅极20通过对同一个多晶硅膜进行构图而形成。一种掺杂剂被注入到栅极28中。该掺杂剂例如为磷。磷的剂量例如为大约6×1015cm-2。该掺杂剂被以相对较高的浓度注入到栅极28中，使得栅极28的电阻减小，以用于高速操作。
通过与栅极28自对齐，轻微掺杂的扩散层32a被形成在半导体基片10中，在栅极28的两侧。形成在栅极28的一侧上的轻微掺杂的扩散层32a与上述存储器晶体管40的轻微掺杂的扩散层32a的整体形成。
一个侧壁绝缘膜34形成在栅极28的侧壁上。
通过与形成有侧壁绝缘膜34的栅极28自对齐，一个重度掺杂的扩散层32b形成在半导体基片10上，在栅极28和侧壁绝缘膜34的两侧上。形成在该栅极28的一侧上的该轻微掺杂的扩散层32a和重度掺杂的扩散层32b构成一个杂质扩散层33，控制栅极18作为该选择晶体管41的源区。形成在栅极28的另一侧上的轻微掺杂的扩散层32a和重度掺杂的扩散层32b构成一个侧壁绝缘膜34，其作为该选择晶体管41的漏区。
如此构成该选择晶体管41。
一个绝缘膜36形成在半导体基片10的整个表面上，该半导体基片10上形成有存储器晶体管40和选择晶体管41。该绝缘膜36的材料例如为氧化硅膜。
一个层间绝缘膜38形成在绝缘膜36的整个表面上。该层间绝缘膜38的材料例如为BPSG膜。
接触孔42被形成在该层间绝缘膜38中，并且绝缘膜36下降到杂质扩散层26、35。
阻挡金属44形成在接触孔42的内部。该阻挡金属44的材料例如为氮化钛。
接触插塞46被埋在其中形成有阻挡金属44的接触孔42中。该接触插塞46的材料例如为钨。
互连层48形成在埋有接触插塞46的层间绝缘膜38上。该互连层48由按以下次序依次叠加的阻挡金属50、金属膜52和阻挡金属54所形成。
如图2中所示，浮置栅极20在该浮置栅极20与控制栅极18相对的区域中较宽，但是在浮置栅极20不与控制栅极18相对的区域中较窄。该浮置栅极20在该浮置栅极20与控制栅极18相对的区域中具有较大的宽度，使得该控制栅极18和浮置栅极20之间的相对面积可以变得更大。
在控制栅极18和浮置栅极20相对的第一区域S1的面积比沟道区25和浮置栅极20相对的第二区域S2的面积更大。具体来说，第一区域S1的面积例如为第二区域S2的面积的40倍或更多倍。相应地，在第一区域S1中的控制栅极18和浮置栅极20之间的静电电容C1例如为在第二区域S2中的浮置栅极20和半导体基片10之间的静电电容C2的10倍或更多倍。根据本实施例，在第一区域S1中的控制栅极18和浮置栅极20之间的静电电容C1被设置为相对于在第二区域S2中的浮置栅极20和半导体基片10之间的静电电容C2足够大，从而当信息被写入在浮置栅极20时以及当信息被从浮置栅极20擦除时，浮置栅极20可以被控制在所需的电势。
在本实施例中，第一区域S1的面积被设置在例如第二区域S2的40或更多倍，但是前者不一定要为后者40或更多倍。也就是说，当信息被写入在浮置栅极20以及信息被从浮置栅极20擦除时，第一区域S1的面积和第二区域S2的面积之间的比例被适当地设置，使得浮置栅极20的电压被设置在所需的电压。具体来说，第一区域S1的面积例如被设置在第二区域S2的面积的10倍或更多倍，从而当信息被写入在浮置栅极20中以及信息被从浮置栅极20擦除时，浮置栅极20可以被设置在所需的电势。
如图2中所示，多个存储器晶体管40的控制栅极18被整体形成。换句话说，一个控制栅极18作为多个存储器晶体管40的控制栅极。在本实施例中，多个存储器晶体管40的控制栅极18被整体形成，以节省空间并且最终实现减小芯片面积。
用于连接控制栅极18和一个互连层(为示出)的接触插塞56被埋在层间绝缘膜38中(参见图1A和1B)。在本实施例中，用于连接控制栅极18和互连层的接触插塞56是共用的。根据本实施例，多个控制栅极18不一定具有各个接触插塞56，这有助于进一步节省空间。
如图2中所示，控制栅极18被整体形成在单个p型阱16中，并且p型阱16形成在单个n型阱14中。这与对多个控制栅极18中的每一个形成p型阱16和n型阱14的情况相比，可以节省更多的空间。
接触插塞60被埋在层间绝缘膜38中(参见图1A和1B)，用于把p型阱16连接到形成于层间绝缘膜38上的一个互连层58。在本实施例中，用于把p型阱16和互连层58互连的接触插塞是共用的。一个接触插塞64被埋在层间绝缘膜38中(参见图1A和1B)，用于把n型阱14和形成于层间绝缘膜38上的互连层62互连。用于把n型阱14与互连层62互连的接触插塞64是共用的。根据本实施例，不需要形成用于多个p型阱16和多个n型阱14中的每一个的接触插塞60、64。这可以节省更多的空间。
如图2和3中所示，包括多个存储器晶体管40的晶体管阵列66a和包括多个存储器晶体管40的晶体管阵列66b被对称地设置。
在图2中所示的存储器晶体管40a-40d和选择晶体管41a-41d被连接到各个信号线，如图3中所示。在图3中，SWL表示选择字线，CWL表示控制字线，SL表示源线，以及BL表示位线。
用于使得半导体基片10接地的接触插塞68被埋在晶体管阵列66a和晶体管阵列66b之间的区域中的层间绝缘膜38内(参见图1A和1B)。该半导体基片10被通过接触插塞68和互连层70接地。在本实施例中，该接地接触插塞68被形成在晶体管阵列66a和晶体管阵列66b之间，以提高抗噪性。根据本实施例，该晶体管阵列66a和晶体管阵列66b被对称地设置，另外该接地接触插塞68被形成在该晶体管阵列66a和晶体管阵列66b之间，从而该半导体器件可以具有高抗噪性和高可靠性。
该接触插塞68在形成有晶体管阵列66a一侧上作为用于半导体基片10的导电插塞，以及在形成有晶体管阵列66b的一侧上作为用于使得半导体基片10接地的导电插塞。根据本实施例，不需要形成用于每个晶体管阵列的接触插塞68，这可以节省更多的空间，并且结果有助于减小芯片面积。
根据本实施例的半导体器件如此构成。
(该半导体器件的工作方法)
下面，将参照图4A和4B描述根据本实施例的半导体器件的工作方法。图4A为擦除存储在浮置栅极20中的信息的示意图。图4B为在浮置栅极20中写入信息的示意图。
当存储在浮置栅极20中的信息被擦除时，如图4A中所示，例如+6V的电压被施加到作为源区的控制栅极18，并且例如-9.3V的电压被施加到控制栅极18和p型阱16。然后，该载流子使得作为源区的杂质扩散层26和浮置栅极20之间的栅绝缘膜24隧道导通。具体来说，正空穴被从作为源区的杂质扩散层26注入到浮置栅极20。
因此，存储在浮置栅极20中的信息被擦除。
另一方面，当信息被写入到浮置栅极20中时，如图4B中所示，0V的电压被施加到作为源区的杂质扩散层26，并且+9.5V的电压被施加到控制栅极18。然后，该载流子使得作为源区的杂质扩散层26和浮置栅极20之间的栅绝缘膜24隧道导通。具体来说，正空穴被释放到该浮置栅极20之外的杂质扩散层26。
因此，信息被写入到浮置栅极20中。
如上文所述，根据本实施例的半导体器件的特征主要在于控制栅极18被埋在半导体基片10中。
在该常规的半导体器件中，控制栅极218被叠加在浮置栅极220上，形成一个闪存，即，存储器晶体管240。相应地，难以通过相同的制造工艺形成该存储器晶体管24、以及逻辑晶体管、外围电路晶体管等等。相应地，该存储器晶体管240和其他晶体管的混合增加该制造工艺，其使得成本的降低困难。
与此相反，根据本实施例，控制栅极18被埋在该半导体基片10中，这不必在浮置栅极20上形成该控制栅极。因此，根据本实施例，可以通过相同的制造工艺形成该存储器晶体管40、选择晶体管41等等。结果，根据本实施例，可以减少该制造工艺，并且该半导体器件可以变得廉价。
如上文所述，根据本实施例的半导体器件的特征还主要在于，p型阱16形成在n型阱14中，而该n型阱14形成在半导体基片10中，并且n型控制栅极18形成在p型阱16中，即所谓的三重阱结构。
如上文所述，当写入在浮置栅极20中的信息被擦除时，负电压被施加到控制栅极18上。但是，当负电压被简单地施加到控制栅极18上时，该负电压为正向电压，并且有较大电流流过。相应地，当负电压被施加到控制栅极18上时，相同的负电压被施加到p型阱16，从而避免消耗电流的增加。但是，没有形成该n型阱14，则当负电压被简单地施加到控制栅极18和p型阱16上时，其他区域受到电的影响。该半导体基片10和p型阱16被n型阱14相互电绝缘，从而避免其他区域受到电的影响。如上文所述，根据本实施例，形成该三重阱结构，即，p型阱16形成于在半导体基片10中形成的n型阱14内，并且控制栅极18形成在p型阱16中，从而即使利用埋在半导体基片10中的控制栅极18，也不会出现特殊的问题，并且可以避免电流消耗的增加。
这种三重阱结构没有被在专利参考文献1和专利参考文献2中公开。
如上文所述，根据本实施例的半导体器件的特征还主要在于该载流子造成浮置栅极20和沟道区25之间的栅绝缘膜24隧道导通，从而信息被写入在浮置栅极20中，以及信息被从该浮置栅极擦除。
在常规的半导体器件中，当信息被写入在浮置栅极220中时，热载流子在沟道区中产生，并且该热载流子被注入到浮置栅极220中。相应地，该常规的半导体器件具有较大电流消耗。
与此相反，在本实施例中，该隧道电流被用于写入和擦除信息，其允许通过较小的电流消耗而擦除和写入信息。根据本实施例，可以通过使用隧道电流来写入和擦除信息，而不产生热载流子。根据本实施例的半导体器件可以具有较小的电流消耗。
通过利用在写入和擦除信息中的隧道电流实现较小电流消耗的技术没有在专利参考文献1和专利参考文献2中公开或暗示。
如上文所述，根据本实施例的半导体器件的特征还主要在于控制栅极18和浮置栅极20相对的第一区域S1的面积比沟道区25和浮置栅极20相对的第二区域S2的面积更大。
根据本实施例，第一区域S1的面积被设置为比第二区域S2的面积足够大，从而当信息被写入在浮置栅极20中以及信息被从浮置栅极20擦除时，浮置栅极20的电势可以被设置在所需电势。因此，根据本实施例，即使对于埋在半导体基片10中的控制栅极18，信息也可以被写入在浮置栅极20中，并且信息可以确保从浮置栅极20中擦除。
如上文所述，根据本实施例的半导体器件的特征还主要在于选择晶体管41的栅绝缘膜24的膜厚大于沟道区25和浮置栅极20之间的栅绝缘膜24的膜厚。
根据本实施例，选择晶体管41的栅绝缘膜24的膜厚相对较大，从而选择晶体管41可以具有改进的耐压性，相应地，根据本实施例的半导体器件可以具有高可靠性。另一方面，该沟道区25和浮置栅极20之间的栅绝缘膜24的膜厚被设置为相对较小，从而当信息被写入在浮置栅极20中以及信息被从浮置栅极20擦除时，该载流子可以确保造成栅绝缘膜24的隧道导通。
如上文所述，根据本实施的半导体器件的特征还主要在于控制栅极18和浮置栅极20之间的膜厚被设置为比沟道区25和浮置栅极20之间的栅绝缘膜的膜厚更大。
根据本实施例，控制栅极18和浮置栅极20之间的栅绝缘膜24的膜厚被设置为相对较大，从而避免在浮置栅极20中累积的载流子泄漏。因此，根据本实施例的半导体器件可以具有更高的可靠性。
如上文所述，根据本实施例的半导体器件的特征还主要在于注入在浮置栅极20中的掺杂剂的浓度比注入到其他浮置栅极20等等中的掺杂剂的浓度更低。
根据本实施例，注入到浮置栅极20中的掺杂剂的浓度相对较低，从而可以避免在浮置栅极20中累积的载流子通过栅绝缘膜24的较薄部分泄漏。根据本实施例的半导体器件可以具有高可靠性。
根据本实施例的半导体器件的特征还主要在于在作为栅极20侧上的源区的杂质扩散层26的边缘部分处的载流子浓度被设置为较高，并且作为在栅极20侧上的漏区的杂质扩散层33的边缘部分的载流子浓度被设置为较低。
根据本实施例，作为在浮置栅极侧上的源区的杂质扩散层26的边缘部分的载流子浓度被设置为较高，从而该载流子导致沟道区25和浮置栅极20之间的栅绝缘膜24隧道导通，从而在浮置栅极20中写入信息以及从浮置栅极20擦除信息。另一方面，在作为浮置栅极20侧上的漏区的杂质扩散层33的边缘部分处的载流子浓度被设置为较低，从而作为漏区的杂质扩散层26以及作为漏区的杂质扩散层33可以确保相互电隔离。
(用于制造半导体器件的方法)
接着，将参照图5A至27描述用于制造半导体器件的方法。图5A至27为示出该方法的在用于制造半导体器件的方法的步骤中的半导体器件的截面视图。
首先，如图5A和5B中所示，一个氮化硅膜形成在例如硅的半导体基片10上。该氮化硅膜的膜厚例如约为100nm。然后，通过光刻方法对该氮化硅膜进行构图。因此，形成用于氮化硅膜的掩膜68。该掩膜68用于在下文描述的步骤中有选择地形成器件隔离区12。
然后，如图6A和6B中所示，光刻胶膜70例如通过旋涂方法形成在整个表面上。然后，开口72形成在光刻胶膜70中进入半导体基片10。开口72用于形成n型阱14。
接着，利用光刻胶膜70作为掩膜，通过离子注入方法把一种n型掺杂剂注入到半导体基片10中。该掺杂剂例如为磷。用于离子注入的条件例如为180keV加速能量和1.65×1013cm-2的剂量。因此，n型阱14被深入地形成在半导体基片10中。然后，除去光刻胶膜70。
然后，如图7A和7B中所示，通过旋涂方法把光刻胶膜74形成在整个表面上。然后，一个开口76形成在光刻胶膜74中，进入半导体基片10内。该开口76用于形成p型阱16。
接着利用光刻胶膜74作为掩膜，例如通过离子注入把一种p型掺杂剂注入到n型阱14中。该掺杂剂例如为硼。用于离子注入的条件例如为180keV加速能量和1.85×1013cm-2的剂量。因此，p型阱16形成在n型阱14中。然后，除去光刻胶膜74。
接着，如图8A和8B中所示，例如通过LOCOS形成器件隔离区12。然后，例如通过湿法蚀刻除去掩膜68。
然后，如图9A和9B中所示，例如通过旋涂方法把一个光刻胶膜78形成在整个表面上。然后，一个开口80形成在光刻胶膜78中，进入该半导体基片10。该开口80用于形成p型阱22。
然后，利用光刻胶膜78作为掩膜，例如通过离子注入方法注入p型掺杂剂。该掺杂剂例如为硼。用于离子注入的条件例如为150keV加速能量和4.5×1012cm-2的剂量。因此，形成p型阱22。接着，除去光刻胶膜78。
然后，如图10A和10B中所示，通过旋涂方法把一个光刻胶膜82形成在整个表面上。接着，一个开口84形成在光刻胶膜82上，进入半导体基片10中。该开口84用于形成控制栅极18。
接着使用光刻胶膜82作为掩膜，例如通过离子注入方法注入一种n型掺杂剂。该掺杂剂例如为砷。用于离子注入的条件例如为80keV加速能量和3.5×1015cm-2的剂量。因此，该控制栅极由n型杂质扩散层所形成。然后，除去光刻胶膜82。
接着，如图11A和11B中所示，例如通过热氧化方法把栅绝缘膜24a形成在整个表面上。该栅绝缘膜24a的膜厚例如为9nm。该栅绝缘膜24a例如由氧化硅膜所形成。
然后，如图12A和12B中所示，例如通过旋涂方法把一个光刻胶膜86形成在整个表面上。接着，在光刻胶膜86上形成开口88，进入到半导体基片10中。
接着，利用光刻胶膜86作为掩膜，腐蚀栅绝缘膜24a。然后，除去光刻胶膜86。
然后，如图13A和13B中所示，例如通过热氧化方法把栅绝缘膜24被进一步形成在整个表面上。在保留栅绝缘膜24a的区域中的栅绝缘膜24的膜厚较厚，例如大约为30nm。另一方面，在栅绝缘膜24a被腐蚀的区域中，栅绝缘膜24的膜厚较薄，例如大约为10nm。
然后，如图14A和14B中所示，例如通过旋涂方法在整个表面上形成一个光刻胶膜90。接着，在光刻胶膜90中打开一个开口92，进入到半导体基片10中。该开口92用于形成阈值电压控制层23。
接着利用光刻胶膜90作为掩膜，例如通过离子注入方法注入一种p型掺杂剂。该掺杂剂例如为硼。用于离子注入的条件例如为25keV加速能量和1.6×1012cm-2的剂量。因此，形成p型阈值电压控制层23。接着除去光刻胶膜90。在本实施例中，通过利用相同的光刻胶膜90以及利用相同的工艺形成存储器晶体管40的阈值电压控制层23以及其他晶体管41的阈值电压控制层23等等。
接着，如图15A和15B中所示，例如通过CVD方法把多晶硅膜94形成在整个表面上。然后，相对较低浓度的n型掺杂剂被注入到多晶硅膜94中。在此时，在使得多晶硅的试样的电阻率例如为400nm厚150Ω/(平方)的条件下把该掺杂剂注入到多晶硅膜94。该多晶硅膜94的膜厚例如为300nm。
接着，如图16A和16B中所示，例如通过旋涂方法，把一个光刻胶膜96形成在整个表面上。然后，一个开口98被形成在该光刻胶膜96中，进入到多晶硅膜94内。该开口98用于把一种掺杂剂重度注入到多晶硅膜94的一部分中。
然后，利用光刻胶膜96作为掩膜，例如通过离子注入方法把一种n型掺杂剂重度注入到多晶硅膜94中。该掺杂剂例如为磷。该磷的剂量例如为6×1015cm-2。
接着，如图17A和17B中所示，例如通过热氧化方法把一个氧化硅膜30a形成在多晶硅膜94上。该氧化硅膜30a的膜厚例如约为10nm。
然后，例如通过CVD方法把一个氧化硅膜30b形成在氧化硅膜30a上。该氧化硅膜30b的膜厚例如约为150nm。在用于形成氧化硅膜30b的腔体内的温度例如约为800℃。该氧化硅膜30a和氧化硅膜30b构成绝缘膜30。
绝缘膜30形成在光刻胶膜96上，如上文所述，使得当杂质扩散层26、33、35等等被在随后的步骤中形成时，避免掺杂剂注入到光刻胶膜96的浮置栅极20中。
接着，如图18A和18B中所示，通过光刻方法对绝缘膜30和多晶硅膜94进行构图。因此，形成浮置栅极20、栅极28、逻辑晶体管的栅极等等(未示出)。根据本实施例，浮置栅极20和其他栅极可以通过使用多晶硅膜94而同时形成。
接着，通过热氧化使得氧化硅膜100形成在多晶硅膜94的侧壁上。
然后，如图19A和19B中所示，例如通过旋涂方法使得，一个光刻胶膜102形成在整个表面上。接着，一个开口104形成在光刻胶膜102中，进入半导体基片10内。该开口104用于形成杂质扩散层26。
接着，利用该光刻胶膜102作为掩膜，通过离子注入把一个n型掺杂剂重度注入到半导体基片10中。该掺杂剂是磷和砷。用于磷的离子注入的条件例如是60keV加速能量和2.5×1014cm-2的剂量。用于砷的离子注入的条件例如是60keV加速能量和6×1015cm-2的剂量。因此，形成作为源区的杂质扩散层26。
然后，如图20A和20B中所示，通过旋涂方法把一个光刻胶膜106形成在整个表面上。然后，一个开口108形成在该光刻胶膜106中，进入半导体基片10内。
接着，利用该光刻胶膜106、浮置栅极20和栅极28作为掩膜，一个n型掺杂剂被注入到半导体基片10中。该掺杂剂例如为磷。用于离子注入的条件例如为60keV加速能量和2.3×1013cm-2的剂量。因此，形成轻微掺杂的杂质扩散层32a。然后，除去光刻胶膜106。
然后，例如通过CVD方法把一个绝缘膜形成在整个表面上。作为该绝缘膜，例如形成一个氧化硅膜。该绝缘膜的膜厚例如为250nm。然后，该绝缘膜被各向异性蚀刻。因此，如图21A和21B中所示，侧壁绝缘膜34形成在浮置栅极20和栅极28的侧壁上。
接着，如图22A和22B中所示，例如通过旋涂方法把一个光刻胶膜110形成在整个表面上。然后，一个开口112形成在该光刻胶膜110中，进入到该半导体基片10内。
接着，利用该光刻胶膜110、浮置栅极20、栅极28和侧壁绝缘膜34作为掩膜，把一种n型掺杂剂注入到半导体基片10中。因此，形成重度掺杂的扩散层32b。
该轻微掺杂的扩散层32a和重度掺杂的扩散层32b形成杂质扩散层33。该轻微掺杂的扩散层32a和重度掺杂的扩散层32b形成杂质扩散层35。然后，除去光刻胶膜110。
接着，如图23A和23B中所示，通过CVD方法把该绝缘膜36形成在整个表面上。作为绝缘膜36，例如形成一个氧化硅膜。该绝缘膜36的膜厚例如为100nm。
然后，通过CVD方法把一个层间绝缘膜形成在整个表面上。作为该层间绝缘膜，例如形成一个BPSG膜。该层间绝缘膜的膜厚例如为900nm。
然后，如图24A中所示，分别在层间绝缘膜38和绝缘膜36中形成接触孔42，进入杂质扩散层26、35。
接着，如图24B中所示，阻挡金属44被形成在接触孔42的内部。该阻挡金属44的材料例如为氮化钛。
然后，在内部形成有阻挡金属44的接触孔42中，埋住接触插塞46。该接触插塞46的材料例如为钨。
接着，在层间绝缘膜38上形成阻挡金属50、金属膜52和阻挡金属54的层膜。然后，通过光刻对该层膜进行构图。因此，形成该层膜的互连层48。
然后，如图25A中所示，通过CVD方法把该绝缘膜114形成在整个表面上。该绝缘膜114例如为等离子体氧氮化膜。该绝缘膜114的膜厚例如为500nm。
然后，例如通过旋涂方法把该绝缘膜116形成在整个表面上。该绝缘膜116例如为SOG(玻璃上旋涂)膜。该绝缘膜116的膜厚例如为。
接着，例如通过整体蚀刻直到暴露该绝缘膜114的表面为止，蚀刻该绝缘膜116的表面。
然后，例如通过等离子体CVD方法把该层间绝缘膜118形成在整个表面上。该层间绝缘膜118的材料例如为氧化硅膜。该层间绝缘膜118的膜厚例如为400nm。
接着，如图25B中所示，该接触孔120形成在该层间绝缘膜118和绝缘膜114中，进入互连层48内。
接着，如图26中所示，阻挡金属122形成在接触孔120的内部。该阻挡金属122的材料例如为氮化钛。
然后，在内部形成有阻挡金属122的接触孔中，埋住接触插塞124。该接触插塞124的材料例如为钨。
然后，阻挡金属126、金属膜128和阻挡金属130的层膜形成在层间绝缘膜118上。然后，通过光刻方法对该层膜进行构图。因此，形成该层膜的互连层132。
接着，如图27中所示，例如通过CVD方法在整个表面上形成该绝缘膜134。如绝缘膜134所示，例如使用一个氧化硅膜。该绝缘膜134的膜厚例如为500nm。
然后，例如通过旋涂方法把该绝缘膜136形成在整个表面上。作为该绝缘膜136，例如使用一个SOG膜。该绝缘膜136的膜厚例如为500nm。
接着，例如通过CMP方法对该绝缘膜136的整个表面进行抛光，直到暴露该绝缘膜134的表面。
然后，例如通过CVD方法在整个表面上形成层间绝缘膜138。作为该层间绝缘膜138，例如使用一个氮化硅膜。该层间绝缘膜138的膜厚例如为500nm。
因此，制造根据本实施例的半导体器件。
如上文所述，在本实施例中，控制栅极18被埋在半导体基片10中，其允许通过相同的制造工艺形成存储器晶体管40和其他晶体管。因此，根据本实施例，可以减少制造工艺，并且可以低成本地制造该半导体器件。
[变型实施例]
本发明不限于上述实施例，并且可以覆盖其他各种变型。
例如，在上述实施例中，该p型阱形成在n型阱中，并且n型控制栅极形成在p型阱中。但是，n型阱可以形成在p型阱中，并且p型控制栅极被形成在n型阱中。
在上述实施例中，作为场效应晶体管的存储器晶体管和其他晶体管被混合。但是，存储器晶体管和双极型晶体管可以被混合。也就是说，该存储器晶体管和CMOS电路可以被混合，以及存储器晶体管和BiCMOS电路可以被混合。即使在混合该存储器晶体管和BiCMOS电路中，根据本发明，可以减少制造工艺，并且可以实现成本的减小，如在上述实施例中所述那样。

Claims (15)

1.一种半导体器件，包括：
晶体管，包括形成在半导体基片的第一区域中的第一杂质扩散层和第二杂质扩散层；由形成在所述半导体基片的第二区域中的第一导电型的杂质区所形成的控制栅极；以及在从所述第一杂质扩散层和第二杂质扩散层之间的沟道区到所述控制栅极的区域之上形成的浮置栅极，所述浮置栅极隔着第一栅绝缘膜形成在所述沟道区之上，所述浮置栅极隔着第二栅绝缘膜形成在所述控制栅极之上，
形成在所述半导体基片中的第一导电型的第一阱；以及
形成在所述第一阱中的第二导电型的第二阱，所述控制栅极形成在所述第二阱中，其特征在于，
所述第一阱形成在所述半导体基片的包括所述第二区域但不包括第一区域的第三区域中；
所述控制栅极和浮置栅极彼此相对的区域的面积是所述沟道区和浮置栅极彼此相对的区域的面积的10倍或更多倍。
2.根据权利要求1所述的半导体器件，其中
所述栅绝缘膜被构造成允许载流子造成该沟道区和浮置栅极之间的栅绝缘膜隧道导通，以把信息写入到该浮置栅极以及从该浮置栅极擦除信息。
3.根据权利要求1所述的半导体器件，其中
该控制栅极和浮置栅极彼此相对的第一区域的面积比该沟道区和浮置栅极彼此相对的第二区域的面积更大。
4.根据权利要求1所述的半导体器件，其中
所述控制栅极和浮置栅极彼此相对的区域的面积是所述沟道区和浮置栅极彼此相对的面积的40倍或更多倍。
5.根据权利要求1所述的半导体器件，其中
在该沟道区和浮置栅极之间的该栅绝缘膜的膜厚小于在该控制栅极和浮置栅极之间的栅绝缘膜的膜厚。
6.一种半导体器件，包括
晶体管，包括形成在半导体基片的第一区域中的第一杂质扩散层和第二杂质扩散层；由形成在所述半导体基片的第二区域中的第一导电型的杂质区所形成的控制栅极；以及在从所述第一杂质扩散层和第二杂质扩散层之间的沟道区到所述控制栅极的区域之上形成的浮置栅极，所述浮置栅极隔着第一栅绝缘膜形成在所述沟道区之上，所述浮置栅极隔着第二栅绝缘膜形成在所述控制栅极之上，
形成在所述半导体基片中的第一导电型的第一阱；以及
形成在所述第一阱中的第二导电型的第二阱，所述控制栅极形成在所述第二阱中，其特征在于，
所述第一阱形成在所述半导体基片的包括所述第二区域但不包括第一区域的第三区域中；
所述半导体器件进一步包括另一个晶体管，该另一个晶体管包括隔着另一个栅绝缘膜形成在该半导体基片上的栅极，以及
其中在所述另一个晶体管的栅极和该半导体基片之间的所述另一个栅绝缘膜的膜厚大于在该沟道区和浮置栅极之间的栅绝缘膜的膜厚。
7.一种半导体器件，包括
晶体管，包括形成在半导体基片的第一区域中的第一杂质扩散层和第二杂质扩散层；由形成在所述半导体基片的第二区域中的第一导电型的杂质区所形成的控制栅极；以及在从所述第一杂质扩散层和第二杂质扩散层之间的沟道区到所述控制栅极的区域之上形成的浮置栅极，所述浮置栅极隔着第一栅绝缘膜形成在所述沟道区之上，所述浮置栅极隔着第二栅绝缘膜形成在所述控制栅极之上，
形成在所述半导体基片中的第一导电型的第一阱；以及
形成在所述第一阱中的第二导电型的第二阱，所述控制栅极形成在所述第二阱中，其特征在于，
所述第一阱形成在所述半导体基片的包括所述第二区域但不包括第一区域的第三区域中；
在该沟道区和浮置栅极之间的该栅绝缘膜的膜厚小于在该控制栅极和浮置栅极之间的栅绝缘膜的膜厚，
所述半导体器件进一步包括另一个晶体管，该另一个晶体管包括由与该浮置栅极相同的同一个层所形成的栅极，以及
其中注入在该浮置栅极中的掺杂剂的浓度小于注入在所述另一个晶体管的栅极中的掺杂剂的浓度。
8.一种半导体器件，包括
晶体管，包括形成在半导体基片的第一区域中的第一杂质扩散层和第二杂质扩散层；由形成在所述半导体基片的第二区域中的第一导电型的杂质区所形成的控制栅极；以及在从所述第一杂质扩散层和第二杂质扩散层之间的沟道区到所述控制栅极的区域之上形成的浮置栅极，所述浮置栅极隔着第一栅绝缘膜形成在所述沟道区之上，所述浮置栅极隔着第二栅绝缘膜形成在所述控制栅极之上，
形成在所述半导体基片中的第一导电型的第一阱；以及
形成在所述第一阱中的第二导电型的第二阱，所述控制栅极形成在所述第二阱中，其特征在于，
所述第一阱形成在所述半导体基片的包括所述第二区域但不包括第一区域的第三区域中；
在该浮置栅极一侧上的第一杂质扩散层的边缘部分的载流子浓度高于在该浮置栅极一侧上的第二杂质扩散层的边缘部分的载流子浓度。
9.一种半导体器件，包括
晶体管，包括形成在半导体基片的第一区域中的第一杂质扩散层和第二杂质扩散层；由形成在所述半导体基片的第二区域中的第一导电型的杂质区所形成的控制栅极；以及在从所述第一杂质扩散层和第二杂质扩散层之间的沟道区到所述控制栅极的区域之上形成的浮置栅极，所述浮置栅极隔着第一栅绝缘膜形成在所述沟道区之上，所述浮置栅极隔着第二栅绝缘膜形成在所述控制栅极之上，
形成在所述半导体基片中的第一导电型的第一阱；以及
形成在所述第一阱中的第二导电型的第二阱，所述控制栅极形成在所述第二阱中，其特征在于，
所述第一阱形成在所述半导体基片的包括所述第二区域但不包括第一区域的第三区域中；
其中所述半导体器件还包括多个所述晶体管，其中所述多个晶体管的控制栅极整体形成。
10.一种半导体器件，包括：
晶体管，包括形成在半导体基片的第一区域中的第一杂质扩散层和第二杂质扩散层；由形成在所述半导体基片的第二区域中的第一导电型的杂质区所形成的控制栅极；以及在从所述第一杂质扩散层和第二杂质扩散层之间的沟道区到所述控制栅极的区域之上形成的浮置栅极，所述浮置栅极隔着第一栅绝缘膜形成在所述沟道区之上，所述浮置栅极隔着第二栅绝缘膜形成在所述控制栅极之上，
形成在所述半导体基片中的第一导电型的第一阱；以及
形成在所述第一阱中的第二导电型的第二阱，所述控制栅极形成在所述第二阱中，其特征在于，
所述第一阱形成在所述半导体基片的包括所述第二区域但不包括第一区域的第三区域中，
所述半导体器件还包括：
形成在该半导体基片的一个区域中的多个所述晶体管的第一晶体管阵列；
形成在该半导体基片的与所述一个区域相邻的另一个区域中的多个所述晶体管的第二晶体管阵列；以及
在所述一个区域和所述另一个区域之间的区域中连接到该半导体基片的接触插塞，以及
其中该半导体基片通过该接触插塞接地。
11.一种用于制造半导体器件的方法，该半导体器件包括具有控制栅极和浮置栅极的晶体管，该方法包括如下步骤：
在半导体基片中形成第一导电型的杂质区的第一阱；
在该第一阱中形成第二导电型的杂质区的第二阱；
在该第二阱中形成第一导电型的杂质区的控制栅极；
在所述第一阱外部的沟道区上形成第一栅绝缘膜，在所述控制栅极上形成第二栅绝缘膜；
在从所述沟道区到所述控制栅极的区域之上形成浮置栅极；以及
在所述沟道区的一侧上形成第一导电型的第一杂质扩散层，在所述沟道区的另一侧上形成第一导电型的第二杂质扩散层，
其中在形成浮置栅极的步骤中，所述浮置栅极被形成为使得所述控制栅极和浮置栅极彼此相对的区域的面积是所述沟道区和浮置栅极彼此相对的区域的面积的10倍或更多倍。
12.一种用于制造半导体器件的方法，该半导体器件包括具有控制栅极和浮置栅极的晶体管，该方法包括如下步骤：
在半导体基片中形成第一导电型的杂质区的第一阱；
在该第一阱中形成第二导电型的杂质区的第二阱；
在该第二阱中形成第一导电型的杂质区的控制栅极；
在所述第一阱外部的沟道区上形成第一栅绝缘膜，在所述控制栅极上形成第二栅绝缘膜；
在从所述沟道区到所述控制栅极的区域之上形成浮置栅极；以及
在所述沟道区的一侧上形成第一导电型的第一杂质扩散层，在所述沟道区的另一侧上形成第一导电型的第二杂质扩散层，
其中在形成浮置栅极的步骤中，另一个晶体管的栅极由与形成该浮置栅极相同的同一个层所形成。
13.一种用于制造半导体器件的方法，该半导体器件包括具有控制栅极和浮置栅极的晶体管，该方法包括如下步骤：
在半导体基片中形成第一导电型的杂质区的第一阱；
在该第一阱中形成第二导电型的杂质区的第二阱；
在该第二阱中形成第一导电型的杂质区的控制栅极；
在所述第一阱外部的沟道区上形成第一栅绝缘膜，在所述控制栅极上形成第二栅绝缘膜；
在从所述沟道区到所述控制栅极的区域之上形成浮置栅极；以及
在所述沟道区的一侧上形成第一导电型的第一杂质扩散层，在所述沟道区的另一侧上形成第一导电型的第二杂质扩散层，
其中在形成浮置栅极的步骤中，该浮置栅极形成有被一绝缘膜覆盖的上表面。
14.一种用于制造半导体器件的方法，该半导体器件包括具有控制栅极和浮置栅极的晶体管，该方法包括如下步骤：
在半导体基片中形成第一导电型的杂质区的第一阱；
在该第一阱中形成第二导电型的杂质区的第二阱；
在该第二阱中形成第一导电型的杂质区的控制栅极；
在所述第一阱外部的沟道区上形成第一栅绝缘膜，在所述控制栅极上形成第二栅绝缘膜；
在从所述沟道区到所述控制栅极的区域之上形成浮置栅极；以及
在所述沟道区的一侧上形成第一导电型的第一杂质扩散层，在所述沟道区的另一侧上形成第一导电型的第二杂质扩散层，
其中该方法在形成第一栅绝缘膜和第二栅绝缘膜之后在形成所述浮置栅极的步骤之前，进一步包括在该半导体基片的第一区域中形成该晶体管的阈值电压控制层，以及在该半导体基片的第二区域中形成另一个晶体管的另一个阈值电压控制层的步骤，
第一区域是包括所述沟道区但不包括第一阱的区域；第二区域是与第一区域相邻但不包括第一阱的区域。
15.一种用于制造半导体器件的方法，该半导体器件包括具有控制栅极和浮置栅极的晶体管，该方法包括如下步骤：
在半导体基片中形成第一导电型的杂质区的第一阱；
在该第一阱中形成第二导电型的杂质区的第二阱；
在该第二阱中形成第一导电型的杂质区的控制栅极；
在所述第一阱外部的沟道区上形成第一栅绝缘膜，在所述控制栅极上形成第二栅绝缘膜；
在从所述沟道区到所述控制栅极的区域之上形成浮置栅极；以及
在所述沟道区的一侧上形成第一导电型的第一杂质扩散层，在所述沟道区的另一侧上形成第一导电型的第二杂质扩散层，
其中在形成第一杂质扩散层和第二杂质扩散层的步骤中，通过使用至少覆盖所述控制栅极和浮置栅极彼此相对的区域的掩膜，在所述半导体基片中注入掺杂剂以形成第一杂质扩散层和第二杂质扩散层。
CNB2003101232173A 2002-12-20 2003-12-19 半导体器件及其制造方法 Expired - Fee Related CN1320661C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP369463/2002 2002-12-20
JP2002369463A JP2004200553A (ja) 2002-12-20 2002-12-20 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN1510763A CN1510763A (zh) 2004-07-07
CN1320661C true CN1320661C (zh) 2007-06-06

Family

ID=32677139

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101232173A Expired - Fee Related CN1320661C (zh) 2002-12-20 2003-12-19 半导体器件及其制造方法

Country Status (4)

Country Link
US (2) US6977411B2 (zh)
JP (1) JP2004200553A (zh)
CN (1) CN1320661C (zh)
TW (1) TWI229944B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7750446B2 (en) * 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
JP2004200553A (ja) * 2002-12-20 2004-07-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2006196758A (ja) * 2005-01-14 2006-07-27 Renesas Technology Corp 半導体装置
JP2006344735A (ja) * 2005-06-08 2006-12-21 Seiko Epson Corp 半導体装置
US7633115B2 (en) * 2006-10-17 2009-12-15 Allegro Microsystems, Inc. Electrically erasable programmable read only memory (EEPROM) cell
CN102237367B (zh) * 2010-05-07 2014-09-24 中国科学院微电子研究所 一种闪存器件及其制造方法
TWI445051B (zh) * 2011-06-28 2014-07-11 Univ Nat Chiao Tung 半導體裝置及其操作方法與應用電路
US8941167B2 (en) 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8779520B2 (en) 2012-03-08 2014-07-15 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
JP2013187534A (ja) * 2012-03-08 2013-09-19 Ememory Technology Inc 消去可能プログラマブル単一ポリ不揮発性メモリ
US8658495B2 (en) 2012-03-08 2014-02-25 Ememory Technology Inc. Method of fabricating erasable programmable single-poly nonvolatile memory
JP2013201185A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US9117832B2 (en) * 2012-06-05 2015-08-25 Phison Electronics Corp. Semiconductor device with physical manipulation detector and corrector
US8772108B1 (en) * 2013-02-25 2014-07-08 Globalfoundries Singapore Pte. Ltd. Multi-time programmable non-volatile memory
US9711516B2 (en) * 2015-10-30 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Non-volatile memory having a gate-layered triple well structure
JP2021044519A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555602A (ja) * 1991-08-28 1993-03-05 Hitachi Ltd 半導体集積回路装置
TW285777B (en) * 1995-11-21 1996-09-11 Programmable Microelectronics PMOS flash EEPROM cell with single poly
CN1177211A (zh) * 1996-05-30 1998-03-25 现代电子美国公司 三阱快速存储单元及其制造方法
JPH10223782A (ja) * 1997-02-06 1998-08-21 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
TW363229B (en) * 1996-10-31 1999-07-01 Chingis Technology Corp PMOS single-poly non-volatile memory structure
US6017792A (en) * 1994-09-06 2000-01-25 Motorola, Inc. Process for fabricating a semiconductor device including a nonvolatile memory cell
US6054732A (en) * 1997-02-11 2000-04-25 Texas Instruments Incorporated Single polysilicon flash EEPROM with low positive programming and erasing voltage and small cell size
US6410389B1 (en) * 1999-10-07 2002-06-25 Stmicroelectronics S.R.L. Non-volatile memory cell with a single level of polysilicon, in particular of the flash EEPROM type, and method for manufacturing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4608585A (en) * 1982-07-30 1986-08-26 Signetics Corporation Electrically erasable PROM cell
JPH088314B2 (ja) 1989-10-11 1996-01-29 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JP2663863B2 (ja) * 1994-04-19 1997-10-15 日本電気株式会社 不揮発性半導体記憶装置
JPH08321562A (ja) 1995-05-25 1996-12-03 Sanyo Electric Co Ltd 半導体装置、不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法
ATE196036T1 (de) 1995-11-21 2000-09-15 Programmable Microelectronics Nichtflüchtige pmos-speicheranordnung mit einer einzigen polysiliziumschicht
DE69624107T2 (de) 1996-07-18 2003-06-05 Stmicroelectronics S.R.L., Agrate Brianza Flash-EEPROM-Zelle mit einziger Polysiliziumschicht und Verfahren zur Herstellung
EP1091408A1 (en) * 1999-10-07 2001-04-11 STMicroelectronics S.r.l. Non-volatile memory cell with a single level of polysilicon
JP2001319981A (ja) 2000-05-10 2001-11-16 Seiko Instruments Inc 半導体不揮発性メモリとその製造方法
JP4079580B2 (ja) 2000-06-28 2008-04-23 エルピーダメモリ株式会社 半導体集積回路
JP2004200553A (ja) * 2002-12-20 2004-07-15 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555602A (ja) * 1991-08-28 1993-03-05 Hitachi Ltd 半導体集積回路装置
US6017792A (en) * 1994-09-06 2000-01-25 Motorola, Inc. Process for fabricating a semiconductor device including a nonvolatile memory cell
TW285777B (en) * 1995-11-21 1996-09-11 Programmable Microelectronics PMOS flash EEPROM cell with single poly
CN1177211A (zh) * 1996-05-30 1998-03-25 现代电子美国公司 三阱快速存储单元及其制造方法
TW363229B (en) * 1996-10-31 1999-07-01 Chingis Technology Corp PMOS single-poly non-volatile memory structure
JPH10223782A (ja) * 1997-02-06 1998-08-21 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US6054732A (en) * 1997-02-11 2000-04-25 Texas Instruments Incorporated Single polysilicon flash EEPROM with low positive programming and erasing voltage and small cell size
US6410389B1 (en) * 1999-10-07 2002-06-25 Stmicroelectronics S.R.L. Non-volatile memory cell with a single level of polysilicon, in particular of the flash EEPROM type, and method for manufacturing the same

Also Published As

Publication number Publication date
JP2004200553A (ja) 2004-07-15
US7452771B2 (en) 2008-11-18
CN1510763A (zh) 2004-07-07
US20040129970A1 (en) 2004-07-08
TWI229944B (en) 2005-03-21
TW200415794A (en) 2004-08-16
US6977411B2 (en) 2005-12-20
US20060046373A1 (en) 2006-03-02

Similar Documents

Publication Publication Date Title
CN1320661C (zh) 半导体器件及其制造方法
CN1153299C (zh) 半导体装置
CN1230905C (zh) 半导体器件
CN1181554C (zh) 半导体器件及其制造方法
CN1190853C (zh) 半导体器件
CN100350626C (zh) 具有槽型结构的半导体器件
CN1139129C (zh) 半导体集成电路器件及其制造方法
CN1135624C (zh) 半导体器件及其制造方法
CN1524297A (zh) 半导体器件
CN1157792C (zh) 一次可编程半导体非易失性存储器件及其制造方法
CN1552100A (zh) 半导体装置、半导体装置的制造方法及其电子设备
CN1622311A (zh) 半导体器件的制造方法及半导体器件
CN101051652A (zh) 半导体器件及其制造方法
CN1240131C (zh) 半导体装置及其制造方法
CN1542974A (zh) 半导体器件及其制造方法
CN1956170A (zh) 用于制造半导体器件的方法
CN1192051A (zh) 半导体器件及其制造方法
CN1184682C (zh) 半导体集成电路器件及其制造方法
CN1171314C (zh) 半导体装置及半导体装置的制造方法
CN1755934A (zh) 一种半导体器件
CN1303127A (zh) 非易失性半导体存储器及其制造方法
CN1277315C (zh) 半导体器件
CN1471171A (zh) 半导体器件
CN101079434A (zh) 三维双鳍型沟道双栅多功能场效应晶体管及其制备方法
CN1204868A (zh) 非易失存储器的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081219

Address after: Tokyo, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa, Japan

Patentee before: Fujitsu Ltd.

ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081219

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Kanagawa

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070606

Termination date: 20191219

CF01 Termination of patent right due to non-payment of annual fee