CN1177211A - 三阱快速存储单元及其制造方法 - Google Patents

三阱快速存储单元及其制造方法 Download PDF

Info

Publication number
CN1177211A
CN1177211A CN97112158.3A CN97112158A CN1177211A CN 1177211 A CN1177211 A CN 1177211A CN 97112158 A CN97112158 A CN 97112158A CN 1177211 A CN1177211 A CN 1177211A
Authority
CN
China
Prior art keywords
well region
region
conduction type
floating boom
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97112158.3A
Other languages
English (en)
Other versions
CN1110100C (zh
Inventor
王新雅
杨介成
关明生
崔壹铉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix America Inc
Original Assignee
Hyundai Electronics America Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/863,918 external-priority patent/US6330190B1/en
Priority claimed from US08/863,917 external-priority patent/US6043123A/en
Application filed by Hyundai Electronics America Inc filed Critical Hyundai Electronics America Inc
Publication of CN1177211A publication Critical patent/CN1177211A/zh
Application granted granted Critical
Publication of CN1110100C publication Critical patent/CN1110100C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明说明了一种快速存储单元结构,其中形成有三阱,存储单元位于P阱中,而P阱又位于P型衬底中的N阱中。该结构使得这种存储器可以在比现有技术器件低的工作电位下工作。还说明了制造该快速存储单元的方法。

Description

三阱快速存储单元及其制造方法
本发明涉及集成电路不挥发性存储器，特别涉及快速存储器。快速存储器是电可擦除非易失性存储器，这种存储器在单个操作中可擦除数个单元组。
目前人们已熟知很多种集成电路存储器以及其制造方法。一种特别的集成电路存储器是非易失性存储器。之所以被称为非易失性存储器，是因为这类存储器在切断电源后存储于其中的信息不会失去。非易失性存储器可应用于许多可中断电源供应的产品中。例如，人们熟知的使用快速存储器的一种产品PCMCIA或PC卡。PC卡是一种小型信用卡式组件，其中含有非易失性存储器，存储器中存储有计算机程序或其它信息。这种器件允许用户进行把存储器卡与计算机连接和断开的操作，但不会失去存储于存储器卡中的程序。
非易失性存储器器件包括只读存储器(ROM)、可编程只读存储器(PROM)、电可擦只读存储器(EEPROM)及其它类型的存储器。电可擦可编程存储器领域中，已知的一类器件是快速存储器或快速EEPROM。这类存储器可以选择性地编程和擦除，一般一次操作可擦除数个单元组。
关于常规快速存储器，其每个存储单元皆是由有源、漏、控制栅和浮栅的晶体管来构成。浮栅形成于控制栅和衬底之间。浮栅上有无俘获电荷可用于表示存储单元的存储信息。浮栅上俘获的电荷可以改变晶体管的阈值电压，能够检测其两种状态。图1A和1B示出了典型的现有快速存储器单元。
多数快速存储器中，在读取其存储信息的正常工作条件之外的条件下操作存储器，电荷便置入或离开浮栅。例如，通过调节栅和源、漏或沟道区间相对电位，便可使电荷以电子的形式注入到浮栅或离开浮栅。
令人遗憾的是，快速存储器单元存在着必须给控制栅加高电位才能对浮栅编程的缺点。例如，使控制栅上置于如8.5V的高正电压，并使源区接地，则电子才会从源推进到浮栅，并在此被俘获。然后才可以用浮栅上的负电荷表示存储单元的“1”或“0”状态。需要这种高电位编程(或擦除)的不良后果是，外围电路必须设计成也要能承受高电位。换言之，所有加有8.5V电位的晶体管和存取电路其自身必须能承受8.5V电位。这种高电位还会产生漏电流，并引起热空穴衰减。题为“用负性栅极电压擦除操作的快速正2PROM”阵列“(Flash EEPROM Arraywith Negative Gate Voltage Erase Operation)”的美国专利5077691中描述了现有这种NOR快速存储器的典型实例。
所以，要求提供一种能在低电位下工作的快速存储器，减小这些不希望的效应，改善存储器的性能。
本发明提供了一种比已有快速存储器单元有独特优点的快速存储器单元，以及制造这种单元和相关外围电路的方法。本发明的快速存储单元可以用比现有快速存储器单元低的电压进行编程和擦除。其优点是，可以将支持存储器阵列且位于同一集成电路芯片上的外围电路设计成在低电压下25米。这便可以用较小的晶体管，但仍会具有高生产率、高可靠性，且成本低。
在优选实施例中，本发明的快速存储器单元结构包括三阱集成电路结构。特别是，存储器单元包括由第一导电类型材料形成并有上表面的半导体衬底。第二导电类型的第一阱区延伸到邻接衬底表面，第二导电类型与第一导电类型相反。第一阱内含有第二阱，该阱也邻接衬底表面形成，且由第一导电类型材料构成。浮栅晶体管形成于第二阱区内，包括位于表面上且与衬底电隔离的源区、漏区、浮栅。浮栅在源和漏区之间延伸。控制栅位于浮栅之上。第一接触区用于控制第一阱的电位，第二接触区用于控制第二阱的电位。如将要说明的，用三阱可以在比以前能用的电压更低的电压下对存储单元进行编程和擦除。还可以将对外围电路耐受高电压的要求降至最低。外围电路可以形成于任何要求的位置，这取决于所要求的特性，如在第一阱中、第二阱中、或两阱之外的衬底中。
本发明还涉及制造集成电路存储单元的方法。在该方法的优选实施例中，使用第一导电类型的半导体衬底。在衬底中形成与第一导电类型相反的第二导电类型的第一阱区，该区有周界。在第一阱区周界内，但邻接衬底表面形成第二阱区。第二阱区最好是第一导电类型。第一阱区周界内还形成有第一接触区，该区与第二阱区是隔开的。第一接触区为第二导电类型，但比第一阱区导电性强。在整个衬底表面上形成第一绝缘层，并在该绝缘层上形成导电层，用以生成浮栅，浮栅置于衬底表面上，并与之电隔离。在第一导电层表面上形成第二绝缘层。在第二绝缘层上形成第二导电层，该层用于生成控制栅。用控制栅和浮栅作掩模，在第二阱区中掺入杂质，以形成源区和漏区。在该方法中，还形成一接触区，与第二阱接触。接触区与源区和漏区是隔开的，但比第二阱导电性更好。
本发明还涉及给存储单元编程的独特技术。在优选实施例中，通过将控制栅升至不大于9.0伏的第一电位，给存储单元编程。漏极升到不大于5.0伏的电位。源与地电位耦合，于其中形成源和漏的半导体材料区置于比地低的电位。对应此状态，电子从衬底沟道穿过绝缘层移动，并抵达浮栅。浮栅上出现(不出现)电子可表示存储单元的状态。
本发明还涉及擦除存储单元的技术。通过将控制栅的电位降至不低于-9.0伏的电位，可以对根据本发明形成的存储单元进行擦除。源和漏区与电源断开，然后其中形成源和漏区的半导体材料置于不高于8.0伏的电位。在此状态下，浮栅上俘获的任何电子皆隧穿沟道上的插入氧化物(intervening oxide)，并返回衬底。于是对存储单元进行擦除。
本发明的三阱快速存储器的特殊优点在于，可以进行均匀擦除，以代替不均匀(源边缘)擦除。均匀擦除可以使数据保存更持久。均匀擦除的优势是因为电子隧穿绝缘层，可以消除由于带-带隧穿和作为现有器件问题的源边缘擦除造成的热空穴注入。热空穴衰减涉及到栅和源区间绝缘氧化物中俘获的空穴。热空穴衰减会引起漏电流及改变擦除特性。
三阱结构的其它优点在于，它可以单独控制存储单元区衬底电位使之与外围电路衬底电位相反。换言之，可以独立于外围电路区的衬底电位控制存储单元区的衬底电位。与现有技术器件和方法相反，这便可以给单元衬底加正或负电压，而同时保持外围器件区为地电位。借此方法便可以进行均匀沟道擦除，并可以利用较低的电位。
在现有技术快速存储器中，需要用20-30毫安的电流进行块擦除，因为衬底和控制栅间电位的差别不能变得足够大，所以不可能利用沟道擦除。利用这里所述的技术，单元块的擦除电流可以减小到100微安。本发明的低功率和低电流需求特别有利使之应用于电池供电器件。
图1A和1B展示的是现有技术的快速存储单元；
图2A和2B展示的本发明快速存储单元的优选实施例；
图3-31展示的是本发明制造快速存储单元方法的优选实施例，各图具体情况如下：
图3展示的是N阱注入后的结构；
图4展示的是P阱注入后的结构；
图5展示的是P和N阱退火并形成掩模后的结构；
图6展示的是形成场氧化区后的结构；
图7展示的是N沟道场注入后的结构；
图8展示的是N沟道阈值调节注入后的结构；
图9展示的是P沟道阈值注入后的结构；
图10展示的是形成栅氧化层后的结构；
图11展示的是单元注入后的结构；
图12展示的是除去所选区的栅氧化层后的结构；
图13展示的是形成第一多晶硅层后的结构；
图14展示的是掩蔽并腐蚀第一多晶硅层后的结构；
图15展示的是形成ONO绝缘层后的结构；
图16展示的是在所选位置形成新栅氧化层后的结构；
图17展示的是形成第二多晶硅层后的结构；
图18展示的是形成掩模后的结构；
图19展示的是腐蚀第二多晶硅层并形成新掩模后的结构；
图20展示的是完成又一次腐蚀后的结构；
图21展示的是存储单元源区注入后的结构；
图22展示的是存储单元漏区注入后的结构；
图23展示的是某些外围晶体管的P型源漏注入后的结构；
图24展示的是其它外围晶体管的N型源漏注入后的结构；
图25展示的是再一些外围晶体管的P型源漏注入后的结构；
图26展示的是退火并淀积了BPSG后的结构；
图27展示的是形成接触掩模后的结构；
图28展示的是淀积第一金属层后的结构；
图29展示的是形成第二接触掩模后的结构；
图30展示的是淀积第二金属层后的结构；
图31展示的是淀积钝化层后的结构；
图1展示的是现有技术中快速存储单元的编程(图1A)和擦除(图1B)模式。所述快速存储单元包括一般为单晶硅的衬底10、双扩散源区18和漏区16。衬底上的浮栅15被薄绝缘层13间隔开。在浮栅上控制栅12与浮栅电隔离。通常，所示快速存储单元在很大的存储器中代表一位，例如，一块集成电路芯片具有上百万位快速存储器。集成电路中的各个晶体管按矩阵方式排列，矩阵中有垂直排列的位线和字线。一般漏区16与位线相连，而控制栅12与字线相连。以此方式可以进行矩阵寻址。
示于图1A和1B的快速存储单元可以以几种不同的模式完成编程、擦除和读出工作。以下讨论每种模式的工作情况。
按现有技术器件的编程模式，最好将所选字线的控制栅12置于8.5伏的高电位。未选字线保持地电位。所选位线置于约+4.5伏，该位线与漏16耦连。源区18接地。在这些条件下，沟道电流产生的热电子被控制栅上的8.5伏高电位所吸引，隧穿浮栅15和沟道区18之间的薄氧化层。当到达浮栅上后，它们便被俘获，给浮栅充负电。负电荷改变晶体管的阈值电压。以此方式，给存储单元编程。
为了读取现有技术的存储单元，一般应给所选字线加约5伏电位Vcc，而给所选位线加约1伏电位。浮栅上电子的存在与否使晶体管较难或较容易导通。通过检测位线是否改变电位，就可以探测到浮栅的状态。
按图18所示的擦除模式，通常给欲要擦除的一组选定器件的控制栅加-8.5伏的高负电压。位线浮置，而源保持中间正电压，例如3-5伏。控制栅上的负电位与源上的正电位结合，使得电子离开浮栅，通过源区返回到衬底中，由此将浮栅放电并对单元进行擦除。
图2A和2B是根据本发明优选实施例的快速存储单元的剖面图。图2A和2B中展示的是同一单元，图2A示出的是编程状态，图2B示出的是擦除状态。
图2A中，快速存储单元最好制造在硅衬底20上，衬底为P型硅，N导电型硅阱22形成于P型衬底20中(下面说明制造图2A和2B所示结构的方法)。N阱22内含有所述的快速存储单元，阱中一般含有高达数百或数千这种单元。通常，至少希望将形成于N阱22中的那许多单元可以按块擦除操作进行擦除。P型阱24形成于N阱22内。源27和漏26以及给P阱24提供电接触的附加掺杂区28形成于P阱中。图中还示出了浮栅29和控制栅21。N阱区25的接触可以用于使N阱22偏置。
关于给单元编程，在优选实施例中，控制栅21保持在不大于+9.0伏的电位，最好是+6.5伏，而漏26与5.0伏或更小的正电源相连，最好是+4伏。源27接地，同样N阱接触区25也接地。P阱的接触28保持负电位，一般为-4伏。
以上所述条件下产生了场增强沟道热电子效应，由于该效应P阱上的负电压和控制栅上的正电压使电子隧穿过沟道上的栅氧化层到达浮栅29。这就把负电荷置于浮栅上。注意，与图1所示的现有技术电路相比，只需很低的编程电位。这便可以减小对高性能外围电路的需求，降低工作电位，减少功率消耗。
编程后，给控制栅21加正电位，一般为Vcc或+5伏，给位线26加1伏信号，便可以读出图2A所示单元。未选的字线保持地电位，而未选的位线可以浮置。浮栅29上有无电子使晶体管较难或较易导通，该状态由与漏26相连的位线探测。如果晶体管导通，位线对地放电。则位线的状态表现为“1”或“0”。
所述器件可用图2B所示条件进行擦除。如图所示，把要擦除单元的控制栅置于不小于-9.0伏的低电位，最好是-6.5伏，P阱24和N阱22取不大于+8.0伏的正电位，但最好是+6.5伏。阱上的正电位与控制栅上的负电位耦合，使浮栅上的电子受吸引而穿过栅氧化层返回到衬底，从而对器件进行擦除。还要注意的是，只需给图2B所示器件上加比图1B所示器件低很多的电位即可。
下面的表1综合了图2A和2B所示三阱单元的读出、擦除和编程的条件。还示出了程序验证、擦除-2和编程-2模式。这些将在以后说明，然而，实际上擦除-2和编程-2为源侧擦除和编程，而上述讨论的擦除和编程为沟道擦除和编程。
                    典型工作电位(伏)
                            表1
 读   擦除   编程  程序验证   擦除-2   编程-2
  字线(选定)  Vcc(+5)   -3.0～-9.0(-6.5)   +5.0～+9.5(+6.5)  +5.0   -5.0～-9.0(-6.5)   +5.0
  字线(未选)  0    0   0  0   0   0
  位线(选定)  +1.0    F   +3.0～+5.0(+4.0)  +1.0   F   +1.0
  位线(未选)  F    F   F  F   F   F
  源  0    F   0  0   +3.0～+6.5   -4.0
  N阱  0    +3.0～+9.0(+6.5)   0  0   +2.0～+6.0   0
  P阱  0    +3.0～+9.0(+6.5)   -2.0～-4.0(-4.0)  0   +2.0～+6.0   -4.0
注意：上表中，括号中所示为优选条件。
在本发明的另一优选实施例中，在给栅或P阱两者的任一个或这两者上加斜坡电压或阶梯电压进行擦期间，浮栅29和P阱30间维持恒定电场。例如，P阱电压可以是+3～+7伏的斜坡电压或阶梯电压，和/或栅上电压为-5～-9伏的斜坡电压。这种技术有利于在进行较快擦除的同时对要擦除位进行慢擦除。这有助于擦除时间分布的紧凑，同时可以减小诱生漏电流造成的擦除应力。还有利于消除对擦除验证操作的需求。
这里称作“擦除-2”的附加擦除操作可以进行用P阱电压的源边缘擦除，以抑制带-带隧穿电流。还可以减少窗关闭。这种擦除可减少擦除期间的功耗，通过减少在源-栅区的边缘产生的热空穴可以增强器件的耐久性。类似的编程操作称之谓“编程-2”。
图3-31展示的是根据本发明的制造快速存储单元方法的优选实施例。为了充分展示本发明，下面将讨论示于各附图中的方法，该方法涉及五种不同类型晶体管的形成。图3的整个上部及后面的附图示出了用本发明的方法形成的不同类型的晶体管。特别是，本发明的方法可以一起制造快速存储单元及P沟道和N沟道外围CMOS电路。自然，在实现特殊快速存储器产品时，可以不要P和N沟道晶体管，但图中示出了互补方式的两种晶体管。
如图3的整个上部所示，图3-31每幅图的左边部分皆示出了形成薄氧化层N沟道晶体管的必要步骤。诸如此类的N沟道晶体管将在+5伏电压下工作。直接邻接薄氧化层N沟道晶体管制造方法的是厚氧化层N沟道器件的制造方法。厚氧化层N沟道器件将用于较高电压应用的外围电路。例如，这种器件一般要支持将要加高达+9伏电位的编程和擦除模式。
每幅图的中间部分，示出的是形成快速存储单元的方法。如上所述，这种快速存储单元形成于三阱结构中，三阱结构是N进形成于P衬底中，存储单元形成于全部位于N阱内的P阱中。自然，如果需要，但在图中未示出剖面图，也可以在P阱中形成N沟道器件。这些N沟道器件不象存储单元那样，它们中不含浮栅。
图中直接邻接存储单元的是形成薄氧化层P沟道晶体管的方法。这种器件将用于耐受例如高至约+5伏的较低电位的外围电路中。图中与它们邻接的是形成厚氧化层P沟道晶体管的方法。这些晶体管在比邻近它们形成的较薄氧化层P沟道器件的工作电位要高。和厚氧化层N沟道器件一样，厚氧化层P沟道器件用于产生和分配高电位的电路，所述电位即快速存储单元编程和擦除所需电位。
图3中，P型硅衬底的电阻率最好为8-10欧姆厘米、晶向最好为<100>。用常规工艺，氧化衬底，形成薄二氧化硅层31。在二氧化硅31上表面上形成掩模32，最好是光刻胶。用熟知技术对掩模进行曝光，并显影，除去要形成N阱22(见图2A)处的掩模。然后，再用熟知技术，向硅衬底表面注入N型杂质，如磷，掺杂N阱。注入最好是在能量为2.2mev、杂质浓度为6E12cm-2的条件下进行。注入的结果是，呈现图3所示结构。图3已用标记标示出通常将要形成外围电路晶体管和存储单元(快速)的位置。在多数集成电路中，表面的主要部分由存储单元构成。
接下来，如图4所示，除去光刻胶32，进行退火工艺以再扩散N阱掺杂剂，生成N阱40。在集成电路上表面上形成新的光刻胶层41，然后曝光并显影，暴露出将要P阱的区域。进行P阱注入，例如用硼或其它P型杂质，在浓度为1.5E13cm-2和能量为100kev的条件进行注入。
N阱将包围着芯片的存储单元区。它可以根据要求包围几个或存储单元许多，其它N阱中形成有其它存储单元组。使用N阱可以进行小块擦除，例如，单字线，擦除块大小的选择可以是任意的。这是由于三阱工艺只需用比现有技术的源侧擦除低的电位。现有技术器件中，擦除块的大小是由电流限度确定的。要求大译码晶体管耐受所用高功率，这些占用了过大的芯片面积。本发明中，利用N阱则无需大译码晶体管，并能同时进行任意单元组的擦除。如上所述，另外，由于利用沟道擦除，因而擦除可以更均匀。图4示出了注入P型杂质后的结构。
除去光刻胶41，如图5所示，利用热退火工艺，再扩散P阱掺杂剂。例如利用酸浸渍或等离子腐蚀工艺，剥离上表面上所有二氧化硅层。然后，例如用热氧化工艺，在集成电路的整个上表面上形成厚为200埃的新二氧化硅层51。利用如化学汽相淀积等熟知技术，在二氧化硅层51的上表面上，形成最好厚约400埃的多晶硅层53。多晶硅层53的作用是用作应力释放层。再用化学汽相淀积技术，在多晶硅层53上淀积氮化硅层54，一般厚约为2000埃。在氮化硅54上淀积另一光刻胶层55。然后，再利用熟知技术进行曝光和显影。除去将形成场氧化区处的光刻胶。然后，进行等离子或反应离子腐蚀，除去光刻胶岛55之间暴露的氮化硅区54。这种腐蚀是现有技术中常见的。处于该工艺阶段的结构见图5。
下面将结合图6说明该方法的下一步骤。如图所示，除去结构上表面上的光刻胶，在通常的高温下进行氧化，生成场氧化区61，图中记作FOX。场氧化区61的作用是电隔离集成电路各部分。在优选实施例中，场氧化层厚0.5微米，是在1150℃温度下加热衬底300分钟形成的。场氧化区61也是现有技术常见的。
形成场氧化区后，例如浸渍于热H2PO4溶液(磷酸)，将结构表面上的氮化层剥离。然后除去底下的多晶硅及多晶硅底下的二氧化硅51。最好通过加热硅在结构的整个上表面上形成新二氧化硅层63。因为该层以后将被除去，所以氧化层63被称作牺牲层。形成牺牲氧化层63后的结构示于图6中。
接下来在结构的整个表面上形成光刻胶层71，然后曝光并显影，暴露出将要进行场注入的区域。场注入将对P型区进行。这种N沟道场注入是对以后将要在此形成N沟道器件的区域进行的深注入，见图7。N沟道注入最好在能量为165kev、硼杂质浓度为5E12cm-2的条件下进行。
图8示出了该方法的下一步骤。如图所示，再利用熟知光刻技术，在集成电路表面的整个所要求区域，形成新光刻胶层81。至少除去以后将形成存储单元的区域的光刻胶，然后在这些区域进行调节阈值电压的注入。
如图9所示，形成新掩模83，并进行调节那些外围晶体管的P沟道阈值电压注入。然后除去光刻胶，接着进行腐蚀，除去集成电路暴露部分表面的牺牲氧化层。
如图10所示，在所得结构上形成新二氧化硅层92。该新二氧化硅层为外围电路的厚氧化层P和N沟道晶体管提供厚栅氧化层。如图11所示，形成新光刻胶掩模94，暴露出将要进行存储单元阈值电压注入的那些区域96。该单元注入在剂量为3E13cm-2及能量为40kev的条件下引入最好是硼的P型杂质。
单元注入后，利用同一掩模94除去厚栅氧化层92。然后用熟知技术，腐蚀暴露的二氧化硅(见图12)，并形成新栅氧化层98。这层新栅氧化层98为存储单元的编程和擦除期间的电子隧穿提供隧道氧化层。最好是，隧道氧化层98厚为85埃，在蒸汽中加热到850℃，持续45分钟，并在N2气中900℃退火30分钟，由此得到该氧化层。
在形成氧化层98后，例如利用化学汽相淀积，在结构的整个表面上淀积多晶硅层95，形成的层厚为约1000埃。然后在该层中掺杂磷，使之导电。多晶硅层95为存储单元提供浮栅，为外围电路的晶体管提供控制栅。
如图14所示，在整个结构上形成最好为光刻胶的另一掩模99，掩蔽将要保留在结构上的那部分所需多晶硅区95。例如利用熟知的等离子腐蚀或各向异性腐蚀工艺，腐蚀掉结构表面上由此暴露出的多晶硅95。腐蚀完成后，所得结构见图14所示。
图15示出了该制造方法的下一步骤。剥离光刻胶层99，然后依次淀积二氧化硅、氮化硅和二氧化硅，生成“ONO”夹心复合绝缘层102，该层位于形成多晶硅层95的那些区域的多晶硅95上，及电路的其它区域中的厚栅氧化层92上。ONO层的淀积最好用化学汽相淀积，但也可以用其它熟知技术。最好是，ONO层包括厚50埃的下层二氧化硅、厚60埃的中间氮化硅、和厚50埃的上层二氧化硅。形成ONO层后，淀积并确定掩蔽层107，用以保护将保留多晶硅层95的区域。
在形成掩模107后，如图16所示，用常规腐蚀工艺除去ONO夹层结构的暴露区。该步骤除去了ONO复合层，还除去了暴露区的厚栅氧化层92。然后剥离光刻胶。形成新栅氧化层128。该新栅氧化层较薄(约110埃)，该层形成于将要形成低功率P和N沟道晶体管的区域。
然后，如图17所示，在所得结构的整个表面上淀积第二多晶硅层132。最好是，用常规化学汽相淀积技术淀积1000埃厚的多晶硅层132。淀积多晶硅132后，利用POCl3工艺进行磷掺杂。该“poly2”层将用作电路的互连。该第二多晶硅层可用于与电路外围区的第一多晶硅的互连。还可以用作电容器或用于存储单元中的其它连接。然后形成掩模135，选择地保护第二多晶硅。如图18所示，然后，腐蚀第二多晶硅132，除去结构上不需要区域的多晶硅。再在多晶硅132的整个上表面上淀积硅化钨层133。在硅化钨133的上表面上淀积抗反射敷层(未示出)，通过使硅化钨上表面的反射最小，能够更精确掩蔽裕度。最后，在结构的整个上表面上形成掩模139，进一步确定将要保留第二多晶硅层的那部分衬底区。在示于该图的剖面中，这些区是那些要形成栅电极的区。利用掩模139腐蚀第二多晶硅层132。然后形成新的掩模140(见图19)，以保护结构的某些部分，确定poly1层95中的控制栅和浮栅(见图19)。
如图20所示，然后再利用常规工艺技术腐蚀第二多晶硅层132。腐蚀第二多晶硅层132后，用多晶硅层132作掩模，除去ONO夹层的暴露区。该ONO夹层用作腐蚀第一多晶硅层95的掩模。以此方式，形成存储单元栅。腐蚀后，再加热所得结构，又在由此暴露的硅区上形成氧化保护层。注意，存储单元晶体管含浮栅和控制栅，而用于外围电路的其它晶体管则不是这样。
图21示出了该制造方法的下一步骤。在所得结构的整个表面上形成掩模161，以保护除存储单元晶体管的源区以外的区域。然后进行双注入，第一N型杂质注入的条件是较低的剂量3E14cm-2，能量为50kev。第一注入后进行较高浓度的第二注入。这些注入确定了存储单元的双扩散源区的浓度。
如图22所示，除去所有光刻胶，形成只暴露出存储单元的漏区的新掩模171。再次进行注入，这次在3.5E15cm-2的浓度和50kev的能量下进行砷注入。图22示出了注入后的漏区。
图23示出了通过掩模175的类似的注入，该注入用于形成其它晶体管的源和漏区。除去光刻胶，接着加热所得结构到900℃，并持续25分钟，对源和漏注入退火。结果形成源和漏区181和182。退火工艺还在多晶硅上形成了二氧化硅层184。利用掩蔽腐蚀除去该层的多半。在所有氧化层全部除去前停止腐蚀，在多晶硅栅的侧壁上留下间隔区184。由此可以形成轻掺杂漏结构。然后形成新掩模175，暴露出外围电路的要更重掺杂的源漏区，再进行剂量为3.5E15cm-2的注入，如图23所示。
如图26所示，退火后，在所得结构的整个上表面上淀积二氧化硅层，然后淀积BPSG层(硼磷硅玻璃)186。加热所得结构，对BPSG186进行常规的平面化。
在BPSG的整个上表面上形成掩模，并腐蚀PBSG以确定结构表面及其它区的接触的位置，如图27所示。图28中，在BPSG层186的开口中淀积势垒金属，例如钛/氮化钛，然后淀积要求的第一金属化层。第一金属层最好是铝。在铝的上表面上淀氮化钛层，用作抗反射敷层。然后掩蔽第一金属层，并进行腐蚀，再剥离光刻胶。留下的金属接触188示于图28。利用化学汽相淀技术，在BPSG层186和金属接触188的整个上表面上淀积层间氧化层，例如氧化硅材料。IMO层211示于图29。在IMO层上，淀积旋涂玻璃敷层212，并在其上表面上淀积另一中间氧化层214。层211最好厚约1000埃，而层214厚约2000埃。然后在第二层间氧化物的整个上表面上形成掩模(未示出)。对掩模进行曝光，并显影，生成腐蚀层212和214的开口。然后最好用等离子腐蚀这些层，形成第一金属层的通道217的开口。除去光刻胶，所得结构见图21。
如图30所示，在芯片的整个上表面上淀积另一金属层，例如铝，填充通道开口217，并用作第二金属层。在其上表面上淀积抗反射氮化钛敷层，然后掩蔽第二金属层，并进行腐蚀，剥离光刻胶，生成图30所示结构。
图31示出了在第二金属层221的上表面上附加了钝化层232后的已完成结构。掩蔽该钝化层，并进行腐蚀，剥离光刻胶，然后在氮气中退火，以生成晶片中完成的集成电路。
该步骤后，利用熟知的半导体制造方法，测试所得产品，并置于管壳中，与管壳互连，然后进行密封。
上面已对本发明的快速存储器单元及其制造方法做了说明。尽管提供了一些具体时间、温度和其它工艺细节，但很显然，本领域的普通技术人员可以根据该方法和结构做出许多变化，这一切皆脱不出本发明的范围。本发明的范围在所附的权利要求书中做了限定。

Claims (23)

1.一种存储单元结构，该结构包括：
具有一表面的第一导电类型半导体衬底；
位于衬底中邻接所述表面的第一阱区，该第一阱区为与第一导电类型相反的第二导电类型；
位于第一阱区中邻接所述表面的第二阱区，第二阱区为第一导电类型；
邻接所述表面形成的浮栅晶体管，该晶体管包括：
位于所述表面上且与之电隔离的浮栅；
位于浮栅和源区上且与之电隔离的控制栅；
位于第二阱区的源区，该源区为第二导电类型；
位于第二阱区的漏区，该漏区为第二导电类型，源和漏邻近浮栅的周界区，但借助浮栅使其彼此隔开；
位于第一阱区且与第二阱区隔开的第一接触区，该第一接触区是第二导电类型的，但比第一阱区导电性更好；及
位于第二阱区且与源区和漏区隔开的第二接触区，该第二接触区为第一导电类型的，但比第二阱区导电性更好。
2.根据权利要求1的存储单元结构，其特征在于，第一导电类型为P型，第二导电类型为N型。
3.根据权利要求1的存储单元结构，其特征在于，每个浮栅和控制栅皆含多晶硅。
4.根据权利要求3的存储单元结构，其特征在于，浮栅与衬底和控制栅借助二氧化硅电隔离。
5.根据权利要求4的存储单元结构，其特征在于，每个第一和第二接触区皆包含多晶硅。
6.根据权利要求1的存储单元结构，其特征在于，位于衬底中的第一阱区包围着多个存储单元。
7.根据权利要求6的存储单元结构，其特征在于，位于衬底中的第一阱区包着多个附加存储单元，它们皆可以在一次操作中进行擦除。
8.在一种集成电路中有多个存储单元，该集成电路形成在第一导电类型的普通半导体衬底上，所述衬底包括：第二导电类型的第一阱区，第二导电类型与第一导电类型相反；位于第一阱区内的第二阱区，第二阱区为第一导电类型；含浮栅晶体管的存储单元，所述浮栅晶体管有控制栅、浮栅、源和漏；
数个附加晶体管，至少某些有置于第一较薄电介质层上的栅极，某些具有置于第二较厚电介质层上的栅极。
9.根据权利要求8的集成电路结构，其特征在于，数个附加晶体管中至少某些有第一导电类型的源和漏。
10.根据权利要求8的集成电路结构，其特征在于，数个附加晶体管中至少某些有第二导电类型的源和漏。
11.权利要求7的集成电路结构，其特征在于，数个附加晶体管中至少某些有第一导电类型的源和漏，数个附加晶体管中至少某些有第二导电类型的源和漏。
12.一种集成电路结构，该结构包括：
具有一表面的第一导电类型半导体衬底；
位于衬底中邻接所述表面的第一阱区，该阱区为与第一导电类型相反的第二导电类型；
位于第一阱区中邻接所述表面的第二阱区，第二阱区为第一导电类型；
邻接所述表面形成的浮栅晶体管，该晶体管包括位于第二阱区内的浮栅、控制栅、源和漏区；
浮栅、控制栅、源区、漏区、第一阱区和第二阱为电接触的。
13.根据权利要求12的集成电路结构，还包括数个附加晶体管，其中至少某些有置于第一较薄电介质层上的栅极，某些具有置于第二较厚电介质层上的栅极。
14.根据权利要求13的集成电路结构，其特征在于，数个附加晶体管中至少某些有第一导电类型的源和漏。
15.根据权利要求13的集成电路结构，其特征在于，数个附加晶体管中至少某些有第二导电类型的源和漏。
16.根据权利要求13的集成电路结构，其特征在于，数个附加晶体管中至少某些有第一导电类型的源和漏，数个附加晶体管中至少某些有第二导电类型的源和漏。
17.一种制造集成电路存储器的方法，该方法包括以下步骤：
在具有一表面的第一导电类型半导体衬底中形成第二导电类型的第一阱区，第二导电类型与第一导电类型相反，第一阱区有周界；
在第一阱区的周界内邻接所述表面形成第二阱区，第二阱区为第一导电类型；
还在第一阱区周界内形成与第二阱区隔开的第一接触区，第一接触区为第二导电类型，且比第一阱区导电性更好；
在衬底所述表面上形成第一绝缘层；
在第一绝缘层上淀积第一导电层，用于提供置于衬底所述表面上且与之电隔离的浮栅；
在第一导电层表面上形成第二绝缘层；
在第二绝缘层上淀积第二导电层，用于提供置于浮栅上且与之电隔离的控制栅；及
至少用控制栅作掩模，在第二阱区掺入杂质，形成置于第二阱区内的源区、漏区和第二接触区，源区和漏区相互间隔开，源区、漏区和第二接触区为第一导电类型，且导电性比第二阱区更好。
18.一种制造集成电路存储器的方法，该方法包括以下步骤：
在具有一表面的第一导电类型半导体衬底中形成第二导电类型的第一阱区，第二导电类型与第一导电类型相反，第一阱区有周界；
在第一阱区的周界内邻接所述表面形成第二阱区，第二阱区为第一导电类型；
还在第一阱区周界内形成与第二阱区隔开的第一接触区，第一接触区为第二导电类型，且比第一阱区导电性更好；
在衬底表面上形成第一绝缘层；
在第一绝缘层上淀积第一导电层，用于提供置于衬底表面上且与之电隔离的浮栅；
在第一导电层表面上形成第二绝缘层；
在第二绝缘层上淀积第二导电层，用于提供置于浮栅上且与之电隔离的控制栅；及
提供第一阱区外的区域中的第一和第二导电层间的互连。
19.一种制造集成电路存储器的方法，该方法包括以下步骤：
在具有一表面的第一导电类型半导体衬底中形成第二导电类型的第一阱区，第二导电类型与第一导电类型相反，第一阱区有周界；
在第一阱区的周界内邻接所述表面形成第二阱区，第二阱区为第一导电类型；
还在第一阱区周界内形成与第二阱区隔开的第一接触区，第一接触区为第二导电类型，且比第一阱区导电性更好；
在衬底表面上形成第一绝缘层；
在第一绝缘层上淀积第一导电层，用于提供置于衬底表面上且与之电隔离的浮栅；
在第一导电层表面上形成第二绝缘层；
在第二绝缘层上淀积第二导电层，用于提供置于浮栅上且与之电隔离的控制栅；及
在第一阱区外的衬底表面上提供第二绝缘层，第二绝缘层的厚度不同于第一绝缘层。
20.一种电可编程存储单元编程的方法，存储单元包括形成于半导体材料区中的晶体管，所述晶体管有源区、漏区、浮栅和控制栅，该方法包括以下步骤：
把控制栅电位升至不大于9.0伏的第一选定电位；
把漏电位升至不大于5.0伏；
使源区与地电位耦合；及
把半导体材料区置于低于地电位。
21.一种电可编程存储单元编程的方法，存储单元包括形成于半导体材料区中的晶体管，所述晶体管有源区、漏区、浮栅和控制栅，该方法包括以下步骤：
把控制栅电位升至不大于5.0伏的第一选定电位；
把漏电位升至不大于1.0伏；
使源区与地电位耦合；及
把半导体材料区置于低于地电位。
22.一种电擦除可编程存储单元的方法，存储单元包括形成于半导体材料区中的晶体管，所述晶体管有源区、漏区、浮栅和控制栅，该方法包括以下步骤：
把控制栅电位降至不低于-9.0伏的第一选定电位；
将源和漏区与任何电压源断开；及
把半导体材料区置于不大于8.0伏的电位。
23.一种电擦除可编程存储单元的方法，存储单元包括形成于半导体材料区中的晶体管，所述晶体管有源区、漏区、浮栅和控制栅，该方法包括以下步骤：
把控制栅降至不低于-9.5伏的第一选定电位；
将漏区与任何电压源断开；
把源区电位升至不大于6.5伏；及
把半导体材料区置于不大于6.0伏的电位。
CN97112158A 1996-05-30 1997-05-30 三阱快速存储单元及其制造方法 Expired - Lifetime CN1110100C (zh)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
US1869496P 1996-05-30 1996-05-30
US60/018,694 1996-05-30
US86392097A 1997-05-27 1997-05-27
US86391997A 1997-05-27 1997-05-27
US08/863,917 1997-05-27
US08/863,918 1997-05-27
US08/863,918 US6330190B1 (en) 1996-05-30 1997-05-27 Semiconductor structure for flash memory enabling low operating potentials
US08/863,919 1997-05-27
US08/863,917 US6043123A (en) 1996-05-30 1997-05-27 Triple well flash memory fabrication process
US08/863,920 1997-05-27

Publications (2)

Publication Number Publication Date
CN1177211A true CN1177211A (zh) 1998-03-25
CN1110100C CN1110100C (zh) 2003-05-28

Family

ID=27533803

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97112158A Expired - Lifetime CN1110100C (zh) 1996-05-30 1997-05-30 三阱快速存储单元及其制造方法

Country Status (4)

Country Link
EP (1) EP0810667B1 (zh)
JP (2) JP3549364B2 (zh)
CN (1) CN1110100C (zh)
SG (2) SG91872A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1320661C (zh) * 2002-12-20 2007-06-06 富士通株式会社 半导体器件及其制造方法
CN101154666B (zh) * 2006-09-28 2010-06-09 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法
CN101504866B (zh) * 2008-02-04 2011-05-11 力晶半导体股份有限公司 集成电路与放电电路
CN108666316A (zh) * 2017-03-31 2018-10-16 力晶科技股份有限公司 非挥发性存储器结构及防止其产生编程干扰的方法
WO2021207916A1 (zh) * 2020-04-14 2021-10-21 中国科学院微电子研究所 存储单元结构及存储器阵列结构、电压偏置方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750527B1 (en) 1996-05-30 2004-06-15 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method
EP1005079B1 (en) * 1998-11-26 2012-12-26 STMicroelectronics Srl Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry
US6362049B1 (en) * 1998-12-04 2002-03-26 Advanced Micro Devices, Inc. High yield performance semiconductor process flow for NAND flash memory products
US20030092236A1 (en) * 2000-01-31 2003-05-15 Danny Shum Flash memory cell and method to achieve multiple bits per cell
KR100358067B1 (ko) * 1999-12-28 2002-10-25 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP2003078048A (ja) * 2001-09-04 2003-03-14 Sony Corp 不揮発性半導体メモリ装置およびその動作方法
KR100466193B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
US6841824B2 (en) * 2002-09-04 2005-01-11 Infineon Technologies Ag Flash memory cell and the method of making separate sidewall oxidation
US7679130B2 (en) 2005-05-10 2010-03-16 Infineon Technologies Ag Deep trench isolation structures and methods of formation thereof
JP5573971B2 (ja) * 2013-01-16 2014-08-20 富士通セミコンダクター株式会社 半導体装置の製造方法
KR102415409B1 (ko) * 2015-09-09 2022-07-04 에스케이하이닉스 주식회사 이피롬 셀 및 그 제조방법과, 이피롬 셀 어레이

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012303B1 (ko) * 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
US5371706A (en) * 1992-08-20 1994-12-06 Texas Instruments Incorporated Circuit and method for sensing depletion of memory cells
JP2541087B2 (ja) * 1992-10-30 1996-10-09 日本電気株式会社 不揮発性半導体記憶装置のデ―タ消去方法
US5515319A (en) * 1993-10-12 1996-05-07 Texas Instruments Incorporated Non-volatile memory cell and level shifter
US5457652A (en) * 1994-04-01 1995-10-10 National Semiconductor Corporation Low voltage EEPROM
US5491657A (en) * 1995-02-24 1996-02-13 Advanced Micro Devices, Inc. Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1320661C (zh) * 2002-12-20 2007-06-06 富士通株式会社 半导体器件及其制造方法
CN101154666B (zh) * 2006-09-28 2010-06-09 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法
CN101504866B (zh) * 2008-02-04 2011-05-11 力晶半导体股份有限公司 集成电路与放电电路
CN108666316A (zh) * 2017-03-31 2018-10-16 力晶科技股份有限公司 非挥发性存储器结构及防止其产生编程干扰的方法
CN108666316B (zh) * 2017-03-31 2020-08-04 力晶积成电子制造股份有限公司 非挥发性存储器结构及防止其产生编程干扰的方法
WO2021207916A1 (zh) * 2020-04-14 2021-10-21 中国科学院微电子研究所 存储单元结构及存储器阵列结构、电压偏置方法

Also Published As

Publication number Publication date
JP2002016157A (ja) 2002-01-18
JPH1084054A (ja) 1998-03-31
JP3961781B2 (ja) 2007-08-22
CN1110100C (zh) 2003-05-28
SG70594A1 (en) 2000-02-22
SG91872A1 (en) 2002-10-15
EP0810667B1 (en) 2013-02-27
JP3549364B2 (ja) 2004-08-04
EP0810667A2 (en) 1997-12-03
EP0810667A3 (en) 1997-12-10

Similar Documents

Publication Publication Date Title
CN1110100C (zh) 三阱快速存储单元及其制造方法
US6347054B1 (en) Method of operating flash memory
US6475846B1 (en) Method of making floating-gate memory-cell array with digital logic transistors
US6043123A (en) Triple well flash memory fabrication process
CN1327526C (zh) 电可擦除可编程只读存储器阵列的编程方法
CN1269218C (zh) 形成半导体存储器阵列的方法及由此制造的存储器阵列
US5111270A (en) Three-dimensional contactless non-volatile memory cell
US5371031A (en) Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions
CN1650431A (zh) 非易失性存储器及其制造方法
US5504708A (en) Flash EEPROM array with P-tank insulated from substrate by deep N-tank
CN101154666A (zh) 半导体存储器件及其制造方法
US6177315B1 (en) Method of fabricating a high density EEPROM array
US7009271B1 (en) Memory device with an alternating Vss interconnection
US6914826B2 (en) Flash memory structure and operating method thereof
US7869279B1 (en) EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors
US7625797B2 (en) Embedded NV memory and method of manufacturing the same
CN1647280A (zh) 位线结构及其制造方法
CN1324695C (zh) 使用源极区和沟道区的闪存单元擦除方案
KR100273705B1 (ko) 불휘발성반도체메모리장치의웰구조및그에따른제조방법
CN100483690C (zh) 制造双层多晶硅可改写非易失性存储器的方法
CN100547798C (zh) 半导体器件及其制造方法
US20020001229A1 (en) Nonvolatile semiconductor memory device
JP3216615B2 (ja) 半導体装置の製造方法
US6778438B2 (en) Structure, fabrication method and operating method for flash memory
KR100362521B1 (ko) 3중웰플래시메모리및제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20030528

CX01 Expiry of patent term