CN1324695C - 使用源极区和沟道区的闪存单元擦除方案 - Google Patents

使用源极区和沟道区的闪存单元擦除方案 Download PDF

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Abstract

本发明公开了一种擦除非易失性存储器的方法，包括：将第一极性的第一电位施加到控制栅极上；将第二极性的第二电位施加到体区上，第二电位是N幅度；以及，将第二极性的第三电位施加到源极区，第三电位是M幅度，其中，N和M大致相同。

Description

使用源极区和沟道区的闪存单元擦除方案
技术领域
本发明涉及集成电路非易失性存储器，尤其涉及闪存。闪存是可电擦除非易失性存储器，其中，可以在单个操作中擦除多组单元。
背景技术
现在已熟知多种类型的集成电路存储器，以及制造它们的工艺。一种特殊类型的集成电路存储器是非易失性存储器。之所以称为非易失性存储器，是因为它在存储器断电时，不丢失存储在存储器中的信息。非易失性存储器在可中断供电的产品有许多应用。例如，一种采用闪存的熟知产品是PCMCIA或PC卡。PC卡是小型信用卡大小的插件，包括非易失性存储器，在非易失性存储器内存储有计算机程序或其它信息。这种器件允许用户将存储卡连接到计算机或其它电子设备，或者从计算机或其它电子设备断开，而不丢失存储在存储卡内的程序。
非易失性存储器件包括只读存储器(ROM)、可编程只读存储器(PROM)、可电擦除只读存储器(EEPROM)及其它各种类型。在可电擦除可编程存储器的领域中，已知某类器件为闪存或闪速EEPROM。这种存储器可选择性地为可编程和可擦除，通常在单个操作中可擦除多组单元。
在传统的闪存中，每个存储单元由具有源极、漏极、控制栅极极和浮置栅极的晶体管形成。浮置栅极形成在控制栅极与衬底之间。可以用浮置栅极上存在或不存在俘获的电荷来表示存储单元的内容。在浮置栅极上俘获的电荷改变了晶体管的阈值电压，使得能够检测其二进制状态。图1A说明了典型的传统闪存单元和与其相关的擦除方法。图1B说明了用于与传统闪存单元有关的擦除方法的擦除Vt退化。
在大部分闪存中，通过在存储器正常操作状态之外的状态下操作存储器，将电荷置于浮置栅极上，或从浮置栅极去除电荷，用来读取其内容。例如，通过调节栅极与源极、漏极或沟道区之间的相对电位，可以将电子形式的电荷注入到浮置栅极上，或者从浮置栅极去除。用浮置栅极上的负电荷表示在存储单元中存在“1”或“0”。
发明内容
在一个实施例中，擦除非易失性存储器的方法包括：将第一极性的第一电位施加到控制栅极上；将第二极性的第二电位施加到体区上，第二电位是N幅度；以及，将第二极性的第三电位施加到源极区，第三电位是M幅度，其中，N和M大致相同。
在另一实施例中，用于擦除闪存器件的方法包括：将第一幅度的第一负电位施加到控制栅极；以及，将第二幅度的第二正电位施加到源极区，其中第二幅度的绝对值不少于第一幅度。
在又一实施例中，用于擦除闪存器件的方法包括：将第一幅度的第一电位施加到控制栅极；以及，将第二幅度的第二电位经匹配部件施加到源极区。第二电位的幅度足够大，以便将带电粒子从浮置栅极注到源极区中，其中，在先前的编程操作中寄留带电粒子。第二幅度在约6V到8V之间。沟道区和源极区都用于接收来自浮置栅极的带电粒子，以便改善存储器件的擦除速度和擦除阈值电压退化特性。
附图说明
图1A说明了闪存单元上的传统擦除方法；
图1B说明了图1A的传统擦除方法的擦除Vt退化；
图2A说明了根据本发明一个实施例的闪存单元上的擦除方法；
图2B说明了对于沟道擦除方法以及沟道和源极擦除方法的擦除速度的模拟结果；
图2C说明了对于沟道擦除方法以及沟道和源极擦除方法的擦除Vt退化实验；
图2D说明了根据本发明一个实施例的另一闪存单元上的擦除方法；以及
图3至31说明了用于制造图2D的闪存单元的方法的优选实施例。
具体实施方式
图1A说明了使用在衬底302上形成的闪存单元300的传统擦除方法。衬底可以是晶片或者从晶片切成的芯片。在衬底302上形成大量存储单元，如下所述。闪速单元或器件300包括形成在衬底上的浮置栅极304。将栅极氧化物(未示出)设置在衬底与浮置栅极之间，使它们相互电绝缘。控制栅极306形成在浮置栅极上，用于施加控制信号或电压。ONO层或互聚物层(未示出)设置在浮置栅极与控制栅极之间，使它们相互电绝缘。邻近浮置栅极304的相对边缘设置源极区308和漏极区310。在浮置栅极下面设置在源极与漏极之间的部分312称为沟道，其在源极区308与漏极区310之间提供电流通路。
通常，所示的闪存单元会在很大的存储器中提供单个位，例如，在具有几百万位闪存的集成电路芯片或闪存器件中提供单个位。集成电路上的各个晶体管构成具有正交布置的位线和字线的矩阵。通常，漏极区310会与位线连接，而控制栅极306与字线连接。以这种方式提供矩阵寻址。
闪存单元300可以用几种不同的模式工作——编程、擦除和读取。编程操作包括用现有技术熟知的热电子注入法经栅极氧化物将电子注入到浮置栅极中。读取操作包括将所选择的电压施加到位线上，从而确定在浮置栅极中是否存在电子，如现有技术中已知的那样。
图1A说明了擦除模式。将较大的负电压，一般是-8V，施加到选定要擦除的一组单元的控制栅极上。允许位线或漏极和源极浮置。将较大的正电压，例如8V，施加到衬底上。控制栅极上的负电位与衬底上正电位的组合将浮置栅极上的电子经沟道312移至衬底中，从而使浮置栅极放电并擦除这些单元。
由于电子重复穿过栅极氧化物进行擦除和编程操作造成栅极氧化物损坏，所以，重复的擦除操作造成了器件退化。许多栅氧化物的损坏是由使用热选择注入法的编程操作引起的。由于氧化物损坏，导致擦除阈值电压退化(或擦除Vt退化)，如图1B所示。擦除Vt退化指的是使编程后状态的阈值电压返回目标的擦除状态阈值电压时要求更长时间的现象。每个循环之后，存储单元逐渐地停留在更高的擦除Vt。图1B中，X轴表示执行编程/擦除循环的次数，Y轴表示随着执行越来越多的编程/擦除操作，编程/擦除状态中阈值电压对时间的改变。擦除Vt退化表示为δ，其在105个周期后变得显着。
随着存储单元尺寸持续缩小，用于擦除操作的面积更小了，氧化物的损坏和所导致的擦除Vt退化变得越来越严重。例如，对于沟道长度小于等于0.2μm且沟道宽度0.3μm的存储单元尺寸，由于在漏极区附近的热点占总沟道面积，即擦除面积的百分比更大，无法再忽略氧化物的损坏和所导致的擦除Vt退化。
图2A说明了根据本发明一个实施例的闪存单元或器件400上的擦除方法。通常，闪存器件指在芯片上形成有几百万个存储单元的半导体器件。然而，在本文中，术语“存储器件”和“存储单元”是可互换的。闪存器件400形成在衬底402上并包括形成在衬底上的浮置栅极404。该衬底在本实施例中是P型衬底。栅极氧化物(未示出)设置在衬底与浮置栅极之间，使它们相互电绝缘。控制栅极406形成在浮置栅极上，用于施加控制信号或电压。ONO层或互聚物层(未示出)设在浮置栅极与控制栅极之间，使它们相互电绝缘。
邻近浮置栅极304的相对边缘设置源极区408和漏极区410。源极区和漏极区在本实施例中为N型。在浮置栅极下面设置在源极与漏极之间的部分412称为沟道，其在源极区408与漏极区410之间提供了电流通路。匹配部件414与源极区耦连，用于匹配衬底与源极之间的RC常数，目的是便于在擦除操作期间将擦除电压施加到源极上。在一个实施例中，匹配部件414包括与源极区串联的电阻器416和电容器418。扩散阱用于在一种实施中形成电阻器416。
根据本发明一个实施例的擦除方法要求总共约12V至约20V的电位差。源极接收约6V至10V的电位。控制栅极接收约-6V至约-10V的电位。衬底接收约6V至约10V的电位。漏极浮置。
在一个具体的擦除操作中，将大的负电压，例如-8V，施加到选定的要擦除的一组器件的控制栅极上。允许位线或漏极浮置，同时向源极施加大的正电压，例如8V。将大的正电压，例如8V，施加到衬底上。控制栅极上的负电位与衬底和源极上正电位的组合将浮置栅极上的电子经沟道312和源极区移回衬底中。在一个实施例中，施加到源极的电压大致与施加到衬底上的电压相同，例如，相互差在约1V或约0.6V内。在一个实施例中，施加到衬底和源极上的电位相互差在0.2V或0.1V内。在另一实施例中，施加到衬底和源极上的电位相互差在0.5V、0.4V或0.3V内。
在一个实施例中，几乎在同时施加源极和衬底的电位，目的是防止从P型衬底到N型源极的瞬态正向偏压或者从源极到衬底的瞬时结击穿，这会永久损坏器件。根据本发明的一个实施例，匹配部件414用于确保几乎同时施加电位。在本发明的其它实施例中，可以为了这一目的，用其它方法或机构。
由于在擦除操作中使用更大的面积来抵消器件收缩，所以，上面的擦除方法改善了器件的可靠性，擦除时间比传统擦除方法更快。使用覆盖在源极区上面的栅极氧化物(未示出)和覆盖在沟道区上面的栅极氧化物，以便从浮置栅极去除电子。通常，由于覆盖在源极区上面的栅极氧化物离漏极区远，所以保留其完整性的时间较长，不太可能在编程操作期间损坏。结果，在本擦除方法下减小了擦除Vt退化的影响。另外，由于用附加区域从浮置栅极去除电子，所以擦除操作执行得更快。
图2B说明了所述擦除方法的擦除速度的提高。曲线420表示本擦除方法的模拟擦除速度，这里，沟道区和源极区都用于擦除该器件。曲线422表示传统擦除方法的模拟擦除速度，这里，只用沟道区来擦除该器件。
图2C将本实施例的擦除方法(沟道和源擦除)与传统方法(沟道擦除)下的擦除Vt退化进行比较。该实验基于沟道长度0.2微米且沟道宽度0.3微米的存储单元。编程时间是5微秒，擦除时间是10微秒。下面的表1提供了结果的概述，这里所示的数字是多个实验的平均值。如示，在擦除操作中使用沟道区和源极区时，擦除速度提高了约19％。另外，当在擦除操作中使用沟道区和源极区时，擦除Vt退化改善了约12.5％。图2C表示了一个这样的实验。
擦除方法   仅沟道   沟道+源极   改善的百分比
擦除速度   2.22v   1.80v   19％
100k个循环后的擦除Vt退化(δ)   0.8v   0.7v   12.5％
表1
图2D说明了另一闪存单元10的截面图，其上，可以根据本发明的一个实施例应用与上述擦除方法可比的擦除方法(即，使用沟道区和源极区的擦除方法)。优选在硅衬底20中制造闪存单元。衬底是P导电型硅，在P衬底20上形成N导电型硅阱22(下面描述制造图2A和2B所示结构的工艺)。N阱22包括所描绘的闪存单元，通常大到足以包括几百或几千个这样的单元。通常，至少在N阱22中形成与在批擦除操作中要擦除的单元一样多的单元。在N阱22内，形成P导电型阱24。在P阱中形成源极27和漏极26以及附加掺杂区28，以便提供与P阱24的电接触。还显示了浮置栅极29和控制栅极21。提供与N阱的触点25，以便能使N阱22偏置。匹配部件12与源极区耦连，用于匹配P阱与源极区之间的RC常数。
可以用图2D所示的状态来擦除所说明的器件。如图所示，为了擦除单元，控制栅极设置在约-6至-10V之间的负电位，优选约-8V，同时P阱24和N阱22取约6V至10V之间的正电位，优选约8V。与控制栅极上的负电位耦连的阱和源极上的正电位造成浮置栅极上的电子经覆盖在沟道区和源极区上面的栅极氧化物被吸引回衬底中，从而擦除了该器件。
图3至31说明了用于制造根据本发明的一个实施例的闪存单元10的工艺的优选实施例。为了完全说明本发明，图中所示和下文讨论的工艺包括五种不同类型晶体管的形成。图3以及后面图的上部显示了利用本发明的工艺形成的不同类型晶体管。尤其是，本发明的工艺能制造闪存单元以及P沟道和N沟道型的外围CMOS电路。当然，在实现特殊的闪存产品时，不同时需要P和N沟道型晶体管；然而，为完整，在图中说明了这两种类型。
如图3上部所示，在从图3至图31的每幅图的左边部分描述形成薄氧化物N沟道晶体管必须的步骤。诸如这种的N沟道晶体管在大约+5V的电压下操作。紧邻着薄氧化物N沟道制造工艺描述了制造厚氧化物N沟道器件的工艺。将在施加更高电压的外围电路中使用厚氧化物N沟道器件。例如，这种器件通常用于施加直至大约+9V的电位时的管理编程和擦除模式。
在每幅图的中央，描述形成闪存单元的工艺。如上所述，该闪存单元形成为三阱结构，其中在P衬底中形成N阱，并且在完全处于N阱内的P阱中形成存储单元。当然，若需要，在图中未示出的截面，也可以在P阱中形成N沟道器件。这些N沟道器件不包括浮置栅极，不象存储单元那样。
紧邻着图示中的存储单元，描述形成薄氧化物P沟道晶体管的工艺。在外围电路中用这种器件来处理较低的电位，例如，直到约+5V。在图中，与它们相邻的是形成厚氧化物P沟道晶体管的工艺。这些晶体管在比与它们相邻形成的较薄氧化物P沟道器件更高的电位下工作。如同厚氧化物N沟道器件一样，厚氧化物P沟道器件用于产生和分布更高电位的电路，所述的更高电位是闪存单元编程和擦除所需要的。
图3中，提供了P导电性硅衬底，优选是8至10欧姆厘米的电阻率，晶体取向<100>。用传统的工艺，氧化衬底，以提供二氧化硅的薄层31。在二氧化硅31的上表面上形成掩模32，优选是光致抗蚀剂。用已知的技术，曝光和显影掩模，以将其从预期作为N阱22(见图2A)的区域移开。下面，再次用已知技术，将N导电型杂质，例如磷，注入到硅的表面中，以掺杂N阱。优选以2.2mev的能量和6×1012cm-2的杂质浓度来执行注入。在注入结束时，出现图3所示的结构。已经以用于将要形成外围电路晶体管和存储单元(闪速)的典型位置的标志标记了图3。在大部分集成电路中，表面主要由存储单元组成。
下面，如图4所示，去除光致抗蚀剂32，执行退火工艺，以驱入N阱掺杂剂并产生N阱40。将一层新的光致抗蚀剂41涂覆到集成电路的上表面，然后掩模和显影从而暴露预期是P阱的区域。然后，例如用硼或其它的P导电型杂质，以1.5×1013cm-2的浓度和100kev的能量，执行P阱注入。
N阱将包含芯片的存储单元区。其可包括如预期的尽量少或尽量多的存储单元，而在其它N阱中形成其它组的存储单元。使用N阱能擦除小的块，例如，单个字线，任意地为擦除块选择块尺寸。与现有技术的源极侧擦除相比，这是三阱工艺要求较低电位的结果。在现有技术器件中，由电流限制来定义擦除块尺寸。需要大的解码晶体管来处理所使用的高功率，这过度消耗了芯片面积。本发明中，使用N阱消除了对大的解码晶体管的需要，能同时擦除任意多个组的单元。另外，如上所述，可以用沟道擦除进行更均匀地擦除。图4说明了注入P型杂质后该结构的外观。
去除光致抗蚀剂41，如图5所示，用热退火工艺驱入P阱掺杂剂。例如，用酸洗或等离子蚀刻工艺，剥去上表面上的所有二氧化硅。然后，例如，用热处理，在集成电路的上表面上形成新的二氧化硅51层，以便产生200埃的二氧化硅。用已知技术，例如化学汽相沉积，在二氧化硅51的上表面上，形成一层多晶硅53，优选厚度约是400埃。多晶硅层53起应力释放层的作用。再用化学汽相沉积，在多晶硅层53的顶上，沉积一层氮化硅54，通常厚度约2000埃。在氮化硅54的顶上，沉积另一层光致抗蚀剂55。然后，再用已知技术，将层55曝光和显影。在所有预期为场氧化物区域的地方去除光致抗蚀剂。然后，执行等离子体或反应离子蚀刻，去除暴露在光致抗蚀剂55岛之间的氮化硅54的区域。这种蚀刻在本领域是公知的。工艺中的这一阶段的结构外观如图5所描绘的那样。
结合图6讨论该工艺的以下步骤。如图所示，从该结构的上表面去除光致抗蚀剂，通常在高温下执行氧化以产生场氧化物区域61，即图中的FOX。场氧化物区域61起着将集成电路的各个部分彼此电绝缘的作用。在优选实施例中，场氧化物是0.5微米厚，通过将衬底加热到1150℃，持续300分钟，从而形成场氧化物。诸如区域61的场氧化物在本领域是公知的。
在形成场氧化物区域之后，例如用浸入热H2PO4溶液中(磷酸)，从该结构的表面剥去氮化层。然后，去除覆盖在上面的多晶硅，以及多晶体下面的二氧化硅层51。然后，优选通过加热硅，在该结构的上表面上形成新的一层二氧化硅63。因为以后要去除氧化物63，所以将它称为牺牲物。形成牺牲氧化物63之后该结构的外观如图6所示。
下面，在该结构的上表面上形成一层光致抗蚀剂71，然后，掩模并显影，暴露预期是场注入(field implant)的区域。场注入将被引入P型区域。在后面要形成有源N沟道器件的区域中，N沟道场注入是深注入。如图7所示。优选用165kev的能量、5×1012/cm-2杂质浓度的硼引入N沟道注入。
图8说明了该工艺下面的步骤。如图所示，再用已知的光刻技术，在集成电路的表面的预期区域上形成新的光致抗蚀剂掩模层81。至少从将来要形成存储单元的区域去除光致抗蚀剂，然后在这些区中执行阈值电压调节注入。
如图9所示，形成新的掩模83，执行P沟道阈值电压注入来调节这些外围晶体管。然后去除光致抗蚀剂，接着，执行蚀刻操作，从集成电路的暴露部分的表面去除牺牲氧化物。
如图10所示，在该结构上形成新的一层二氧化硅92。这个新的层在外围电路中为厚氧化物P和N沟道晶体管提供了厚栅极氧化物。如图11所示，施加新的光致抗蚀剂掩模94，暴露要发生存储单元阈值电压注入的区域96。用3×1013cm-2的剂量和40kev的能量，引入优选为硼的P型杂质的单元注入。
单元注入之后，用相同的掩模94去除厚栅极氧化物92。然后，蚀刻暴露的二氧化硅(见图12)，再用已知技术形成新的栅极氧化物98。新的层98会提供隧穿氧化物，电子在存储单元的编程和擦除期间经过隧穿氧化物隧穿。隧穿氧化物98优选是85埃厚，并通过在蒸汽将该结构加热到850℃持续45分钟，在N2中在900℃退火30分钟，形成隧穿氧化物98。
形成氧化物98之后，例如用化学汽相沉积，在该结构的上表面上沉积一层多晶硅95，以形成约1000埃厚的层。然后，用磷杂质掺杂该层，使其导电。多晶硅层95为存储单元提供了浮置栅极，并在外围电路中为晶体管提供了控制栅极。
如图14所示，在该结构上形成另一掩模99，优选是光致抗蚀剂，以便掩模将要保留在该结构上的多晶硅95的预期区域。例如，用已知的等离子体蚀刻或各向异性蚀刻工艺，从该结构的表面蚀刻这样暴露的多晶硅95。完成蚀刻之后，该结构的外观如图14所描绘的那样。
图15说明了制造工艺中下面的步骤。剥去光致抗蚀剂层99，然后，执行二氧化硅、氮化硅和二氧化硅的顺序沉积，以产生“ONO夹层”复合绝缘层102，层102在形成了多晶硅层95的区域中的多晶硅95顶上，以及在该电路的其它区中的厚栅极氧化物92顶上。优选用化学汽相沉积来沉积ONO层；然而，可以利用其它已知技术。ONO层优选包括50埃的下部二氧化硅、60埃的中间氮化硅和50埃的上部二氧化硅。形成ONO层之后，沉积和定义新的掩模层107，以保护保留多晶硅层95的区域。
形成掩模107之后，如图16所示，用传统的蚀刻工序去除ONO夹层结构的暴露区域。该步骤去除ONO复合层，也去除了暴露区域中的厚栅极氧化物层92。然后剥去光致抗蚀剂。形成新的栅极氧化物层128。新的栅极氧化物较薄(约110埃)，其形成在要形成较低功率P和N沟道晶体管的地方。
然后，如图17所示，在该结构的表面上沉积第二层多晶硅132。多晶硅132优选是1000埃厚，用传统的化学汽相沉积工艺技术来沉积。沉积多晶硅132之后，用POCl3工艺掺磷杂质。这一“多晶硅2(poly2)”层将在电路中提供互连。可以用第二层多晶硅在电路的外围区域中提供与第一层多晶硅的互连。也可以提供电容器，或者用于存储单元区的其它连接。然后，形成掩模135，选择性地保护第二多晶硅(second poly)。如图18所示，然后，蚀刻多晶硅132，从该结构上不预期的位置去除多晶硅。然后，在多晶硅132的上表面上沉积一层硅化钨133。在硅化钨的上表面上，沉积抗反射涂层(未示出)，这能通过减小从硅化钨的上表面的反射而得到更精确的掩模容限。最后，在该结构的上表面上形成掩模139，以进一步限定要保留第二层多晶硅的该结构的区域。在图中所示的截面中，这些区域是预期为栅电极的区域。用掩模139蚀刻第二层多晶硅。然后，形成新的掩模140(见图19)，以保护该结构的多个部分，并限定多晶硅1层95中的控制栅极和浮置栅极(见图19)。
如图20所示，然后再用传统的工艺技术，蚀刻第二层多晶硅132。蚀刻第二层多晶硅132之后，用多晶硅层132作为掩模，以去除ONO夹层的暴露区。然后，ONO夹层起掩模的作用，用于第一级多晶硅层95的蚀刻。以这种方式，形成存储单元栅极。蚀刻之后，重新加热该结构，以再在由此暴露的硅的区上形成氧化物的保护层。注意，存储单元晶体管包括浮置栅极和控制栅极，而要用于外围电路的其它晶体管不包括浮置栅极和控制栅极。
图21说明了制造工艺中下面的步骤。在该结构的表面上形成掩模161，以保护存储单元晶体管的源极区以外的区域。然后，执行双注入，第一注入的是N导电型杂质，以相对低的剂量3×1014cm-2和50kev的能量级。第一注入之后，执行更高浓度的第二注入。这些注入为存储单元定义了双扩散源极区浓度。
如图22所示，去除所有的光致抗蚀剂，并形成只暴露存储单元的漏极区的新掩模171。执行另一注入，这时的砷杂质浓度是3.5×1015cm-2，能量是50kev。图22说明了得到的注入后漏极区。
图23显示了类似通过掩模175的注入，以为其它晶体管形成源极区和漏极区。去除光致抗蚀剂，接着将该结构加热到900℃的温度，持续25分钟，以便退火源漏极注入。这导致形成了源极区181和漏极区182。退火操作也导致在多晶硅上形成了二氧化硅层184。然后，用覆盖蚀刻去除该层的大部分。通过在去除所有氧化物之前停止蚀刻，间隔壁区域184保持在多晶硅栅极的侧壁上。这能形成轻掺杂漏极结构。然后，形成新的掩模175，以暴露预期为更高掺杂的源极/漏极的外围晶体管；然后，执行3.5×1015cm-2的注入，如图23所示。
如图26所示，退火之后，在该结构的上表面上沉积一层二氧化硅，而后是一层BPSG(硼磷硅酸盐玻璃)186。然后，加热该结构，大体平整BPSG层186。
在BPSG的上表面上形成掩模(未示出)，如图27所示，蚀刻BPSG，以定义与该结构表面接触的位置和其它区域。然后，在图28中，将阻挡层金属(例如钛/氮化钛)沉积到BPSG层186的开口中，而后沉积预期的第一层金属。第一层金属优选是铝。在铝的上表面上沉积一层氮化钛，以提供抗反射涂层。然后，掩模和蚀刻第一层金属，剥去光致抗蚀剂。其余的金属触点188如图28所示。用化学汽相沉积，在BPSG 186和金属触点188的上表面上沉积金属间氧化物，例如氧化硅材料。IMO层211如图29所示。在IMO层顶上，沉积旋涂玻璃涂层212，在其上表面上沉积另一金属间氧化物214。层211优选是约1000埃厚，而层214约为2000微米厚。然后，在第二金属间氧化物的上表面上形成掩模(未示出)。曝光和显影该掩模，以建立用于层212和214的蚀刻的开口。然后，优选用等离子体蚀刻这些层，从而为通孔217形成到第一层金属的开口。去除光致抗蚀剂，在图21中描绘了该结构的外观。
如图30所示，在芯片的上表面上沉积另一层金属，例如铝，以便填充通孔开口217，并提供给第二金属层。在其上表面上，沉积抗反射氮化钛涂层，然后，掩模和蚀刻第二层金属，剥去光致抗蚀剂，从而产生图30所描绘的结构。
图31说明了在第二层金属221的上表面上施加钝化层232之后完成的结构。掩模和蚀刻钝化层，剥去光致抗蚀剂，然后在氮气中退火该结构，从而在晶片内产生完成的集成电路。
该步骤之后，用已知半导体制造操作，可以测试置于封装中、与封装互连并密封得到的产品。
上文中描述了本发明的闪存单元，及其制造工艺。虽然提供了许多具体的时间、温度和其它工艺细节，但是，本领域技术人员可对该工艺和结构进行多种改变，而不背离本发明的范围。本发明的范围由所附的权利要求来限定。

Claims (22)

1.一种擦除非易失性存储器的方法，包括：
将第一极性的第一电位施加到控制栅极上；
将第二极性的第二电位施加到体区上，第二电位是N幅度；以及
将第二极性的第三电位施加到源极区，第三电位是M幅度，
其中，N和M之间的差值不大于1V。
2.根据权利要求1所述的方法，其中，N与M之间的差不大于0.6V。
3.根据权利要求1所述的方法，其中，N与M之间的差不大于0.3V。
4.根据权利要求1所述的方法，其中，N与M之间的差不大于0.1V。
5.根据权利要求1所述的方法，其中，第一电位是约-8V，第二电位是约8V，而第三电位是约8V。
6.根据权利要求1所述的方法，其中，沟道区和源极区用于擦除非易失性存储器。
7.根据权利要求1所述的方法，其中，存储器是闪存。
8.根据权利要求1所述的方法，其中，将第二和第三电位几乎同时分别施加到体区和源极区上。
9.根据权利要求1所述的方法，其中，体区是硅衬底。
10.根据权利要求1所述的方法，其中，体区是形成在N阱区内的P阱区。
11.一种用于擦除闪存器件的方法，包括：
将第一幅度的第一负电位施加到控制栅极；
将第二幅度的第二正电位施加到源极区；以及
将第三幅度的第三正电位施加到体区上，其中第三幅度与第二幅度之间的差值不大于1V。
12.根据权利要求11所述的方法，其中所述第二幅度的绝对值不少于所述第一幅度。
13.根据权利要求11所述的方法，其中，体区是硅衬底。
14.根据权利要求11所述的方法，其中，体区是形成在N阱内的P阱。
15.根据权利要求11所述的方法，其中，第二正电位是8V或8V以下。
16.根据权利要求11所述的方法，其中，第二正电位是6V或6V以下。
17.一种用于擦除闪存器件的方法，包括：
将第一幅度的第一电位施加到控制栅极；以及
将第二幅度的第二电位经匹配部件施加到源极区，
其中，第二电位的幅度足够大，以便将带电粒子从浮置栅极注到源极区中，其中，在先前的编程操作中寄留带电粒子。
18.根据权利要求17所述的方法，其中，匹配部件包括电阻器和电容器。
19.根据权利要求17所述的方法，还包括：
将第三幅度的第三电位施加到其中形成源极区的体区上，第三幅度与第二幅度的差在0.6V之内，
其中，第一电位是负电位，第二和第三电位是正电位。
20.根据权利要求19所述的方法，其中，第二幅度大于6V。
21.根据权利要求20所述的方法，其中，第二幅度不大于8V。
22.根据权利要求17所述的方法，其中，沟道区和源极区都用于从浮置栅极接收带电粒子，以便改善存储器件的擦除速度和擦除阈值电压退化特性。
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