CN1310846A - 电可擦除非易失性存储器 - Google Patents

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Abstract

非易失性存储器单元(10)是高度地可变更尺寸的,包含一个以三重势阱形式构成的单元。控制栅极(12)是被负偏置的。当擦除时,借助于P－势阱(30)和漏极(或源极)(18)正偏置于特定的电压范围中。栅极感应的漏极泄漏(GIDL)电流和来自空穴俘获的降级能被减少,并因此能得到可变更尺寸的工艺。

Description

电可擦除非易失性存储器
本发明一般涉及非易失性存储器，并特别涉及电可擦除非易失性存储器。
非易失性存储器单元得利于它们甚至在存储器断电时，仍然保留所记录的信息。有几种不同类型的非易失存储器，包括可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)和快闪式EEPROM存储器。
EPROM通过曝光是可擦除的，而且借助于沟道过热电子注入到浮置栅极是电可编程的。一般的EEPROM具有同样的编程功能，但借助于电子隧道效应取代光可擦除，它们能被擦除和编程。因此，信息能贮存在这些存储器中，当电源关断时仍能保持；并能按照需要使用适当的技术加以擦除以用于再编程。快闪EEPROM能被成块擦除，通常它们比一般的EEPROM有更快的读取时间。
目前快闪存储器(闪存)已经得到大量普及，例如，闪存常常用于为微控制器、调制解调器和智能卡提供片上存储器，以及象那些希望存储代码且需要快速修正的场所。
同时闪存和EEPROM是紧密相关的，在很多场合闪存是优先选用的，因为其较小的单元尺寸意味着它们能更经济地制造出来。然而，闪存和EEPROM往往都具有非常相似的单元特征。
当EEPROM被擦除时，用一个操作擦去一个或多个存储单元。在控制极和基片接地的期间，将一个高电位加到存储单元源极和/或漏极上。导致浮置栅极上的负电荷顺着Fowler-Nordheim隧道拉到源和/或漏极区域。这种技术在那些浮置栅极与源极和/或漏极区域间的电介质非常薄的情况下是有效的。
常规的擦除技术存在大量的缺点，包括如下事实：它会产生在源极和/或漏极与基片结间的反向电压击穿，引起在氧化物中俘获过热空穴和可靠性问题。
常迟(Chi Chang)以及其他人的“薄型氧化物MOS器件中漏极雪崩和空穴俘获感应栅极泄漏”(电器和电子工程师协会(IEEE)电子器件通讯，1988年，卷9,588-90页)。为了克服这一点，一些设计者已经采用称为双扩散结去加强基片结击穿电压。但是，双扩散结有一定的缺点，包括：(1)它可能需要额外的单元尺寸，减少了可能的单元密度和(2)它仍然有栅极感应的漏极泄漏(GIDL)电流。别的可能的解决办法，是在控制极上使用相当高的负电位，因此以较低的电压加到源极上。Sameer S.Haddad以及其他人的美国专利号5,077,691的名称为“用负栅压擦除操作的快闪EEPROM阵列”，这同样会减少源极到基片结间的电场。
然而，由于沟道长度变小，这种空穴俘获变成随沟道长度而变。这个效应已经作为一个可能的“对快闪存储器单元大小的基本局限”被描述。陈建(Jian Chen)以及其他人的“在快闪EEPROM存储器单元的放电期间短沟道加强的退化”(集成式工程数据库(IEDM)1995-331，13.6.1-13.6.4)，那篇文章指出，在放电加强期间，由通过二氧化硅到二氧化硅界面的能带到能带隧道旅行的空穴，被强大的横向场所加速，并且获得足够的能量，变成高能量的过热空穴。该文解释了负栅压将这些高能量的过热空穴拉到栅极，导致它们去轰击表面、被俘获和开创界面状态。由于沟道长度减小，横向电场增加，就加重了此效应。
该文建议，上述问题可以借助增加沟道长度来避免。由于此办法与长期存在的小尺寸器件的工业发展趋向相反，这就是用愈来愈小尺寸的设备生产小尺寸产品的成本较低；因此这办法并不特别希望采用的。
陈建以及其他人建议解决问题的另一个办法，是当由源极来的单元放电期间在漏极施加一个正偏置。在该文讨论的结果中同时指出，这个办法的确在一定程度上改善了该问题；但是甚至当采用这个方法时，仍然出现了一些退化现象。
该文还建议使用沟道擦除，由于减少在源区附近过热空穴的产生，能够改进控制栅极扰动误差和可靠性，这个沟道擦除的获得，是采用和一个高负压加到控制栅极和把一个5伏电压加到P-势阱和N-势阱。见T.Jinbo以及其他人的“使用扇区擦除方式的单一5伏16兆字节的快闪存储器”(1992 IEEE固体电路杂志，1992年11月，No.11，卷27,1547-1557页)。这需要比在漏极消除情形约要高1/3的负栅压(SameerS.Haddad及其他人的美国5,077,691号专利)。参见万行健(Hsing-jen Wan)及其他人的“用负栅偏置和轻掺杂漏极(LDD)擦除结抑制快闪EEPROM擦除泄漏”(IEEE超大规模集成电路会议论文集(日本)1993年5月81-82页)。
本发明的发明者认为，这些方法没有一个是完全令人满意的，继续存在对一个有效的、尺寸可调的擦除机制的需求。因此，那些熟悉本项技术的人们，在认识使用与EEPROM擦除周期有关的负控制栅压所带来的一系列优点时，各种各样的缺点妨碍了这些熟悉本项技术的人们去采用那些优点。
按照本发明的一个方面，一个非易失性存储器单元是在P型区形成。该存储器单元也包括一个晶体管，具有一个浮置栅和一个控制栅以及一对掺杂区，用作在P型区中形成一个源极和一个漏极。浮置栅是能被从浮置栅到一个掺杂区的电子隧道擦除。该P型区和一个掺杂区分别被正电位偏置。在掺杂区偏置和P型区电位间的差值小于Vcc而大于0。该控制栅极是负偏置的。
按照本发明的另一个方面，用于擦除一个存储器单元的方法具有控制栅、浮置栅、一个沟道和一对掺杂区，用作在P-势阱中形成的源极和漏极，此P-势阱依次在N-势阱中形成，包括负偏置控制栅极的步骤。P-势阱和一个掺杂区是正偏置的，以致掺杂区偏置电位减去P一势阱偏置电位小于Vcc而大于0。
附图的简要说明
图1是一个实施例的单元配置的简图描绘；并且
图2是另一个实施例的单元配置简图描绘。
参照附图，其中相同的参考符号用于全部几个图的相同部分，见图1，存储器单元10，包括控制栅极12和浮置栅极14。这种结构有利于实现在半导体层30上有一个电气绝缘的浮置栅14。然而，特殊的单元结构不是关键性的，本发明可以用多种存储器单元结构来实现，包括如分隔栅极和叠层栅极单元结构。
基片30可以是P型半导体，包括重掺杂源极区16和重掺杂漏极区18。区域16和18也可包括轻掺杂漏极(LDD)延伸(图中未表示)。为了使单元有最好的性能，漏极偏置电位24，基片偏置电位26，源极偏置电位20和栅极偏置电位36是可以调整的。
采用任何已知的技术，可以阅读和编程单元10。图1中的偏置电位用于实现从浮置栅14主要是到源极18的一个Fowler-Nordheirn电子隧道，如同箭头“e”指示的。
在擦除期间，控制栅极12被强制施加-7伏到-14伏的电压，且源极偏置电位20等于或者大于P势阱电位。用保持控制栅偏置比-11伏更正些，使形成单元的过程与标准的逻辑过程更兼容些。借助于使源极20电位等于或大于P势阱电位，使横向的电场被减小，减小能带到能带的感应空穴俘获的隧道。源极偏置电位在P-势阱和漏极偏置电位之间是有利的。换言之，源极电位可以浮动。
就漏极渗透区18和基片30而言；它们被偏置在接近Vcc或高一些的正电位上。Vcc是由所用的特定工艺确定的。例如，对于目前的工艺，它可以是1.8伏到5伏。这就减小了穿过在N+渗透区18和基片30间的结电场。减少GIDL电流和横向电场阻止浮置栅极14下栅极氧化物中过热空穴俘获的加速。更可取的是，漏极18不偏置一个高于基片30的电压到这种程度，以致栅极感应的漏极泄露(GIDL)成为问题。以当前的技术，这意味着漏极18偏置电压不高于基片偏置电压大约1-2伏是有利的。参见S.Parke和其他人的“使用Quasi二维分析法设计轻掺杂MOSFET的GIDL抑制”(IEEE电子器件学报，Vol.39,pp1694-1703,1992年)，此成果已被采用，参见本文。此外，如果源极偏置电位过多地超过了基片30的偏置电位，则由于横向结电场的加速会发生过热空穴俘获。通常，源极偏置电位减去基片30偏置电位大于0至小于Vcc为好。如图2所示，使用被嵌入N势阱32中的P势阱30能很容易地在基片30上施加一个正电压。为了避免P-势阱电/N-势阱正向偏置P-势阱电压26等于或小于N势阱28较好。因此，采用Vcc正电压或较高一些的电压到P-势阱30、N-势阱32和漏极18上，能在允许漏极18电压升至Vcc或更高的条件下消除被GIDL所引起的过热空穴俘获。较可取的是漏极偏置电位减去P-势阱偏置电位大于0而小于Vcc，或者至少是大于0而等于或小于Vcc。
跨在电容33上的电压是浮动栅极14电位与扩散区18和P-势阱30电位之差。当差别超过8-10伏时，产生足够的隧道电流，并且浮置栅极14能在几毫秒到几秒的时间范围中，取决于隧道氧化物42厚度，被擦除至负电位。
电子通过隧道到漏极区18(漏极擦除)。隧道电流取决于浮置栅14到漏极18的电压。然而，通过以如漏极18所示的方式偏置源极16，可以提供一种源极擦除机制来取代漏极擦除机制。在源极擦除期间，漏极电位应以同样的方式被控制，如同在漏极擦除场合中的源极电位。
单元10和10a可采用一般的工艺技术来形成，诸如双极型单金属CMOS工艺。在这里，说明中所使用的参数设定是设想0.35微米或较小的外形尺寸，Vcc的电位为1.8伏。当工艺允许较低的电压和较小的外形尺寸时，这里的参数会作适当的调整。
开始的基片材料是典型的P-型(100)硅，例如所具有的电阻率范围在10-20欧姆·厘米。P-势阱30用称为三重势阱(triple well)工艺嵌在N-势阱中。P-势阱具有典型的势阱深度，例如2-4微米，带有平均掺杂浓度如1×1016-5×1016个原子/厘米3的范围。
N-势阱具有例如4-8微米的典型阱深。掺杂浓度可以从4×1016-1×1016原子/厘米3。三重势阱是借助于P-势阱对N-势阱32反掺杂(Counterdoping)而形成的。
三重势阱中的元素形成如下。一个N-势阱注入业已完成，例如用带有典型浓度1×1013-1.5×1013个原子/厘米2的磷P31和大约160-100千电子伏特(Kev)的能量。N-势阱注入被激励采用高温步骤，在1125-1150℃下6-12小时。N-势阱32以P-势阱注入反掺杂。对于P-势阱注入典型的浓度可为1.5×1013-2.5×1013个原子/厘米2，带有30-180Kev的能量，使用一种诸如硼B11的材料，N-势阱32和P-势阱30然后被激励，典型地在1125-1150℃下6-10小时。这就设定了诸势阱到所要求的掺杂浓度和深度。
在势阱形成后，接着采用标准的逻辑领域工艺来建立氧化物区域和绝缘区域。氧化物区域厚度和掺杂区域可被稍微调整以满足单元编程的需要。此后，存储器单元注入可被完成。例如，以1.0×1013-3.5×1013个原子/厘米2的浓度在30-50Kev的B11注入可通过损失的氧化物来完成。然后形成栅极。例如，通过圆片可生长85-100埃的干燥氧化物。例如，干燥氧化物在局部氧中900℃下生成，其后是以975℃-1050℃退火。
然后，浮置栅14可由多晶硅、硅化物或金属构成。如果采用了多晶硅，则能为1600埃厚，并且在870-1000℃掺杂POCL3。由氧化物-氮化物-氧化物夹层结构(ONO)形成的共聚电介质带有较薄的氧化物，从60到80埃，氮化物层90-180埃厚，而上面的氧化物为30-40埃厚。如果需要的话，用于控制栅极12的多晶硅(极2)可接着沉积和硅化。使用标准的自校准门电路蚀刻技术，这些栅极被构成确定。
完成电容和晶体管结构以后，所有的对触点和互连的后续加工遵循标准的逻辑元件的结尾加工工艺。
本发明是特别适合于0.35微米或以下的外形尺寸，使用3.3伏或以下的Vcc的工艺。在这些尺寸下，GIDL引起空穴俘获的问题，它有害地影响可靠性并引起漏极泄漏，此泄漏又有害地影响电源。因此，在这些条件下，将GIDL减至最小以达到最小的外形尺寸是所希望的。这可以借助使P-势阱和漏极偏置电压相同来做到。然而，这使得擦除电流恶化。为了使P-势阱电位与漏极电位不同成为可能，以优化用于隧道擦除的P-势阱电位，能使GIDL泄漏电流是可允许的。因此，在达到极好的GIDL和擦除条件的同时，能够选择P-势阱电位以允许较小的控制栅极负电压。该较低的控制栅电位使得此技术与标准的逻辑程序更兼容。
在大于2.5伏的Vcc下保持漏极偏置和P-势阱偏置间的差别在2.5伏到大约是Vcc，是有利的。在小于2.5伏的Vcc下，漏极偏置和P-势阱偏置间的差别保持在0到Vcc的范围是有利的。
上述说明中提供了大量参数和标准，那些熟悉本项技术的人应理解到这些参数和标准只是为了说明附加的权利要求书覆盖了在本发明的真正精神和范围内的所有的修改和变动。

Claims (29)

1、一种在P型区形成的非易失性存储器单元，包含：
具有一个浮置栅极、一个控制栅极、及在所述P型区中形成的用作源极和漏极的第一和第二掺杂区的晶体管；
所述浮置栅极是可借助电子隧道效应被擦除的，电子隧道从所述浮置栅到所述第一个掺杂区，并且所述第一掺杂区和所述P型区是正偏置的，以致在所述第一个掺杂区偏置和P型区偏置间的电位差小于或等于Vcc，并且大于0；一个在控制栅极上的负偏置；并且
所述第二个掺杂区是被一个等于或大于P型区的偏置电位的正电位所偏置。
2、如权利要求1所述的单元，其特征在于：所述N-势阱是正偏置的。
3、如权利要求1所述的单元，其特征在于：所述P型区和谈到第一个掺杂区是偏置到Vcc或更高电位，但等于或小于N-势阱偏置电位。
4、如权利要求1所述的单元，其特征在于：所述P型区是一个嵌入到N-势阱的P-势阱。
5、如权利要求1所述的单元，其特征在于：所述漏极是第一个掺杂区。
6、如权利要求1所述的单元，其特征在于：所述电位差是小于Vcc的。
7、一种用于擦除存储器单元的方法，该存储器单元具有一个控制栅极、一个浮置栅极、一个隧道以及用作源极和漏极的在P-势阱中形成的第一和第二掺杂区；P-势阱依次在N-势阱中形成，所述的方法包含如下步骤：
将所述控制栅极负偏置；
将所述P-势阱正偏置；
将所述第一个掺杂区正偏置，以致所述第一掺杂区偏置电位减去P-势阱偏置电位小于或等于Vcc，而大于0；并且
使用一个等于或大于所述P-势阱偏置电位的正电位去偏置第二掺杂区。
8、如权利要求7所述的方法，包括有产生放电到所述掺杂区的电子的步骤。
9、如权利要求7所述的方法，包括有对所述N-势阱进行正偏置的步骤。
10、如权利要求7所述的方法，包括有偏置第一个掺杂区到大约是Vcc或更高电位的步骤。
11、如权利要求7所述的方法，包括有偏置P-势阱到大约是Vcc或更高电位的步骤。
12、如权利要求7所述的方法，包括有偏置N-势阱到大约是Vcc或更高电位的步骤。
13、如权利要求7所述的方法，包括有偏置控制栅极到比-11伏要正一些的一个负电位的步骤。
14、如权利要求7所述的方法，包括有使第一个掺杂区和P-势阱偏置电位差等于大约1-2伏的步骤。
15、如权利要求7所述的方法，其特征在于：所述第一掺杂区的正偏置包含所述的漏极的正偏置。
16、如权利要求7所述的方法，包括有偏置P-势阱和偏置第一个掺杂区到等于或小于P-势阱偏置电位的一个电位的步骤。
17、一种在P型区形成的非易失性存储器单元，包括有：
具有一个浮置栅极、一个控制栅极、及在所述P型区中形成的用作源极和漏极的第一和第二掺杂区的晶体管；
所述浮置栅是可借助电子隧道效应被擦除的，电子隧道从所述浮置栅到所述第一个掺杂区，并且所述第一掺杂区和所述P型区是正偏置的，以致在所述第一个掺杂区偏置和P型区偏置间的电位差小于或等于Vcc，并且大于0；一个在控制栅极上的负偏置；并且
所述P型区和所述第一个掺杂区被偏置到Vcc或更高的电位，但是等于或小于N-势阱偏置电位。
18、如权利要求17所述的单元，其特征在于：所述的N-势阱是正偏置。
19、如权利要求17所述的单元，其特征在于：所述的P型区是被嵌入N-势阱的一个P-势阱。
20、如权利要示17所述的单元，其特征在于：所述的漏极是第一个掺杂区。
21、一种用于擦除存储器单元的方法，该存储器单元具有一个控制栅极、一个浮置栅极、一个隧道以及用作源极和漏极的在P-势阱中形成的第一和第二掺杂区；P-势阱依次在N-势阱中形成，所述的方法包含如下步骤：
将所述控制栅极负偏置；
将所述P-势阱正偏置；
将所述第一个掺杂区正偏置，以致所述第一掺杂区偏置电位减去P-势阱偏置电位小于或等于Vcc，而大于0；并且
偏置P-势阱和第一个掺杂区到Vcc或更高的电位，但是等于或小于N-势阱偏置电位。
22、如权利要求21所述的方法，包括有产生电子被放电到所述第一个掺杂区的步骤。
23、如权利要求21所述的方法，包括有偏置所述N-势阱的步骤。
24、如权利要求21所述的方法，包括有偏置所述N-势阱到大约是Vcc或更高的电位的步骤。
25、如权利要求21所述的方法，包括有偏置控制栅极到比-11伏要正一些的一个负电位上的步骤。
26、如权利要求21所述的方法，包括有使第一个掺杂区和P-势阱之间偏置电位差等于大约1-2伏的步骤。
27、如权利要求21所述的方法，其特征在于：正偏置第一个掺杂区包含所述漏极的正偏置。
28、一种在P型区形成的非易失性存储单元，包括：
一个浮置栅极，一个控制栅极，以及在所述P型区中形成用作源极或漏极的第一个掺杂区；
所述的浮置栅极是能被从所述浮置栅极到所述第一个掺杂区的电子隧道效应擦除，此时所述P型区和所述第一个掺杂区是正偏置；以至，如若Vcc小于2.5伏，则所述第一个掺杂区偏置和P型区之间偏置电位差小于或等于Vcc大于0伏，而如若Vcc大于2.5伏，则所述第一个掺杂区偏置和P型区之间偏置电位差小于或等于Vcc并大于2.5伏；并且此时在控制栅极上是负偏置。
29、如权利要求28所述的单元，其特征在于：所述电位差小于Vcc。
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