CN1252156A - 电擦除非易失性存储器 - Google Patents

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Abstract

一种高度可擦除的非易失性存储器单元包括形成在三阱中的一单元。控制栅被负偏置。通过在擦除时用特定范围的电压正偏置漏极(或源极)和P－阱可以消除GIDL电流和空穴陷阱带来的劣化,因此获得了高度可擦除的技术。

Description

电擦除非易失性存储器
本发明一般地涉及非易失性存储器，特别是电擦除非易失性存储器。
非易失性存储器单元是有利的，因为它们即使在存储器掉电的情况下仍能保持记录的信息。现在，存在着几种不同类型的非易失性存储器，包括可擦除可编程的只读存储器(EPROM)、电擦除可编程只读存储器(EEPROM)和快闪EEPROM存储器。EPROM是利用光照擦除的，并通过向浮栅注入沟道热电子进行电编程。普通的EEPROM具有相同的编程功能，但不是光擦除的，它们利用电子隧穿效应进行擦除和编程。因此，信息可以保存在这些存储器中，并且在掉电时得到保持，在需要时，可以利用适当的技术擦除存储器以便再次编程。快闪EEPROM是整块擦除的，这通常为它们带来比普通EEPROM更好的读访问时间。
当前，快闪存储器已经广泛地流行起来。例如，快闪存储器通常用来为微处理器、调制解调器、SMART卡以及期望存储需要快速更新的代码的类似装置提供片载存储器。
尽管快闪存储器和EEPROM是密切相关的，但是在许多应用中，快闪存储器是优选的，因为它们所具有的更小的单元尺寸意味着制造起来更经济。然而，快闪存储器和EEPROM通常具有十分相似的单元特性。
在擦除EEPROM时，一次操作擦除一个或多个单元。在控制极和衬底接地时，向单元源极和/或漏极施加很高的正电压。结果，利用Fowler-Nordheim隧穿效应将浮栅上的负电荷吸引到源极和/或漏极区域中。这种技术在浮栅与源极和/或漏极区域之间的绝缘材料非常薄的情况下非常有效。
普通的擦除技术带来一些缺点，其中包括有可能在源极和/或漏极与衬底的pn结之间形成反向电压击穿，这将使热空穴积聚在氧化物中，产生可靠性问题。参见Chi Chang，等人.“Drain Avalanche andHole Trapping Induced Gate Leakage in Thin Oxide MOS Devices，”IEEE Electron Device Letters，Vol.9，1988，pp.588-90。为了克服这一问题，一些设计人员利用双扩散pn结提高pn结衬底击穿电压。然而，双扩散pn结也具有某些缺点，包括(1)它需要额外的单元尺寸，降低了可能的单元密度和(2)它仍具有栅极感应漏极泄漏(GIDL)电流。另一种可能的解决方法是在控制极上使用较高的负电压，由此降低施加到源极上的电压。参见Sameer S.Haddad等人、题为“Flash EEPROM Array with Negative Gate Voltage EraseOperation”的美国专利5,077,691。这将降低源极和衬底pn结之间的电场强度。
然而，随着沟道长度的减小，这种空穴俘获效应是与沟道长度有关的。下面作为“对快闪存储器单元尺寸的基本限制”，描述了这种效应。参见，Jian Chen，等人，“Short Channel Enhanced DegradationDuring Discharge of Flash EEPROM Memory Cell”，IEDM 1995-331，13.6.1-13.6.4。该文章指出在应力释放过程中，由穿过硅-硅氧化物界面的能带-能带隧穿效应产生的空穴受到强横向电场的加速，并获得足以成为高能热空穴的能量。该文章解释到，负栅极电压将这些高能热空穴推向栅极，使它们轰击表面，使它们被俘获，生成表面态。随着沟道长度的缩短，横向电场强度增加，加剧了这种效应。
该文章建议，该问题可以通过增加沟道长度来避免。因为，这种解决方法与长期存在的、逐渐减小器件的尺寸以制备成本更低、尺寸更小的产品的工业趋势正相反，所以这种方法并不是期望的方法。Chen等人建议解决该问题的另一种方法是在由源极节点对单元放电时向漏极施加正偏压。尽管文中讨论的结果表明这将在一定程度上改善这一问题，但是还存在某些不足，即使这种方法已经得到使用。
还建议，利用施加到控制栅极的高负电压和施加到P-阱和N-阱的五伏电压进行沟道擦除将提高栅极扰动容限和可靠性，这是因为降低了源极区域附近的空穴产生。见，T.Jinbo，等人，“A 5-V-Only 16-MbFlash Memory with Sector Erase Mode”，1992 IEEE Journal ofSolid-State Circuits，Vol.27，No.11，November 1992，p.1547-1554。这需要大约比漏极擦除情况(Haddad等人的专利5,077,691)高1/3的负栅极电压。见，Hsing-jen Wan等人，“SupperssingFlash EEPROM Erase Leakage with Negative Gate Bias and LDD EraseJunction，”Proc.Of IEEE VLSI Technology Symposiμm(Japan)May1993，p81-2。
本发明的发明人认为上述方法中没有一种是完全令人满意的，并且对于高效、可调节的擦除机制存在着持久的需求。因此，尽管本领域的技术人员已经体会到在EEPROM擦除周期中使用负控制栅极电压而获得的一些优点，但是各种不足之处已经令本领域的技术人员感到失望。
根据本发明的一个方面，非易失性存储器单元制作在P-型区域。存储器单元还包括具有浮栅、控制栅和一对用作源极和漏极的掺杂区并且制作在P-型区的晶体管。浮栅可以通过电子由浮栅隧穿到其中的一个掺杂区而擦除。P-型区和其中的一个掺杂区是由正电压分别偏置的。掺杂区和P-型区之间的偏压差小于Vcc、大于零。控制栅是反向偏置的。
根据本发明的另一方面，擦除具有控制栅、浮栅、沟道和一对用作源极和漏极的掺杂区、并且制作在P-型区的存储器单元的方法包括反向偏置控制栅的步骤，其中P-型区依次地制作在N-型区中。P-阱和其中的一个掺杂区正向偏置，使得掺杂区的偏压减去P-阱的偏压小于Vcc、大于零。
图1是一个实施方案的单元结构简图；和
图2是另一个实施方案的单元结构简图。
参考附图，其中相同的参考符号在多幅视图中表示相同的部分，图1所示的存储器单元10包括控制栅12和浮栅14。这种结构有利于在已经具有电隔离浮栅14的半导体层30上实现。然而，具体的单元结构并不是严格的，本发明可以利用多种存储器单元结构实现，包括，例如，拼合栅极和叠层栅极单元结构。
可以是P-型半导体的衬底30包括重掺杂的源极区16和重掺杂的漏极区18。区域16和18还可以包括轻掺杂的漏极(LDD)扩展(未示出)。可以调节漏极偏置电压24、衬底偏置电压26、源极电压20和栅极偏置电压36，以便最大限度地提高单元的性能。
单元10可以利用已知的任何技术进行读取和编程。图1所示的偏置电压用于实现电子从浮栅14到漏极18的Fowler-Nordheim隧穿，如箭头“e”所示。
在擦除过程中，控制栅12被钳位到-7至-14伏特的负电压，例如在源极20浮动时，或者钳位到等于P-阱电压的电压。保证控制栅偏置在-11伏特的电压下，可以使制作单元的工艺与标准的逻辑线路工艺更加兼容。
对于漏极扩散区18和衬底30，它们偏置到接近于Vcc或更高的正电压。Vcc由所采用的具体技术确定。例如采用本技术，该电压可以是5.0到2.5伏特。这降低了N+扩散区18和衬底30之间的pn结两端的电场强度。降低了的GIDL电流和横向电场强度防止了在浮栅14下面的栅极氧化物中俘获的热空穴的加速。
与衬底30的偏置电压相比，漏极18的优选偏置电压不会高到使栅极感应漏极泄漏(GIDL)成为问题的程度。利用本技术，这意味着漏极18的偏压优选地不会高于衬底30的偏压1到2伏特。见S.Parke等人.“Design for Suppression of Gate-Induced Drain Leakage inLDD MOSFETs using a Quasi-two-dimensional Analytical Model，”IEEE Transactions on Electron Devices，vol.39，p.1694-1703，1992，在此引用作为参考。另外，如果漏极18的偏压明显地高于衬底30的偏压，那么由于横向pn结电场加速作用将会发生热空穴俘获现象。一般而言，优选的是漏极18的偏压减去衬底30的偏压高于零伏特、低于Vcc。
如图2所示，将P-阱30嵌在N-阱32中便于向衬底30施加正电压。P-阱电压26优选地等于或低于N-阱电压28，以避免P-阱/N-阱正向偏置。因此，向P-阱30、N-阱32和漏极18施加等于Vcc或更高的正电压将消除GIDL引起的热空穴俘获现象，同时允许漏极18的电压上升到Vcc或更高。源极电压20可以是浮动的。优选地，漏极的偏置电压减去P-阱的偏压大于零、小于Vcc。
电容33两端的电压等于浮栅14的电压和扩散区18与P-阱30的电压之差。当电压差超过8到10伏特时，将产生足够的隧穿电流，浮栅14可以在几毫秒到几秒的时间帧内被擦除到负电压，时间帧决定于隧穿氧化物42的厚度。
电子隧穿到漏极区域18(漏极擦除)。擦除电流决定于浮栅14到漏极18的电压。然而，按照偏置漏极18的方式偏置源极16，可以提供源极擦除机制，而不是漏极擦除机制。在源极擦除过程中，漏极电压可以是浮动的。
单元10和10a可以利用传统工艺技术制作，例如双多晶硅(double poly)、单金属MOS工艺。在此给出的示例性参数在Vcc电压为1.8伏特时用于0.35μm或更小的部件尺寸。随着技术允许更低的电压和更小的部件尺寸，这里的参数将相应地按比例变化。
起始衬底材料通常是P-型(100)硅，例如电阻率在10-20Ω-cm的硅。P-阱30在所谓的三阱工艺中嵌在N-阱32中。P-阱30的典型阱深为例如2至4μm，平均掺杂浓度是例如1×1016到5×1016原子每立方厘米。
N-阱30的典型阱深是例如4-8μm。掺杂浓度从4×1016到1×1016原子每立方厘米。利用反型掺杂N-阱32的P-阱30形成三阱。
三阱中各单元的制作步骤如下。利用典型剂量为1至1.5×1013原子每平方厘米、能量从大约160至100Kev的磷P31，进行N-阱的注入。N-阱注入是利用典型时间为6至12小时、典型温度为1125至1150℃的高温步骤驱动的。然后，利用P-阱注入反型掺杂N-阱。采用能量为30至180Kev的物质，例如B11，P-阱注入的典型剂量是1.5至2.5×1013原子每平方厘米。然后，典型地在1125至1150℃下驱动N-阱32和P-阱30至10个小时。这就将阱设定到期望的掺杂浓度和深度。
在制成阱之后，利用标准的逻辑线路场工艺制作场氧化物和场隔离。可以稍微调整场氧化物的厚度和场掺杂，以满足单元编程的要求。之后，进行存储器单元注入。例如，可以透过牺牲氧化物进行能量为30至50Kev、剂量为1.0至3.5×1013原子每平方厘米的B11注入。然后，制作栅极。例如在晶片上生长85至100埃的干氧化物。干氧化物，例如，是在900℃下的部分氧气氛中生长的，随后是975至1050℃的退火。
然后，利用多晶硅、硅化物或金属制作浮栅14。如果使用多晶硅，它的厚度是1600埃，并在870至1000℃下掺杂POCL3。内聚绝缘体由氧化物-氮化物-氧化物夹层(ONO)结构制作，其中下氧化物的厚度为60至80埃，氮化物层的厚度从90至180埃，上氧化物的厚度从30到40埃。然后，淀积用于控制栅12的多晶硅(poly2)，如果需要还可进行硅化。对栅极进行图形化，并利用标准的自对准栅极刻蚀技术界定出栅极。
完成这些电容和晶体管结构后，所有关于触点和互连层的后续工艺均符合标准的线路后端工艺。
本发明特别适用于特征尺寸为0.35μm或更小、或Vcc为3.3伏特或更低的技术。对于这些尺寸，GIDL产生空穴俘获问题，该问题将降低可靠性，并导致给电源带来负面影响的漏极泄漏。因此，期望按照这些条件最小化GIDL，以便实现最小的特征尺寸。这可以通过使P-阱的偏压和漏极的偏压相同来实现。然而这将使擦除电流恶化。通过将P-阱的电压和漏极电压设定为不同值，可以使GIDL泄漏电流可以忍受，同时为隧穿擦除而优化了P-阱电压。因此，可以选择P-阱电压，以便允许更高的负控制栅电压，同时实现极佳的GIDL和擦除条件。更低的控制栅电压使该技术与标准线路流程更加兼容。
尽管在前述描述中提供了多个参数和值，但是本领域的技术人员应当认识到，这些参数和值仅仅是示例性的。期望的是附属权利要求覆盖属于本发明真正宗旨和范围的所有修正和变化。

Claims (15)

1.制作在P-型区的非易失性存储器单元，包括：
具有浮栅、控制栅和一对用作源极和漏极的掺杂区并且制作在P-型区的晶体管；
浮栅可以通过电子由浮栅隧穿到其中的一个掺杂区而擦除，P-型区和上述其中的一个掺杂区是正向偏置的，使得掺杂区和P-型区之间的偏压差小于Vcc、大于零，控制栅是反向偏置的。
2.权利要求1的单元，其中N-型阱是正向偏置的。
3.权利要求1的单元，其中P-型区和掺杂区偏置到Vcc或更高，但等于或低于N-阱的偏压。
4.权利要求1的单元，其中P-型区是嵌在N-阱中的P-阱。
5.权利要求1的单元，其中漏极是偏置的掺杂区。
6.擦除具有浮栅、控制栅、沟道和一对用作源极和漏极的掺杂区并且制作在P-阱中的存储器单元的方法，依次地P-阱制作在N-阱中，包括步骤：
反向偏置控制栅；
正向偏置P-阱；和
正向偏置其中的一个掺杂区，使掺杂区的偏压减去P-阱的偏压小于Vcc、大于零。
7.权利要求6的方法，包括使电子释放到掺杂区的步骤。
8.权利要求6的方法，包括正向偏置N-阱的步骤。
9.权利要求6的方法，包括偏置掺杂区到Vcc或更高电压的步骤。
10.权利要求6的方法，包括偏置P-阱到Vcc或更高电压的步骤。
11.权利要求6的方法，包括偏置N-阱到Vcc或更高电压的步骤。
12.权利要求6的方法，包括偏置控制栅到低于-11伏特的负电压的步骤。
13.权利要求6的方法，包括使掺杂区和P-阱之间的偏压差等于1至2伏特的步骤。
14.权利要求6的方法，其中漏极是偏置的掺杂区。
15.权利要求6的方法，包括将P-阱和掺杂区偏置到等于或低于P-阱的偏置电压的步骤。
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