KR100390134B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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이가라시미찌또
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Abstract

저전압으로 고속인 데이터의 기록, 소거, 판독을 가능하게 한 불휘발성 반도체 기억 장치를 제공한다.
불휘발성 반도체 기억 장치는 제1, 제2 영역 I, II로 분할되고, 제1 영역 I에 있어서, 소스 영역(3)으로부터 부유 게이트(6)의 아래로 확장되어 n+층(9)이 형성된다. 채널 영역(4)에는 p+층(10)이 형성된다. 이 p+층(10)은 데이터의 판독시에 단채널 효과가 발생하는 것을 방지한다. 또한, 제어 게이트(8)와 부유 게이트(6)와의 용량 결합비 C1/C2는 0.8 이상으로 하는 것이 바람직하다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 저전압으로 고속인 데이터의 기록, 소거, 판독을 가능하게 한 불휘발성 반도체 기억 장치에 관한 것이다.
휴대 전화나 디지털 스틸 카메라 등의 응용 분야의 확대에 따라, 전기적으로 프로그램 및 소거 가능한 판독 전용 메모리 장치(EEPROM; Electrically Erasable and Programmable Read Only Memory)가 급속히 보급되고 있다. 그리고, 전기적으로 일괄 소거 가능한 EEPROM은 플래시 EEPROM으로 불리고 있다.
EEPROM은 부유 게이트에 소정의 전하량이 축적되어 있는지의 여부에 의해서 2치 또는 그 이상의 다중치의 디지털 정보를 기억하고, 그 전하량에 따른 채널 영역의 도통의 변화에 의해서 디지털 정보를 판독하는 불휘발성 반도체 기억 장치이다.
EEPROM은 스택 게이트형과 스플리트형으로 분류된다. 이 중, 스플리트 게이트형의 EEPROM은 예를 들면 미국 특허 제5029130호, 제5045488호, 5067108호 등에 개시되어 있다.
이 스플리트 게이트형 EEPROM 셀의 구조를 도 5에 도시한다. 도 5의 (a)는 평면도, 도 5의 (b)는 도 5의 (a)에서의 X-X선 단면도이다.
P형 반도체 기판(101)상에 소정 간격을 두고 드레인 영역(102) 및 소스 영역(103)이 형성되고, 그 사이에 채널 영역(104)이 형성된다. 이 채널 영역(104)의 일부로부터 소스 영역(103)의 일부에 이르는 영역상에는 게이트 절연막(105)을 통해 부유 게이트(106)가 형성되어 있다. 그리고, 이 부유 게이트(106)상에는 선택 산화법에 의해서 형성된 두꺼운 산화막(107)(이하, 미니로커스(minilocos)라 함)이 설치된다.
그리고, 부유 게이트(106)의 측면 및 미니 로커스(107)상의 일부를 피복하는 터널 산화막(108)이 형성되어 있다. 터널 산화막(108)상과 채널 영역(104)의 일부 상으로부터 드레인 영역(102)의 일부상에 제어 게이트(109)가 형성되어 있다. 또한, 이 EEPROM 셀의 양측에는 소자 분리 산화막(110)이 형성되어 인접하는 셀과 전기적으로 분리되어 있다.
이 스플리트 게이트형 EEPROM 셀의 동작을 도 6을 참조하면서 설명한다. 우선, 도 6의 (a)에 도시한 바와 같이, 데이터를 기록할 때에는 제어 게이트(109)와 소스 영역(103)에 소정 전압(예를 들면, 제어 게이트(109)에 2V, 소스 영역(103)에 10V)을 인가하고, 채널 영역(104)에 전류를 흘림으로써, 부유 게이트(106)에 채널열 전자(CHE)를 주입하여 축적시킨다. 제어 게이트(109)와 부유 게이트(106)와의 용량 결합비는 0.2 정도로 낮기 때문에, 소스 영역(103)에 제공한 전압에 의해 부유 게이트(106)가 높아져서 CHE 주입을 효율적으로 행한다.
한편, 도 6의 (b)에 도시한 바와 같이, 데이터를 소거할 때는 드레인 영역(102) 및 소스 영역(103)을 접지하고, 제어 게이트(109)에 소정 전압(예를 들면, 13V)을 인가함으로써, 부유 게이트(106)에 축적된 전자를 터널 산화막(106)을 통해 파울러·노드하임· 터널 전류(Fowler-Nordheim tunneling current, 이하 FN터널 전류라 함)로서 제어 게이트(109)로 인출된다.
그리고, 도 6의 (c)에 도시한 바와 같이, 데이터를 판독할 때는 제어 게이트(109) 및 드레인 영역(102)에 소정 전압(예를 들면, 2V)을 인가한다. 그렇게 하면, 부유 게이트(106)에 축적된 전하량에 따른 채널 전류가 흐르고, 이 전류를 감지함으로써 데이터를 판독할 수 있다.
상기한 스플리트형 EEPROM에서는, 제어 게이트(109)와 부유 게이트(106) 사이의 간극(스플리트 영역)에 고전계가 생기기 때문에, 채널 열 전자가 가속되는 결과, 프로그램 시간(데이터를 기록하기 위해 필요한 시간)은 짧다는 이점이 있다. 그러나, 기록, 소거 동작시에 고전압을 필요로 한다는 결점이 있었다.
한편, 부유 게이트 상에 정합하여 제어 게이트를 형성한 스택 게이트형 EEPROM에서는, 일반적으로 데이터의 기록은 CHE 주입 또는 FN 터널링, 데이터의 소거는 부유 게이트로부터 소스 영역으로의 FN 터널링에 의해서 행해진다. 그러나, 프로그램 시간이 길다는 결점이 있었다.
본 발명은, 상기한 과제를 감안하여 이루어진 것으로서, 저전압으로 데이터의 기록·소거를 고속으로 행할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치를 도시한 도면.
도 2는 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 기록 방법을 나타내는 도면.
도 3은 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 소거 방법을 나타내는 도면.
도 4는 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 판독 방법을 나타내는 도면.
도 5는 스플리트형의 EEPROM 셀을 도시한 도면.
도 6은 스플리트형의 EEPROM 셀의 동작을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
103 : 소스 영역
104 : 채널 영역
105 : 게이트 절연막
106 : 부유 게이트
107 : 산화막
본 발명의 제1 양상에 따른 불휘발성 반도체 기억 장치는, 제1 도전형의 반도체 기판 상에 이격되어 형성된 제2 도전형의 드레인 영역 및 소스 영역과, 상기드레인 영역과 소스 영역 사이의 상기 반도체 기판 상에 제1 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트의 일단과 드레인 영역 사이의 상기 반도체 기판 표면에 설치된 채널 영역과, 상기 부유 게이트의 상면 및 측면과 상기 채널 영역상에 제2 절연막을 통해 형성된 제어 게이트와, 상기 소스 영역으로부터 상기 부유 게이트의 아래로 확장되어 형성된 제2 도전형의 층과, 상기 채널 영역에 형성된 제1 도전형의 반도체층을 갖는 것을 특징으로 한다.
본 발명에 따르면, 소스 영역으로부터 부유 게이트의 아래로 확장되어 형성된 제2 도전형의 층을 설치하였기 때문에, 소스 영역과 부유 게이트와의 대향 면적이 증가하고, 제1 절연막을 통해 흐르는 FN 터널링 전류가 커진다. 그 결과, 데이터의 기록·소거를 단시간에 행할 수 있다. 본 발명의 제2 양상에 따르면, 상기 제1 반도체 장치에 있어서, 제2 도전형의 반도체층은 상기 채널 영역의 표면에 상기 소스 영역으로부터 상기 부유 게이트의 드레인측을 향해서 확장된 영역인 것을 특징으로 한다.
이러한 구성에 따르면, 소스 영역으로부터 드레인측 제2 도전형의 반도체층이 확장되어, 제2 도전형의 반도체층의 선단 위치까지 드레인 확산을 행하기 때문에, 최대한으로 부유 게이트와의 대향 면적을 크게 취할 수 있으며, 기록·소거를 단시간에 행할 수 있다.
본 발명의 제3 양상에 따르면, 상기 제1 반도체 장치에 있어서, 제2 도전형의 반도체층은 상기 소스 영역으로부터 상기 부유 게이트의 드레인측 단부 근방까지 도달하도록 형성되어 있는 것을 특징으로 한다.
이러한 구성에 따르면, 제2 도전형의 반도체층의 선단 위치까지 드레인 확산을 행하기 때문에, 최대한으로 부유 게이트와의 대향 면적을 크게 취할 수 있으며, 기록·소거를 단시간에 행할 수 있다.
본 발명의 제4 양상에 따르면, 상기 제1 반도체 장치에 있어서, 제2 도전형의 반도체층은 데이터의 기록시에 상기 부유 게이트와의 사이에서 터널링을 발생시킬 수 있도록 형성된 고농도 불순물 영역인 것을 특징으로 한다.
본 발명의 제5 양상에 따르면, 상기 제1 내지 4 양상 중 어느 하나의 반도체 장치에 있어서, 상기 채널 영역에 형성된 제1 도전형의 반도체층을 추가로 구비하여 이루어진 것을 특징으로 한다.
제2 도전형의 층을 설치함으로써 채널 길이가 짧아지기 때문에 단채널 효과를 발생시킬 우려가 있지만, 채널 영역에 제1 도전형의 층을 배치함으로써 단채널 효과의 발생을 방지하는 것이 가능해진다.
본 발명의 제6 양상에 따르면, 상기 제1 반도체 장치에 있어서, 제2 도전형의 반도체층은 채널 영역의 폭 방향 전체에, 상기 소스 영역으로부터 상기 부유 게이트의 드레인측 단부 근방에 도달하도록 형성되어 있는 것을 특징으로 한다.
이러한 구성에 따르면, 채널 영역의 폭 방향 전체에 소스 영역이 확장되기 때문에, 부유 게이트와의 대향 면적을 보다 크게 취할 수 있으며, 기록·소거를 단시간에 행할 수 있다. 또한, 부유 게이트 하부의 일부까지 확장하는 것만으로도 기록·소거 시간의 단축을 도모할 수 있다.
본 발명의 제7 양상에 따르면, 상기 제1 반도체 장치에 있어서, 제2 도전형의 반도체층은 채널 영역의 폭 방향의 일부에서, 상기 소스 영역으로부터 상기 부유 게이트의 드레인측 단부 근방으로 신장하도록 형성되어 있고, 상기 채널 영역의 나머지 영역은 오로지 상기 부유 게이트의 일부와 서로 대향하도록 소스 영역을 형성하여 이루어진 것을 특징으로 한다.
이러한 구성에 따르면, 일부를 기록·소거 시간의 단축을 위한 부유 게이트와의 대향 면적의 증대에 사용하고, 남은 일부를 데이터의 판독을 용이하게 하기 위한 영역으로서 사용하고 있으며, 판독 전압의 증대를 방지하면서 기록·소거 시간의 단축을 도모하는 것이 가능해진다.
본 발명의 제8 양상에 따르면, 상기 제1 반도체 장치에 있어서, 상기 제2 도전형의 반도체층과 상기 드레인 영역 사이에 제1 도전형의 반도체층을 추가로 형성하여 이루어진 것을 특징으로 한다.
제2 도전형의 층을 설치함으로써 채널 길이가 짧아지기 때문에, 이러한 구성에 따르면, 이 단채널 효과를 방지하기 위해서 채널 영역에 제1 도전형의 반도체층을 설치하고 있다.
본 발명의 제9 양상에 따르면, 청구항 9에 따른 불휘발성 반도체 기억 장치는 제1 도전형의 반도체 기판 상에 이격되어 형성된 제2 도전형의 드레인 영역 및 소스 영역과, 상기 드레인 영역과 소스 영역 사이에 설치된 채널 영역과, 상기 드레인 영역과 소스 영역 사이의 상기 반도체 기판 상에 제1 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트 상에 제1 절연막을 통해 형성된 제어 게이트를 갖는 불휘발성 반도체 기억 장치에 있어서, 상기 불휘발성 반도체 기억 장치는 상기 채널 영역의 폭 방향을 따라서 제1 및 제2 영역으로 분할되고, 상기 제1 영역은 상기 소스 영역으로부터 상기 부유 게이트의 아래로 확장되어 형성된 제2 도전형의 층과, 상기 제2 도전형의 층과 상기 드레인 영역 사이의 채널 영역에 형성된 제1 도전형의 반도체층을 갖는 것을 특징으로 한다.
본 발명에 따르면 제1 영역에 있어서, 소스 영역으로부터 부유 게이트의 아래로 확장되어 형성된 제2 도전형의 층을 설치하였기 때문에, 소스 영역과 부유 게이트와의 대향 면적이 증가하고 제1 절연막을 통해 흐르는 FN 터널링 전류가 커져서, 이 제1 영역을 이용함으로써 데이터의 기록·소거를 단시간에 행할 수 있다. 여기서, 제1 영역에서는, 제1 도전형의 반도체층을 설치함으로써, 이 영역의 임계치 전압이 상승하고 저전압에서의 데이터의 판독이 곤란해진다. 그래서, 제2 영역(종래예의 스플리트 게이트형 EEPROM)을 이용함으로써 데이터의 판독을 가능하게 한다.
본 발명의 제10 양상에 따르면, 상기한 제어 게이트와 부유 게이트와의 용량 결합비를 0. 8 이상으로 한 것을 특징으로 한다. 이것에 의해, 데이터의 기록·소거시에 제어 게이트와 부유 게이트와의 전위차가 작아지고, 부유 게이트와 그 하부의 제2 도전형의 층 사이의 전위차는 커지기 때문에, FN 터널링 전류가 커지고 저전압으로 효율적으로 기록 ·소거를 행할 수 있게 된다.
본 발명의 제11 양상에 따르면, 상기 제어 게이트와 부유 게이트 사이의 결합 용량이 상기 부유 게이트와 상기 제2 도전형의 반도체층 사이의 결합 용량과 같은 정도 이상이 되도록 제1 및 제2 게이트 절연막의 막두께가 제어되는 것을 특징으로 한다.
이러한 구성에 따르면, 제1 및 제2 게이트 절연막의 막두께를 조정함으로써, 용량비를 조정하여 저전압에서의 기록·소거를 가능하게 한다.
본 발명의 제12 양상에 따르면, 본 발명의 제1 기재의 불휘발성 반도체 기억 장치에 있어서, 상기 제어 게이트는 제2 절연막을 통해 부유 게이트 상의 전면을 피복하는 것을 특징으로 한다.
이것에 의해, 제어 게이트와 부유 게이트와의 용량 결합비를 높이고 있다. 이에 따라, 제어 게이트와 부유 게이트와의 전위차가 작아지고, 부유 게이트와 그 하부의 제2 도전형의 층 사이의 전위차는 커지기 때문에, 상기와 동일한 작용 효과가 얻어진다.
본 발명의 제13 양상에 따르면, 상기 제1 도전형의 반도체층의 확산 깊이는 상기 제2 도전형의 반도체층의 저부보다도 깊게 형성되어 있는 것을 특징으로 한다.
이러한 구성에 따르면, 단채널 효과를 확실히 억제할 수 있다.
실시예
이하, 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치를 도 1 내지 도 4를 참조하여 설명한다. 도 1은, 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 도면이고, 도 1의 (a)는 평면도, 도 1의 (b)는 도 1의 (a)에서의 X-X선 단면도이다.
이 불휘발성 반도체 기억 장치는 도 1의 (a)에 도시한 바와 같이, 제1 영역I와 제2 영역 II를 갖고 있다. P형 반도체 기판(1)상의 표면에 서로 이격되어 소스 영역(3)과 드레인 영역(2)이 형성되어 있고, 그 소스 영역(3)과 드레인 영역(2) 사이의 채널 영역(4)을 따라서 제1 영역 I와 제2 영역 II로 분할되어 있다. 도면에 있어서, 파선보다 상측의 EEPROM의 영역이 제1 영역 I이고, 파선보다 하측의 EEPROM의 영역이 제 II의 영역이다. 도 1의 (b)는 이 제1 영역 I의 단면도를 도시하고 있다.
제1 영역 I의 구조를 설명한다. 드레인 영역(2)과 소스 영역(3) 사이의 반도체 기판(1)상에 제1 절연막(5)을 통해 부유 게이트(6)가 형성되어 있고, 부유 게이트(6)의 일단과 드레인 영역(2) 사이의 상기 반도체 기판 표면에 채널 영역(4)이 있다. 부유 게이트(6)의 상면 및 측면과 채널 영역(4)상에는 제2 절연막(7)을 통해 제어 게이트(8)가 형성되어 있다.
그리고, 소스 영역(3)으로부터 부유 게이트(6)의 아래로 확장되어 n+층(9)이 형성되어 있다. 이 n+층(9)은 부유 게이트와의 사이의 FN 전류를 크게 하기 위해서 부유 게이트(6)의 하부의 전면에 형성되는 것이 바람직하다. n+층(9)은 부유 게이트(6)의 형성전에 비소 등의 n형 불순물을 이온 주입함으로써 형성할 수 있다.
채널 영역(4)에는 p+층(10)이 형성되어 있다. 이 p+층(10)은 데이터의 판독 시에 단채널 효과가 발생하는 것을 방지하고 있다. p+층(10)은 BF2나 B 등의 p형 불순물을 이온 주입함으로써 형성할 수 있다. 단채널 효과를 방지하기 위해서 비교적 깊은 채널 도핑을 행하는 것이 바람직하다.
제어 게이트(8)와 부유 게이트(6)와의 용량 결합비 C1/C2는 0.8 이상인 것이바람직하다. 여기서, C1은 제어 게이트(8)와 부유 게이트(6) 사이의 결합 용량, C2는 부유 게이트(6)와 n+층(9)과의 결합 용량이다.
이것은, 제어 게이트(8)와 부유 게이트(6)와의 용량 결합을 높이고, 부유 게이트(6)와 n+층(9) 사이에 흐르는 FN 터널링 전류를 크게 함으로써, 기록·소거를보다 저전압으로 효율적으로 행하기 위해서이다.
제어 게이트(8)와 부유 게이트(6)와의 용량 결합비를 높이기 위해서는, 제1 절연막(5), 제2 절연막(7)의 막두께를 조정함으로써 가능하다. 또한, 제어 게이트(8)가 부유 게이트(6)상의 전면을 피복하도록 하여도 좋다.
한편, 제2 영역 II에 대해서는, 종래예의 스플리트 게이트형 EEPROM 셀의 구조와 동일하기 때문에 설명을 생략한다. 다만, 제어 게이트(8)와 부유 게이트(6)와의 용량 결합을 높이는 점이 다르다.
도 2는 본 실시예에 따른 불휘발성 반도체 기억 장치의 기록 방법을 설명하는 도면이다.
기록시에 있어서, 제어 게이트(6)에 약 6V를 인가하여 드레인 영역(2), 소스 영역(3)을 접지한다. 그렇게 하면, 도 2의 (a)에 도시한 바와 같이, 제1 영역 I에 있어서, n+층(9)으로부터 부유 게이트(6)에 FN 터널링 전류가 흘러서 부유 게이트(6)에 전자가 축적된다. 이것이, 주된 기록 메카니즘이고 메인 주입이라고 부른다. 본 실시예에서는, n+층(9)을 부유 게이트(6)의 하부의 전면에 형성하기 때문에, FN 터널링 전류가 많이 흐르고, 종래예의 스택 게이트형 EEPR0M에 비해 프로그램 시간을 단축할 수 있다.
또한, FN 터널링 전류가 많이 흐르는 결과, 스플리트 게이트형 EEPROM과 같은 고전압(12V)을 필요로 하지 않는다. 또한, 도 2의 (b)에 도시한 바와 같이, 제2 영역 II에서는, n+층(9)이 형성되어 있지 않기 때문에 소스 영역(3)으로부터 부유 게이트(6)에 FN 터널링 전류가 흘러서 부유 게이트(6)에 전자가 축적된다. 이 FN 터널링 전류는 메인 주입의 전류에 비해 작기 때문에 서브 주입이라고 부른다.
도 3은 본 실시예에 따른 불휘발성 반도체 기억 장치의 소거 방법을 설명하는 도면이다. 소거시에 있어서, 제어 게이트(8)에 약 -5V, 소스 영역(3)에 약 6V를 인가하여 드레인 영역(2)을 접지한다. 그렇게 하면, 도 3의 (a)에 도시한 바와 같이, 제1 영역 I에 있어서, 부유 게이트(6)로부터 n+층(9)에 FN 터널링 전류가 흐르고, 부유 게이트(6)에 축적된 전자가 n+층(9)을 통해 소스 영역(3)으로 제거된다. 이것이, 주된 소거 메카니즘이고 메인 소거라고 부른다.
본 실시예에서는, 제어 게이트(8)와 부유 게이트(6) 사이의 용량 결합을 크게 하고, 또한 제어 게이트(9)에 부 바이어스, 소스 영역(3)에 정 바이어스를 인가함으로써, 저전압화를 가능하게 한다. 또한, n+층(9)을 부유 게이트(6)의 하부의 전면에 형성하고 있기 때문에, FN 터널링 전류가 많이 흘러서 소거 시간을 단축할 수 있다.
또한, 도 3의 (b)에 도시한 바와 같이, 제2 영역 II에서는, n+층(9)이 형성되어 있지 않기 때문에 부유 게이트(6)로부터 직접 소스 영역(3)에 FN 터널링 전류가 흐른다. 이 FN 터널링 전류는 메인 소거의 전류에 비해 작기 때문에 서브 소거라고 부른다.
도 4는 본 실시예에 따른 불휘발성 반도체 기억 장치의 판독 방법을 설명하는 도면이다. 판독시에 있어서, 제어 게이트(8) 및 드레인 영역(2)에 약 2V를 인가하여 소스 영역(3)을 접지한다. 도 4의 (a)에 도시한 바와 같이, 제1 영역에서는 n+층(9)이 있기 때문에 채널 길이가 짧아진다. 그래서, 단채널 효과에 의한 오판독을 방지하기 위해서 채널 영역에 p+층(10)이 형성된다. 그러나, p+층(10)을 설치하였기 때문에 제어 게이트(10)로부터 본 임계치 전압(threshold voltage)이 높아지고, 2V 정도의 저전압에서는 채널의 반전이 발생하지 않으며, 제1 영역 I에서의 데이터의 판독은 곤란하다.
그러나, 제2 영역 II에서는, p+층(10)이 형성되어 있지 않고, 종래예의 스플리트 게이트형 EEPROM 셀과 동일 구조이기 때문에 판독을 행할 수 있다.
또한, 채널 폭이 제1 영역 I와 제2 영역 II로 분할되어 있기 때문에 판독 전류의 저하가 걱정된다. 그러나, 제어 게이트(8)와 부유 게이트(6) 사이의 결합 용량 C1을 크게 하기 위해, 제2 절연막(7)을 얇게 함으로써 부유 게이트(6)와 그 하부의 n+층(9) 사이의 전위차는 커지고, 채널 영역(4)의 온 저항이 낮아지기 때문에, 판독 전류는 충분히 보상된다.
또한, 제1 및 제2 영역의 치수 비율은 적절하게 선택 가능하고, 또한, 제1 영역에서의 n+층(9)의 형성도 부유 게이트(6)의 하부 전체로 할 필요는 없으며, 요구되는 특성에 따라서 적절하게 변경 가능하다.
또한, 상기 실시예에서는, 제1 및 제2 영역으로 분할하였지만, 이것에 한정되지 않고, 채널 폭 방향 전체에 확장 영역으로서의 n+층(9)을 형성하여 채널 길이 방향의 일부에서 멈추도록 하는 것도 가능하다.
이상 설명한 바와 같이, 본 발명의 불휘발성 반도체 기억 장치에 따르면, 제1로, 소스 영역(3)으로부터 부유 게이트(6)의 아래로 확장되어 형성된 n+층(9)을 설치하였기 때문에, 소스 영역(3)과 부유 게이트(6)와의 대향 면적이 증가하고, 제1 절연막(5)을 통해 흐르는 FN 터널링 전류가 커진다. 이 때문에, 저전압으로 데이터의 기록·소거를 단시간에 행할 수 있다는 효과를 발휘한다.
제2로, 불휘발성 반도체 기억 장치를 제1, 제2 영역 I, II로 분할하고, 제1 영역 I에 있어서, 소스 영역(3)으로부터 부유 게이트(6)의 아래로 확장되어 형성된 n+층(9)을 설치하였기 때문에, 소스 영역(3)과 부유 게이트(6)와의 대향 면적이 증가하고, 제1 절연막(5)을 통해 흐르는 FN 터널링 전류가 커지며, 이 제1 영역 I를 이용함으로써, 저전압으로 데이터의 기록·소거를 단시간에 행할 수 있다는 효과를 발휘한다.
여기서, 제1 영역 I에서는, n+층(9)을 설치함으로써 이 영역의 임계치 전압이 상승하여 저전압에서의 데이터의 판독이 곤란하다. 그래서, 제1 영역 I에 인접하여 설치된 제2 영역 II(종래예의 스플리트 게이트형 EEPROM 구조)를 이용함으로써 판독을 가능하게 하고 있다.
제3으로, 제어 게이트(8)와 부유 게이트(6)와의 용량 결합비를 0.8 이상으로 함으로써, 데이터의 기록·소거시에 제어 게이트(8)와 부유 게이트(6)와의 전위차는 작아지고, 부유 게이트(6)와 그 하부의 n+층(9) 사이의 전위차는 커지기 때문에, FN 터널링 전류가 커져서 저전압으로 효율적으로 기록·소거를 행하는 동시에, 판독 전류의 열화를 방지할 수 있다.

Claims (13)

  1. 제1 도전형의 반도체 기판 상에 이격되어 형성된 제2 도전형의 드레인 영역 및 소스 영역;
    상기 드레인 영역과 소스 영역 사이의 상기 반도체 기판 상에 제1 절연막을 통해 형성된 부유 게이트;
    상기 부유 게이트의 일단과 드레인 영역 사이의 상기 반도체 기판 표면에 설치된 채널 영역;
    상기 부유 게이트의 상면 및 측면과 상기 채널 영역상에 제2 절연막을 통해 형성된 제어 게이트; 및
    상기 소스 영역으로부터 상기 부유 게이트의 아래로 확장되어 형성된 제2 도전형의 반도체층을 포함하되,
    상기 제2 도전형의 반도체층은 상기 소스 영역으로부터 상기 부유 게이트의 드레인측 단부 근방까지 도달하도록 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제2 도전형의 반도체층은 상기 채널 영역의 표면에 상기 소스 영역으로부터 상기 부유 게이트의 드레인측을 향해서 확장된 영역인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 제2 도전형의 반도체층은 데이터의 기록시에, 상기 부유 게이트와의 사이에서 터널링을 발생시킬 수 있도록 형성된 상기 드레인 영역과 거의 동일한 고농도 불순물 영역인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 채널 영역에 형성되며 고농도로 도핑된 제1 도전형의 반도체층을 더 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 제2 도전형의 반도체층은 채널 영역의 폭 방향의 일부에서, 상기 소스 영역으로부터 상기 부유 게이트의 드레인측 단부 근방에 도달하도록 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 삭제
  8. 제1항에 있어서, 상기 제2 도전형의 반도체층과 상기 드레인 영역 사이에 고농도로 불순물이 도핑된 제1 도전형의 반도체층을 형성하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1 도전형의 반도체 기판 상에 이격되어 형성된 제2 도전형의 드레인 영역 및 소스 영역과, 상기 드레인 영역과 소스 영역 사이에 설치된 채널 영역과, 상기 드레인 영역과 소스 영역 사이의 상기 반도체 기판 상에 제1 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트 상에 제2 절연막을 통해 형성된 제어 게이트를 갖는 불휘발성 반도체 기억 장치에 있어서,
    상기 불휘발성 반도체 기억 장치는 상기 채널 영역의 폭 방향을 따라서 제1 및 제2 영역으로 분할되고,
    상기 제1 영역은 상기 소스 영역으로부터 상기 부유 게이트의 아래로 확장되어 형성된 제2 도전형의 반도체층과, 상기 제2 도전형의 반도체층과 상기 드레인 영역 사이의 채널 영역에 형성된 제1 도전형의 반도체층
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제5항에 있어서, 상기 제어 게이트와 부유 게이트 사이의 결합 용량의, 상기 부유 게이트와 상기 제2 도전형의 반도체층 사이의 결합 용량에 대한 용량 결합비를 0.8 이상으로 한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 삭제
  12. 제1항에 있어서, 상기 제어 게이트는 상기 제2 절연막을 통해 상기 부유 게이트 상의 전면을 피복하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제5항에 있어서, 상기 제1 도전형의 반도체층의 확산 깊이는 상기 제2 도전형의 반도체층의 저부보다도 깊게 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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